JPH0758715B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH0758715B2 JPH0758715B2 JP60179613A JP17961385A JPH0758715B2 JP H0758715 B2 JPH0758715 B2 JP H0758715B2 JP 60179613 A JP60179613 A JP 60179613A JP 17961385 A JP17961385 A JP 17961385A JP H0758715 B2 JPH0758715 B2 JP H0758715B2
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- Japan
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- gate
- layer
- insulating film
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体素子特に微細かつ寄生抵抗の小さい高
性能電界効果トランジスタの製造方法に関する。
性能電界効果トランジスタの製造方法に関する。
（従来技術とその問題点） GaAsショットキゲート電界効果トランジスタ（MESFET）
はマイクロ波、ミリ波帯素子として確固たる地位を築い
ており、さらに近年その高速性を利用して、高速IC化の
研究が盛んに行なわれている。このようなマイクロ波・
ミリ波素子およびIC用素子として高性能化をはかるため
にはソース抵抗の低減が必要で、n+をソース−ドレイン
領域に有するMESFETの試作が行なわれている。この一つ
の例は（例えば、第45回秋季応用物理学術講演予稿集14
a.J.7）第２図に示すようにまず高抵抗基板３上のｎ型G
aAs能動層２上にＷ等の耐熱性ゲート８を形成した（第
２図（ａ））後選択エピタキシャル法にてＷゲート外に
セルフアラインでn+‐GaAs層４を形成し（第２図
（ｂ））、ソース電極9,ドレイン電極７を形成する工程
で成る。しかしながらかかる方法においてはゲート電極
として選択エピタキシャル成長時の温度に耐える耐熱性
金属を使う必要があるが、この金属は比較的抵抗が大き
く、かつ内部応力が大きいためゲート抵抗の増大や信頼
度の低下などの恐れがある。またかかる耐熱性ゲートは
通常ドライエッチングによって形成されるがサブミクロ
ンのドライエッチングは未だ難しく、素子の微細化は困
難な状況にある。さらにこの製造方法では、ゲートとn+
エピタキシャル層とが接触してしまうため耐圧が低くそ
のため軽くエッチングしてゲートとn+層とを離すという
非量産的な方法がとられてきた。
はマイクロ波、ミリ波帯素子として確固たる地位を築い
ており、さらに近年その高速性を利用して、高速IC化の
研究が盛んに行なわれている。このようなマイクロ波・
ミリ波素子およびIC用素子として高性能化をはかるため
にはソース抵抗の低減が必要で、n+をソース−ドレイン
領域に有するMESFETの試作が行なわれている。この一つ
の例は（例えば、第45回秋季応用物理学術講演予稿集14
a.J.7）第２図に示すようにまず高抵抗基板３上のｎ型G
aAs能動層２上にＷ等の耐熱性ゲート８を形成した（第
２図（ａ））後選択エピタキシャル法にてＷゲート外に
セルフアラインでn+‐GaAs層４を形成し（第２図
（ｂ））、ソース電極9,ドレイン電極７を形成する工程
で成る。しかしながらかかる方法においてはゲート電極
として選択エピタキシャル成長時の温度に耐える耐熱性
金属を使う必要があるが、この金属は比較的抵抗が大き
く、かつ内部応力が大きいためゲート抵抗の増大や信頼
度の低下などの恐れがある。またかかる耐熱性ゲートは
通常ドライエッチングによって形成されるがサブミクロ
ンのドライエッチングは未だ難しく、素子の微細化は困
難な状況にある。さらにこの製造方法では、ゲートとn+
エピタキシャル層とが接触してしまうため耐圧が低くそ
のため軽くエッチングしてゲートとn+層とを離すという
非量産的な方法がとられてきた。
（発明の目的） 本発明はn+コンタクト層を選択エピタキシャル成長によ
り形成する電界効果トランジスタの製造方法において従
来技術における上述の問題を解決し、ゲート電極の種類
の選択幅を広げ微細な構造をもつ高性能FETをセルフア
ラインで量産性よく形成する製造方法を提供するもので
ある。
り形成する電界効果トランジスタの製造方法において従
来技術における上述の問題を解決し、ゲート電極の種類
の選択幅を広げ微細な構造をもつ高性能FETをセルフア
ラインで量産性よく形成する製造方法を提供するもので
ある。
（発明の構成） 上記目的を達成するために、本発明は、高抵抗基板上に
半導体能動層を形成し、前記半導体能動層上にソース及
びドレイン領域を開口するマスクを電界効果トランジス
タの電流方向が＜011＞方向になる向きに形成し、横方
向に成長速度の小さい成長手段で開口部のみに選択的に
高不純物ドープ層を成長し、次に、前記マスクを除去し
て、全面に絶縁膜を被着したあと、垂直方向よりドライ
エッチングを行って、前記高不純物ドープ層の側面に前
記絶縁膜を残置するとともに、ゲート開口部を形成し、
更に、前記ゲート開口部にゲート電極を形成するように
したものである。
半導体能動層を形成し、前記半導体能動層上にソース及
びドレイン領域を開口するマスクを電界効果トランジス
タの電流方向が＜011＞方向になる向きに形成し、横方
向に成長速度の小さい成長手段で開口部のみに選択的に
高不純物ドープ層を成長し、次に、前記マスクを除去し
て、全面に絶縁膜を被着したあと、垂直方向よりドライ
エッチングを行って、前記高不純物ドープ層の側面に前
記絶縁膜を残置するとともに、ゲート開口部を形成し、
更に、前記ゲート開口部にゲート電極を形成するように
したものである。
（構成の詳細な説明） 以下第１図を参照しつつ本発明の構成および効果につい
て記述する。
て記述する。
まず第１図（ａ）に示すように高抵抗基板３上に能動層
２の形成された（100）ウエハ上全面に絶縁膜を厚さｄ
形成し、FETの流れる電流方向が＜011＞方向になるよう
にソースドレイン領域を開口する。次に（ｂ）に示すよ
うに選択成長によりn+層４を能動層２の表面からの高さ
が2.5d以下になるように気相成長させる。かかる結晶方
位と成長層厚の選定により第１図（ｂ）に示すような垂
直な側面を示す選択成長層が得られる。その後ゲート部
のマスクの絶縁膜１を除去し、全面に絶縁膜５を形成す
る。次に（ｄ）に示すように垂直方向の異方性エッチン
グにより例えば反応性イオンエッチング装置を用いて絶
縁膜をn+層側壁にのみ残して除去する。次に（ｅ）に示
すようにゲート金属16を付着する。そして（ｆ）に示す
ようにゲート部以外の金属を除去しゲート電極６を形成
する。このときゲート電極６はn+層４と側壁に残った絶
縁膜５で絶縁されている。次に（ｇ）に示すようにソー
ス電極9,ドレイン電極７を形成する。
２の形成された（100）ウエハ上全面に絶縁膜を厚さｄ
形成し、FETの流れる電流方向が＜011＞方向になるよう
にソースドレイン領域を開口する。次に（ｂ）に示すよ
うに選択成長によりn+層４を能動層２の表面からの高さ
が2.5d以下になるように気相成長させる。かかる結晶方
位と成長層厚の選定により第１図（ｂ）に示すような垂
直な側面を示す選択成長層が得られる。その後ゲート部
のマスクの絶縁膜１を除去し、全面に絶縁膜５を形成す
る。次に（ｄ）に示すように垂直方向の異方性エッチン
グにより例えば反応性イオンエッチング装置を用いて絶
縁膜をn+層側壁にのみ残して除去する。次に（ｅ）に示
すようにゲート金属16を付着する。そして（ｆ）に示す
ようにゲート部以外の金属を除去しゲート電極６を形成
する。このときゲート電極６はn+層４と側壁に残った絶
縁膜５で絶縁されている。次に（ｇ）に示すようにソー
ス電極9,ドレイン電極７を形成する。
この方法により耐熱性ゲート金属を用いなくともn+層４
とゲート金属がセルフアラインでさらに微細な寸法で作
ることができゲート・ソース、ゲート・ドレイン間耐圧
のすぐれた電界効果トランジスタを量産性よく製造する
ことが可能となった。
とゲート金属がセルフアラインでさらに微細な寸法で作
ることができゲート・ソース、ゲート・ドレイン間耐圧
のすぐれた電界効果トランジスタを量産性よく製造する
ことが可能となった。
（実施例） 半絶縁性GaAs基板上にMBEによりバッファ層としてキャ
リア密度１×1014cm-3，厚さ0.5μｍのP-GaAs層を成長
し、さらに高いキャリア密度１×1018cm-3で厚さ460Å
のｎ型GaAs能動層を形成したウエハを用い選択成長用マ
スクとしてSiO2絶縁膜を厚さ2000Å形成し、FETの電流
方向＜011＞になるようにソース・ドレイン領域のSiO2
を0.9μｍの間隔で電子ビーム露光にてパターニング後
除去する。成長前の表面処理として露出したn-GaAs表面
を200Åエッチングした後ハイドライド気相成長法で基
板温度650℃にてキャリア濃度６×1018cm-3のn+GaAsを5
000Å成長させた。このときドレイン・ソース領域の方
向、絶縁マスクの厚さ、n+層の厚さが前述した関係を満
たしているため成長したn+層のゲート部に面した側面は
垂直になる。次にマスクを除去し全面にSiO2を2000Å付
着させCF4の異方性ドライエッチによりn+層側壁にのみ
絶縁膜を残した、その後Alを全面に蒸着しゲート部以外
のAlをエッチングでとり除き、ソース、ドレイン領域の
n+層上にソース、ドレイン電極を形成しFETを製作し
た。この方法によりFETのソース・ゲート、ゲート・ド
レイン間の耐圧を低下させずn+層・ゲート間隔をセルフ
アラインで短縮できるため、ソース抵抗が低減された高
い相互コンダクタンスを有するFETが量産性良く得られ
た。
リア密度１×1014cm-3，厚さ0.5μｍのP-GaAs層を成長
し、さらに高いキャリア密度１×1018cm-3で厚さ460Å
のｎ型GaAs能動層を形成したウエハを用い選択成長用マ
スクとしてSiO2絶縁膜を厚さ2000Å形成し、FETの電流
方向＜011＞になるようにソース・ドレイン領域のSiO2
を0.9μｍの間隔で電子ビーム露光にてパターニング後
除去する。成長前の表面処理として露出したn-GaAs表面
を200Åエッチングした後ハイドライド気相成長法で基
板温度650℃にてキャリア濃度６×1018cm-3のn+GaAsを5
000Å成長させた。このときドレイン・ソース領域の方
向、絶縁マスクの厚さ、n+層の厚さが前述した関係を満
たしているため成長したn+層のゲート部に面した側面は
垂直になる。次にマスクを除去し全面にSiO2を2000Å付
着させCF4の異方性ドライエッチによりn+層側壁にのみ
絶縁膜を残した、その後Alを全面に蒸着しゲート部以外
のAlをエッチングでとり除き、ソース、ドレイン領域の
n+層上にソース、ドレイン電極を形成しFETを製作し
た。この方法によりFETのソース・ゲート、ゲート・ド
レイン間の耐圧を低下させずn+層・ゲート間隔をセルフ
アラインで短縮できるため、ソース抵抗が低減された高
い相互コンダクタンスを有するFETが量産性良く得られ
た。
（発明の効果） 以上本発明によれば、選択エピタキシャル成長n+層を有
するFET製作方法において、ソース及びドレイン領域を
開口するマスクをFETの電流方向が＜011＞方向になる向
きに形成することにより、垂直なn+層の成長が容易にな
り、側壁にのみ絶縁膜を形成することが可能となり、選
択成長されたソース、ドレインのn+層に対してセルフア
ラインでゲート電極が形成でき、高性能なFETが量産性
よく製造できる。
するFET製作方法において、ソース及びドレイン領域を
開口するマスクをFETの電流方向が＜011＞方向になる向
きに形成することにより、垂直なn+層の成長が容易にな
り、側壁にのみ絶縁膜を形成することが可能となり、選
択成長されたソース、ドレインのn+層に対してセルフア
ラインでゲート電極が形成でき、高性能なFETが量産性
よく製造できる。
第１図は本発明による選択成長n+コンタクトセルフアラ
インFETの製造工程を素子断面で示したものである。 第２図は従来の選択成長n+コンタクトFETの製造工程を
素子断面図で示したものである。ここで 1:マスク、2:能動層 3:高抵抗基板、4:n+層 5:絶縁膜、6:ゲート電極 7:ドレイン電極、8:耐熱性ゲート 9:ソース電極、16:ゲート金属
インFETの製造工程を素子断面で示したものである。 第２図は従来の選択成長n+コンタクトFETの製造工程を
素子断面図で示したものである。ここで 1:マスク、2:能動層 3:高抵抗基板、4:n+層 5:絶縁膜、6:ゲート電極 7:ドレイン電極、8:耐熱性ゲート 9:ソース電極、16:ゲート金属
Claims (1)
- 【請求項１】高抵抗基板上に半導体能動層を形成し、前
記半導体能動層上にソース及びドレイン領域を開口する
マスクを電界効果トランジスタの電流方向が＜011＞方
向になる向きに形成し、横方向に成長速度の小さい成長
手段で開口部のみに選択的に高不純物ドープ層を成長
し、次に、前記マスクを除去して、全面に絶縁膜を被着
したあと、垂直方向よりドライエッチングを行って、前
記高不純物ドープ層の側面に前記絶縁膜を残置するとと
もに、ゲート開口部を形成し、更に、前記ゲート開口部
にゲート電極を形成することを特徴とする電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179613A JPH0758715B2 (ja) | 1985-08-14 | 1985-08-14 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179613A JPH0758715B2 (ja) | 1985-08-14 | 1985-08-14 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6239076A JPS6239076A (ja) | 1987-02-20 |
| JPH0758715B2 true JPH0758715B2 (ja) | 1995-06-21 |
Family
ID=16068809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60179613A Expired - Lifetime JPH0758715B2 (ja) | 1985-08-14 | 1985-08-14 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758715B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2758396B2 (ja) * | 1986-02-28 | 1998-05-28 | 株式会社日立製作所 | 半導体装置 |
| KR100511905B1 (ko) * | 1999-12-02 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 디바이스 및 그 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495582A (ja) * | 1972-05-03 | 1974-01-18 | ||
| JPS539479A (en) * | 1976-07-14 | 1978-01-27 | Fujitsu Ltd | Production of field effect transistors |
| JPS59165461A (ja) * | 1983-03-10 | 1984-09-18 | Oki Electric Ind Co Ltd | ショットキ接合形化合物半導体電界効果トランジスタの製造方法 |
| JPS59188978A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
| JPS59225573A (ja) * | 1983-06-07 | 1984-12-18 | Toshiba Corp | シヨツトキゲ−ト型電界効果トランジスタおよびその製造方法 |
-
1985
- 1985-08-14 JP JP60179613A patent/JPH0758715B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6239076A (ja) | 1987-02-20 |
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