JPS588151B2 - 接合型電界効果トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】 近年通信や制御の高速化に伴い、ＳＨＦ帯で高性能を持
つ接合型電界効果トランジスタ（以下Ｊ−ＦＥＴと記す
）に対する要求が高まっているが高周波化を実現する為
には、以下のような問題点があった。

（１）電子易動度の大きな高純度の結晶膜の形成が不可
欠である。

（２）ゲート長を短かく（例えば０．５μ以下）する必
要がある。

（３）ソース、ドレインの寄生抵抗を減少させる為ソー
ス・ゲート間、ドレイン・ゲート間の距離を短かくする
必要がある。

（４）ソース、ゲート、ドレインの各個有の抵抗を減少
させなければならない。

しかしゲート長を短かくしなければならない為に逆にゲ
ートの抵抗は大きくなり相反する要求となる。

（５）耐圧を上げる為には導電領域のキャリャ濃度をあ
る程度高くしなければならず従って導電領域の厚さを薄
くしなければならない（０．２〜０．５μ）。

（６）導電領域の厚さが薄い為、ソース、ドレイン電極
形成の際、金属電極と導電領域との合金化工程において
金属電極が導電領域を突き抜けてしまう可能性が大きい
と言う困難がある。

本発明による新しい自己整合エピタキシーを用いたＪ−
ＦＥＴは、上記問題点をことごとく解決したものである
と同時に、従来法に比し製作工程が極めて筒単であると
言う特徴を有するものである。

さて本発明による新しい自己整合エビタキシーについて
、若干の説明を加えるならば、分子線法や燃分解法の様
な、非熱平衡の状態において、結晶成長の為の材料分子
を基板上に一方的に供給する事を特徴とする結晶成長法
においては、材料分子の供給源と基板との距離に比べ、
材料分子の平均自由行程を十分大きく保つ事により、材
料分子の入射方向を特定化することが可能である。

ところで、本発明者らは特願昭５１−８６７３６号にて
、材料分子の結晶成長面への入射方向を特定化すること
が可能なエピタキシャル手段を用い、かつ結晶基板上に
幾何学的な立体構造体を直接形成することにより達成さ
れる新たなエピタキシ法を提案した。

この方法は、上記構造体と材料分子の入射方向との関係
により、基板上の特定の局所領域についての材料分子の
飛来確立を変化させることにより行われる多次元の構造
性を有する結晶成長が可能な自己整合選択エピタキシャ
ル法である。

まずここで提案した発明を、結晶性基板上に形成された
立体構造体上へのＧａＡｓ分子線エピタキシャル成長に
ついて簡単に説明する。

すなわち、分子線エビタキシーにおいてＡｓ４の分子を
立体構造体の全ての面に対してＧａ分子よりも十分過剰
に供給している限り、基板上には、Ｇａ分子の入射方向
及びＧａ分子の供給源と立体構造体との幾何学的配置の
みで決まる、Ｇａ分子の局所的到達強度に極めて精度よ
く比例したＧａＡｓエビタキシャル層が成長しその自己
整合精度は、土２００Åにも達する。

これはＡｓ４分子がＧａの分子比に比べ充分過剰に供給
されている時のＧａの基板上での表面拡散長が、現実の
高周波用素子に用いられる寸法と比較してもなお無視出
来る程度に少さいと言えることを意味する。

従って本方法により、多次元の構造性を持ち、しかも高
い位置精度で自己整合的に形成されたエビタキシャル結
晶層を得る事が可能である。

本発明は、この方法の持つ高い整合精度を利用して、高
周波用ＦＥＴに要求される、微細寸法で相互に分離され
た領域を高い位置精度で形成することを可能にする方法
を提供するものである。

以下に本発明によるＪ−ＦＥＴの製造工程を実施例と共
に説明する。

第１図に本発明を実施するに用いた、分子線エビクキシ
ー装置における基板及び分子線源の配置図を示す。

図の様に座標系を決めると、Ａｓ４の分子線を供給する
Ａｓ線源３，３′はｙ−ｚ平面内にあり、同様にＧａ線
源４及びＡｌ線源５はｘ−ｚ平面内に、Ｐ型ドーパント
として用いるＭｎ線源７はＡｓ線源３′とＡｌ線源５の
中間に、それぞれＺ軸と一定の角度を持って設置されて
おり、ｎ型ドーパントとして用いるＳｎ線源６はｚ軸上
に設置されている。

これら各線源は独立に温度制御可能であり、シャツタの
開閉（図には省略）によって同じく温度制御可能な基板
ホルダー２に取付けられた基板１上に分子線を供給して
結晶を成長させるものである。

以上の各部は全て５×１０−１０Ｔｏｒｒ以下に排気可
能な超高真空装置内に設置されている。

実施例 １ Ｃｒドープ半絶縁性ＧａＡｓ−（１００）基板を少なく
とも一面（１１０）面が出る様に臂開し、通常の方法で
表面を化学エッチングした後、洗浄乾燥し直ちに基板ホ
ルダー２上に取付ける。

装置を５×１０−１０Ｔｏｒｒ以上の真空度に排気した
後Ａｓ線源３，３′を加熱して、基板上にＡｓ４分子線
を供給しつつ基板を６１０℃に加熱して、約１０分間基
板表面の熱エッチングを行った。

次に、基板温度を５５０°Ｃに保ち、予め加熱されてい
た、Ｇａ線源のシャツタを開き、上述の工程で作成され
た基板（第２図ａの１１）上にバツファ一層１２を約２
μ成長させる。

次に予め加熱されていた、Ｓｎ線源６のシャッターを開
き、キャリア濃度が約１０１７ｃｍ−３のｎ型ＧａＡｓ
よりなる導電領域１３を０．３μ成長させ、更にＳｎ線
源のシャッターを閉じ、同じく予め加熱されていたＭｎ
線源のシャッターを開けて、キャリアー濃度が約１０１
８ｃｍ−３のｐ±−ＧａＡｓよりなるゲート構成層１４
を２μ成長させた。

上記各層を形成した多層構造体の上にフォトレジンスト
を塗布し、ストライプ状のレジストパターン（第２図ｂ
の１５）をその方向が、多層構造体の＜１１０＞方向と
、±１分以内の精度になる様に形成した。

その後、公知の異方性エッチング液 Ｈ２ＳＯ４：Ｈ２０２：Ｈ２０＝１：８：１（０°Ｃ）
を用いて２μのエッチングを行った後レジストを除去し
た。

上記工程を行った結晶体の＜１１０＞断面を第２図Ｃに
示す。

本行程により、結晶体上には、ｐ＋一ＧａＡｓよりなる
逆メサ構造のゲート領域１６が形成された。

又、この時の逆メサ角αは約６５°であり、逆メサ型構
造体の底部には、わずかにメサ状の広がり１７が見られ
た。

なお本エッチングにおいては、ゲート領域１６を除くｐ
＋−ＧａＡｓ層は完全にエッチングされかつ、０．３μ
の薄いｎ型ＧａＡｓからなる導電領域１３はエッチング
されない様、エッチング深さを厳密にコントロールする
為、エッチング液の組成、温度上昇、エッチング時間に
は、十分な注意を払った。

上記結晶体を洗浄、乾燥後、直ちに第１図における基板
ホルダー２の上に該結晶体の＜１１０＞方向と第１図の
ｘ方向とが一致する様に設置した。

次に、Ａｓ線源３，３′を加熱し、Ａｓ４分子線を結晶
体上に供給しながら、前記条件により結晶体表面の熱エ
ッチングを行い、続いて予め加熱されていたＧａ、及び
ｎ型ドーパントであるＳｎ線源のシャッターを開き、キ
ャリアー濃度が約１０１８ｃｍ−３のｎ＋−ＧａＡｓ層
を成長させた。

第２図ｄに結晶体のｙ−ｚ平面による断面及び分子線の
方向を示す。

第１図における基板（ここでは結晶体）、線源配置から
明らかな様に、Ａｓ４分子線（第２図ｄの２６．２７）
はストライプ状の逆メサ型立体構造体よりなるゲート領
域１６に対し、斜め方向から入射し、Ｇａ，Ｓｎ分子線
２５は垂直に入射する事になる。

又、Ａｓ４分子線２６，２７は、熱エッチング時及び、
結晶成長時を通じて、逆メサ構造の斜面部２１．２２に
も十分なＡｓ４分子が供給されるようにし、又結晶成長
時においては、Ｇａの分子線よりも十分過剰に供給され
る様、方向、強度を設定した。

以上の条件の下では、ＧａＡｓ結晶は、Ｇａ分子線の到
達する領域のみ成長するので、逆メサ型構造体１６の影
になる下面２３，２４の部分には、成長しない。

従って本工程により逆メサ型構造体１６及び、その上に
成長した層１８からなるゲート電極領域と、その両側の
導電領域の上に成長した層からなるソース、ドレイン電
極領域１９．２０とは、自己整合的に分離して形成され
た。

最後に、この上に通常のオーム性電極金属である、Ａｕ
−Ｇｅを、結晶成長に用いた線源と同様の小さな開口部
から蒸着し、ゲート、ソース、ドレイン各電極２８，２
９，３０を自己整合的に形成した（第２図ｅ）。

なお、以上の方法により、第２図ｅからも明らかなよう
に、ソース、ドレイン電極領域１９，２０はゲート領域
１６の直下にも一部が形成されており、ゲート領域１６
の最大幅よりも、領域１９，２０の間隔が短くなり、高
周波性能の向上に極めて有用なソース・ゲート、ゲート
・ドレイン間の抵抗の減少の実現が可能となる。

実施例 ２ 実施例１と同様の基板３１に同様の前処理を施した後、
第１図の分子線エビクキシャル装置に設置されている。

基板ホルダー２上に該基板を設置し、該分子線エピタキ
シャル装置５×１０−１０Ｔｏｒｒ以上の真空度に排気
した後、基板、Ａｓ線源３，３′、Ｇａ線源４、Ｓｎ線
源６を必要に応じて加熱し、線源のシャッターを操作し
て、第３図ａに示すバツファ一層３２、ｎ型ＳａＡｓよ
りなる導電領域３３を成長させた。

次にＳｎ線源のシャッターを閉じ、予め加熱されていた
ＡＡ線源５、及びＭｎ線源７のシャッターを開いて、第
１のゲート構成層であるｐ＋−ＡｌｘＧａ１−ｘＡｓ層
３４（０＜ｘ＜１）を約０．３μ形成した。

ｘの値は約０．３となる様に線源温度を設定した。

次に、Ａｌ線源５のシャッターを閉じ、第２のゲート構
成層であるｐ＋−ＧａＡｓ層３５を約２μ成長させた。

上記各層を形成した多層構造体を、基板ホルダーより取
り外し、実施例１と同様の操作により、多層構造体の＜
１１０＞方向に平行なストライプ状の、レジストパター
ン３６を形成した（第３図ｂ）。

次にＧａＡｓのエッチング速度に比しＡｌＧａＡｓのエ
ッチング速度が遅くかつ、ＧａＡｓに対して異方性を示
すエッチング液 Ｈ２ＳＯ４：Ｈ２Ｏ２＝１：５０ を用いて、ｐ＋−ＧａＡｓ層３５のエッチングを行った
。

本工程を行った結晶体の（１１０）面による断面を第３
図ｃに示す。

本工程により結晶体上には、ｐ＋−ＧａＡｓよりなる逆
メサ型構造体３７が形成された。

又この場合は、縦方向へのエッチングがｐ十一ＡｌｘＧ
ａｘＡｓ層３４により制限されるので、実施例１に見ら
れた。

底部のメサ状の広がりも防止する事ができた。

次にレジスト３６を除去し、ＡｌＧａＡｓのエッチング
速度に比しＧａＡｓのエッチング速度が遅いＨ３ＰＯ４
−ＨＣｌ系のエッチング液を用いて上記逆メサ型構造体
をマスクとしてｐ＋−Ａｌ×Ｇａ１−ｘＡｓ層３４をエ
ッチングした。

本工程により結晶体上には、ｐ＋−ＧａＡｓよりなる逆
メサ型の領域３７と、ｐ＋−ＡｌｘＧａ１−ｘＡｓより
なる領域３８とにより構成されるゲート領域が形成され
る（第３図ｄ）。

又、本工程で用いた層３３と３４の組成の相違による組
成選択エッチングにより、ゲート領域を構成するｐ＋層
と薄いｎ型導電領域とが同じ組成で接している実施例１
の場合に比べエッチング条件に特に注意を払うことなく
ｐ＋層３４，３５からなるゲート領域とｎ型導電領域３
３とを分離する事ができた。

上記ゲート領域を形成した結晶体を実施例１と同様に結
晶体の＜１１０＞方向と第１図のｘ方向とが一致する様
に、基板ホルダーに取付け、実施例１と同様の方法で、
ｎ＋−ＧａＡｓ層を成長させ、ゲート電極領域３９及び
、ソース、ドレイン電極領域４０，４１を自己整合的に
形成した（第３図ｅ）。

最後に実施例１と同様の方法で、オーム性電極金属を蒸
着し、ゲート、ソース、ドレイン各電極４２，４３．４
４を自己整合的に形成した。

（第３図ｆ）。

なお、この実施例２ではｐ−ＧａＡｌＡｓ層３４，ｐ＋
−ＧａＡｓ層３５を形成したが、層３４に当るものを形
成せず、導電領域となる層３３上にそれと組成の異なる
ｐ＋−ＧａＡｌＡｓ層を用い、これに異方性エッチング
および組成選択エッチングを施してゲート領域を形成し
てもよい。

この場合もこの実施例と同様に底部のメサ広がりをなく
し、短いゲート長を制御性良く形成することができ、か
つ前記実施例と同じくソース・ゲート、ドレイン・ゲー
ト間の抵抗の低い構造を得ることができる。

本発明による自己−整合エピクキシーを、異方性エッチ
ング、組成選択エッチングと組合わせて用いる事により
、従来にない、以下の様な特徴を有するＪ−ＦＥＴ及び
その製造方法を提供する事ができる。

まず、（１）ソース・ゲート・ドレイン間の距離は、基
板上に形成された、ゲート電極領域の最大幅とゲート領
域底面の幅との差によって決定されるので、ゲート領域
を異方性エッチングによって形成する場合にはゲート構
成層の厚さを調節する事により任意に小さくする事が可
能であり従ってソース、ドレインの寄生抵抗を減少させ
る事ができる。

本実施例では、逆メサ型構造をもつゲート領域を、予め
、分子線エピクキシー法によって形成した一様なゲート
構成層を異方性エッチングする事によって得ているが、
この際ゲート構成層は通常の液相法や、熱分解法によっ
て形成する事も可能である事は勿論、ゲート領域につい
ても、必ずしも逆メサ型構造である必要はなく、後の自
己整合エピクキシーを可能にする形状であればよい。

従って、ゲート領域を異方性エツチング以外の他の適当
な方法を用いて形成する事も勿論可能である。

又実施例では、自己整合エピタキシーを行う際のＧａ分
子線の入射方向が結晶体＜１１０＞方向を含み、（１０
０）面に垂直な平面内である場合のみについて記したが
、第４図に示す様に、複数個のＧａ線源４５，４６を用
い、傾斜させて入射する事により、ゲート電極領域の最
大幅と底面との差に係わりなく、ソース・ゲート・ドレ
イン間の距離ｌ，ｌ’を小さくする事が可能である。

自己整合エピタキシー法については、実施例ではＧａＡ
ｓの例のみを説明したが、ＧａＡｓ以外の■・Ｖ族化合
物半導体のエピタキシーについても、全く同様に適用で
きるものであると同時に、■．■族の化合物や、Ｓｉ，
Ｇｅの様な■族の元素についても、充分効果が期待でき
るものである。

又ゲート領域を、異方性エッチングを利用して逆メサ構
造的に形成する事により （２）ゲート長よりも広い幅を持つゲート電極を形成す
る事が可能であり、これによって、ゲートの抵抗を減少
させる事ができる。

すなわち、高周波ＦＥＴではゲート長が短くなり、ゲー
ト領域上に形成されるゲート電極の寸法が小さくなりこ
の抵抗が無視できなくなる。

しかるに本発明を用いれば、ゲート領域を逆メサ構造と
することができ、ゲート長を決めるゲート領域の導電領
域との接合面に比べゲート領域の表面を大きくできるた
め抵抗を小さくすることができる。

更にこの効果は、エッチング深さが深い程即ちゲート領
域が厚い程大となる事は明らかである。

なお、異方性エッチング液として、実施例ではＨ２ＳＯ
４−Ｈ２０２−Ｈ２０系を用いたが、本発明を実施する
に適当な異方性を示すエッチング液（例えば、ＮＨ，Ｏ
Ｈ−Ｈ２０２一Ｈ２０系）であれはよいことは勿論であ
る。

又異方性エッチングを用いる事により、 （３）レジストパターンに多少の凹凸があってもゲート
パターンは、全チャネル幅にわたり、極めて精度よく一
定にすることができ、ソース、ドレインについても （４）薄い導電領域の上に直接電極金属を蒸着する従来
の方法に比し、導電領域よりも厚くキャリア濃度の高い
結晶層よりなる電極領域上に電極を形成する為、従来法
にあった、金属電極と導電領域との合金化工程において
、金属電極が、導電領域を突抜けると言う可能性は極め
て少なくなると共に、 （５）電極と、ソース、ドレインとの接触抵抗を減少さ
せる事ができる。

又、実施例２に示した組成選択エッチングを用いれば、
導電領域とゲート領域の相違により導電領域をエッチン
グする必配がほとんどなく、（６）ゲート長を極めて高
い精度で再現性よく、しかも容易に制御することが可能
であるとともに、ソース・ゲート間、ドレイン・ゲート
間抵抗の極めて小さい高周波性能のすぐれた高周波ＦＥ
Ｔを制御性良く得ることができる。

（７）異方性を持つ組成選択エッチングを用いれば逆メ
サ型構造の底部のメサ状広がりを防止できる為、自己整
合エピタキシーにおける各電極領域の分離をより確実に
行う事ができる。

又、従来の方法に比べ （８）製作工程が極めて簡単化される と同時に、第５図に示すように、 （９）同様の構造のものを多数個、並列に形成する事に
より、高出力化がはかれる 事も大きな特徴である。

【図面の簡単な説明】

第１図は本発明を実施するのに使用した分子線エピタキ
シー装置の基板及び分子線源配置図、第２図ａ〜ｅは本
発明の実施例１の製造工程を示す図、第３図ａ〜ｆは同
実施例２の製造工程を示す図、第４図は複数個の■族元
素を斜めから入射させた時の概念図、第５図は実施例に
示したＪ−ＦＥＴを多数個並列に形成した時の概念図で
ある。 １・・・・・・基板、２・・・・・・基板ホルダ、３〜
７，４５，４６・・・・・・分子線源、１１，３１・・
・・・・結晶性基板、１２，３２・・・・・・ＧａＡｓ
エピタキシアル層、１３，３３・・・・・・導電領域、
１４（ＧａＡｓ），３４（ＧａＡｌＡｓ），３５（Ｇａ
Ａｓ）・・・・・・ゲート構成層、１６，３７・・・・
・・逆メサ型構成体（ゲート領域）、１８．３９・・・
・・・ゲート電極領域、１９，４０・・・・・・ソース
電極領域、２０．４１・・・ドレイン電極領域、２５〜
２７・・・・・・分子線の入射方向、３８・・・・・・
ＧａＡｌ）Ａｓによる立体構造体。

Claims (1)

1. 【特許請求の範囲】 １ 結晶性基板の一主面上に、一導電型結晶よりなる導
   電領域を形成する工程と、この導電領域上に上記導電領
   域と反対導電形の結晶よりなるゲート構成層を形成する
   工程と、このゲート構成層を異方性エッチングにより選
   択的にエッチングする事により、最大幅が、上記導電領
   域と接する底面の幅よりも大なるゲート領域を形成する
   工程と、このゲート領域の両側の上記導電領域の上に、
   上記一導電型を有する結晶層を結晶材料分子の入射方向
   を上記基板に対して特定化できる方法により自己整合的
   に形成し得るエピタキシャル手段を用いて上記一導電型
   を有する結晶層よりなるソース、ドレイン電極領域を形
   成する工程とを備えたことを特徴とする接合型電界効果
   トランジスタの製造方も ２ 導電領域とゲート構成層との組成を異ならしめる事
   により、ゲート領域をエッチングによって形成するにあ
   たり、上記導電領域のエッチング速度がゲート構成層の
   エッチング速度よりも遅いエッチング方法を用いる事を
   特徴とする特許請求の範囲第１項に記載の接合型電界効
   果トランジスタの製造方法。 ３ 結晶性基板の一主面上に、一導電型結晶よりなる導
   電領域を形成する工程と、この導電領域上に上記導電領
   域と反対導電形の結晶よりなる第１層とこの第１層上の
   結晶組成を異にする第２層よりなるゲート構成層を形成
   する工程と、上記第１層のエッチング速度が上記第２層
   のエッチング速度に比し速いエッチング法を用いて上記
   第２層をエッチングすることにより、最大幅が上記導電
   領域と接する底面の幅よりも大なるゲート領域を形成す
   る工程と、このゲート領域の両側の上記導電領域の上に
   、上記一導電型を有する結晶層を上記基板に対して特定
   化できる方法により自己整合的に形成し得るエピタキシ
   ャル手段を用いて上記一導電型を有する結晶層よりなる
   ソース、ドレイン電極領域を形成する工程とを備えたこ
   とを特徴とする接合型電界効果トランジスタの製造方法
   。 ４ ゲート領域ならびにソース、ドレイン各電極領域を
   ■−■族化合物半導体により構成する事を特徴とする特
   許請求の範囲第３項に記載の接合型電界効果トランジス
   タの製造方法。 ５ ■族元素を自己整合が可能な範囲で傾斜させた方向
   から基板上へ入射させ、かつ■族元素を上記基板上へ上
   記■族元素に対して過剰に供給することにより自己整合
   的にソース、ドレイン電極領域を形成することを特徴と
   する特許請求の範囲第４項に記載の接合型電界効果トラ
   ンジスタの製造方法。 ６ ■族元素を二方向以上の方向から基板に入射させる
   ことを特徴とする特許請求の範囲第５項に記載の接合型
   電界効果トランジスタの製造方法。