JPH0618217B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0618217B2 JPH0618217B2 JP58034764A JP3476483A JPH0618217B2 JP H0618217 B2 JPH0618217 B2 JP H0618217B2 JP 58034764 A JP58034764 A JP 58034764A JP 3476483 A JP3476483 A JP 3476483A JP H0618217 B2 JPH0618217 B2 JP H0618217B2
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- Japan
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- layer
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- carrier concentration
- schottky
- gate electrode
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Description
【発明の詳細な説明】 本発明は半導体装置、特に化合物半導体を用いたショッ
トキーゲート電界効果トランジスタ（ＦＥＴ）の製造方
法に関する。
トキーゲート電界効果トランジスタ（ＦＥＴ）の製造方
法に関する。
従来、超高周波用のGaAs MES FETの製造方法として、半
絶縁性基板上にキャリアー濃度１×１017cm-3 程度の活
性層をエピタキシャル成法を用いてつくり、該活性層上
にＡｌ等を蒸着してショットキーメタルゲートを形成
し、その後、Ａｕ−Ｇｅ等のオーミックメタルを蒸着し
てソース−ドレイン領域を形成するものがあった。これ
とは逆に、ソース−ドレインのオーミック領域を形成し
た後に、ゲートショットキーが形成される方法もある。
これらの方法の場合、ＦＥＴのしきい値電圧は、活性層
のキャリア濃度と厚さで決定されるため、ゲート形成前
に活性層厚を調整することで所望のしきい値電圧を得て
おり、また、ウェハー内の均一化も容易である。しか
し、オーミックコンタクトが形成されるソース−ドレイ
ン領域のGaAs活性層の濃度が低く、良好なオーミックコ
ンタクト形成には不利であり、ＦＥＴ特性としても好ま
しいものではない。
絶縁性基板上にキャリアー濃度１×１017cm-3 程度の活
性層をエピタキシャル成法を用いてつくり、該活性層上
にＡｌ等を蒸着してショットキーメタルゲートを形成
し、その後、Ａｕ−Ｇｅ等のオーミックメタルを蒸着し
てソース−ドレイン領域を形成するものがあった。これ
とは逆に、ソース−ドレインのオーミック領域を形成し
た後に、ゲートショットキーが形成される方法もある。
これらの方法の場合、ＦＥＴのしきい値電圧は、活性層
のキャリア濃度と厚さで決定されるため、ゲート形成前
に活性層厚を調整することで所望のしきい値電圧を得て
おり、また、ウェハー内の均一化も容易である。しか
し、オーミックコンタクトが形成されるソース−ドレイ
ン領域のGaAs活性層の濃度が低く、良好なオーミックコ
ンタクト形成には不利であり、ＦＥＴ特性としても好ま
しいものではない。
また、他の方法として、エピタキシャル成長において、
半絶縁性GaAs基板上に、まず１×１０17cm-3程度のキャ
リアー濃度をもつ活性層を形成し、その上に、より高キ
ャリアー濃度（１〜３×１０18cm-3）をもつコンタクト
層としてのエピタキシャル成長層を形成し、ソース−ド
レインの領域のみ高濃度コンタクト層を残して活性層が
現われるまでこのコンタクト層を除去し、そして現われ
た活性層上にショットキーゲートを形成し、さらにソー
ス−ドレイン領域にオーミックコンタクトを形成するも
のであった。この場合は、コンタクト層が高濃度である
ため、オーミックコンタクトは非常に良好なものが可能
である。しかし、ＦＥＴのしきい値電圧の点でみると、
制御性よくコンタクト層および活性層の一部をエッチン
グ除去してやらねばならない。また、ウェハー内のしき
い値電圧の均一性の面からすれば、エッチングの量の均
一性、さらにはコンタクト層、活性層での濃度と厚さの
均一性が要求される。すなわち、エピタキシャル成長層
のバラツキがしきい値電圧の変動、バラツキの大きな要
因となりうる。
半絶縁性GaAs基板上に、まず１×１０17cm-3程度のキャ
リアー濃度をもつ活性層を形成し、その上に、より高キ
ャリアー濃度（１〜３×１０18cm-3）をもつコンタクト
層としてのエピタキシャル成長層を形成し、ソース−ド
レインの領域のみ高濃度コンタクト層を残して活性層が
現われるまでこのコンタクト層を除去し、そして現われ
た活性層上にショットキーゲートを形成し、さらにソー
ス−ドレイン領域にオーミックコンタクトを形成するも
のであった。この場合は、コンタクト層が高濃度である
ため、オーミックコンタクトは非常に良好なものが可能
である。しかし、ＦＥＴのしきい値電圧の点でみると、
制御性よくコンタクト層および活性層の一部をエッチン
グ除去してやらねばならない。また、ウェハー内のしき
い値電圧の均一性の面からすれば、エッチングの量の均
一性、さらにはコンタクト層、活性層での濃度と厚さの
均一性が要求される。すなわち、エピタキシャル成長層
のバラツキがしきい値電圧の変動、バラツキの大きな要
因となりうる。
本発明は良好なオーミックコンタクトが形成でき、しか
も、しきい値電圧の制御性がよく、ウェハー内均一化が
はかられる方法を提供するものである。
も、しきい値電圧の制御性がよく、ウェハー内均一化が
はかられる方法を提供するものである。
一例をあげて本発明の内容を説明する。
まず、第１図に示すように、キャリア濃度１×1017程度
の活性層３をバッファ層２を有する半絶縁基板１上にエ
ピタキシャル成長法で形成する。この段階において、活
性層３を選択的に除去して所望のしきい値電圧に調整
し、この後、ショットキーゲート電極４を形成する。ゲ
ート４としては、Ｔｉ−Ｗのような700℃，６０分間程
度の熱処理をうけても、ショットキー接合に劣化を生じ
ない耐熱性の金属を用いる。
の活性層３をバッファ層２を有する半絶縁基板１上にエ
ピタキシャル成長法で形成する。この段階において、活
性層３を選択的に除去して所望のしきい値電圧に調整
し、この後、ショットキーゲート電極４を形成する。ゲ
ート４としては、Ｔｉ−Ｗのような700℃，６０分間程
度の熱処理をうけても、ショットキー接合に劣化を生じ
ない耐熱性の金属を用いる。
次に、第２図に示すように、さらに基板表面全体を絶縁
膜であるSiO2膜で被ふくし、ゲート部はSiO2膜５で被覆
されるようにソース−ドレイン形成領域上のSiO2膜を除
去してGaAs活性層３の一部を露出させる。
膜であるSiO2膜で被ふくし、ゲート部はSiO2膜５で被覆
されるようにソース−ドレイン形成領域上のSiO2膜を除
去してGaAs活性層３の一部を露出させる。
次に、第３図に示すように、キャリア濃度１〜３×１0
18cm-3，厚さ０．３〜０．５μｍのコンタクト層のエピ
タキシャル成長を行う。エピタキシャル層の成長方法
は、有機金属（トリメチルガリウム，トリエチルガリウ
ム）とアルシンの熱分解法を用いることにより６５０℃
程度の比較的低温でエピタキシャル成長が可能である。
このエピタキシャル成長により、コンタクト層形成を目
的としてSiO2膜が除去されてGaAs活性層３が露出した部
分上には単結晶層６が得られ、SiO2膜５上には多結晶層
７が成長される。
18cm-3，厚さ０．３〜０．５μｍのコンタクト層のエピ
タキシャル成長を行う。エピタキシャル層の成長方法
は、有機金属（トリメチルガリウム，トリエチルガリウ
ム）とアルシンの熱分解法を用いることにより６５０℃
程度の比較的低温でエピタキシャル成長が可能である。
このエピタキシャル成長により、コンタクト層形成を目
的としてSiO2膜が除去されてGaAs活性層３が露出した部
分上には単結晶層６が得られ、SiO2膜５上には多結晶層
７が成長される。
次に、第４図に示すように多結晶層７を除去し、SiO2膜
５の一部も除去し、ソース，ドレインとなる単結晶層６
上にオーミックコンタクト用金属８を形成する。
５の一部も除去し、ソース，ドレインとなる単結晶層６
上にオーミックコンタクト用金属８を形成する。
このように、コンタクト層を形成する前に活性層の厚さ
を制御して所望の閾値電圧を得ているので、閾値電圧の
均一さ、ウェハー内の特性均一さが実現され、しかも、
ソース，ドレイン電極は高濃度のコンタクト層上に形成
しているので良好特性が得られる。また、耐熱性ゲート
メタルを用いてゲートを形成し、さらに650℃という比
較的低温でコンタクト層のエピタキシャル成長が可能で
あるため、コンタクト層形成前後においてショットキー
特性の大きな変動はみられない。
を制御して所望の閾値電圧を得ているので、閾値電圧の
均一さ、ウェハー内の特性均一さが実現され、しかも、
ソース，ドレイン電極は高濃度のコンタクト層上に形成
しているので良好特性が得られる。また、耐熱性ゲート
メタルを用いてゲートを形成し、さらに650℃という比
較的低温でコンタクト層のエピタキシャル成長が可能で
あるため、コンタクト層形成前後においてショットキー
特性の大きな変動はみられない。
以上のように本発明を用いることにより、ゲート形成時
にしきい値電圧の調整を行なうため、制御性、均一性が
よく、さらに良好なオーミックコンタクト形成が可能と
なり、ＦＥＴ特性が改善された半導体装置が提供され
る。
にしきい値電圧の調整を行なうため、制御性、均一性が
よく、さらに良好なオーミックコンタクト形成が可能と
なり、ＦＥＴ特性が改善された半導体装置が提供され
る。
尚、本発明はＦＥＴに限されずダイオード、ＩＣ等にも
適用される。
適用される。
第１図乃至第４図は本発明の一実施例を示す製造工程の
断面図である。 １……半絶縁性GaAs基板、２……バッファーエピタキシ
ャル層、３……活性層、４……耐熱性ゲートメタル、５
……SiO2膜、６……は単結晶コンタクトエピタキシャル
層、７……多結晶GaAs層、８……オーミックコンタクト
用の金属である。
断面図である。 １……半絶縁性GaAs基板、２……バッファーエピタキシ
ャル層、３……活性層、４……耐熱性ゲートメタル、５
……SiO2膜、６……は単結晶コンタクトエピタキシャル
層、７……多結晶GaAs層、８……オーミックコンタクト
用の金属である。
Claims (1)
- 【請求項１】活性層上にショットキーゲート電極を形成
する工程と、前記活性層および前記ショットキーゲート
電極表面に絶縁層を形成し、この絶縁層を選択的に除去
することにより前記ショットキーゲート電極の上面およ
び側面並びに前記ショットキーゲート電極に近接する前
記活性層上に前記絶縁膜を残す工程と、前記絶縁膜上に
多結晶の高キャリア濃度層を、前記絶縁膜で覆われてい
ない前記活性層上には単結幅の高キャリア濃度層をエピ
タキシャル成長法により形成し、前記多結晶の高キャリ
ア濃度層を除去し、ソースおよびドレイン領域に対応す
る単結晶の高キャリア濃度層を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034764A JPH0618217B2 (ja) | 1983-03-03 | 1983-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034764A JPH0618217B2 (ja) | 1983-03-03 | 1983-03-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161076A JPS59161076A (ja) | 1984-09-11 |
| JPH0618217B2 true JPH0618217B2 (ja) | 1994-03-09 |
Family
ID=12423371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58034764A Expired - Lifetime JPH0618217B2 (ja) | 1983-03-03 | 1983-03-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618217B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758716B2 (ja) * | 1985-09-10 | 1995-06-21 | 松下電器産業株式会社 | 電界効果トランジスタの製造方法 |
| JPH0758717B2 (ja) * | 1985-09-10 | 1995-06-21 | 松下電器産業株式会社 | 電界効果トランジスタの製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4404732A (en) * | 1981-12-07 | 1983-09-20 | Ibm Corporation | Self-aligned extended epitaxy mesfet fabrication process |
-
1983
- 1983-03-03 JP JP58034764A patent/JPH0618217B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59161076A (ja) | 1984-09-11 |
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