JPS61161770A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61161770A JPS61161770A JP273585A JP273585A JPS61161770A JP S61161770 A JPS61161770 A JP S61161770A JP 273585 A JP273585 A JP 273585A JP 273585 A JP273585 A JP 273585A JP S61161770 A JPS61161770 A JP S61161770A
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- gate
- epitaxial layer
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- selective epitaxial
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体、特にＧ、Ａ、等の化合物半導体を用
いた、電界効果トランジスタ（ＦＥＴ）およびこのＦＥ
Ｔを用いた集積回路（ＩＣ）の製造に関し、特に高不純
物濃度化合物半導体の選択エピタキシャル成長によるソ
ースおよびドレイ／を有するショットキーゲー）ＰＥＴ
の製造方法に関するものである。
いた、電界効果トランジスタ（ＦＥＴ）およびこのＦＥ
Ｔを用いた集積回路（ＩＣ）の製造に関し、特に高不純
物濃度化合物半導体の選択エピタキシャル成長によるソ
ースおよびドレイ／を有するショットキーゲー）ＰＥＴ
の製造方法に関するものである。
、従来のＭＯＣＶＤ（Ｍｅｔａｌ Ｑｒｇａｎｉｃ Ｃ
ｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
）ＫよるＧ、Ａ、の選択エピタキシャル成長方法は、Ｆ
ＥＴのソースおよびドレイン領域を除いてＳ、Ｏ，膜（
またはＳ、３Ｎ４膜）を被覆し、この露出領域にのみ選
択的に高不純物濃度のＧ、Ａ、 のエピタキシャル層
を成長せしめていた。
ｈｅｍｉｃａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
）ＫよるＧ、Ａ、の選択エピタキシャル成長方法は、Ｆ
ＥＴのソースおよびドレイン領域を除いてＳ、Ｏ，膜（
またはＳ、３Ｎ４膜）を被覆し、この露出領域にのみ選
択的に高不純物濃度のＧ、Ａ、 のエピタキシャル層
を成長せしめていた。
上述した従来の選択エピタキシャル成長方法では、エピ
タキシャル成長領域の面積の大きさや選択エピタキシャ
ル成長領域相互のパターンの位置関係により、エピタキ
シャル層の厚さが大きく異なる現象（以下、「パターン
効果」と称す）が認められる。
タキシャル成長領域の面積の大きさや選択エピタキシャ
ル成長領域相互のパターンの位置関係により、エピタキ
シャル層の厚さが大きく異なる現象（以下、「パターン
効果」と称す）が認められる。
このようにエピタキシャル層厚にパターン効果が現われ
ることは、ＦＥＴ特性にばらつきが生じ、また電極金属
の形成、さらにはＩＣの場合には、素子間の配線の形成
等において配線等の断線や配線等の巾の不均一性を生じ
てしまい好ましいものではない。
ることは、ＦＥＴ特性にばらつきが生じ、また電極金属
の形成、さらにはＩＣの場合には、素子間の配線の形成
等において配線等の断線や配線等の巾の不均一性を生じ
てしまい好ましいものではない。
本発明によれば、ゲート形成領域以外の半導体基板を露
出して、この半導体基板の露出部にエピタキシャル層を
形成し、その後このエピタキシャル層の所定領域のみを
残して他の領域を除去し、残されたエピタキシャル層を
ソースおよヒトレイン領域とする半導体装置の製造方法
を得る。
出して、この半導体基板の露出部にエピタキシャル層を
形成し、その後このエピタキシャル層の所定領域のみを
残して他の領域を除去し、残されたエピタキシャル層を
ソースおよヒトレイン領域とする半導体装置の製造方法
を得る。
Ｊ” Ｅ Ｔのゲート領域は、所望の電気特性により異
なるが、特にショットキーゲートＦＥＴの場合、ゲート
長０．３〜２μｍ、 ゲート幅５〜２ｏｏμｍ程度の線
状のものが用いられる。このゲート領域面積は、ＩＣの
場合のベレット面積に比較して５チ未満のものでおる。
なるが、特にショットキーゲートＦＥＴの場合、ゲート
長０．３〜２μｍ、 ゲート幅５〜２ｏｏμｍ程度の線
状のものが用いられる。このゲート領域面積は、ＩＣの
場合のベレット面積に比較して５チ未満のものでおる。
このゲート領域以外のすべての領域に選択的にエピタキ
シャル成長を行なう。
シャル成長を行なう。
このような場合エピタキシャル成長面積が大きく、また
ゲートは、細い線状のものであることにより、「パター
ン効果コのような現象をほとんど伴なわない、均一なエ
ピタキシャル成長がなされる。その後に、ソースおよび
ドレイン領域のみを残してエピタキシャル層を除去すれ
ば均一な厚さのソースおよびドレイン領域をもっＦＥＴ
等が得られる。
ゲートは、細い線状のものであることにより、「パター
ン効果コのような現象をほとんど伴なわない、均一なエ
ピタキシャル成長がなされる。その後に、ソースおよび
ドレイン領域のみを残してエピタキシャル層を除去すれ
ば均一な厚さのソースおよびドレイン領域をもっＦＥＴ
等が得られる。
次に、本発明を図面を参照して説明する。
第１図は、選択エピタキシャル成Ｈ前ｆ） Ｆ Ｂ Ｔ
領域断面図である。半絶縁性Ｇ、Ａ、基板１に、イオン
注入で活性層２を形成する、活性層２上に耐熱性の金属
（例えばＷＷ８ｉ等）でゲート３を形成する。高濃度ｎ
型エピタキシャル成長を行なった時にゲート−ソース、
ドレイン間の短絡が生じることを避けるため、ゲート３
の側壁に５ｉＯｚ（またはＳｉ３ Ｎ４ ） のゲー
ト側壁を形成する。
領域断面図である。半絶縁性Ｇ、Ａ、基板１に、イオン
注入で活性層２を形成する、活性層２上に耐熱性の金属
（例えばＷＷ８ｉ等）でゲート３を形成する。高濃度ｎ
型エピタキシャル成長を行なった時にゲート−ソース、
ドレイン間の短絡が生じることを避けるため、ゲート３
の側壁に５ｉＯｚ（またはＳｉ３ Ｎ４ ） のゲー
ト側壁を形成する。
その後ＭＯＣＶＤによる選択エピタキシャル成長を行な
５゜成長温度は６００〜７００’ Ｃである。
５゜成長温度は６００〜７００’ Ｃである。
ソースガスはトリメチルガリウム、アルシンを用いる、
成長速度は２００Ａ、／ｍｉｎ程度で２ｏｏｏ〜３００
０人の選択エピタキシャル層５のを形成する。第２図は
選択エピタキシャル成長直後のＦＢＴ領域である。
成長速度は２００Ａ、／ｍｉｎ程度で２ｏｏｏ〜３００
０人の選択エピタキシャル層５のを形成する。第２図は
選択エピタキシャル成長直後のＦＢＴ領域である。
第２図のようにゲート３領域以外には全面的に選択エピ
タキシャル層５が形成されているので、成長したエピタ
キシャル層５の厚さはほぼ均一である。厚さの均一性は
５０鵡φ ウェハ内で±５チ以内である。また厚さの絶
対値も、ゲート３領域の形成のない全面エピタキシャル
成長の場合と、はとんど変わらない。
タキシャル層５が形成されているので、成長したエピタ
キシャル層５の厚さはほぼ均一である。厚さの均一性は
５０鵡φ ウェハ内で±５チ以内である。また厚さの絶
対値も、ゲート３領域の形成のない全面エピタキシャル
成長の場合と、はとんど変わらない。
第３図は、選択エピタキシャルＰＪ５を、ソース、ドレ
イン領域を形成する部分６．７のみ残し、他の領域を除
去した工程である。この加工はホトレジストをマスクと
して、リン酸−過酸化水素系のエツチング液で、エツチ
ング除去したものであり、一部、基板もエツチングされ
ている。
イン領域を形成する部分６．７のみ残し、他の領域を除
去した工程である。この加工はホトレジストをマスクと
して、リン酸−過酸化水素系のエツチング液で、エツチ
ング除去したものであり、一部、基板もエツチングされ
ている。
この後に、オミック電極および配線等を形成する。この
時、「パターン効果」がないため、加工が行ないやすい
。
時、「パターン効果」がないため、加工が行ないやすい
。
以上説明したように、ゲート領域以外のウェハ面のほば
全体に選択エピタキシャル成長し、その後必要領域のエ
ピタキシャル層のみを残し、除去することにより、選択
エピタキシャル成長に伴う「パターン効果」を低減でき
、各選択エピタキシャル領域の厚さの不均一性がなくな
る。さらにエピタキシャル層の厚さ自体の制御性もよく
なる。
全体に選択エピタキシャル成長し、その後必要領域のエ
ピタキシャル層のみを残し、除去することにより、選択
エピタキシャル成長に伴う「パターン効果」を低減でき
、各選択エピタキシャル領域の厚さの不均一性がなくな
る。さらにエピタキシャル層の厚さ自体の制御性もよく
なる。
このため、ＦＥＴ特性とＩＣの素子特性の均一化が可能
であり、また、電極金属の形成および配線等の加工が容
易となる。
であり、また、電極金属の形成および配線等の加工が容
易となる。
第１図は本発明の一実施例による選択エピタキシャル成
長前のＦＥＴ形成部の断面図、第２図は選択エピタキシ
ャル成長後のＦＥＴ形成部の断面図、第３図は必要部の
選択エピタキシャル層を残し他の領域を除去した後のＦ
ＥＴ形成部断面図である。 １・・・・・・半絶縁性Ｇ −Ａ ｓ基板、２・・・・
・・イオン注入活性層、３・・・・・・耐熱性ゲート、
４・・・・・・ゲート側壁、５・・・・・・選択エピタ
キシャル層、６・・・・・・選択エピタキシャルソース
、７・・・・・・選択エビタキシキルト０レイン。 ５１１．二１．ン ｗ’コ 代理人 弁理士 内 原 日 ソ□ 第３図
長前のＦＥＴ形成部の断面図、第２図は選択エピタキシ
ャル成長後のＦＥＴ形成部の断面図、第３図は必要部の
選択エピタキシャル層を残し他の領域を除去した後のＦ
ＥＴ形成部断面図である。 １・・・・・・半絶縁性Ｇ −Ａ ｓ基板、２・・・・
・・イオン注入活性層、３・・・・・・耐熱性ゲート、
４・・・・・・ゲート側壁、５・・・・・・選択エピタ
キシャル層、６・・・・・・選択エピタキシャルソース
、７・・・・・・選択エビタキシキルト０レイン。 ５１１．二１．ン ｗ’コ 代理人 弁理士 内 原 日 ソ□ 第３図
Claims (1)
- ソース、ドレイン領域に高不純物濃度半導体エピタキシ
ャル層を用いた半導体装置の製造方法に於いて、ゲート
領域以外の領域すべてに前記エピタキシャル層を形成し
た後に、前記ソース、ドレイン領域のみ該エピタキシャ
ル層を残し、他の領域を除去することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP273585A JPS61161770A (ja) | 1985-01-11 | 1985-01-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP273585A JPS61161770A (ja) | 1985-01-11 | 1985-01-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61161770A true JPS61161770A (ja) | 1986-07-22 |
Family
ID=11537583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP273585A Pending JPS61161770A (ja) | 1985-01-11 | 1985-01-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161770A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298445A (en) * | 1992-05-22 | 1994-03-29 | Nec Corporation | Method for fabricating a field effect transistor |
-
1985
- 1985-01-11 JP JP273585A patent/JPS61161770A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298445A (en) * | 1992-05-22 | 1994-03-29 | Nec Corporation | Method for fabricating a field effect transistor |
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