JPH02237049A - 半導体集積装置及びその製造方法 - Google Patents
半導体集積装置及びその製造方法Info
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- JPH02237049A JPH02237049A JP5727089A JP5727089A JPH02237049A JP H02237049 A JPH02237049 A JP H02237049A JP 5727089 A JP5727089 A JP 5727089A JP 5727089 A JP5727089 A JP 5727089A JP H02237049 A JPH02237049 A JP H02237049A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体集積装置及びその製造方法、特に高集積
化に適した高速半導体集積装置及びその製造方法に関す
る． 〔従来の技術〕 近年、ＧａＡｓなどの化合物半導体を用いた超高速半導
体集積回路の研究開発が盛んに行われている．特に２分
子線エピタキシャル法（ＭＢＥ法）等の高制御成長法が
確立されて以来、高不純物密度ｒ極薄膜のエピタキシャ
ル半導体層を用いた超高速半導体素子及び集積回路の研
究開発は急速に進展している。
化に適した高速半導体集積装置及びその製造方法に関す
る． 〔従来の技術〕 近年、ＧａＡｓなどの化合物半導体を用いた超高速半導
体集積回路の研究開発が盛んに行われている．特に２分
子線エピタキシャル法（ＭＢＥ法）等の高制御成長法が
確立されて以来、高不純物密度ｒ極薄膜のエピタキシャ
ル半導体層を用いた超高速半導体素子及び集積回路の研
究開発は急速に進展している。
一般に、半導体集積装置においては、半導体素子間の電
気的分離が必要である．第４図は、従来の代表的な素子
分離法をＧａＡｓＭＥＳＦＥＴを例にして模式的に示し
たものである。第４図において、４１は半絶縁性ＧａＡ
ｓ基板を、４２はアンドープのＧａＡｓｌｉを、４３は
ｎ型のＧａＡｓＮを、４はオーミック性電極を、５はゲ
ート電極を示している。ＧａＡｓ基板４１上の各半導体
層は、例えば、ＭＢＥ法を用いて形成されている。
気的分離が必要である．第４図は、従来の代表的な素子
分離法をＧａＡｓＭＥＳＦＥＴを例にして模式的に示し
たものである。第４図において、４１は半絶縁性ＧａＡ
ｓ基板を、４２はアンドープのＧａＡｓｌｉを、４３は
ｎ型のＧａＡｓＮを、４はオーミック性電極を、５はゲ
ート電極を示している。ＧａＡｓ基板４１上の各半導体
層は、例えば、ＭＢＥ法を用いて形成されている。
第４図（ａ）は、素子間の導伝１ｉ４３をエッチングに
よって除去する方法を示しており、４６はメサエッチン
グによる素子間分離領域である．第４図（ｂ）は、素子
間の導伝ＦＪ４３に電気的に不活性なイオン、例えば酸
素イオンを注入する方法を示しており、４７はイオン注
入による素子間分離領域である． 〔発明が解決しようとする課題〕 しかしながら、第４図（ａ）に示した従来技術では、基
板面内で大きな段差が生じるため、高集積化に伴い、配
線の断線や短絡などの問題を生じ易い。また、第４図（
ｂ）に示した従来技術では、特に、高温熱処理過程を経
た場合に素子間の分離抵抗が低下する問題が生じ易い。
よって除去する方法を示しており、４６はメサエッチン
グによる素子間分離領域である．第４図（ｂ）は、素子
間の導伝ＦＪ４３に電気的に不活性なイオン、例えば酸
素イオンを注入する方法を示しており、４７はイオン注
入による素子間分離領域である． 〔発明が解決しようとする課題〕 しかしながら、第４図（ａ）に示した従来技術では、基
板面内で大きな段差が生じるため、高集積化に伴い、配
線の断線や短絡などの問題を生じ易い。また、第４図（
ｂ）に示した従来技術では、特に、高温熱処理過程を経
た場合に素子間の分離抵抗が低下する問題が生じ易い。
本発明の目的は、このような問題を解決し、十分に大き
な素子間の分離抵抗を有する半導体集積装置及びその製
造方法を提供することにある。
な素子間の分離抵抗を有する半導体集積装置及びその製
造方法を提供することにある。
本発明の半導体集積装置は、
同一基板上に集積された複数の半導体素子の導伝領域を
構成する半導体より大きなエネルギーギャップを有し、
かつ高抵抗あるいは前記導伝領域と反対の導伝型の半導
体により、前記半導体素子間が分離されていることを特
徴とする。
構成する半導体より大きなエネルギーギャップを有し、
かつ高抵抗あるいは前記導伝領域と反対の導伝型の半導
体により、前記半導体素子間が分離されていることを特
徴とする。
本発明の半導体集積装置の製造方法は、同一基板上に集
積された複数の半導体素子の間の半導体の少なくとも一
部をハロゲン元素を含むガスにより選択的に除去する工
程と、除去された部分に前記半導体素子の導伝領域を構
成する半導体より大きなエネルギーギャップを有する高
抵抗あるいは前記導伝領域と反対の導伝型の半導体を気
相成長法により選択的にエピタキシャル成長する工程と
を含むことを特徴とする。
積された複数の半導体素子の間の半導体の少なくとも一
部をハロゲン元素を含むガスにより選択的に除去する工
程と、除去された部分に前記半導体素子の導伝領域を構
成する半導体より大きなエネルギーギャップを有する高
抵抗あるいは前記導伝領域と反対の導伝型の半導体を気
相成長法により選択的にエピタキシャル成長する工程と
を含むことを特徴とする。
また、本発明の半導体集積装置の製造方法は、基板上に
高抵抗あるいは第１の導伝型の第１の半導体をエピタキ
シャル成長する工程と、少なくとも一部の領域の前記第
１の半導体をハロゲン元素を含むガスにより選択的に除
去する工程と、除去された部分に半導体素子を構成する
単一あるいは複数の材料からなり、第１の半導体のエネ
ルギーギャップより小さく、第１の導伝型と反対の導伝
型を有する第２の半導体を気相成長法により選択的にエ
ピタキシャル成長する工程とを含むことを特徴とする。
高抵抗あるいは第１の導伝型の第１の半導体をエピタキ
シャル成長する工程と、少なくとも一部の領域の前記第
１の半導体をハロゲン元素を含むガスにより選択的に除
去する工程と、除去された部分に半導体素子を構成する
単一あるいは複数の材料からなり、第１の半導体のエネ
ルギーギャップより小さく、第１の導伝型と反対の導伝
型を有する第２の半導体を気相成長法により選択的にエ
ピタキシャル成長する工程とを含むことを特徴とする。
本発明の原理・作用を以下に説明する．本発明の半導体
集積装置は、同一基板上に集積された半導体素子の導伝
領域を構成する半導体、例えばｎ型ＧａＡｓより大きな
エネルギーギャッブを有し、高抵抗あるいは前記導伝領
域と反対の導伝型の半導体、例えば高抵抗のＡｊ！Ｇａ
Ａｓまたはｐ型ＡＩＧａＡｓにより、半導体素子間を分
離する．この場合、半導体素子間はエネルギーギャップ
の大きい半導体材料で分離されているため、伝導帯及び
価電子帯にエネルギー段差が生じ、ある半導体素子中を
走行するキャリアは隣接する半導体素子中に漏洩できな
い。また、互いに格子定数の近い半導体であるため、異
種接合の半導体界面に発生する界面準位も少なく、リー
ク電流を抑制できる。
集積装置は、同一基板上に集積された半導体素子の導伝
領域を構成する半導体、例えばｎ型ＧａＡｓより大きな
エネルギーギャッブを有し、高抵抗あるいは前記導伝領
域と反対の導伝型の半導体、例えば高抵抗のＡｊ！Ｇａ
Ａｓまたはｐ型ＡＩＧａＡｓにより、半導体素子間を分
離する．この場合、半導体素子間はエネルギーギャップ
の大きい半導体材料で分離されているため、伝導帯及び
価電子帯にエネルギー段差が生じ、ある半導体素子中を
走行するキャリアは隣接する半導体素子中に漏洩できな
い。また、互いに格子定数の近い半導体であるため、異
種接合の半導体界面に発生する界面準位も少なく、リー
ク電流を抑制できる。
また、製造方法においては、半導体をハロゲン元素を含
むガスによりエッチングするため、エッチング界面の損
傷及び汚染が少な《できる。さらに、気相成長法により
エピタキシャル成長するため、不要領域での結晶の成長
も極めて少なく、従って、選択的結晶成長も良好である
。また、段差の大きい％ＭＭでもボイドの発生なく結晶
成長ができる。尚、前記製造工程における半導体の選択
的除去及び選択的結晶成長は、空気に触れさせないよう
に連続的に行い、不純物の汚染を抑制することが望まし
い。
むガスによりエッチングするため、エッチング界面の損
傷及び汚染が少な《できる。さらに、気相成長法により
エピタキシャル成長するため、不要領域での結晶の成長
も極めて少なく、従って、選択的結晶成長も良好である
。また、段差の大きい％ＭＭでもボイドの発生なく結晶
成長ができる。尚、前記製造工程における半導体の選択
的除去及び選択的結晶成長は、空気に触れさせないよう
に連続的に行い、不純物の汚染を抑制することが望まし
い。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は、本発明の一実施例である半導体集積装置の模
式的構造断面図である。この半導体集積装置は、高抵抗
ＧａＡｓ基ｖｉ１上に集積された複数の半導体素子であ
るトランジスタを有しているが、図では第１及び第２の
トランジスタ１１． １２のみを示している。これら各
トランジスタは、高抵抗ＡｆＧａＡｓ層２と、導電領域
を構成するｎ型Ｇ ａ Ａ ｓ Ｎ ３と、オーミック
電極４と、ゲート電極５とから構成されている。
式的構造断面図である。この半導体集積装置は、高抵抗
ＧａＡｓ基ｖｉ１上に集積された複数の半導体素子であ
るトランジスタを有しているが、図では第１及び第２の
トランジスタ１１． １２のみを示している。これら各
トランジスタは、高抵抗ＡｆＧａＡｓ層２と、導電領域
を構成するｎ型Ｇ ａ Ａ ｓ Ｎ ３と、オーミック
電極４と、ゲート電極５とから構成されている。
トランジスタ間は、ＧａＡｓよりエネルギーギャップの
大きい高抵抗あるいはｐ型のＡｌＧａＡＳよりなる素子
分離領域７で分離されている．このように本実施例の半
導体集積装置によれば、ｎ型のＧａＡｓチャネルＮ３を
有する第１及び第２のトランジスタ１１． １２の間に
、ＧａＡｓと格子定数がほぼ同じで、エネルギーギャッ
プの大きいＡｊ！ＧａＡｓを用いているため、キャリア
電子は、半導体内の素子間の移動を防止されている。ま
た素子間の分離抵抗は、メサエッチングの場合と同程度
に小さ《、界面リーク電流も小さいことが判った．また
、段差もな《、配線切れも全くなかった。尚、ＡＩＧａ
Ａｓがｐ型の場合には、高抵抗の場合に比べ若干寄生容
量が大きかったが、素子分離は良好であった。
大きい高抵抗あるいはｐ型のＡｌＧａＡＳよりなる素子
分離領域７で分離されている．このように本実施例の半
導体集積装置によれば、ｎ型のＧａＡｓチャネルＮ３を
有する第１及び第２のトランジスタ１１． １２の間に
、ＧａＡｓと格子定数がほぼ同じで、エネルギーギャッ
プの大きいＡｊ！ＧａＡｓを用いているため、キャリア
電子は、半導体内の素子間の移動を防止されている。ま
た素子間の分離抵抗は、メサエッチングの場合と同程度
に小さ《、界面リーク電流も小さいことが判った．また
、段差もな《、配線切れも全くなかった。尚、ＡＩＧａ
Ａｓがｐ型の場合には、高抵抗の場合に比べ若干寄生容
量が大きかったが、素子分離は良好であった。
本実施例においては、ＧａＡｓとＡｌＧａＡｓを用いた
が、ＩｎＰなど他の材料を用いてもよい．また、素子を
構成する半導体材料の膜厚．不純物密度．配列順序等の
パラメータも、本発明においては基本的に任意であり、
たとえば、超格子構造．変調ドーブ構造，ＭＩＳ構造な
どにも適用できる．更に、本発明は、電界効果型トラン
ジスタ（ＦＥＴ）だけでな《、バイボーラトランジスタ
やホットエレクトロントランジスタなど他の素子にも適
用できる． 次に、本発明の製造方法の一実施例を説明する。
が、ＩｎＰなど他の材料を用いてもよい．また、素子を
構成する半導体材料の膜厚．不純物密度．配列順序等の
パラメータも、本発明においては基本的に任意であり、
たとえば、超格子構造．変調ドーブ構造，ＭＩＳ構造な
どにも適用できる．更に、本発明は、電界効果型トラン
ジスタ（ＦＥＴ）だけでな《、バイボーラトランジスタ
やホットエレクトロントランジスタなど他の素子にも適
用できる． 次に、本発明の製造方法の一実施例を説明する。
？２図（ａ）〜第２図（Ｃ）は、集積化半導体装置の素
子間分離の方法の要部製造工程を示す図である。
子間分離の方法の要部製造工程を示す図である。
まず第２図（ａ）に示すように、有機金属気相成長法（
ＭＯＣＶＤ法）を用いて、高挺抗ＧａＡＳ基板１上にア
ンドープのＡｊ！ＧａＡｓｌｉ２１．アンドープＧａＡ
ｓ層２２，不純物密度が２ ＸＩＯ”ａｍ−’で膜厚２
００人のｎ型Ｇ ａ Ａ ｓ Ｊｉ２３．アンドーブＡ
ｆＧａＡｓＪｉ２４を成長させる。
ＭＯＣＶＤ法）を用いて、高挺抗ＧａＡＳ基板１上にア
ンドープのＡｊ！ＧａＡｓｌｉ２１．アンドープＧａＡ
ｓ層２２，不純物密度が２ ＸＩＯ”ａｍ−’で膜厚２
００人のｎ型Ｇ ａ Ａ ｓ Ｊｉ２３．アンドーブＡ
ｆＧａＡｓＪｉ２４を成長させる。
エピタキシャル成長後、第２図（ｂ）に示すように、Ｃ
ＶＤ法でＳｌＯ■層２５を全面に堆積し、素子の形成領
域をフォトレジストでカバーし、このフォトレジストを
マスクにしてＳｉｎ．をＣ Ｆ ａを用いて除去し、続
いてフォトレジストを除去後、塩素ガス２６を用いてＧ
ａＡｓ及びＡｆｆｉＧａＡｓからなる半導体層を基板近
傍までドライエッチングを行う。
ＶＤ法でＳｌＯ■層２５を全面に堆積し、素子の形成領
域をフォトレジストでカバーし、このフォトレジストを
マスクにしてＳｉｎ．をＣ Ｆ ａを用いて除去し、続
いてフォトレジストを除去後、塩素ガス２６を用いてＧ
ａＡｓ及びＡｆｆｉＧａＡｓからなる半導体層を基板近
傍までドライエッチングを行う。
次に、第２図（ｃ）に示すように、Ｍ，Ｏ Ｃ Ｖ Ｄ
法を用いて、高抵抗のＡｌＧａＡｓを前記エッチング領
域に選択的に成長させ、素子分離領域２７を形成する．
更に、オーミック電極４及びゲート電極５を形成し、配
線を行う． 以上のようにして製造された素子間の抵抗は、従来のメ
サエッチングによる場合などと同程度に高く、十分な素
子間分離が行われていることが分かった．また、本実施
例の製造方法は基本的に段差を生じせしめないプレーナ
技術のため、後工程における配線形成にとっても有効で
断線や短絡等の問題も回避できた． 尚、本実施例の製造方法では、ＩｎＰやＳｉなどの他の
半導体材料やＭＥＳＦＥＴ及び高電子移動度トランジス
タ（ＨＥＭＴ）など他の素子に対しても同様に適用でき
る． 第３図（ａ）〜第３図（ｄ）は、本発明の製造法の他の
実施例であり、集積化半導体装置の素子間分離の方法の
要部製造工程を示す図である。
法を用いて、高抵抗のＡｌＧａＡｓを前記エッチング領
域に選択的に成長させ、素子分離領域２７を形成する．
更に、オーミック電極４及びゲート電極５を形成し、配
線を行う． 以上のようにして製造された素子間の抵抗は、従来のメ
サエッチングによる場合などと同程度に高く、十分な素
子間分離が行われていることが分かった．また、本実施
例の製造方法は基本的に段差を生じせしめないプレーナ
技術のため、後工程における配線形成にとっても有効で
断線や短絡等の問題も回避できた． 尚、本実施例の製造方法では、ＩｎＰやＳｉなどの他の
半導体材料やＭＥＳＦＥＴ及び高電子移動度トランジス
タ（ＨＥＭＴ）など他の素子に対しても同様に適用でき
る． 第３図（ａ）〜第３図（ｄ）は、本発明の製造法の他の
実施例であり、集積化半導体装置の素子間分離の方法の
要部製造工程を示す図である。
まず第３図（ａ）に示すように、分子線エピタキシャル
成長法ＣＭＢＥ法）を用いて高抵抗ＧａＡｓ基板１上に
アンドープＡｊ！ＧａＡｓｌｉ３１を成長さそる。
成長法ＣＭＢＥ法）を用いて高抵抗ＧａＡｓ基板１上に
アンドープＡｊ！ＧａＡｓｌｉ３１を成長さそる。
次に、第３図（ｂ）に示すように、ＣＶＤ法でＳ ｉ
Ｏ ｚ Ｆｉ３２を全面に堆積し、素子間分離領域をフ
ォトレジストでカバーし、このフォトレジストをマスク
にしてＳｉ０２をＣＦ．を用いて除去し、続いてフォト
レジストを除去後、臭素ガス３６を用いて１１ＧａＡｓ
Ｎ３１を基板近傍までドライエッチングを行う． 次に、第３図（Ｃ）に示すように、有機金属ガスを用い
たＭＢＥ法（ＭＯＭＢＥ法）を用いて、アンドーブＧ
ａ Ａ ｓ Ｎ３３、不純物密度が２Ｘ１０”ｃｍ−’
で膜厚２００人のｎ型ＧａＡｓＮ３４、アンドーブＡＩ
ｌＧａＡｓＪｉ３５を前記エッチング領域に選択的に成
長させ、素子領域を形成する．更に、オーミック電極４
及びゲート電極５を形成し、配線を行う． 以上のようにして製造された素子間の抵抗は、従来のメ
サエッチングによる場合などと同程度に高《、十分な素
子間分離が行われていることが分かった．また、本実施
例の製造方法は基本的に段差を生じせしめないブレーナ
技術のため、後工程における配線形成にとっても有効で
断線や短絡等の問題も回避できた。
Ｏ ｚ Ｆｉ３２を全面に堆積し、素子間分離領域をフ
ォトレジストでカバーし、このフォトレジストをマスク
にしてＳｉ０２をＣＦ．を用いて除去し、続いてフォト
レジストを除去後、臭素ガス３６を用いて１１ＧａＡｓ
Ｎ３１を基板近傍までドライエッチングを行う． 次に、第３図（Ｃ）に示すように、有機金属ガスを用い
たＭＢＥ法（ＭＯＭＢＥ法）を用いて、アンドーブＧ
ａ Ａ ｓ Ｎ３３、不純物密度が２Ｘ１０”ｃｍ−’
で膜厚２００人のｎ型ＧａＡｓＮ３４、アンドーブＡＩ
ｌＧａＡｓＪｉ３５を前記エッチング領域に選択的に成
長させ、素子領域を形成する．更に、オーミック電極４
及びゲート電極５を形成し、配線を行う． 以上のようにして製造された素子間の抵抗は、従来のメ
サエッチングによる場合などと同程度に高《、十分な素
子間分離が行われていることが分かった．また、本実施
例の製造方法は基本的に段差を生じせしめないブレーナ
技術のため、後工程における配線形成にとっても有効で
断線や短絡等の問題も回避できた。
尚、本実施例の製造方法は、ＩｎＰやＳｉなどの他の半
導体材料やＭＥＳＦＥＴ及び高電子移動度トランジスタ
（ＨＥＭＴ）など他の素子に対しても同様に適用できる
。
導体材料やＭＥＳＦＥＴ及び高電子移動度トランジスタ
（ＨＥＭＴ）など他の素子に対しても同様に適用できる
。
〔発明の効果〕
以上説明したように、本発明によれば、半導体集積装置
のブレーナ素子間分離が可能となり、素子間干渉の大幅
低減、配線の断線及び短絡防止など非常に大きな効果が
得られる。
のブレーナ素子間分離が可能となり、素子間干渉の大幅
低減、配線の断線及び短絡防止など非常に大きな効果が
得られる。
第１図は、本発明の一実施例である半導体集積装置の要
部構造断面図、 第２図（ａ）〜第２図（Ｃ）は、本発明の製造方法の一
実施例を示す要部製造工程図、第３図（ａ）〜第３図（
ｄ）は、本発明の製造方法の他の実施例を示す要部製造
工程図、第４図（ａ）及び第４図（ｂ）は従来の代表的
な素子分離法を用いた半導体集積装置の模式的構造断面
図である． １．４１・・ ２・・・・ ２２． ３３， ４２ ３， ２３． ３４． ４・・・・ ５・・・・ ７ ． ２７． ４６． ２１． ２４． ２７， ２５．３２・ ・ ２６．３６・ ・ ・高抵抗ＧａＡｓ基板 ・高抵抗Ａｊ！ＧａＡｓ層 ・・・アンドープＧａＡｓ層 ４３−−−ｎ型ＧａＡｓＪｉ ・オーミック電極 ・ゲート電極 ４７・・・素子分Ｈ領域 ３１． ３５ ・・・アンドープ，ＡＩＧａＡｓ層 ・ｓｔｏｔＦ！ ・ハロゲンガス １：高抵坑ＧａＡｓ眉坂 ２：高抵抗ＡＩ！ＧａＡｓ層 ３：ｎ型ＧａＡｓ層 ７：素子分庸預域 １１二第１のトランジ゛スタ １２：第２のトランジスタ
部構造断面図、 第２図（ａ）〜第２図（Ｃ）は、本発明の製造方法の一
実施例を示す要部製造工程図、第３図（ａ）〜第３図（
ｄ）は、本発明の製造方法の他の実施例を示す要部製造
工程図、第４図（ａ）及び第４図（ｂ）は従来の代表的
な素子分離法を用いた半導体集積装置の模式的構造断面
図である． １．４１・・ ２・・・・ ２２． ３３， ４２ ３， ２３． ３４． ４・・・・ ５・・・・ ７ ． ２７． ４６． ２１． ２４． ２７， ２５．３２・ ・ ２６．３６・ ・ ・高抵抗ＧａＡｓ基板 ・高抵抗Ａｊ！ＧａＡｓ層 ・・・アンドープＧａＡｓ層 ４３−−−ｎ型ＧａＡｓＪｉ ・オーミック電極 ・ゲート電極 ４７・・・素子分Ｈ領域 ３１． ３５ ・・・アンドープ，ＡＩＧａＡｓ層 ・ｓｔｏｔＦ！ ・ハロゲンガス １：高抵坑ＧａＡｓ眉坂 ２：高抵抗ＡＩ！ＧａＡｓ層 ３：ｎ型ＧａＡｓ層 ７：素子分庸預域 １１二第１のトランジ゛スタ １２：第２のトランジスタ
Claims (3)
- （１）同一基板上に集積された複数の半導体素子の導伝
領域を構成する半導体より大きなエネルギーギャップを
有し、かつ高抵抗あるいは前記導伝領域と反対の導伝型
の半導体により、前記半導体素子間が分離されているこ
とを特徴とする半導体集積装置。 - （２）同一基板上に集積された複数の半導体素子の間の
半導体の少なくとも一部をハロゲン元素を含むガスによ
り選択的に除去する工程と、除去された部分に前記半導
体素子の導伝領域を構成する半導体より大きなエネルギ
ーギャップを有する高抵抗あるいは前記導伝領域と反対
の導伝型の半導体を気相成長法により選択的にエピタキ
シャル成長する工程とを含むことを特徴とする半導体集
積装置の製造方法。 - （３）基板上に高抵抗あるいは第１の導伝型の第１の半
導体をエピタキシャル成長する工程と、少なくとも一部
の領域の前記第１の半導体をハロゲン元素を含むガスに
より選択的に除去する工程と、除去された部分に半導体
素子を構成する単一あるいは複数の材料からなり、第１
の半導体のエネルギーギャップより小さく、第１の導伝
型と反対の導伝型を有する第２の半導体を気相成長法に
より選択的にエピタキシャル成長する工程とを含むこと
を特徴とする半導体集積装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5727089A JPH02237049A (ja) | 1989-03-09 | 1989-03-09 | 半導体集積装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5727089A JPH02237049A (ja) | 1989-03-09 | 1989-03-09 | 半導体集積装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237049A true JPH02237049A (ja) | 1990-09-19 |
Family
ID=13050839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5727089A Pending JPH02237049A (ja) | 1989-03-09 | 1989-03-09 | 半導体集積装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237049A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103815A (ja) * | 2005-10-07 | 2007-04-19 | Toyota Motor Corp | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107758A (ja) * | 1984-10-31 | 1986-05-26 | Fujitsu Ltd | ＧａＡｓ集積回路及びその製造方法 |
| JPS61241931A (ja) * | 1985-04-18 | 1986-10-28 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPS62199032A (ja) * | 1986-02-26 | 1987-09-02 | Fujitsu Ltd | 半導体集積回路とその製造方法 |
-
1989
- 1989-03-09 JP JP5727089A patent/JPH02237049A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107758A (ja) * | 1984-10-31 | 1986-05-26 | Fujitsu Ltd | ＧａＡｓ集積回路及びその製造方法 |
| JPS61241931A (ja) * | 1985-04-18 | 1986-10-28 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPS62199032A (ja) * | 1986-02-26 | 1987-09-02 | Fujitsu Ltd | 半導体集積回路とその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103815A (ja) * | 2005-10-07 | 2007-04-19 | Toyota Motor Corp | 半導体装置 |
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