KR920010671B1 - 반도체장치 - Google Patents

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Abstract

내용 없음.

Description

반도체장치
제1a도는 종래의 MISFET의 구조를 도시한 단면도.
제1b도는 제1a도의 A-A'선의 단면의 밴드를 도시한 구조도.
제2a도는 본 발명에 의한 FET의 구조를 도시한 단면도.
제2b도는 제2a도의 B-B'선의 단면의 밴드를 도시한 구조도.
제3a도는 본 발명에 의한 또 하나의 FET의 구조를 도시한 단면도.
제3b도는 제3a도의 B-B'선의 단면의 밴드구조도.
제4a도~제9d도는 본 발명의 1실시예에 따른 공정에 의해 제조된 FET를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
9,40 : 반절연성 반도체기판 10,41 : 고밀도의 n형 반도체층
11 : p형 반도체층 12,43 : 계면준위층
13,14 : 축퇴된 p형 반도체층 14,45 : 소오스전극
15,46 : 드레인전극 42 : n형 반도체층
본 발명은 고속의 전계효과 트랜지스터에 관한 것이다.
종래, GaAs나 InP 등의 화합물 반도체기판을 사용한 MISFET의 단면도를 제1a도에 도시한다. 여기서, (1)은 p-GaAs기판, (2)는 n-GaAs층, (3)은 절연막, (4)는 계면준위층, (5)는 게이트전극, (6)은 소오스전극, (7)은 드레인전극이다. 이와 같은 MISFET는 반전형의 동작을 시킬 수 있는 디바이스로 구성되어 있다. 즉, 게이트전극(5)에 정전압을 인가하면 절연막(3)과 p-GaAs기판(1)의 계면에 전자반전층(8)이 형성된다. 반전층이 채널로써 사용되므로 MISFET는 고속 디바이스로서의 가능성을 갖고 있다. 그러나, 실제로는 제1b도의 밴드의 구조도에 도시한 바와 같이 절연막(3)과 p-GaAs기판(1)의 계면에는 반도체의 에너지갭이 중앙부근에 1012~1013/㎠/eV의 매우 현저한 고밀도의 계면준위가 나타나며 10~30Å의 두께를 갖는 층(4)(이하 이 층을 계면준위층(4)라고 한다)가 형성된다. 그 결과, 계면준위의 페르미레벨
Figure kpo00002
ss는 반도체의 페르미레벨
Figure kpo00003
p에 고정되는 경향이 강해져서 게이트전극에 정전압을 인가하여도 표면전위
Figure kpo00004
s가 변동되지 않아 반전층을 형성하기 어렵다.
이와 같이, 종래의 MISFET는 채널로써 반전층을 사용하기가 곤란하므로 큰 전류를 흐르게 할 수 없다는 문제점이 있었다. 이것은 고밀도의 계면준위층이 존재하여 그 계면준위의 페르미 레벨이 반도체의 페르미 레벨로 고정되려는 경향이 강하기 때문이다. 이상 설명한 바와 같은 MIS 트랜지스터로써는, 예를들면 이또와 Y.사카이 등의 ＂The GaAs Inversion type MIS Transistors＂ Solid-state Electronics Vol.17, p.751~759(1974)에 기재된 것을 들 수 있다.
본 발명은 목적은 큰 전류를 흐르게 할 수 있는 고속의 전계효과 트랜지스터를 제공하는 데 있다.
본 발명의 목적을 달성하기 위해서 본 발명은 기본적으로 다음과 같은 구성을 갖는다. 본 발명의 전계효과 트랜지스터는 제1의 도전형을 갖는 제1의 반도체영역위의 계면준위층과 상기 계면준위층위의 제2의 반도체층으로 되는 제어수단, 상기 제어수단을 사이에 두고 마련된 캐리어 주고받음수단을 포함하고, 페르미레벨을 갖는 상기 계면준위층은 상기 제2의 반도체층의 페르미레벨에 고정되어 있다.
여기서, 제2의 반도체의 페르미레벨에 계면준위층의 페르미레벨을 고정시키는 것은 구체적으로 다음과 같이 하는 것이다. 즉, 상술한 바와 같이 종래의 MISFET는 계면준위의 페르미레벨이 반도체의 페르미레벨에 고정되는 경향이 강하다. 이것은 반도체로부터 계면준위로의 전자의 충방전시간이 다른 영역(예를들면, 게이트금속)으로부터의 충방전시간보다도 짧기 때문에 준열평형상태가 계면준위와 반도체사이에서 유지되기 때문이다. 이 관계를 보다 정량적으로 기술하면 다음과 같이 된다.
즉, 반도체로부터 계면준위로의 전자의 충방전시간 τs는, 예를들면 반도체가 n-GaAs일 때에 10nesc~10mesc의 범위에 있다. 또, 일반적으로 III-V족의 화합물 반도체에 있어서도 상기 충방전시간은 10nesc~10msec의 사이의 범위에 있는 것은 공지이다.
이 점에 관해서는 H.하세가와 및 T.사와다 등의 ＂Electrical Modeling of Compound Semiconductor Interface for FET Device Assessment＂, IEEE Transactions on Electron Dev., Vol.ED-27, p1055(1980)에 상세하게 기술되어 있다.
한편, 게이트금속으로부터 계면준위로의 전자의 충방전 시간 τm은
Figure kpo00005
로 된다.
여기서, Ds: 계면준위층(4)의 계면준위 밀도(cm-2/eV)
△
Figure kpo00006
ss: 전자의 충방전에 따르는 계면준위의 페르미레벨
Figure kpo00007
ss의 이동량(eV)
Vth: 게이트금속(5)중의 자유전자의 속도(cm/sec)
N : 게이트금속(5)중의 자유전자농도(cm-3)
Tt: 절연막(3)을 터널하는 확률(간단히 여기서는 구형의 포텐셜 장벽을 터널한다고 가정하였다)
d : 절연막(3)의 두께(Å)
Figure kpo00008
: 전자가 터널하는 절연막(3)에 의한 포텐셜 장벽의 높이(eV)
m : 절연막(3)중의 전자의 유효질량(g)
m±: 진공중의 전자의 질량(g)
이다.
여기서, 통상의 MIS 구조의 전형값, 예를들어 Ds·△
Figure kpo00009
ss≒1012cm-2, Vth≒107cm/sec, N≒1022cm-3,
Figure kpo00010
≒4eV, m/m0≒0.2, d≒1000Å을 식(1),(2)에 대입하면,
τm≒10365sec
로 되어 τs《 τm로 되는 것을 알 수 있다. 그 결과, 준열평형상태는 계면준위와 반도체의 사이에 유지하는 것으로 되므로, 계면준위의 페르미레벨은 반도체의 페르미레벨로 고정되는 것으로 된다.
따라서, 상기에 의해서 알 수 있는 바와 같이, 계면준위의 페르미레벨을 제2의 반도체의 페르미레벨로 고정시키려면, τs》rm으로 되도록 게이트구조를 구성하면 된다.
상기 계면준위층은 상기 제1의 반도체층의 에너지 갭에 대응하는 위치에 1012/㎠/eV이상이 계면준위를 갖는 것이 바람직하다. 또, 그 두께는 10~30Å인 것이 바람직하다.
이와 같은 계면준위층은 제1의 반도체와 제2의 반도체사이의 격자상부의 부정합, 제2의 반도체의 성장시 또는 피착시의 고온공정에 의한 스토이키오메트리의 엇갈림, 공기나 물에 노출하는 것 또는 제2의 반도체의 성장, 피착시에 성장 피착용 용기중에 남아 있는 산소에 의해 형성되는 제1의 반도체와 제2의 반도체의 계면에 일어나는 제1의 반도체 또는 제2의 반도체의 산화물(자연산화물) 등의 절연물, 게면에 남아있는 미량의 금속에 의한 오면 등에 의해 용이하게 도입할 수가 있다. 또, 이와 같은 계면준위층은 보다 적극적으로 플라즈마 산화법이나 애노드 산화법 등의 수단으로 형성할 수도 있다.
제1의 반도체영역과 제2의 반도체층을 구성하는 반도체 재료로서는 여러 가지의 것이 고려된다. 이와 같은 것에 대해서는 실시예에서 구체적으로 언급한다.
제2의 반도체층으로는 축퇴반도체를 사용하는 것이 통례이지만, 그 조건은 예를들면 W.쇼크레이의 “Electrons and Holes in Semiconductors” D. Van Nostrand, Princeton, N. J., 1950 등에 알려져 있는 것을 사용하면 좋다. 반도체의 축퇴조건은 실제로 불순물농도에 의해서 제어된다. 그 1조건을 예시하면, 표 1과 같다. 그리고, 상기 문헌에 의하면, 축퇴의 조건을 Ef-Ec=kT로 하고 있으나, 표 1에 예시한 것은 여유를 가지고 Ef-Ec=2kT의 조건으로 계산한 것이다. 여기서 Ef는 반도체의 페르미레벨, Ec는 전도대끝의 에너지, k는 볼트만상수, T는 절대온도이다.
[표 1]
Figure kpo00011
제2의 반도체는 적어도 50Å 이상이면 바람직하며, 필요에 따라서 50~5000Å의 범위를 선택한다. 통상, 대개는 500~3000Å정도의 범위의 두께를 사용한다.
더욱 구체적인 반도체장치의 구성으로 다음의 2가지의 형이 생각된다.
(1) 제2의 반도체층의 에너지밴드갭의 크기가 제1의 반도체층의 소수 캐리어가 존재하는 계면에 있어서의 에너지밴드의 끝과 제2의 반도체층의 다수 캐리어가 존재하는 에너지밴드의 끝과의 차보다 크고, 제1의 반도체층과 같은 도전성을 갖고, 게이트와 소오스 또는 드레인의 사이의 반도체층의 도전성은 제1의 반도체층의 역의 도전성을 갖는다.
반전층의 형성이 용이하고, 큰 전류를 흐르게 하는 것을 가능하게 한다.
(2) 제2의 반도체층의 에너지 밴드갭의 크기가 제1의 반도체층의 다수 캐리어가 존재하는 계면에 있어서의 에너지밴드의 끝과 제2의 반도체층의 다수 캐리어가 존재하는 에너지밴드의 끝과의 차보다 크고, 제1의 반도체층과 역의 도전성을 갖고, 게이트와 소오스 또는 드레인과의 사이의 반도체층의 도전성은 제1의 반도체층의 도전성과 동일한 것을 갖는다.
축적층의 형성이 용이하며, 큰 전류를 흐르게 하는 것을 가능하게 한다.
이하, 각각에 대해서 설명한다.
(1) 제1의 형
본 발명에 의한 축퇴반도체, 계면준위층, 반도체의 3층 구조를 갖는 전계효과 트랜지스터의 제1의 형의 단면을 제2a도에 도시한다. 이 3층구조의 밴드구조를 제2b도에 도시한다. 제2a도에서 (9)는 반절연성 반도체 기판(p형 반도체층(11)과 같은 도전성인 p형 도전성을 갖는 반도체기판이라도 좋다), (10)은 n형 반도체층, (11)은 p형 반도체층, (12)는 계면준위층, (13)은 축퇴던 p형 반도체층(게이트), (14)는 소오스전극, (15)는 드레인전극이다. 축퇴된 p형 반도체층(13)은 게이트로서 작용하고, 계면준위층(12)의 두께는 10~30Å, 계면준위의 밀도는 1012~1013/㎠/eV이다. 또, 축퇴된 p형 반도체층(13)과 p형 반도체층(11)과의 사이에는 Eg
Figure kpo00012
Vbi의 관계가 있다. 여기서 Eg는 축퇴된 p형 반도체층(13)의 에너지 밴드갭이고, Vbi는 축퇴된 p형 반도체층(13)의 가전자대끝 Evm과 p형 반도체층(11)의 전도대끝 Ec와의 에너지의 차다. 이 차는 Eg-Vbi=0.1eV이면 충분하다.
축퇴된 p형 반도체층(13)은 제2b도에 도시한 것과 같이 직접 계면준위층(12)와 접촉하고 있으며, 그것의 공정농도가 1020cm-3이상으로 높기 때문에 계면준위로의 전자의 충방전시간은 축퇴된 반도체로부터의 것이 가장 짧다. 이것을 축퇴된 p형 반도체층(13)으로서 Si를 사용한 때에 대하여 구체적으로 설명한다.
축퇴된 Si층으로부터 계면준위까지의 충방전시간 τm은 상기 식(1),(2)가 유사한 식으로 다음과 같이 표현할 수 있다.
Figure kpo00013
여기서, Ds: 계면준위층(12)의 계면준위밀도(cm-2/eV)
△
Figure kpo00014
ss: 전자의 충방전에 따르는 계면준위의 페르미레벨
Figure kpo00015
ss의 이동량(eV)
Vth: 축퇴된 Si층(13)중의 자유 정공의 속도(cm/sec)
N : 축퇴된 Si층(13)중의 자유 정공의 밀도(cm-2)
Tt: 축퇴된 Si층(13)중에 일어나는 공핍층(17)과 계면준위층(12)를 터널하는 확률(단, 여기서도 간단하게 하기 위하여 구형의 포텐셜 장벽을 터널한다고 가정하였다)
d1: 공핍층(17)의 두께(Å)
Figure kpo00016
1: 정공이 터널하는 공핍층(17)에 의한 포텐셜 장벽의 높이(eV)
m1: 축퇴된 Si층(13)중의 정공의 유효질량(g)
m0: 진공중의 전자의 질량(g)
d2: 계면준위층(12)의 두께(Å)
Figure kpo00017
2: 정공이 터널하는 계면준위층(12)에 의한 장벽의 높이(eV)
m2: 계면준위층(12)중의 정공의 유효질량(g)
ε1: 축퇴된 Si층(13)의 유전율(F/cm)
k : 볼트만상수(eng/K)
q : 전자의 전하(C)
T : 절대온도(K)
Nv1: 축퇴된 Si층(13)의 가전자대의 유효상태 밀도(cm-3)이다.
여기서, D2△
Figure kpo00018
ss≒1012cm-2,
Vth≒107cm/sec,
Figure kpo00019
1≒0.45eV,
m1≒0.2m0,
d2≒10Å,
Figure kpo00020
2≒1eV,
m2≒0.2m0,
ε2=11.9(ε0는 진공의 유전율 : 0.885×10-13F/cm),
T=300°K,
Nv1≒1019cm-3이라 가정하고, 축퇴된 Si층(13)의 정공 농도를 N=1020cm-3으로 하면,
·d1=26Å
·τm=200ps
로 된다. 따라서, p형 반도체층(11)에서의 방전시간 τs(=100nsec~10msec)에 비해서 τm은 충분히 짧다.
따라서, 축퇴된 반도체(13)과 계면주위와는 준열평형상태를 달성하고, 계면준위의 페르미레벨
Figure kpo00021
ss는 축퇴된 반도체의 페르미레벨
Figure kpo00022
m으로 고정된다. 이로 인해, 게이트에 정전압을 인가하면, 표면전위
Figure kpo00023
s가 그에 따라서 변동한다.
한편, 축퇴된 반도체(13)과 반도체(11)과의 사이에는 Eg
Figure kpo00024
Vbi의 관계가 있으므로, 반도체(11)의 전도대내의 전지에 대해서 게이트측에 장벽이 존재한다.
상술한 바와 같이, 본 발명의 제1의 형에 의한 FET의 게이트 구조는 표면전위
Figure kpo00025
s를 게이트전압과 함께 변동시킬 수가 있고, 또 전도대의 전자에 대해서 게이트측의 계면에 장벽이 존재한다. 이로 인해, 용이하게 전자의 반전층(16)을 계면에 형성할 수가 있어 이와 같은 FET는 큰 전류가 흘러서 고속으로 동작한다.
이상의 설명에서는 반도체 및 축퇴된 반도체로 p형의 것을 1예로서 거론하였으나, n형의 반도체라도 전부 동일하게 계면에 정공의 반전층을 형성할 수가 있다.
(2) 제2의 형
본 발명에 의한 축퇴반도체, 계면준위층, 반도체의 3층 구조를 가진 전계효과 트랜지스터의 제2의 형의 단면을 제3a도에 도시한다. 이 3층 구조의 밴드 구조를 제3b도에 도시한다. 제3a도에서 (40)은 반절연성 반도체기판(n형 반도체층(42)와 역의 도전성을 갖는 p형 도전성을 갖는 반도체기판이라도 좋다), (41)은 고밀도의 n형 반도체층, (42)는 n형 반도체층, (43)은 계면준위층, (44)는 축퇴된 p형 반도체층(게이트), (45)는 소오스전극, (46)은 드레인 전극이다. 축퇴된 p형 반도체층(44)가 게이트로서 작용하고, 계면준위층(43)의 두께는 10~30Å, 계면준위층의 밀도는 1012~1013/㎠/eV이다. 또, 축적된 p형 반도체층(44)와 n형 반도체층(42)와의 사이에는 Eg
Figure kpo00026
Vbi의 관계가 있다. 여기서, Eg는 축퇴된 p형 반도체층(44)의 에너지 밴드갭이고, Vbi는 계면준위층(43)의 가진자대 끝 Evm과 n형 반도체층(42)의 잔도대끝 Ec와의 에너지의 차이다.
축퇴된 p형 반도체층(44)는 제3b도에 도시한 것과 같이 직접 계면준위층(43)과 접촉되어 있고, 또한 정공 농도가 1020cm-3이상 높기 때문에, 계면준위로의 전자의 충방전시간은 축퇴된 반도체로부터의 것이 가장 짧다. 따라서 축퇴된 p형 반도체층(44)와 계면준위와는 준열 평형상태를 달성하고, 계면준위의 페르미레벨
Figure kpo00027
ss는 축퇴된 p형 반도체의 페르미레벨
Figure kpo00028
m으로 고정된다. 이로 인해, 게이트에 정전압 Vgs를 인가하면, 표면전위
Figure kpo00029
s가 그에 따라서 변동한다.
한편, 축퇴된 p형 반도체층(44)와 n형 반도체층(42)와의 사이에는 Eg
Figure kpo00030
Vbi의 관계가 있으므로, n형 반도체층(42)의 전도대의 전자에 대해서 게이트측에 장벽이 존재한다.
상술한 바와 같이, 본 발명의 제2의 형에 의한 FET의 게이트 구조는 표면전위
Figure kpo00031
s를 게이트전압 Vgs와 함께 변동시킬 수 있고, 또 전도대의 전자에 대해서 게이트측의 계면에 장벽이 존재한다. 이로 인해, 용이하게 전자의 축적층(47)을 계면에 형성할 수가 있어 이와 같은 FET는 큰 전류가 흘러서 고속으로 동작한다.
이상의 설명에는 반도체층(42)로서 n형의 것을, 축퇴된 반도체층(44)로서 p형의 것을 1예로 하여 거론하였으나, 반도체층(42)로서 p형, 축퇴던 반도체층(44)로서 n형의 것이라도 모두가 마찬가지로 계면에 정공의 축적층을 형성할 수가 있다.
[실시예 1]
제4a도~제4d도는 본 발명의 실시예 1의 중요 공정을 도시한 것이다.
제4a도 : 반절연성 GaAs기판(20)위에28Si+의 선택 이온주입법에 의해서 n층(21)과 n+층(22)를 형성하고, 다음에 SiO2막(23)을 표면에 피착한 상태로 고온 열처리(800℃, 20분)를 실행하여 활성화하였다.28Si+주입조건은 n층(21)에 대해서 주입에너지 75keV와 선량 3×10cm-2을 주입하고, N+층(22)에 대해서 주입에너지 150keV와 선량 1×1013cm-2을 주입한다. SiO2막(23)의 두께는 2000Å이고, CVD(Chemical Vapor Deposition)법에 의해 피착된다. 고온열처리는 800℃에서 20분간, H2분위기중에서 실행하였다.
제4b도 : 고온 열처리에 사용한 SiO2막(23)의 게이트부를 에칭으로 제거하였다. 그후, 공기중에 장시간 노출시켜 GaAs의 자연 산화막에 의한 계면준위층(4)를 10~30Å의 두께로 만든 다음, 제거한 영역에만 MOCVD(Metal Organic Chemical Vapor Deposition)법에 의해 축퇴된 p-Ga0.7Al0.3As층(25)를 선택에피택셜 성장시킨다. p-Ga0.7Al0.3As층(25)의 불순물의 농도는 축퇴의 조건을 만족시키기 위해서 1020~1021cm-3으로 하였다. 이때 사용된 불순물은 Zn이고, MOCVD법에 의한 성장온도를 680℃로 하였으므로, p-Ga0.7Al0.3As층(25)의 바로 아래의 n층은 Zn에 의한 확산으로 완전히 보상되어 P-GaAs층(26)으로 된다. 또, 게이트부의 SiO2막을 제거한 후, 공기중에 장시간 노출시켜서 GaAs기판 표면에 GaAs중의 밴드갭중에 준위를 높은 밀도로 갖는 GaAs의 자연산화막을 10~30Å정도 형성하고, 그 위에 p-Ga0.7Al0.3As층을 성장시켰으므로 p-Ga0.7Al0.3As층(25)와 p-GaAs층(26)의 계면에서는 높은 밀도의 계면준위층(24)가 형성되고 있다.
제4c도 : AuGe/Ni/Au를 순서대로 600Å, 100Å, 800Å의 두께로 피착하고, 이온밀링법으로 게이트부 이외의 영역을 금속을 제거하여 게이트전극(27)을 형성하였다.
제4d도 : 포토 레지스터(AZ1350J)에 의해 전극패턴부의 SiO2막을 제거하고, AuGe/Ni/Au를 전면에 피착하고, 불필요한 금속을 포토 레지스트와 같이 제거하여(리프트 오프법), 소오스전극과 드레인전극(28),(29)를 형성하였다. 금속의 피착막의 두께는 AuGe 600Å, Ni 100Å, Au 800Å이다. 그후, 400℃에서 3분간, H2분위기중에서 열처리를 실행하였다. 이때, n+층(22)로의 옴접촉과 함께 p-Ga0.7Al0.3As층(25)로의 옴접촉이 실현된다.
본 실시예에 의하면, p-Ga0.7Al0.3As층과 p-GaAs층의 계면에 전자의 반전층이 게이트전압 0.8V이상에서 용이하게 형성되고, 종래의 MISFET에 비해 같은 게이트전압으로 3배이상의 전류를 흐르게 할 수 있어 상호 콘덕턴스 gm=400mS/mm가 얻어졌다. 또, 계면준위층의 충방전시간이 짧고, 상호 콘덕턴스나 용량의 주파수 의존성이 적어진다는 개선 효과도 동시에 확인되었다.
본 실시예에서는 축퇴된 반도체나 반도체도 전부 p형이고, 게이트와 소오스 또는 드레인의 사이의 반도체는 n형이었으나, 이들의 도전성이 역일 때, 즉 축퇴된 반도체나 반도체도 전부 n형이고, 게이트와 소오스 또는 드레인의 사이의 반도체가 p형일때에도 마찬가지로 정공의 반전층이 형성되어서 큰 전류를 흐르게 할 수가 있었다.
또, 본 실시예에서는 반도체로서 GaAs를 축퇴된 반도체로서 Ga0.7Al0.3As를 사용하였으나, 다음에 표 2에 도시한 반도체를 사용하여도 충분히 목적을 달성할 수가 있었다.
[표 2]
Figure kpo00032
또, 반도체로서 Si, Ge, GaAs, InP 기판중에서 임의의 1개를 축퇴된 반도체로서 Si, BP, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP,
AlXIn1-XP(0〈x〈1),
AlXGa1-XAs(0〈x〈1),
AlXIn1-XAs(0.2
Figure kpo00033
x〈1),
AlXGa1-XSb(0〈x〈1),
AlXIn1-XSb(0.4
Figure kpo00034
x〈1),
GaXIn1-XP(0〈x〈1),
GaXIn1-XAs(0.4
Figure kpo00035
x〈1),
GaPXAs1-X(0〈x〈1),
GaAsXSb1-X(0.8
Figure kpo00036
x〈1),
InPXAs1-X(0.4
Figure kpo00037
x〈1),
AlXGa1-XPyAs1-y(0〈x〈1, 0〈y〈1),
AlXGa1-XAsySb1-y(0〈x〈1, 0〈y〈1),
GaXIn1-XPyAs1-y(0.4
Figure kpo00038
x〈1, 0.4
Figure kpo00039
y
Figure kpo00040
1),
GaXIn1-XAsySb1-y(0.7
Figure kpo00041
x〈1, 0.7
Figure kpo00042
y〈1),
(AlxGa1-x)yIn1-yP(0〈x〈1, 0〈y〈1),
(AlxGa1-x)yIn1-yAs(0〈x〈1, 0.5
Figure kpo00043
y〈1),
(AlxGa1-x)yIn1-ySb
(0.5
Figure kpo00044
x〈1와 0.5
Figure kpo00045
y〈1, 0.4
Figure kpo00046
x〈0.5와 0.6
Figure kpo00047
y〈1, 0.3
Figure kpo00048
x〈0.4와 0.7
Figure kpo00049
y〈1 또는 0.2
Figure kpo00050
x〈0.3와 0.8
Figure kpo00051
y〈1), In(PxAs1-x)ySb1-y(0.6
Figure kpo00052
x〈1)중에서 임의의 1개를 선택해서 만든 FET일 때도 마찬가지로 3배 이상의 성능 향상이 실현되었다.
또, 제4b도에서는 공기중에 장시간 노출시키는 것에 의해서 계면준위층을 만들었으나, 그 이외에도 플라즈마 산화법이나 애노드 산화법에 의해 GaAs의 표면을 10~30Å으로 산화하여 계면준위층을 형성하였다. 그 결과, 상술의 공기중에 노출시킨 제조방법에 의한 FET와 마찬가지로 전자의 반전층의 형성되어 3배이상의 전류를 흐르게 할 수가 있다.
[실시예 2]
제5a도~제5d도에 본 발명의 실시예 2의 중요 공정을 도시한다. 제5a도는 반절연성 GaAs 기판(20)에 SiO2(23)을 전면에 2000Å 피착하고, 게이트부의 SiO2막을 제거하였다. 그후, 공기중에 장시간 노출시켜 GaAs의 자연 산화막에 의한 계면준위층(24)를 10~30Å의 두께로 만든 다음, 제거한 영역에만 MOCVD법에 의해 축퇴된 p-Ga0.7Al0.3As층(25)를 선택 에피택셜 성장하였다.
p-Ga0.0Al0.3As층(25)의 농도는 축퇴의 조건을 만족시키기 위해서 1020~1021cm-3으로 하였다. 사용한 불순물은 Zn이며, MOCVD법에 의한 성장 온도는 680℃이므로, Zn은 GaAs중으로 확산되고, p-Ga0.7Al0.3As층(25)바로 아래의 GaAs는 P-GaAs층(26)으로 형성된다.
제5b도 : 선택 성장으로 사용한 SiO2막(23)을 제거하고, 나머지 p-Ga0.7Al0.3As층(25)를 마스크로 하여28Si+를 선택적으로 이온 주입하고, 게이트에 인접하는 영역이 n-GaAs층(21)으로 형성된다. 이때 p-Ga0.7Al0.3As층(25)의 바로 아래는28Si+가 주입되지 않는다. 그후, 재차 2000Å의 SiO2막(30)을 피착한 상태로 고온 열처리를 실행하여 활성화하였다.
28Si+의 주입 조건은 주입 에너지 75kev, 선량 1×1013cm-2이며, 고온의 열처리는 800℃에서 20분간, H2분위기중에서 실행하였다.
제5c도 : 포토 레지스트(AZ1350J)에 의해 전극패턴을 형성한 다음, 패턴부의 SiO2막(30)을 제거하고, AuGe/Ni/Au를 전면에 피착하고, 불필요한 금속을 포토레지스트와 함께 제거하고(리프트 오프법), 게이트 전극(27)과 소오스전극 또는 드레인전극(28),(29)를 형성하였다. 금속의 피착막의 두께는 AuGe 600Å, Ni 100Å, Au 800Å이다. 그후 400℃에서 3분간, H2분위기중에서 열처리를 실행하였다. 이때, 소오스, 드레인 및 게이트가 옴접촉으로 형성된다.
본 실시예에 의하면, 포토 마스크를 위한 필요한 공정의 하나를 생략할 수가 있다. 또, 게이트와 소오스 및 드레인의 사이의 n층을 1×1013cm-2의 높은 선량으로 형성하였기 때문에, 본 실시예에 의한 FET는 종래의 MISFET에 비해 4배이상으로 전류를 흐르게 할 수 있어 상호 콘덕턴스 500ms/mm를 얻을 수가 있었다.
[실시예 3]
제6a도~제6d도는 본 발명의 실시예 3의 중요 공정을 도시한 것이다.
제6a도 : 반절연성 GaAs기판(50)위에28Si+의 선택 이온주입법에 의해서 n층(51)과 n+층(52)를 형성하고, 그후 SiO2막(53)을 표면에 피착한 상태에서 고온 열처리를 실행하여 활성화였다.28Si+의 주입조건은 n층(51)에 대해서 주입에너지 75keV, 선량 3×1012cm-2이고, n+층(52)에 대해서 주입에너지 150keV, 선량 1×1013cm-3이다. 통상 n층(51)의 불순물 농도는 바라는 소자 특성에 따라서 1016~1018cm-3의 범위에서 선택한다. SiO2막(53)의 두께는 2000Å이고, CVD법으로 피착하였다. 고온 열처리는 800℃에서 20분간, H2분위기중에서 실행하였다.
제6b도 : 고온 열처리에 사용한 SiO2막(53)의 게이트부를 에칭으로 제거하였다. 그후, 공기중에 장시간 노출시켜서 GaAs의 자연산화막에 의한 계면준위층(54)를 10~30Å의 두께로 만든 다음, 제거한 영역에만 MOCVD법에 의해 축퇴된 p-Ga0.7Al0.3As층(55)를 선택 에피택셜 성장하였다. p-Ga0.7Al0.3As층(55)의 농도는 축퇴의 조건을 만족시키기 위해서 1020~1021cm-3으로 하였다. 이때 사용한 불순물은 Zn이므로, 본 실시예에서 사용한 MOCVD법에 의한 성장 온도 680℃일 때 확산이 빠르다. 그래서, 우선 도핑하지 않는 Ga0.7Al0.3As를 1000Å 성장한 다음, p-Ga0.7Al0.3As를 1000Å 계속해서 성장하였다. p-Ga0.7Al0.3As가 성장하고 있는 사이의 Zn의 확산에 의해 도핑하지 않은 Ga0.7Al0.3As는 모두가 P형의 도전성으로 전환하고, p-Ga0.7Al0.3As층(55)가 형성된다. 또, 게이트부의 SiO2막을 제거한 후, 공기중에 장시간 노출시켜서 GaAs기판 표면에 GaAs의 밴드갭중의 준위를 높은 밀도로 가진 GaAs의 자연산화막을 10~30Å정도 형성하고, 그 위에 p-Ga0.7Al0.3As층(55)를 성장시키므로서 p-Ga0.7Al0.3As층(55)와 GaAs층(51)사이의 계면에는 높은 밀도의 계면준위층(54)가 형성되고 있다.
제6c도 : AuGe/Ni/Au를 순서대로, 600Å, 100Å, 800Å으로 피착하고, 이온밀링법으로 게이트부 이외의 영역의 금속을 제거하여 게이트전극(56)을 형성하였다.
제6d도 : 포토 레지스트(AE1350J)에 의해 전극 패턴을 형성한 후, 패턴부의 SiO2막을 제거하고, AuGe/Ni/Au를 전면에 피착하여 불필요한 금속을 포토 레지스트와 함께 제거하고(리프트 오프법), 소오스전극과 드레인전극(57),(58)을 형성하였다. 금속의 피착막의 두께는 AuGe 600Å, Ni 100Å, Au 800Å이다. 그후, 400℃에서 3분간, H2분위기중에서 열처리를 실행하였다. 이때, n+층(52)로의 옴접촉과 p-Ga0.7Al0.3As층(55)로의 옴접촉이 실현된다.
본 실시예에 의하면, p-Ga0.7Al0.3As층과 n-GaAs층 사이의 계면에 전자의 축적층이 게이트 전압 0.8V 이상에서 용이하게 형성되어 종래의 MISFET에 비해 같은 게이트 전압으로 3배 이상의 전류를 흐르게 할 수 있어 상호 콘덕턴스 gm=400ms/mm를 얻을 수가 있었다. 또, 계면준위의 충방전 시간이 짧으며, 상호 콘덕턴스나 용량의 주파수 의존성이 적어지는 개선 효과도 동시에 확인되었다.
본 실시예에서는 축퇴된 반도체가 P형, 반도체가 n형, 게이트와 소오스 또는 드레인의 사이의 반도체로 n형이었으나, 이들의 도전성이 역일 때. 즉 축퇴된 반도체가 n형이고, 반도체 및 게이트와 소오스 또는 드레인의 사이의 반도체가 같이 P형일 때에도, 마찬가지로 정공의 축적층이 형성되어서 큰 전류를 흐르게 할 수 있었다.
또, 본 실시예에서는 반도체로서 GaAs를 축퇴된 반도체로서 Ga0.7Al0.3As를 사용하였으나, 반도체로서 Si, Ge, GaAs, InP 기판중에서 임의의 1개를 축퇴된 반도체로서 Si, BP, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, AlXIn1-XP(0〈x〈1), AlXGa1-XAs(0〈x〈1),
AlXIn1-XAs(0.2
Figure kpo00053
x〈1),
AlXGa1-XSb(0〈x〈1),
AlXIn1-XSb(0.4
Figure kpo00054
x〈1),
GaXIn1-XP(0
Figure kpo00055
x〈1),
GaXIn1-XAs(0.4
Figure kpo00056
x〈1),
GaPXAs1-X(0〈x〈1), GaAsXSb1-X(0.8
Figure kpo00057
x〈1),
InPXAs1-X(0.4
Figure kpo00058
x〈1),
AlXGa1-XPyAs1-y(0〈x〈1, 0〈y〈1),
AlXGa1-XAsySb1-y(0〈x〈1, 0〈y〈1),
GaXIn1-XPyAs1-y(0.4
Figure kpo00059
x〈1, 0.4
Figure kpo00060
y〈1),
GaXIn1-XAsySb1-y(0.7
Figure kpo00061
x〈1, 0.7
Figure kpo00062
y〈1),
(AlxGa1-x)yIn1-yP(0〈x〈1, 0〈y〈1),
(AlxGa1-x)yIn1-yAs(0〈x〈1, 0.5
Figure kpo00063
y〈1),
(AlxGa1-x)yIn1-ySb(0.5
Figure kpo00064
x〈1와 0.5
Figure kpo00065
y〈1, 0.4
Figure kpo00066
x〈0.5와 0.6
Figure kpo00067
y〈1, 0.3
Figure kpo00068
x〈0.4와 0.7
Figure kpo00069
y〈1 또는 0.2
Figure kpo00070
x〈0.3와 0.8
Figure kpo00071
y〈1), In(PxAs1-x)ySb1-y(0.6
Figure kpo00072
x〈1)중에서 임의의 1개를 선택해서 만든 FET일 때에도, 마찬가지로 3배이상의 성능향상이 실현되었다.
또, 제6b도에서는 공기중에 장시간 노출시키는 것에 의해서 계면준위층을 형성하였으나, 그외에도 플라즈마 산화법에나 애노드 산화법에 의해 GaAs의 표면을 10~30Å산화하여 계면준위층을 형성하였다. 그 결과 상술의 공기중에 노출시킨 제조방법에 의한 FET와 마찬가지로 전자의 축적층이 되어 3배 이상의 전류를 흐르게 할 수 있었다.
[실시예 4]
제7a도~제7d도는 본 발명의 실시예 4의 중요 공정을 도시한 것이다.
제7a도 : 반절연성 GaAs 기판(50)에28Si+의 선택 이온주입법에 의해서 n층(51)을 형성하고, 그후 SiO2막(53)을 표면에 피착한 상태에서, 고온 열처리를 실행하여 활성화하였다.28Si+의 주입조건은 주입에너지 75keV, 선량 3×1012cm-2이다. SiO2막(53)의 두께는 2000Å이고, CVD법으로 피착하였다. 고온 열처리는 800℃에서 20분간, H2분위기중에서 실행하였다.
제7b도 : 고온 열처리에 사용한 SiO2막(53)의 게이트부를 에칭으로 제거하였다. 그후, 공기중에 장시간 노출시켜, GaAs의 자연 산화막에 의한 계면준위층(54)를 10~30Å의 두께로 만든 후, 제거한 영역에만 MOCVD법에 의해 축퇴된 p-Ga0.7Al0.3As층(55)를 선택에피택셜 성장하였다. p-Ga0.7Al0.3As층(55)의 농도는 축퇴의 조건을 만족시키기 위해서 1020~1021cm-3으로 하였다. 이때 사용한 불순물은 Zn이므로, 본 실시예에서 사용한 MOCVD법에 의한 성장 온도 680℃일 때 확산이 다르다. 그래서, 우선 도핑하지 않은 Ga0.7Al0.3As를 1500Å 성장시킨 후, p-Ga0.7Al0.3As를 500Å 계속해서 성장하였다. p-Ga0.7Al0.3As가 성장하고 있는 사이의 Zn의 확산에 도핑하지 않은 Ga0.7Al0.3As의 일부가 p형의 도전성으로 변환하고, 나머지는 도핑하지 않은 Ga0.7Al0.3As층(59)그대로이다.
제7c도 : 선택 성장으로 사용한 SiO2막(53)을 제거하고 남은 p-Ga0.7Al0.3As층(55)를 마스크로 하고,28Si+를 선택적으로 이온 주입하고, 게이트에 인접하는 영역을 n+GaAs층(52)로 하였다. 이때, p-Ga0.7Al0.3As층(55)의 바로 아래의 GaAs에는28Si+는 주입되지 않는다. 그후, 재차 2000Å의 SiO2막(60)을 피착한 상태에서 고온 열처리를 실행하여 활성화하였다.28Si+의 주입 조건은 주입 에너지 150keV, 선량 1×1013cm-2이며, 고온의 열처리는 800℃에서 20분간, H2분위기중에서 실행하였다. 이 열처리중에서 제7b도의 도핑하지 않은 Ga0.7Al0.3As층(59)는 Zn의 확산에 의해 p형으로 도전성을 전환하고, 제7c도에 도시한 바와같이, p-Ga0.7Al0.3As층(55)가 형성된다.
제7d도 : 포토 레지스트(AZ1350J)에 의해 전극 패턴을 형성한 후, 패턴부의 SiO2막(60)을 제거하고 AuGe/Ni/Au를 전면으로 피착하고, 불필요한 금속을 포토 레지스트와 같이 제거하고(리프트 오프법), 게이트 전극(56)과 소오스전극과 드레인전극(57),(58)을 형성하였다. 금속의 피착막의 두께는 AuGe 600Å, Ni 100Å, Au 800Å이다. 그후, 400℃에서 3분간, H2분위기중에서 열처리를 실행하였다. 이때, 소오스 드레인 및 게이트가 옴접촉된다.
본 실시예에 의하면, 게이트와 소오스 및 드레인의 사이의 n+층을 1×1013cm-2의 높은 선량으로 형성하였으므로 기생저항이 저하하여, 종래의 MISFET에 비해서 4배이상의 전류를 흐르게 할 수 있었다. 또, 상호 콘덕턴스 540ms/mm를 얻을 수가 있었다.
[실시예 5]
제8a도~제8d도는 본 발명의 실시예 5의 중요 공정을 도시한 것이다.
제8a도는 실시예 3에 있어서의 (a)의 공정과 마찬가지로 n층(51), n+층(52)를 형성하였다.
제8b도 : SiO2막(53)을 제거한 후, 플라즈마 CVD법에 의해 불순물로서 붕소를 도핑한 Si막(61)을 피착하고, 계속해서 스퍼터법에 의해 W막(62)을 피착하였다. 그후, 포토 레지스트에 의한 패터닝을 한 후, W막(62)과 Si막(61)을 CF4와 O2의 혼합 가스에 의한 드라이에칭으로 가공하여 게이트전극을 형성하였다. 여기서, Si막(61)의 막의 두께는 3000Å, W막(62)의 막의 두께는 1000Å이다. W막 두께(62)를 피착하고 Si막(61)의 막두께를 3000Å으로 한 것은 게이트 저항의 저감을 목적으로 한 것이고, 반드시 필요한 것은 아니며, Si막(61)의 막의 두께는 게이트전극으로서의 역할을 완수하기 위해서 최저 50Å이면 좋다.
또, SiO2막(53)의 제거로 부터 Si막(61)을 피착할 때까지의 사이에 통상의 공정에서는 n층(51)의 표면을 공기중 또는 수중의 산소에 노출시키는 것이 보통이다. 그 결과, n층(51)표면에 자연 산화막이 10Å정도 형성된다. 그 결과, n층(51)과 Si막(61)과의 계면에는 계면준위층(54)가 형성된다. 또, Si막(61)과 GaAs와의 격자상수의 부정합에 의해서 보다 한층 계면준위는 도입되기 쉽게 된다.
본 실시예에 의한 Si막(61)은 기판 온도 200℃, B2H6과 SiH4의 유량비 4대 100, 고주파 전력 100W, 압력 1Torr에서 형성하였다. 이 기판 온도에 의하면, 형성된 Si막(61)은 비정질 상태이다.
또, 이 B2H6과 SiH4의 유량비에 의하면, 다음의 고온 열처리 공정에서 활성화하는 붕소는 1020cm-3이상으로 된다.
제8c도 : SiO2막(63)을 2000Å피착한 후, 재차 800℃에서 20분간의 열처리를 H2분위기중에서 실행하였다. 이 고온 열처리에 의해 Si막(61)은 다결정으로 전환하고, 막의 안에 함유된 붕소는 전기적으로 활성화 한다. 이 결과로, Si막(61)은 P형의 도전성을 가진 다결정막으로 되어, 전기적으로 활성인 붕소 농도는 1020cm-3으로 되었다. p형의 도전성을 실현하기 위해서, 본 실시예에서는 붕소를 첨가하였으나, 갈륨이나 알루미늄을 첨가하여도 P형 도전성을 실현할 수 있는 것은 물론이다. 붕소는 p-CVD법으로, 갈륨이나 알루미늄은 MBE(Molecular Beam Epitaxy)법으로 첨가하는 것이 용이하다.
제8d도 : 포토 레지스트에 의해 전극 패턴을 형성한 후, 패턴부의 SiO2막을 제거하고, AuGe/Ni/Au를 전면에 피착하여 불필요한 금속을 포토 레지스트와 함께 제거하고(리프트 오프법), 소오스전극과 드레인전극(57),(58)을 형성하였다. 금속의 피착막의 두께는 AuGe 600Å, Ni 100Å, Au 800Å이다. 그후 400℃에서 3분간, H2분위기중에서 열처리를 실행하였다. 이때, n+층 (52)로의 옴접촉이 실현된다.
본 실시예에 있어서도 상술한 실시예와 마찬가지 효과가 얻어진다.
[실시예 6]
제9a도~제9d도는 본 발명의 실시예 6의 중요 공정을 도시한 것이다. 본 실시예에서는 게이트전극으로 사용하는 Si막을 마스크해서 자기정합적으로 n+층을 형성하는 공정에 특징이 있다.
제9a도 : 실시예 4에 있어서의 (a)의 공정과 마찬가지로 n층(51)을 형성하였다.
제9b도 : SiO2막(53)을 제거한 후, 플라즈마 CVD법에 의해 붕소를 불순물로서 도핑한 Si막(61)을 피착하고, 계속해서 스퍼터법에 의해 W막(62)를 피착하였다. 그후, 포토 레지스트에 의한 패터닝을 한 후, W막(62)와 Si막(61)을 CF4와 O2의 혼합가스에 의한 드라이 에칭으로 가공하여 게이트전극을 형성하였다. 여기서, Si막(61)의 막의 두께는 3000Å, W막(62)의 막의 두께는 1000Å으로 하였으나, 이 2층막, 즉 이 2개의 막을 합친 막의 두께는 다음의 n+층을 형성하는 데 사용하는28Si+의 이온 주입 에너지에 따라서 결정된다. 또, Si막(61)의 막의 두께는 게이트전극으로서의 역할을 완수하기 위해서 최저 50Å이면 좋다.
실시예 5에서 설명한 바와 같이, n층(51)의 표면에는 자연산화막이 10Å정도 형성된다. 이로 인해, n층(51)과 Si막(61)사이의 계면에는 계면준위층(54)가 형성된다. 또, Si막(61)의 제조 조건은 실시예 5와 마찬가지이다.
제9c도 : Si막(61)과 W막(62)의 2층막을 마스크로하고,28Si+를 선택적으로 이온 주입하여 게이트에 인접하는 영역을 n+-GaAs층(52)로 하였다. 이때, 2층막의 바로 아래의 GaAs에는28Si+가 주입되지 않는다. 그후, 재차 2000Å의 SiO2막(60)을 피착한 상태에서 고온 열처리를 실행하여 n+층(52)를 활성화하였다.28Si+의 주입 조건은 주입 에너지 150keV, 선량 1×1013cm-2이고, 고온의 열처리는 800℃에서 20분간, H2분위기중에서 실행하였다. 이 고온 열처리에 의해 Si막(61)은 다결정으로 전환되고, 막에 함유된 붕소는 전기적으로 활성화된다. 그 결과, Si막 (61)은 p형의 도전성을 가진 다결정막으로 되어, 전기적으로 활성인 붕소 농도는 1020cm-3으로 되었다.
제9d도 : 실시예 4에 있어서의 (d)의 공정과 마찬가지로 해서 소오스전극과 드레인전극을 형성하였다.
본 실시예에 있어서도 상술한 실시예와 마찬가지 효과를 갖는다.
또, 게이트전극으로 II-V족 반도체를 사용할 때, 실시예 5와 같이 n+층(52)를 게이트에 자기정합해서 마련하지 않는 소자로는 제8c도의 고온 열처리 공정은 생략할 수 있다. 그 이유는, 예를 들면 AlGaAs를 게이트전극으로 사용할 때에, 통상 MOCVD법이나 MBE법에 의해서 성장할 수 있으며, 이들 방법에 의하면, 막은 이미 성장할 때에 다결정 또는 단결정으로 되기 때문이다.
반대로, 본 실시예와 같이 n+층(52)를 게이트에 자기정합해서 마련하는 소자에 있어서는 그 고온열처리공정을 생략할 수 없다(제9c도). 즉, 게이트전극에 AlGaAs 등의 III-V족 반도체를 사용하였을 때, 게이트전극을 P형의 도전성을 갖게 하기 위해서 도핑하는 불순물은 GaAs에 대해서 억셉터될 수 있다. 이로 인해, 제9c도의 공정에 포함되는 n+층을 활성화하는 고온 열처리에 의해 게이트전극중의 불순물이 GaAs측으로 확산되어 n-GaAs 층(51)의 캐리어농도를 변동시키는 요인으로 된다. 이와 같은 변동은 일반적으로 캐리어 농도의 제어를 정밀하게 실현하는 것이 중요한 고집적회로의 제작에는 치명적이다.
그러나, 본 실시예와 같이 Si막을 게이트전극으로 사용하였을 때, Si막에 도핑되는 불순물은 붕소나 갈륨 등의 III족의 원소이고, GaAs중에 있어서는 억셉터 또는 도너로 되지 않는다. 이로 인해, 고온 열처리를 실시하여도 캐리어 농도의 변동요인이 되지 않는다. 따라서, 본 실시예와 같이 III-V족의 반도체기판을 사용하여 고온 열처리 공정을 거치는 소자에 있어서는, 특히 Si막이 유용하다.

Claims (8)

  1. 제1의 도전성을 갖는 제1의 반도체영역(11,42)위의 계면준위층(12,43)과 상기 계면준위층 위의 제2의 반도체층(13,44)로 되는 제어수단, 상기 제어수단을 사이에 두고 마련된 캐리어의 주고 받음수단을 포함하며, 상기 계면준위층(12,43)은 상기 제2의 반도체층(13,44)가 갖는 페르미 레벨을 상기 계면준위층의 페르미 레벨로 고정시키는 반도체장치.
  2. 특허 청구의 범위 제1항에 있어서, 상기 계면준위층(12,43)은 상기 제1의 반도체층의 에너지갭에 해당하는 위치에 1012/㎠/eV이상의 계면준위를 갖는 반도체장치.
  3. 특허 청구의 범위 제1항 또는 제2항에 있어서, 상기 계면준위층(12,43)의 두께는 10~30Å의 범위로 되는 반도체장치.
  4. 특허 청구의 범위 제1항에 있어서, 상기 제2의 반도체층(13,44)는 축퇴된 반도체로 되는 반도체장치.
  5. 특허 청구의 범위 제1항에 있어서, 상기 제2의 반도체층(13,44)는 에너지밴드갭의 크기(Eg)가 상기 제1의 반도체층(11)의 소수 캐리어가 존재하는 계면에 있어서의 에너지 밴드의 끝(Ec)와 상기 제2의 반도체층의 다수 캐리어가 존재하는 에너지 밴드의 끝(Evm)과의 차(Vbl)보다 크고, 상기 제1의 반도체층과 동일한 도전성을 갖고, 상기 제어수단과 상기 캐리어의 주고받음수단 사이에 상기 제1의 반도체층의 도전성과 역의 도전성을 갖는 반도체층을 갖는 반도체장치.
  6. 특허 청구의 범위 제1항에 있어서, 상기 제2의 반도체층은 축퇴되어 있고, 에너지 밴드갭의 크기가 상기 제1의 반도체층의 다수 캐리어가 존재하는 계면에 있어서의 에너지 밴드의 끝과 상기 제2의 반도체층과 다수 캐리어가 존재하는 에너지 밴드의 끝과의 차보다 크고, 상기 제1의 반도체층과 역의 도전성을 갖고, 상기 제어수단과 상기 캐리어의 주고 받음수단과의 사이에 상기 제1의 반도체층의 도전성과 동일의 도전성을 갖는 반도체층을 갖는 반도체장치.
  7. 특허 청구의 범위 제5항 또는 제6항에 있어서, 상기 제1의 반도체층은 III-V족 화합물 반도체로 되는 반도체장치.
  8. 특허 청구의 범위 제7항에 있어서, 상기 제2의 반도체층은 Si로 되는 반도체장치.
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