JP2776825B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係わり、特に高速動作に好適な
半導体装置に係る。
半導体装置に係る。
従来、半導体装置の電極取り出し部分を低抵抗化する
ための手段については特開昭61−270873号に記載の様に
なつていた。
ための手段については特開昭61−270873号に記載の様に
なつていた。
上記従来技術ではソース・ドレインとチヤネルの間に
直列抵抗があり、又、長時間にわたるトランジスタ特性
の変動があつた。これは、電極取出し層を形成した後に
分離領域をエツチングし、更にチヤネル形成層を堆積し
ているので、電極取出し層とチヤネルとの界面に欠陥が
発生するためであると考えられる。
直列抵抗があり、又、長時間にわたるトランジスタ特性
の変動があつた。これは、電極取出し層を形成した後に
分離領域をエツチングし、更にチヤネル形成層を堆積し
ているので、電極取出し層とチヤネルとの界面に欠陥が
発生するためであると考えられる。
本発明の目的は、電極取出し部分の抵抗を低減できる
様な素子構造を提供することにある。
様な素子構造を提供することにある。
上記目的は、アンドープの第１の半導体層と、第１の
半導体層上のソース，ドレイン電極取出し層を構成する
１対の一導電型の第２の半導体層と、第２の半導体層間
の第１の半導体層の上面および該第２の半導体層の互い
に向かい合った側面を被覆する一導電型の第３の半導体
層と、第３の半導体層上のゲート電極を有し、かつ一導
電型がｎ型の場合は第３の半導体層の電子親和力が第１
および第２の半導体層の電子親和力より小さく、一導電
型がｐ型の場合は第３の半導体層の電子親和力と禁制帯
幅の和が第１および第２の半導体層の電子親和力と禁制
帯幅の和より大きいHEMT構造の電界効果トランジスタを
有する半導体装置により達成できる。また、ソース，ド
レイン電極取出し層と第３の半導体層のいずれか一方を
選択的に形成し、しかる後に他の一方を連続的に形成す
ることにより、より大きな効果が得られる。但し、ここ
で「連続的」という単語の意味は、非酸化性雰囲気中で
上記２つの層を被着することであり、たとえば、分子線
エピタキシ成長を例にとれば次の様になる。まずSi等の
薄板に穴をあけたマスクを基板表面に近づけて配置し、
その穴を通して選択的に結晶成長を行なう。次にそのマ
スクを真空を破らずに移動させ、表面全面に結晶成長を
行なう。マスクの移動は真空中への直線運動、回転運動
の導入機構により真空を破ることなく１μｍ以下の精度
で行なうことが可能である。従つて、試料を結晶成長室
に置いたまま、選択的成長，マスク移動，全面成長の各
過程を試料を大気に曝すことなく連続的に行なうことが
できる。又、上記の過程を任意の順序で連続的に繰り返
すことも勿論可能である。この他にも、例えば集束イオ
ン線を用いた結晶成長を用いれば、穴のあいたマスクを
使用すること無しに、集束イオン線により描画して選択
成長できる。これを用いても連続的に結晶成長できる。
半導体層上のソース，ドレイン電極取出し層を構成する
１対の一導電型の第２の半導体層と、第２の半導体層間
の第１の半導体層の上面および該第２の半導体層の互い
に向かい合った側面を被覆する一導電型の第３の半導体
層と、第３の半導体層上のゲート電極を有し、かつ一導
電型がｎ型の場合は第３の半導体層の電子親和力が第１
および第２の半導体層の電子親和力より小さく、一導電
型がｐ型の場合は第３の半導体層の電子親和力と禁制帯
幅の和が第１および第２の半導体層の電子親和力と禁制
帯幅の和より大きいHEMT構造の電界効果トランジスタを
有する半導体装置により達成できる。また、ソース，ド
レイン電極取出し層と第３の半導体層のいずれか一方を
選択的に形成し、しかる後に他の一方を連続的に形成す
ることにより、より大きな効果が得られる。但し、ここ
で「連続的」という単語の意味は、非酸化性雰囲気中で
上記２つの層を被着することであり、たとえば、分子線
エピタキシ成長を例にとれば次の様になる。まずSi等の
薄板に穴をあけたマスクを基板表面に近づけて配置し、
その穴を通して選択的に結晶成長を行なう。次にそのマ
スクを真空を破らずに移動させ、表面全面に結晶成長を
行なう。マスクの移動は真空中への直線運動、回転運動
の導入機構により真空を破ることなく１μｍ以下の精度
で行なうことが可能である。従つて、試料を結晶成長室
に置いたまま、選択的成長，マスク移動，全面成長の各
過程を試料を大気に曝すことなく連続的に行なうことが
できる。又、上記の過程を任意の順序で連続的に繰り返
すことも勿論可能である。この他にも、例えば集束イオ
ン線を用いた結晶成長を用いれば、穴のあいたマスクを
使用すること無しに、集束イオン線により描画して選択
成長できる。これを用いても連続的に結晶成長できる。
上記構成により、チャネルは第１の半導体層の第３の
半導体層との界面領域の他、ソース，ドレイン電極取出
し層の第３の半導体層との界面領域にも連続して形成さ
れる。また、ソース，ドレイン電極取出し層の界面領域
のチャネルの形成により、ソース，ドレイン電極取出し
層の界面領域のキャリア濃度がソース，ドレイン電極取
出し層の他の部分のキャリア濃度より大きくなる。その
結果、電極取出し部分の抵抗を低減でき、本発明の目的
を達成できる。また、ソース，ドレイン電極取出し層と
第３の半導体層を連続的に形成することによりこれらの
界面に欠陥が発生しない。したがつて、電極取出し層と
チヤネルとの界面における伝導帯、価電子帯あるいはそ
の両者はなめらかにつながる。従つて電極取出し層とチ
ヤネル間の抵抗の増大、並びに長時間にわたるトランジ
スタ特性の変動は無くなる。
半導体層との界面領域の他、ソース，ドレイン電極取出
し層の第３の半導体層との界面領域にも連続して形成さ
れる。また、ソース，ドレイン電極取出し層の界面領域
のチャネルの形成により、ソース，ドレイン電極取出し
層の界面領域のキャリア濃度がソース，ドレイン電極取
出し層の他の部分のキャリア濃度より大きくなる。その
結果、電極取出し部分の抵抗を低減でき、本発明の目的
を達成できる。また、ソース，ドレイン電極取出し層と
第３の半導体層を連続的に形成することによりこれらの
界面に欠陥が発生しない。したがつて、電極取出し層と
チヤネルとの界面における伝導帯、価電子帯あるいはそ
の両者はなめらかにつながる。従つて電極取出し層とチ
ヤネル間の抵抗の増大、並びに長時間にわたるトランジ
スタ特性の変動は無くなる。
以下に本発明の実施例を図を用いて説明する。
実施例１ 本発明の実施例１のHEMTを第１図，第２図（ａ）〜第
２図（ｄ）により説明する。
２図（ｄ）により説明する。
まず第２図（ａ）に示す様に半絶縁性GaAs基板１上全
面に高純度GaAsバツフア層２を分子線エピタキシ法によ
り結晶成長させる。バツフア層２のキヤリア濃度は１×
1016／cm3以下、膜厚は0.1μｍ以上必要である。結晶成
長条件は、基板温度500℃〜800℃の間、成膜速度0.1μm
/hr〜10μm/hrの間であればよい。基板を成長室から取
り出すことなく続けて、第２図（ｂ）に示す様に、バツ
フア層２の上に窓巾３μｍのマスク９を移動し、保持し
た状態のままでｎ型AlGaAs5を結晶成長させる。ｎ型AlG
aAs5はSi濃度３×1018／cm3，巾３μm,膜厚30nm,Al組成
0.3であり、結晶成長条件は前に述べたと同様である。
その後マスク９を移動して取り除き第２図（ｃ）に示す
様に表面全体にSi濃度５×1018／cm3，膜厚50nmのｎ型G
aAs層3,4を成長させる。この結晶を成長室から取り出
し、第２図（ｄ）に示すように、通常のホトリソグラフ
イーを施すことによつて、ｎ型AlGaAs5の上部のみに窓
をあけ、これに対してエツチング処理を行ない活性層５
を露出させる。エツチングには選択性エツチング、例え
ば、CCl2F2＋Heガスによるドライエツチング、あるいは
H2O2＋NH4OHによるウエツトエツチングを用いるか、あ
るいは非選択性のエツチング例えばCl2ガスを用いたド
ライエツチングを用いる。電極取出し層3,4は50nmと薄
いため、非選択性エツチングによつても充分な制御性を
得ることができる。次に、ドレイン及びソース電極取出
し層３及び４の上にオーミツク性接触を得るためにAuGe
合金を被着し、又、ｎ型AlGaAs5の上にシヨツトキー接
触を有する金属、例えばAlを被着せしめ、各々通常のホ
トリソグラフイとリフトオフ法により加工してドレイン
電極6,ソース電極７およびゲート電極８を形成し、第１
図に示すトランジスタを得る。このトランジスタでは領
域５と領域２がチヤネル形成層であり、領域２の領域５
側にチヤネル10が形成される。なお、チャネル10は領域
３と４の領域５との界面領域まで延びている。したがっ
て、この界面領域では電子濃度が領域３と４の他の部分
より高くなっている。
面に高純度GaAsバツフア層２を分子線エピタキシ法によ
り結晶成長させる。バツフア層２のキヤリア濃度は１×
1016／cm3以下、膜厚は0.1μｍ以上必要である。結晶成
長条件は、基板温度500℃〜800℃の間、成膜速度0.1μm
/hr〜10μm/hrの間であればよい。基板を成長室から取
り出すことなく続けて、第２図（ｂ）に示す様に、バツ
フア層２の上に窓巾３μｍのマスク９を移動し、保持し
た状態のままでｎ型AlGaAs5を結晶成長させる。ｎ型AlG
aAs5はSi濃度３×1018／cm3，巾３μm,膜厚30nm,Al組成
0.3であり、結晶成長条件は前に述べたと同様である。
その後マスク９を移動して取り除き第２図（ｃ）に示す
様に表面全体にSi濃度５×1018／cm3，膜厚50nmのｎ型G
aAs層3,4を成長させる。この結晶を成長室から取り出
し、第２図（ｄ）に示すように、通常のホトリソグラフ
イーを施すことによつて、ｎ型AlGaAs5の上部のみに窓
をあけ、これに対してエツチング処理を行ない活性層５
を露出させる。エツチングには選択性エツチング、例え
ば、CCl2F2＋Heガスによるドライエツチング、あるいは
H2O2＋NH4OHによるウエツトエツチングを用いるか、あ
るいは非選択性のエツチング例えばCl2ガスを用いたド
ライエツチングを用いる。電極取出し層3,4は50nmと薄
いため、非選択性エツチングによつても充分な制御性を
得ることができる。次に、ドレイン及びソース電極取出
し層３及び４の上にオーミツク性接触を得るためにAuGe
合金を被着し、又、ｎ型AlGaAs5の上にシヨツトキー接
触を有する金属、例えばAlを被着せしめ、各々通常のホ
トリソグラフイとリフトオフ法により加工してドレイン
電極6,ソース電極７およびゲート電極８を形成し、第１
図に示すトランジスタを得る。このトランジスタでは領
域５と領域２がチヤネル形成層であり、領域２の領域５
側にチヤネル10が形成される。なお、チャネル10は領域
３と４の領域５との界面領域まで延びている。したがっ
て、この界面領域では電子濃度が領域３と４の他の部分
より高くなっている。
本実施例によればソース抵抗は60mΩ・mmと著しく減
少する。その結果ゲート長0.5μｍのトランジスタにお
いて12GHzにおける雑音指数0.9dB,18GHzにおいて1.3dB
という結果が得られた。
少する。その結果ゲート長0.5μｍのトランジスタにお
いて12GHzにおける雑音指数0.9dB,18GHzにおいて1.3dB
という結果が得られた。
実施例２ 第３図に示す様に実施例１において、ｎ型AlGaAs5に
代えて高純度GaAsバツフア層２上にアンドープチヤネル
層５′（不純物濃度１×1016／cm3以下、膜厚20nm）と
ｎ型AlGaAs5（実施例１と同様）の２層構造を形成す
る。そのことによつて導電性チヤネル10の下側部分とソ
ース・ドレイン電極取り出し部3,4との接合部における
拡がり抵抗が半減する。その結果、雑音指数は更に改善
され、12GHzにおいて0.85dB,18GHzにおいて1.22dBとな
つた。
代えて高純度GaAsバツフア層２上にアンドープチヤネル
層５′（不純物濃度１×1016／cm3以下、膜厚20nm）と
ｎ型AlGaAs5（実施例１と同様）の２層構造を形成す
る。そのことによつて導電性チヤネル10の下側部分とソ
ース・ドレイン電極取り出し部3,4との接合部における
拡がり抵抗が半減する。その結果、雑音指数は更に改善
され、12GHzにおいて0.85dB,18GHzにおいて1.22dBとな
つた。
実施例３ 実施例２においてバツフア層２をGaAsに代えてAl0.3G
a0.7As（不純物濃度１×1016／cm3以下、厚さは実施例
２と同様）で構成した。このことにより基板側を流れる
電流が減少しピンチオフ特性が改良され、又、ドレイン
コンダクタンスも減少した。このことによつて最大増巾
可能周波数が40％増大した。
a0.7As（不純物濃度１×1016／cm3以下、厚さは実施例
２と同様）で構成した。このことにより基板側を流れる
電流が減少しピンチオフ特性が改良され、又、ドレイン
コンダクタンスも減少した。このことによつて最大増巾
可能周波数が40％増大した。
実施例４ 実施例１において、マスクを通して結晶成長を行なう
部分以降に変更を加える。第４図（ａ）および第４図
（ｂ）により説明する。まず中央の帯状の領域以外の部
分にマスクを通して選択的にソース・ドレイン電極取り
出し部3,4を結晶成長し、しかる後にマスクをとり除き
全面にｎ型AlGaAs5を成長し、第４図（ａ）に示す結晶
を得る。各領域の不純物密度、膜厚は実施例１に準ず
る。続いてｎ型AlGaAs5のうち、ソース・ドレイン電極
取り出し部3,4上面に存在する部分以外を通常のホトリ
ソグラフイーにより保護し、これにエツチング処理を施
しソース・ドレイン領域上面を露出させる。更にソー
ス，ドレイン，ゲートの各電極を実施例１と同様に形成
し第４図（ｂ）に示す形状のトランジスタを得る。本構
造においてマスク・基板間距離を増加させてマスク周辺
部での分子線のまわり込みの効果を利用すればソース・
ドレイン間距離をマスク寸法より縮め得る。従つてソー
ス・ゲート間抵抗は実施例１より更に減少する。素子構
造は従来例に類似しているが、界面欠陥低減の効果で素
子の特性としては実施例２と同じ値が得られた。
部分以降に変更を加える。第４図（ａ）および第４図
（ｂ）により説明する。まず中央の帯状の領域以外の部
分にマスクを通して選択的にソース・ドレイン電極取り
出し部3,4を結晶成長し、しかる後にマスクをとり除き
全面にｎ型AlGaAs5を成長し、第４図（ａ）に示す結晶
を得る。各領域の不純物密度、膜厚は実施例１に準ず
る。続いてｎ型AlGaAs5のうち、ソース・ドレイン電極
取り出し部3,4上面に存在する部分以外を通常のホトリ
ソグラフイーにより保護し、これにエツチング処理を施
しソース・ドレイン領域上面を露出させる。更にソー
ス，ドレイン，ゲートの各電極を実施例１と同様に形成
し第４図（ｂ）に示す形状のトランジスタを得る。本構
造においてマスク・基板間距離を増加させてマスク周辺
部での分子線のまわり込みの効果を利用すればソース・
ドレイン間距離をマスク寸法より縮め得る。従つてソー
ス・ゲート間抵抗は実施例１より更に減少する。素子構
造は従来例に類似しているが、界面欠陥低減の効果で素
子の特性としては実施例２と同じ値が得られた。
実施例５ 実施例４において活性層５の代わりに実施例２と同様
の２層構造で構成した。実施例２と同様の効果により雑
音指数は12GHzで0.8dB,18GHzで1.2dBが得られた。
の２層構造で構成した。実施例２と同様の効果により雑
音指数は12GHzで0.8dB,18GHzで1.2dBが得られた。
実施例６ 実施例５において、バツフア層２に実施例３と同様の
AlGaAs層を用いた。実施例３と同様の改善の結果、最大
増巾周波数は40％増加した。
AlGaAs層を用いた。実施例３と同様の改善の結果、最大
増巾周波数は40％増加した。
実施例７ 第５図に示す様に、実施例１において、ｎ型AlGaAs5
の単一層の部分をｎ型AlGaAs11、高純度GaAs12、ｎ型Al
GaAs13の三層構造で置きかえる。領域11,13は不純物濃
度Al組成は領域５に準じ、膜厚は領域11が80Å、領域13
は250Åである。領域12は純度は領域２に準じ、膜厚は1
00Åである。この膜厚は50Åから300Åの範囲で同様の
効果が得られる。本構造中ではゲート下の導電チヤネル
が３層となつており、チヤネル抵抗が実施例１の約1/3
となる。そのため、駆動能力に優れ高出力用、あるいは
集積回路用として特に適している。特にこの構造では多
層のチヤネル10に対してｎ型GaAs3及び４がいずれもヘ
テロ接合を介さず接触しており、低抵抗接触が得られ
る。これは従来の方法、即ちエツチング後に堆積する方
法では不可能であり、本発明の大きな利点である。
の単一層の部分をｎ型AlGaAs11、高純度GaAs12、ｎ型Al
GaAs13の三層構造で置きかえる。領域11,13は不純物濃
度Al組成は領域５に準じ、膜厚は領域11が80Å、領域13
は250Åである。領域12は純度は領域２に準じ、膜厚は1
00Åである。この膜厚は50Åから300Åの範囲で同様の
効果が得られる。本構造中ではゲート下の導電チヤネル
が３層となつており、チヤネル抵抗が実施例１の約1/3
となる。そのため、駆動能力に優れ高出力用、あるいは
集積回路用として特に適している。特にこの構造では多
層のチヤネル10に対してｎ型GaAs3及び４がいずれもヘ
テロ接合を介さず接触しており、低抵抗接触が得られ
る。これは従来の方法、即ちエツチング後に堆積する方
法では不可能であり、本発明の大きな利点である。
実施例８ 第６図に示す様に実施例７において、実施例２と同様
に領域11の下に高純度GaAs層５′（仕様は実施例２に準
じる）を設ける。実施例２と同様の効果により導電性チ
ヤネルの最下層に対する直列抵抗が減少し、駆動能力が
更に向上する。
に領域11の下に高純度GaAs層５′（仕様は実施例２に準
じる）を設ける。実施例２と同様の効果により導電性チ
ヤネルの最下層に対する直列抵抗が減少し、駆動能力が
更に向上する。
実施例９ 実施例８においてバツフア層２を実施例３と同様にAl
GaAsで構成した。バツフア層を流れる電流が実質的に無
くなるので、ゲート長を１μｍ以下に短かくしたときに
FETのしきい値が変化する。所謂シヨートチヤネル効果
はゲート長0.3μｍまで殆ど無い。又、ドレインコンダ
クタンスgdも減少し、10GHz以上の帯域における高出力F
ETとして適しており、ゲート長0.3μｍのFETで30GHzで
ゲイン6.0dB,出力1.5Wの特性が得られた。
GaAsで構成した。バツフア層を流れる電流が実質的に無
くなるので、ゲート長を１μｍ以下に短かくしたときに
FETのしきい値が変化する。所謂シヨートチヤネル効果
はゲート長0.3μｍまで殆ど無い。又、ドレインコンダ
クタンスgdも減少し、10GHz以上の帯域における高出力F
ETとして適しており、ゲート長0.3μｍのFETで30GHzで
ゲイン6.0dB,出力1.5Wの特性が得られた。
実施例７〜９ではｎ型AlGaAs層を２層設けたが、３層
以上の場合にも同様の効果が得られることは言うまでも
ない。
以上の場合にも同様の効果が得られることは言うまでも
ない。
又、ｎ型AlGaAs層（５、あるいは11,13）について高
純度GaAs層との界面に高純度のAlGaAs（10〜500Å）を
挿入する場合があるが、動作の本質には関係ないので、
ここでは省いた。これを挿入してもここで示したものと
変わらない結果が得られるのは勿論である。
純度GaAs層との界面に高純度のAlGaAs（10〜500Å）を
挿入する場合があるが、動作の本質には関係ないので、
ここでは省いた。これを挿入してもここで示したものと
変わらない結果が得られるのは勿論である。
以上各実施例においてAlGaAs中のAl組成は0.3とした
が、これは0.15以上であれば同様の効果がある。しか
し、0.4以上のAl組成では材料が化学的に活性になるの
で工程上制約がある。又、不純物濃度もソース・ドレイ
ン電極取り出し部3,4においては５×1017／cm3以上、ｎ
型AlGaAs5及び11,13については３×1017／cm3以上であ
ればよい。但しAlGaAsの最適不純物濃度はAlGaAs,GaAs
層5,11,12,13の膜厚に依存する。即ち、ゲートのシヨツ
トキー接触が降伏しない範囲のゲート電圧によつてすべ
ての導電性チヤネル及びAlGaAs層が空乏化させ得る様に
不純物濃度及び膜厚を設定せねばならない。
が、これは0.15以上であれば同様の効果がある。しか
し、0.4以上のAl組成では材料が化学的に活性になるの
で工程上制約がある。又、不純物濃度もソース・ドレイ
ン電極取り出し部3,4においては５×1017／cm3以上、ｎ
型AlGaAs5及び11,13については３×1017／cm3以上であ
ればよい。但しAlGaAsの最適不純物濃度はAlGaAs,GaAs
層5,11,12,13の膜厚に依存する。即ち、ゲートのシヨツ
トキー接触が降伏しない範囲のゲート電圧によつてすべ
ての導電性チヤネル及びAlGaAs層が空乏化させ得る様に
不純物濃度及び膜厚を設定せねばならない。
又、上記実施例ではAlGaAs/GaAsの組み合わせについ
て述べたが、他の材料系、たとAlGaSb/GaSb,InGaAsP/Ga
As,InAlGaP/GaAs,InP/InGaAsP,InAlGaAs/InGaAs等の組
み合わせにおいても全く同様の効果が得られるのは勿論
のことである。
て述べたが、他の材料系、たとAlGaSb/GaSb,InGaAsP/Ga
As,InAlGaP/GaAs,InP/InGaAsP,InAlGaAs/InGaAs等の組
み合わせにおいても全く同様の効果が得られるのは勿論
のことである。
又、ｐ型とｎ型をすべて入れ替えても同様に効果があ
るのも言うまでもない。
るのも言うまでもない。
又、ここではすべてシヨツトキーゲートを用いたFET
について考えているが、ゲートとしてはこの他にも誘導
体を金属と半導体の界面に挿入したMISゲート、pn接合
を用いた接合ゲート、あるいは半導体をゲートとして用
いた場合にもFET動作さえすれば本質的に違いは無く、
同様の効果が得られることも勿論である。
について考えているが、ゲートとしてはこの他にも誘導
体を金属と半導体の界面に挿入したMISゲート、pn接合
を用いた接合ゲート、あるいは半導体をゲートとして用
いた場合にもFET動作さえすれば本質的に違いは無く、
同様の効果が得られることも勿論である。
又、選択的に結晶成長をする方法については、マスク
を通した選択成長法のみをとつてみても通常の分子線エ
ピタキシー法以外に、ガスを原料とする分子線エピタキ
シー、化学的気相堆積法等を挙げることができる。他に
光励起を用いた選択的成長、あるいは集束イオン線を用
いた結晶成長を考えられる。これらを用いても連続的に
成長を行なうことによつて界面欠陥の発生を避ければ同
様の効果がある。
を通した選択成長法のみをとつてみても通常の分子線エ
ピタキシー法以外に、ガスを原料とする分子線エピタキ
シー、化学的気相堆積法等を挙げることができる。他に
光励起を用いた選択的成長、あるいは集束イオン線を用
いた結晶成長を考えられる。これらを用いても連続的に
成長を行なうことによつて界面欠陥の発生を避ければ同
様の効果がある。
実施例10 これらの特殊な方法を用いずとも、第７図に示す様な
逆テーパ状に加工した溝を用いれば同様の構造を次の様
にして得ることができる。まずまわり込みの大きい成長
方法、例えば斜め方向からの分子線を用いた分子線エピ
タキシ、あるいは、例えば基板温度を700℃以上とし、
入射分子の表面でのマイグレーシヨン距離を溝のオーバ
ハング長より大きくした分子線エピタキシ法等によりバ
ツフア層２を溝の底全面に堆積する。次に方向性の強い
成長法、例えば基板温度を500℃程度に下げ、かつ分子
線源と基板間の距離を大きくとつた分子線エピタキシ等
でｎ型AlGaAs層５を堆積する。この際、Alを含んだ物質
は表面マイグレーシヨン距離が小さいことが知られてお
り、それもこの効果を助長する。あるいは、As分子線の
圧力を高くしても同様の効果がある。次にバツフア層２
を成長したと同様の条件でｎ型GaAs層3,4を成長させ
る。これにより第２図（ｃ）に示したのと本質的には同
様の構造が得られる。この様にすれば、マスクの移動と
いう操作を伴うことなしに本発明を実施することができ
る。この実施例の場合、基板と逆テーバ部分14は同一材
料であつても又、異種材料でも良い。又、テーバ形状は
上記手法の効果を損なわない範囲で任意に選ぶことがで
きる。他の工程、特殊は実施例１に準ずる。
逆テーパ状に加工した溝を用いれば同様の構造を次の様
にして得ることができる。まずまわり込みの大きい成長
方法、例えば斜め方向からの分子線を用いた分子線エピ
タキシ、あるいは、例えば基板温度を700℃以上とし、
入射分子の表面でのマイグレーシヨン距離を溝のオーバ
ハング長より大きくした分子線エピタキシ法等によりバ
ツフア層２を溝の底全面に堆積する。次に方向性の強い
成長法、例えば基板温度を500℃程度に下げ、かつ分子
線源と基板間の距離を大きくとつた分子線エピタキシ等
でｎ型AlGaAs層５を堆積する。この際、Alを含んだ物質
は表面マイグレーシヨン距離が小さいことが知られてお
り、それもこの効果を助長する。あるいは、As分子線の
圧力を高くしても同様の効果がある。次にバツフア層２
を成長したと同様の条件でｎ型GaAs層3,4を成長させ
る。これにより第２図（ｃ）に示したのと本質的には同
様の構造が得られる。この様にすれば、マスクの移動と
いう操作を伴うことなしに本発明を実施することができ
る。この実施例の場合、基板と逆テーバ部分14は同一材
料であつても又、異種材料でも良い。又、テーバ形状は
上記手法の効果を損なわない範囲で任意に選ぶことがで
きる。他の工程、特殊は実施例１に準ずる。
本発明によれば電極取り出し部と活性部分との間に欠
陥が生じないので、抵抗の低減，特性の安定化の効果が
ある。
陥が生じないので、抵抗の低減，特性の安定化の効果が
ある。
第１図は本発明の実施例１の断面図、第２図はその製造
工程図、第３図は実施例２の断面図、第４図は実施例４
の製造工程図、第５図は実施例７の断面図、第６図は実
施例８の断面図、第７図は実施例10の工程途中の断面図
である。 １…基板、２…バツフア層、３…ｎ型GaAs、４…ｎ型Ga
As、５…ｎ型AlGaAs、６…ドレイン電極、７…ソース電
極、８…ゲート電極、９…マスク、10…導電性チヤネ
ル、11,13…ｎ型AlGaAs、12…高純度GaAs、14…マス
ク。
工程図、第３図は実施例２の断面図、第４図は実施例４
の製造工程図、第５図は実施例７の断面図、第６図は実
施例８の断面図、第７図は実施例10の工程途中の断面図
である。 １…基板、２…バツフア層、３…ｎ型GaAs、４…ｎ型Ga
As、５…ｎ型AlGaAs、６…ドレイン電極、７…ソース電
極、８…ゲート電極、９…マスク、10…導電性チヤネ
ル、11,13…ｎ型AlGaAs、12…高純度GaAs、14…マス
ク。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇佐川 利幸 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 ▲高▼橋 進 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭63−90172（ＪＰ，Ａ) 特開 昭61−187392（ＪＰ，Ａ) 特開 昭59−181673（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/778 H01L 29/812 H01L 21/338
Claims (2)
- 【請求項１】アンドープの第１の半導体層と、該第１の
半導体層上のソース，ドレイン電極取出し層を構成する
１対の一導電型の第２の半導体層と、該第２の半導体層
間の該第１の半導体層の上面および該第２の半導体層の
互いに向かい合った側面を被覆する上記一導電型の第３
の半導体層と、該第３の半導体層上のゲート電極を有
し、かつ上記一導電型がｎ型の場合は上記第３の半導体
層の電子親和力が上記第１および第２の半導体層の電子
親和力より小さく、上記一導電型がｐ型の場合は上記第
３の半導体層の電子親和力と禁制帯幅の和が上記第１お
よび第２の半導体層の電子親和力と禁制帯幅の和より大
きいHEMT構造の電界効果トランジスタを有することを特
徴とする半導体装置。 - 【請求項２】上記第１の半導体層と上記第３の半導体層
との間に、上記第１の半導体層側から、上記第３の半導
体層と同一の導電型かつ同一の電子親和力および禁制帯
幅の大きさの性質をもつ第４の半導体層と、アンドープ
かつ上記第１の半導体層と同一の電子親和力および禁制
帯幅の大きさの性質をもつ第５の半導体層とがこの順序
で積層されており、上記第２の半導体層は上記第５の半
導体層に対してもソース，ドレイン電極取出し層として
働く構成となっていることを特徴とする請求項１記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155588A JP2776825B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155588A JP2776825B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01264270A JPH01264270A (ja) | 1989-10-20 |
| JP2776825B2 true JP2776825B2 (ja) | 1998-07-16 |
Family
ID=14029752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9155588A Expired - Fee Related JP2776825B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776825B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8936976B2 (en) * | 2009-12-23 | 2015-01-20 | Intel Corporation | Conductivity improvements for III-V semiconductor devices |
-
1988
- 1988-04-15 JP JP9155588A patent/JP2776825B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01264270A (ja) | 1989-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |