JP2630446B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2630446B2 JP63254971A JP25497188A JP2630446B2 JP 2630446 B2 JP2630446 B2 JP 2630446B2 JP 63254971 A JP63254971 A JP 63254971A JP 25497188 A JP25497188 A JP 25497188A JP 2630446 B2 JP2630446 B2 JP 2630446B2
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Description

【発明の詳細な説明】 〔概要〕 InAlAs/InGaAs系ヘテロ接合を利用して発生させた二
次元キャリヤ・ガス層をチャネルとする半導体装置及び
その製造方法に関し、 ゲート・リセスを選択ドライ・エッチングできるよう
に、また、エンハンスメント型トランジスタ部分及びデ
プレション型トランジスタ部分を同一基板上に容易に作
り分けることを目的とし、 基板にInGaAsからなるチャネル層とInAlAsからなるキ
ャリヤ供給層とGaAsからなるリセス・エッチング用層と
を形成し、該GaAsからなるリセス・エッチング用層をド
ライ・エッチングしてゲート・リセスを形成するよう構
成する。
〔産業上の利用分野〕
本発明は、InAlAs/InGaAs系ヘテロ接合を利用して発
生させた二次元キャリヤ・ガス層をチャネルとする半導
体装置及びその製造方法に関する。
近年、高電子移動度トランジスタ（high electron
mobility transistor:HEMT）など高速トランジスタを
高集積化する為に努力がはらわれている。
それを実現するには、デバイス特性の均一化及び制御
性の向上が重要であり、従って、ゲート部分に於けるリ
セスの形成に選択ドライ・エッチング技術の適用が不可
欠である。
ところで、InAlAs/InGaAs系のHEMTは、InGaAsチャネ
ル層の電子飽和速度が大きく且つ電子移動度が高いこ
と、そして、ｎ型InAlAs電子供給層は高濃度にドーピン
グ可能で且つ深い不純物準位が少ないこと、しかも、In
AlAsとInGaAsとのバンド不連続はAlGaAs/GaAs系に比較
して大きいことから、二次元電子ガス層に於ける電子ガ
ス濃度nsを高くとれるなどの多くの利点がある。
そこで、現在、InAlAs/InGaAs系を用いたHEMTについ
ての研究・開発が活発化しつつあるが、InAlAs/InGaAs
系に対する適切な選択ドライ・エッチング技術が存在し
ない為、ゲート・リセスを均一に、また、再現性よく形
成することができず、この点が隘路になっている。
〔従来の技術〕
第９図はｎ型InAlAs/InGaAs系HEMTを説明する為の要
部切断側面図を表している。
図に於いて、61は半絶縁性InP基板、62はノン・ドー
プInAlAsバッファ層、63はノン・ドープInGaAsチャネル
層、64はｎ型InAlAs電子供給層、65はｎ型InGaAsキャッ
プ層、65Aはゲート・リセス、66は二次元電子ガス層、6
7は酸素イオンを注入して形成した素子間分離領域、68
はソース電極、69はドレイン電極、70はゲート電極をそ
れぞれ示している。
このHEMTに於けるソース電極68及びドレイン電極69は
良好なオーミック・コンタクトを得る為にｎ型InGaAsキ
ャップ層65上に形成してあり、また、ショットキ・コン
タクトが必要なゲート電極70はｎ型オーミック・コンタ
クト層65にゲート・リセス65Aを形成することで選択的
に表出させたｎ型InAlAs電子供給層64上に形成されてい
る。
〔発明が解決しようとする課題〕
第９図について説明したHEMTに於いては、重要なデバ
イス特性の一つである閾値電圧を制御するのにゲート・
リセス65Aの形成で実現させている。
然しながら、前記したように、InAlAs/InGaAs系につ
いては高精度の選択ドライ・エッチング技術が存在しな
い。若し、選択比が低いドライ・エッチング技術を適用
してゲート・リセス65Aを形成しようとすると、広い面
積に亙って均一にエッチングすることができず、また、
ｎ型InAlAs電子供給層64にエッチング・ダメージを与
え、閾値電圧は揃わず、デバイス特性が劣化するので、
集積回路の形成に適用することはできない。
そこで、現在は選択性が殆どないウエット・ケミカル
・エッチング法に依存している。この場合は、エッチン
グ・ダメージはないものの、デバイス特性を揃えるのは
困難であり、また、ショート・チャネル効果などの問題
も生じている。
本発明は、ゲート・リセスを選択ドライ・エッチング
できるように、また、エンハンスメント型トランジスタ
部分及びデプレション型トランジスタ部分を同一基板上
に容易に作り分けることができるようにする。
〔課題を解決するための手段〕
第１図並びに第２図は本発明の原理を解説する為の工
程要所に於ける半導体装置の要部切断側面図を表し、以
下、これ等の図を参照しつつ説明する。
第１図参照 （１） 半絶縁性InP基板１上にノン・ドープInAlAsバ
ッファ層２、ノン・ドープInGaAsチャネル層３、ｎ型In
AlAs電子供給層４、ノン・ドープGaAsリセス・エッチン
グ用層５、ｎ型InGaAsリセス・エッチング用層６を成長
させる。尚、記号７はノン・ドープInGaAsチャネル層３
とｎ型InAlAs電子供給層４とを積層したことに依って生
成された二次元電子ガス層を指示している。
第２図参照 （２） 酸素を導入した素子間分離領域８、ソース電極
９、ドレイン電極10を形成する。
（３） ｎ型InGaAsリセス・エッチング用層６のゲート
・リセス形成予定部分をウエット・ケミカル・エッチン
グしてゲート・リセス6Aを形成する。
（４） 引き続きノン・ドープGaAsリセス・エッチング
用層５のドライ・エッチングを行ってゲート・リセス6A
を深くする。
この場合のドライ・エッチングは、エッチング・ガス
として塩素系ガスを用いるとｎ型InAlAs電子供給層４の
表面で自動的に停止させることができる。因に、InAlA
s:GaAsのエッチング・レートは略1:200程度である。
（５） ゲート・リセス6A内に表出されたｎ型InAlAs電
子供給層４上にゲート電極11を形成する。
本発明に於いては、リセス・エッチング用層の一部と
してGaAsを用いていて、これは、その下地であるInAlAs
とは格子整合しないが、厚さを極薄く、即ち、転位が発
生しない程度の厚さに形成すれば問題はない。また、Ga
Asからなるリセス・エッチング用層５の上に形成したキ
ャップ層に相当するｎ型InGaAsリセス・エッチング用層
６は、ｎ型InAlAs或いはｎ型AlGaAsに代替することがで
きる。
前記したようなことから、本発明に依る半導体装置並
びにその製造方法では、基板（例えば半絶縁性InP基板
１）にInGaAsからなるチャネル層（例えばノン・ドープ
InGaAsチャネル層３）とInAlAsからなるキャリヤ供給層
（例えばｎ型InAlAs電子供給層４）とGaAsからなるリセ
ス・エッチング用層（例えばノン・ドープGaAsリセス・
エッチング用層５）とを形成し、該GaAsからなるリセス
・エッチング用層をドライ・エッチング（例えばCCl2F2
など塩素系エッチング・ガスを用いたドライ・エッチン
グ）してゲート・リセスを形成している。
〔作用〕
前記手段を採ることに依り、ゲート・リセスはウエハ
面内で均一なものとなり、従って、特性が揃ったトラン
ジスタからなる半導体装置を再現性良く得ることがで
き、HEMTなど高速のトランジスタを集積化したり、E/D
型HEMTを作成する際に実施して好結果が得られる。
〔実施例〕
本発明の原理を解説する為に用いた図である第１図並
びに第２図を借りて本発明一実施例を説明する。
第１図参照 （１） 分子線エピタキシャル成長（molecular beam
epitaxy:MBE）法を適用することに依り、半絶縁性InP
基板１上にバッファ層２、チャネル層３、電子供給層
４、リセス・エッチング用層５及び６を成長させる。
尚、MBE法は、例えば、有機金属化学気相堆積（metalor
ganic chemical vapor deposition:MOCVD）法などに
代替することができる。
これら各半導体層の主要データを例示すると次の通り
である。
（ａ） バッファ層２について 材料:In0.52Al0.48As 厚さ:0.35〔μｍ〕 （ｂ） チャネル層３について 材料:In0.53Ga0.47As 厚さ:800〔Å〕 （ｃ） 電子供給層４について 材料:In0.52Al0.48As 厚さ:300〔Å〕 不純物：シリコン（Si） 不純物濃度:2×1018〔cm-3〕 （ｄ） リセス・エッチング用層５について 材料:GaAs 厚さ:30〔Å〕 （ｅ） リセス・エッチング用層６について 材料:InGaAs 厚さ:30〔Å〕 不純物:Si 不純物濃度:2×1018〔cm-3〕 第２図参照 （２） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセスを適用することに依り、素子間分離領域
形成予定部分に開口を有するフォト・レジスト膜を形成
する。
（３） イオン注入法を適用することに依り、酸素イオ
ンの打ち込みを行って素子間分離領域８を形成する。
この場合、 ドーズ量:1×1013〔cm-2〕 加速エネルギ:110〔KeV〕 とする打ち込み、及び、 ドーズ量:5×1012〔cm-2〕 加速エネルギを50〔KeV〕 とする打ち込みの二重注入を実施している。
尚、素子間分離としてはメサ・エッチングに依る空気
絶縁分離を採用しても良い。
（４） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセスを適用することに依り、オーミック・コ
ンタクト電極形成予定部分に開口を有するフォト・レジ
スト膜を形成する。
（５） マグネトロン・スパッタリング法を適用するこ
とに依り、AuGe/Au膜を形成する。
この場合に於けるAuGe/Au膜の厚さは例えば1000
〔Å〕/2000〔Å〕程度とする。尚、マグネトロン・ス
パッタリング法は蒸着法に代替しても良い。
（６） 前記工程（４）で形成したフォト・レジスト膜
を溶解・除去することに依るリフト・オフ法にてAuGe/A
u膜のパターニングを行ってソース電極９及びドレイン
電極10を形成する。
（７） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス及びエッチャントを燐酸：過酸化水素：
水＝1:1:200とするウエット・ケミカル・エッチング法
を適用することに依り、ｎ型InGaAsリセス・エッチング
用層６の選択的エッチングを行ってゲート・リセス6Aを
形成する。
（８） 塩素系ガス、例えばCCl2F2をエッチング・ガス
とする選択ドライ・エッチング法を適用することに依
り、ノン・ドープGaAsリセス・エッチング用層５の選択
的エッチングを行ってゲート・リセス6Aを深くする。
前記した通り、このドライ・エッチングは、ｎ型InAl
As電子供給層４の表面で自動的に停止する。
（９） ゲート・リセス6Aを形成した際のフォト・レジ
ストからなるマスクをそのまま残した状態でマグネトロ
ン・スパッタリング法或いは蒸着法を適用することに依
ってAl膜を形成する。
（10） 前記マスクを溶解・除去することに依るリフト
・オフ法で前記Al膜のパターニングを行ってゲート電極
11を形成する。
このようにして得られたHEMTでは、そのゲート・リセ
ス6Aが最終的には選択ドライ・エッチング法で形成さ
れ、そのエッチングはｎ型InAlAs電子供給層４の表面で
停止されるので、ゲート・リセス6Aはウエハ面内で均一
に形成され、また、ダメージも生じない。
第３図乃至第７図は本発明の他の実施例、即ち、エン
ハンスメント／デプレション（E/D）HEMTの製造につい
て解説する為の工程要所に於ける半導体装置の要部切断
側面図を表し、以下、図を参照しつつ説明する。
第３図参照 （１） MBE法或いはMOCVD法を適用することに依り、半
絶縁性InP基板21上にバッファ層22、チャネル層23、電
子供給層24、リセス・エッチング用層25,26,27,28,29,3
0を成長させる。尚、記号31は二次元電子ガス層を指示
している。
これら各半導体層の主要データを例示すると次の通り
である。
（ａ） バッファ層22について 材料:In0.52Al0.48As 厚さ:0.35〔μｍ〕 （ｂ） チャネル層23について 材料:In0.53Ga0.47As 厚さ:800〔Å〕 （ｃ） 電子供給層24について 材料:n型In0.52Al0.48As 厚さ:300〔Å〕 不純物：シリコン（Si） 不純物濃度:2×1018〔cm-3〕 （ｄ） リセス・エッチング用層25について 材料:GaAs 厚さ:30〔Å〕 （ｅ） リセス・エッチング用層26について 材料:n型InAlAs 厚さ:30〔Å〕 不純物：（Si） 不純物濃度:2×1018〔cm-3〕 （ｆ） リセス・エッチング用層27について 材料:n+型GaAs 厚さ:300〔Å〕 不純物:Si 不純物濃度:5×1018〔cm-3〕 （ｇ） リセス・エッチング用層29について 材料:n型InGaAs 厚さ:30〔Å〕 不純物:Si 不純物濃度:2×1018〔cm-3〕 （ｈ） リセス・エッチング用層30について 材料:n+型GaAs 厚さ:300〔Å〕 不純物:Si 不純物濃度:5×1018〔cm-3〕 第４図参照 （２） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセスを適用することに依り、素子間分離領域
形成予定部分に開口を有するフォト・レジスト膜を形成
する。
（３） イオン注入法を適用することに依り、酸素イオ
ンの打ち込みを行って素子間分離領域28を形成する。
この場合、 ドーズ量:1×1013〔cm-2〕 加速エネルギ:110〔KeV〕 とする打ち込み、及び、 ドーズ量:5×1012〔cm-2〕 加速エネルギを50〔KeV〕 とする打ち込みの二重注入を実施して良い。
尚、素子間分離としてはメサ・エッチングに依る空気
絶縁分離を採用しても良い。
（４） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセスを適用することに依り、オーミック・コ
ンタクト電極形成予定部分に開口を有するフォト・レジ
スト膜を形成する。
（５） マグネトロン・スパッタリング法或いは蒸着法
を適用することに依り、AuGe/Au膜を形成する。
この場合に於けるAuGe/Au膜の厚さは例えば1000
〔Å〕/2000〔Å〕程度とする。
（６） 前記工程（４）で形成したフォト・レジスト膜
を溶解・除去することに依るリフト・オフ法にてAuGe/A
u膜のパターニングを行ってオーミック・コンタクト電
極32を形成する。尚、この実施例の場合、オーミック・
コンタクト電極32は図の左側から順にソース電極、ドレ
イン兼ソース電極、ドレイン電極となる。また、記号Ｅ
はエンハンスメント型トランジスタ部分を、記号Ｄはデ
プレション型トランジスタ部分をそれぞれ指示してい
る。
（７） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセスとエッチャントをフッ酸及び過酸化水素
水の希釈混合液とするウエット・ケミカル・エッチング
法を適用することに依り、n+型GaAsリセス・エッチング
用層30、ｎ型InGaAsリセス・エッチング用層29、n+型Ga
Asリセス・エッチング用層27の選択的エッチングを行っ
てゲート・リセス30Aを形成する。
第５図参照 （８） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセスを適用することに依り、ゲート・リセス
30Aに対応する領域及びデプレション型トランジスタ部
分のゲート・リセス形成予定領域に開口を有するフォト
・レジストからなるマスク33を形成する。
（９） 例えばCCl2F2をエッチング・ガスとする選択ド
ライ・エッチング法を適用することに依って第一回目の
エッチングを行う。
この工程では、エンハンスメント型トランジスタ部分
Ｅのリセス・エッチング用層27がエッチングされてｎ型
InAlAsリセス・エッチング用層26で停止し、また、デプ
レション型トランジスタ部分Ｄのリセス・エッチング用
層30がエッチングされてｎ型InGaAsリセス・エッチング
用層29で停止する。
従って、エンハンスメント型トランジスタ部分Ｅに於
いてはゲート・リセス30Aが深くなり、また、デプレシ
ョン型トランジスタ部分Ｄに於いては新たにゲート・リ
セス30Bが形成される。
（10） エッチャントをフッ酸と過酸化水素水の希釈混
合液とするウエット・ケミカル・エッチング法を適用す
ることに依り、ゲート・リセス30A内に表出されている
ｎ型InAlAsリセス・エッチング用層26及びゲート・リセ
ス30B内に表出されているｎ型InGaAsリセス・エッチン
グ用層29をエッチングして除去する。
（11） 再び、CCl2F2をエッチング・ガスとする選択ド
ライ・エッチング法を適用することに依って第二回目の
エッチングを行う。
この工程では、エンハンスメント型トランジスタ部分
Ｅのリセス・エッチング用層25がエッチングされてｎ型
In0.52Al0.48As電子供給層24で停止し、そして、デプレ
ション型トランジスタ部分Ｄのリセス・エッチング用層
27がエッチングされてｎ型InAlAsリセス・エッチング用
層26で停止する。
従って、エンハンスメント型トランジスタ部分Ｅ及び
デプレション型トランジスタ部分Ｄのいずれに於いて
も、それぞれのゲート・リセス30A或いは30Bが深くな
る。
第６図参照 （12） フォト・レジストからなるマスク33を残した状
態でマグネトロン・スパッタリング法或いは蒸着法を適
用することに依ってAl膜を形成する。
（13） 前記マスク33を溶解・除去することに依るリフ
ト・オフ法で前記Al膜のパターニングを行ってゲート電
極34及び35を形成する。
第７図参照 （14） 通常の技法を適用することに依り、厚さ例えば
7000〔Å〕程度のSiONからなる層間絶縁膜36、電極コン
タクト窓、TiPtAuなどからなる金属電極・配線37を形成
し完成する。尚、図に於いて、GNDは接地端子、OUTは出
力端子、VDDは正側電源電圧端子をそれぞれ示してい
る。
このようにして作成されたE/D HEMTは、ウエハ面内で
特性が揃っていることは云うまでもない。
第８図は本発明に於ける更に他の実施例であるE/D型H
EMTの製造について解説する為の工程要所に於ける半導
体装置の要部切断側面図を表し、以下、図を参照しつつ
説明する。
本実施例では、半絶縁性InP基板41上にバッファ層4
2、チャネル層43、電子供給層44、リセス・エッチング
用層45,46,47,48,49,50,51,52,53のそれぞれを成長させ
てある。尚、記号54は二次元電子ガス層を指示してい
る。
これら各半導体層の主要データを例示すると次の通り
である。
（ａ） バッファ層42について 材料:In0.52Al0.48As 厚さ:0.35〔μｍ〕 （ｂ） チャネル層43について 材料:In0.53Ga0.47As 厚さ:800〔Å〕 （ｃ） 電子供給層44について 材料:n型In0.52Al0.48As 厚さ:300〔Å〕 不純物：シリコン（Si） 不純物濃度:2×1018〔cm-3〕 （ｄ） リセス・エッチング用層45について 材料:GaAs 厚さ:30〔Å〕 （ｅ） リセス・エッチング用層46について 材料:n型InAlAs 厚さ:30〔Å〕 不純物:Si 不純物濃度:2×1018〔cm-3〕 （ｆ） リセス・エッチング用層47について 材料:GaAs 厚さ:30〔Å〕 （ｇ） リセス・エッチング用層48について 材料:n型InAlAs 厚さ:30〔Å〕 不純物:Si 不純物濃度:2×1018〔cm-3〕 （ｈ） リセス・エッチング用層49について 材料:n+型GaAs 厚さ:300〔Å〕 不純物:Si 不純物濃度:5×1018〔cm-3〕 （ｉ） リセス・エッチング用層50について 材料:n型InGaAs 厚さ:30〔Å〕 不純物:Si 不純物濃度:2×1018〔cm-3〕 （ｊ） リセス・エッチング用層51について 材料:n+型GaAs 厚さ:30〔Å〕 不純物:Si 不純物濃度:5×1018〔cm-3〕 （ｋ） リセス・エッチング用層52について 材料:n型InGaAs 厚さ:30〔Å〕 不純物:Si 不純物濃度:2×1018〔cm-3〕 （ｌ） リセス・エッチング用層53について 材料:n+型GaAs 厚さ:300〔Å〕 不純物:Si 不純物濃度:5×1018〔cm-3〕 第８図に見られるような積層構成を有するウエハを用
いた場合、デプレション型HEMTとエンハンスメント型HE
MTとの閾値電圧差を大きく採ることができる。
即ち、第３図乃至第７図について説明した半導体装置
に於いては、デプレション型トランジスタ部分Ｄに於け
るGaAsリセス・エッチング用層25及びｎ型InAlAsリセス
・エッチング用層26の厚さは、転位が発生しない程度、
なる制約から全体で60〔Å〕にしてあり、このようにし
た場合、エンハンスメント型トランジスタ部分Ｅとの閾
値電圧の差は約0.5〔Ｖ〕程度であって、これよりも大
きな閾値電圧差が要求される場合には、例えば、第８図
に見られるように、GaAs及びInAlAsからなるリセス・エ
ッチング用層を二重に、即ち、GaAsリセス・エッチング
用層45、ｎ型InAlAsリセス・エッチング用層46、GaAsリ
セス・エッチング用層47、ｎ型InAlAsリセス・エッチン
グ用層48で構成する。
このようにして、例えば、GaAs/n型InAlAsを20〔Å〕
/30〔Å〕とすると、その二倍で100〔Å〕となり、デプ
レション型トランジスタ部分Ｄとエンハンスメント型ト
ランジスタ部分Ｅとの閾値電圧の差は約１〔Ｖ〕程度、
即ち、Vth＝−0.8〔Ｖ〕のデプレション型トランジスタ
部分Ｄが得られるものである。
但し、この場合、前記のようにリセス・エッチング用
層を二重構造に改変したことに伴い、その上方の層、即
ち、第３図乃至第７図について説明した半導体装置に於
けるｎ型InGaAsリセス・エッチング用層29に対応する半
導体層としては、間にGaAsリセス・エッチング用層51を
挟んだｎ型InGaAsリセス・エッチング用層50及び52を用
いなければならない。
従って、ドライ・エッチングに依るゲート・リセスの
形成は三回に亙って実施することが必要となり、具体的
には、 第一回目 エンハンスメント型トランジスタ部分Ｅに於けるn+型
GaAsリセス・エッチング用層49並びにデプレション型ト
ランジスタ部分Ｄに於けるn+型GaAsリセス・エッチング
用層53 第二回目 エンハンスメント型トランジスタ部分Ｅに於けるGaAs
リセス・エッチング用層47並びにデプレション型トラン
ジスタ部分Ｄに於けるn+型GaAsリセス・エッチング用層
51 第三回目 エンハンスメント型トランジスタ部分Ｅに於けるGaAs
リセス・エッチング用層45並びにデプレション型トラン
ジスタ部分Ｄに於けるn+型GaAsリセス・エッチング用層
49 である。
前記説明した各実施例では、何れのものも、基板とし
て半絶縁性InPを用いたが、これに限られることなく、
例えば、GaAs或いはSiなどを用いても良く、そして、チ
ャネル層や電子供給層も、所謂、格子歪系の材料、例え
ば、In0.63Ga0.37AsやIn0.48Al0.52As などを用いることができる。
〔発明の効果〕
本発明に依る半導体装置並びにその製造方法に於いて
は、基板にInGaAsからなるチャネル層とInAlAsからなる
キャリヤ供給層とGaAsからなるリセス・エッチング用層
を積層し、そのGaAsからなるリセス・エッチング用層を
ドライ・エッチングしてゲート・リセスを形成してい
る。
前記構成を採ることに依り、ゲート・リセスはキャリ
ヤ供給層にエッチング・ダメージを与えることなく形成
することが可能であり、しかも、ウエハ面内で均一なも
のとなる。従って、特性が揃い、且つ、ショート・チャ
ネル効果が少ないトランジスタからなる半導体装置を再
現性良く得ることができ、HEMTなど高速のトランジスタ
を集積化したり、E/D型HEMTを作成する際に実施して好
結果が得られる。
【図面の簡単な説明】
第１図並びに第２図は本発明の原理を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第３図乃至
第７図は本発明一実施例を説明する為の工程要所に於け
る半導体装置の要部切断側面図、第８図は本発明に係わ
る他の実施例を説明する為の工程要所に於ける半導体装
置の要部切断側面図、第９図は従来例を説明する為の工
程要所に於ける半導体装置の要部切断側面図をそれぞれ
表している。 図に於いて、１は半絶縁性InP基板、２はノン・ドープI
nAlAsバッファ層、３はノン・ドープInGaAsチャネル
層、４はｎ型InAlAs電子供給層、５はノン・ドープGaAs
リセス・エッチング用層、６はｎ型InGaAsリセス・エッ
チング用層、７は二次元電子ガス層、８は素子分離領
域、９はソース電極、10はドレイン電極、11はゲート電
極をそれぞれ示している。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】基板に順に形成されたInGaAsからなるチャ
    ネル層及びInAlAsからなるキャリヤ供給層と、 前記InAlAsからなるキャリヤ供給層上に積層されてゲー
    ト・リセスが形成されたGaAsからなるリセス・エッチン
    グ用層と を備えてなることを特徴とする半導体装置。
  2. 【請求項２】基板にInGaAsからなるチャネル層及びInAl
    Asからなるキャリヤ供給層及びGaAsからなるリセス・エ
    ッチング用層を順に形成する工程と、 その後、ドライ・エッチング法を適用して前記GaAsから
    なるリセス・エッチング用層にゲート・リセスを形成す
    る工程と を含んでなることを特徴とする半導体装置の製造方法。
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