JP2884596B2 - 化合物半導体装置、および素子分離帯の製造方法 - Google Patents

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【発明の詳細な説明】 〔目 次〕 概要 第３頁 産業上の利用分野 第５頁 従来の技術 第６頁 発明が解決しようとする課題 第７頁 課題を解決するための手段 第８頁 作用 第11頁 実施例 第11頁 発明の効果 第24頁 〔概 要〕 GaAs ICなど化合物半導体装置の素子分離帯の構造と
形成方法に関し、 サイドゲート効果を解消させ、且つ、集積度を向上さ
せることを目的とし、 本発明の第１構造の化合物半導体装置は、半絶縁性半
導体基板に上部がチャネル層となるバッフア層を介して
積層された能動層を有する積層基板に、複数のトランジ
スタを含む半導体素子が形成され、さらに、隣接する前
記半導体素子間に素子分離帯が形成された化合物半導体
装置において、前記トランジスタと、該トランジスタの
ソース電圧とほぼ同じソース電圧が印加されしかも他の
電極には該ソース電圧以上の電圧が印加される隣接トラ
ンジスタとの間に設けられ、かつ、前記バッフア層の表
面またはその内部に達するように形成された第１の素子
分離帯と、前記トランジスタと、該トランジスタのソー
ス電圧より低い電圧が印加される隣接半導体素子との間
に設けられ、かつ、前記半導体基板の表面またはその内
部に達するように形成された第２の素子分離帯との２種
類の素子分離帯を備えて構成する。

本発明の第２構造の化合物半導体装置は、半絶縁性半
導体基板上に、該半絶縁性半導体基板より高抵抗な、ま
たは半導体素子の能動層とは異種導電型の第２バッフア
層と、該第２バッフア層を覆い上部がチャネル層となる
第１バッフア層と、該第１バッフア層を覆う能動層とを
有する積層基板に、複数のトランジスタを含む半導体素
子が形成され、さらに、隣接する前記半導体素子間に素
子分離帯が形成された化合物半導体装置において、前記
トランジスタと、該トランジスタのソース電圧とほぼ同
じソース電圧が印加されしかも他の電極には該ソース電
圧以上の電圧が印加される隣接トランジスタとの間に設
けられ、かつ、前記第１バッフア層の表面またはその内
部に達するように形成された第１の素子分離帯と、前記
トランジスタと、該トランジスタのソース電圧より低い
電圧が印加される隣接半導体素子との間に設けられ、か
つ、前記第２バッフア層の表面またはその内部に達する
第２の素子分離帯との２種類の素子分離帯を備えて構成
する。

前記第１構造の化合物半導体装置の素子分離帯の製造
方法は、半絶縁性半導体基板に上部チャネル層となるバ
ッフア層を介して能動層を積層した後、２種類の複数の
素子分離帯を形成するに際し、前記２種類の複数の素子
分離帯を形成する位置に、化学エッチングにより前記能
動層の表面側から前記バッフア層の表面またはその内部
に達する複数の溝を形成する工程と、一方の種類の素子
分離帯に対応する前記溝に、注入イオンに基づく不活性
体が前記半絶縁性半導体基板の表面またはその内部に達
するようにイオン注入を行う工程とを含み、または、半
絶縁性半導体基板に上部がチャネル層となるバッフア層
を介して能動層を積層した後、２種類の複数の素子分離
帯を形成するに際し、一方の種類の素子分離帯に対応す
る位置に、化学エッチングにより前記能動層の表面側か
ら前記バッフア層の表面またはその内部に達する溝を形
成する工程と、前記溝に、注入イオンに基づく不活性体
が前記半絶縁性半導体基板の表面またはその内部まで達
するようにイオン注入を行う工程と、他方の種類の素子
分離帯に対応する位置に、前記能動層の表面側から、注
入イオンに基づく不活性体が前記バッフア層の表面また
はその内部に達するようにイオン注入を行う工程とを含
むことを特徴とする。

前記第２構造の化合物半導体装置の素子分離帯の製造
方法は、半絶縁性半導体基板に、該半絶縁性半導体基板
より高抵抗な、または能動層とは異種導電型の第２バッ
フア層と、該第２バッフア層を覆う第１バッフア層と、
能動層とを順次積層した後、２種類の複数の素子分離帯
を形成するに際し、前記２種類の複数の素子分離帯を形
成する位置に、化学エッチングにより前記能動層の表面
側から前記第１バッフア層の表面またはその内部に達す
る複数の溝を形成する工程と、一方の種類の素子分離帯
に対応する前記溝に、注入イオンに基づく不活性体が前
記第２バッフア層の表面またはその内部に達するように
イオン注入を行う工程とを含み、または、半絶縁性半導
体基板に、該半絶縁性半導体基板より高抵抗な、または
能動層とは異種導電型の第２バッフア層と、該第２バッ
フア層を覆う第１バッフア層と、能動層とを順次積層し
た後、２種類の複数の素子分離帯を形成するに際し、一
方の種類の素子分離帯に対応する位置に、化学エッチン
グにより前記能動層の表面側から前記第１バッフア層の
表面またはその内部に達する溝を形成する工程と、前記
溝に、注入イオンに基づく不活性体が前記第２バッフア
層の表面またはその内部に達するようにイオン注入を行
う工程と、他方の種類の素子分離帯に対応する位置に、
前記能動層の表面側から、注入イオンに基づく不活性体
が前記第１バッフア層の表面またはその内部に達するま
でイオン注入を行う工程とを含むことを特徴とする。

〔産業上の利用分野〕

本発明は化合物半導体装置とその製造方法に係り、特
にGaAs ICなど化合物半導体装置の素子分離帯の構造と
その形成方法に関する。

最近、超高速デバイスとして化合物半導体IC（集積回
路）が検討されているが、その素子分離は高集積化のた
めに特に重要な課題で、本発明はそのような化合物半導
体装置の素子分離帯構造に関している。

〔従来の技術〕

第10図（ａ），（ｂ）は従来のHEMTIC（HEMT素子から
なるIC）の断面図を示しており、両図に共通して記号１
は半絶縁性GaAs基板,2はｉ−GaAs層からなるバッフア層
（膜厚5000Å）,3はｎ−AlGaAs層からなる電子供給層
（膜厚400Å）,4はｎ−GaAs層からなるコンタクト層
（膜厚1000Å）,5（…部分）は二次元電子層（2DEG）,6
はゲート電極,7,8はソース電極およびドレイン電極で、
T1,T2,T3はHEMT素子を示している。なお、ここに、電子
供給層３とコンタクト層４とは素子動作に直接関係する
層であるから総称して能動層とも呼んでいる。

且つ、第10図（ａ）はバッフア層２まで達する素子分
離帯９が設けられた例で、第10図（ｂ）はGaAs基板１ま
で達する素子分離帯10が設けられた例である。これらの
素子分離帯はリソグラフィ技術を利用して選択的に化学
エッチングして溝状に空隙化する分離法、あるいは、酸
素イオン（O⁺）を注入して不活性化（高抵抗化）する分
離法が採られている。

〔発明が解決しようとする課題〕

ところが、第10図（ａ）に示すバッフア層２まで達す
る素子分離帯９はコンタクト層4,電子供給層3,二次元電
子層５まで分離するため、一応の素子間分離の効果があ
るものの、サイドゲート効果のためにデバイス特性が安
定しないと云う問題が起きる。サイドゲート効果とは、
ｎ型能動層を有する素子からなるICにおいて、例えば、
第10図（ａ）に示す素子T2のソースにゲートやドレイン
の印加電圧より低い0Vの電圧を印加して動作している
時、隣接素子T1がソース、または、ドレインに素子T2の
ソース電圧より低い−3Vの電圧を印加していたり、ある
いは、−3Vのゲート電圧を印加していたりすると、素子
T2のスレーショルド電圧Vthが変化する現象のことであ
る。即ち、隣接素子T1がT2のソース電圧より電圧で動作
している時に素子T2はその影響を受けてVth特性を変動
すると云うもので、これは品質上の大きな欠陥になる。
このサイドゲート効果は素子分離帯の深さおよび幅に直
接大きく関係するが、その原因は主に半絶縁性GaAs基板
とバッフア層との界面にあることが知られている（IEEE
Electron Device Letters Vol.EDL−8 No.6 p280（198
7）参照）。

従って、素子分離帯の深さを深くして、半絶縁性GaAs
基板まで達する素子分離帯を形成すれば、サイドゲート
効果はほぼ解消できる。第10図（ｂ）はそのGaAs基板の
表面またはその内部まで達する深い素子分離帯10を設け
た例を示している。しかし、そのように、素子分離帯の
深さを深くすれば、その幅が拡大して、例えば、0.7μ
ｍの深さにすると幅は２〜３μｍに拡がり、ICの集積度
を阻害する問題が起こる。

本発明はこのような問題点を軽減させて、サイドゲー
ト効果を解消させ、且つ、集積度を向上させることを目
的とした化合物半導体装置とその製造方法を提案するも
のである。

〔課題を解決するための手段〕

その課題は、次のような第１構造または第２構造の化
合物半導体装置によって解決することができる。

第１図（ａ）に示す原理図のように、第１構造の化合
物半導体装置（以下第１構造ICと称する）は、半絶縁性
半導体基板11に上部がチャネル層となるバッフア層12を
介して積層された能動層13を有する積層基板に、複数の
トランジスタを含む半導体素子が形成され、さらに、隣
接する前記半導体素子間に素子分離帯が形成された化合
物半導体装置において、前記トランジスタと、該トラン
ジスタのソース電圧とほぼ同じソース電圧が印加されし
かも他の電極には該ソース電圧以上の電圧が印加される
隣接トランジスタとの間に設けられ、かつ、前記バッフ
ア層の表面またはその内部に達するように形成された第
１の素子分離帯19と、前記トランジスタと、該トランジ
スタのソース電圧より低い電圧が印加される隣接半導体
素子との間に設けられ、かつ、前記半導体基板の表面ま
たはその内部に達するように形成された第２の素子分離
帯20との２種類の素子分離帯を備えることを特徴とす
る。

第１図（ｂ）に示す原理図のように、第２構造の化合
物半導体装置（以下第２構造ICと称する）は、半絶縁性
半導体基板11上に、該半絶縁性半導体基板より高抵抗
な、または半導体素子の能動層とは異種導電型の第２バ
ッフア層12″と、該第２バッフア層を覆い上部がチャネ
ル層となる第１バッフア層12′と、該第１バッフア層を
覆う能動層13とを有する積層基板に、複数のトランジス
タを含む半導体素子が形成され、さらに、隣接する前記
半導体素子間に素子分離帯が形成された化合物半導体装
置において、前記トランジスタと、該トランジスタのソ
ース電圧とほぼ同じソース電圧が印加されしかも他の電
極には該ソース電圧以上の電圧が印加される隣接トラン
ジスタとの間に設けられ、かつ、前記第１バッフア層の
表面またはその内部に達するように形成された第１の素
子分離帯19と、前記トランジスタと、該トランジスタの
ソース電圧より低い電圧が印加される隣接半導体素子と
の間に設けられ、かつ、前記第２バッフア層の表面また
はその内部に達する第２の素子分離帯25との２種類の素
子分離帯を備えることを特徴とする。

一方、第１構造ICの製造方法は、半絶縁性半導体基板
に上部がチャネル層となるバッフア層を介して能動層を
積層した後、２種類の複数の素子分離帯を形成するに際
し、前記２種類の複数の素子分離帯を形成する位置に、
化学エッチングにより前記能動層の表面側から前記バッ
ファ層の表面またはその内部に達する複数の溝を形成す
る工程と、一方の種類の素子分離帯に対応する前記溝
に、注入イオンに基づく不活性体が前記半絶縁性半導体
基板の表面またはその内部に達するようにイオン注入を
行う工程とを含み、あるいは、 半絶縁性半導体基板に上部がチャネル層となるバッフ
ア層を介して能動層を積層した後、２種類の複数の素子
分離帯を形成するに際し、一方の種類の素子分離帯に対
応する位置に、化学エッチングにより前記能動層の表面
側から前記バッフア層の表面またはその内部に達する溝
を形成する工程と、前記溝に、注入イオンに基づく不活
性体が前記半絶縁性半導体基板の表面またはその内部ま
で達するようにイオン注入を行う工程と、他方の種類の
素子分離帯に対応する位置に、前記能動層の表面側か
ら、注入イオンに基づく不活性体が前記バッフア層の表
面またはその内部に達するようにイオン注入を行う工程
とを含むことを特徴とする。

他方、第２構造ICの製造方法は、 半絶縁性半導体基板に、該半絶縁性半導体基板より高
抵抗な、または能動層とは異種導電型の第２バッフア層
と、該第２バッフア層を覆う第１バッフア層と、能動層
とを順次積層した後、２種類の複数の素子分離帯を形成
するに際し、前記２種類の複数の素子分離帯を形成する
位置に、化学エッチングにより前記能動層の表面側から
前記第１バッフア層の表面またはその内部に達する複数
の溝を形成する工程と、一方の種類の素子分離帯に対応
する前記溝に、注入イオンに基づく不活性体が前記第２
バッフア層の表面またはその内部に達するようにイオン
注入を行う工程とを含み、あるいは、 半絶縁性半導体基板に、該半絶縁性半導体基板より高
抵抗な、または能動層とは異種導電型の第２バッフア層
と、該第２バッフア層を覆う第１バッフア層と、能動層
とを順次積層した後、２種類の複数の素子分離帯を形成
するに際し、一方の種類の素子分離帯に対応する位置
に、化学エッチングにより前記能動層の表面側から前記
第１バッフア層の表面またはその内部に達する溝を形成
する工程と、前記溝に、注入イオンに基づく不活性体が
前記第２バッフア層の表面またはその内部に達するよう
にイオン注入を行う工程と、他方の種類の素子分離帯に
対応する位置に、前記能動層の表面側から、注入イオン
に基づく不活性体が前記第１バッフア層の表面またはそ
の内部に達するまでイオン注入を行う工程とを含むこと
を特徴とする。

尚第１図において、同図（ａ）は第１構造ICの断面図
で同図（ｃ）のAA断面、同図（ｂ）は第２構造ICの断面
で同図（ｃ）のAA断面、同図（ｃ）は平面図である。

〔作 用〕

即ち、本発明は、隣接した半導体素子のソース電圧が
略同じで、他の電極にはソース電圧より高い電圧が印加
される半導体素子相互間の素子分離帯は、第１構造ICの
バッフア層（または、第２構造ICの第一バッフア層）の
表面またはその内部に達する浅い分離帯である第１の素
子分離帯を設け、隣接したトランジスタの一方のトラン
ジスタのソース電圧が他方のトランジスタのソース電圧
より低いトランジスタ間の素子分離帯は、第１構造ICの
半導体基板（または、第２構造ICの第２バッフア層）の
表面またはその内部に達する深い素子分離帯である第２
の素子分離帯の２種類の素子分離帯を設けることによ
り、第１構造ICまたは第２構造ICのいずれにおいても、
第１の素子分離帯を第２の素子分離帯よりも深さを浅く
形成することができるため、特に第１の素子分離帯の幅
を狭く形成することができ、その結果十分な素子分離を
行うと共に半導体素子全体の集積度を向上させることが
できる。

〔実施例〕

以下、図面を参照して実施例によつて詳細に説明す
る。

第２図は本発明にかかる第１構造ICの実施例（Ｉ）の
断面図を示しており、T1,T2,T3はHEMT素子,29は第１の
素子分離帯,30は第２の素子分離帯で、その他の記号は
第10図と同一部位に同一記号が付けてある。このHEMT素
子のうち、T2はソース印加電圧が0Vであつて、このソー
ス電圧が素子T2に印加する電圧では最も低い電圧であ
る。また、素子T3にもT2と同じ電圧が印加する。一方、
素子T1には−3Vのソース電圧が印加されており、そのた
め、サイドゲート効果によつて素子T2,T3のVthが変化す
るから、素子T1の周囲に設ける素子分離帯を半絶縁性Ga
As基板１の表面またはその内部まで達する第２の素子分
離帯30とし、他の素子T2,T3相互の周囲に設ける素子分
離帯をバッフア層２の表面またはその内部（その上部は
二次電子ガスが発生するチャネルとなる）まで達する第
１の素子分離帯29とする。且つ、第１の素子分離帯29お
よび第２の素子分離帯30の上部を溝状に空隙化し、第２
の素子分離帯30の下部をイオン注入によって不活性体化
した構成としている。そうすれば、第１の素子分離帯29
は浅いために幅を狭くすることができ、更に、第２の素
子分離帯30は不活性体の部分が素子分離帯の下部のみに
なるために横方向への拡がりが少なくなつて、その幅も
比較的に狭くできる。そのために、集積度を向上するこ
とができ、且つ、サイドゲート効果を解消させることが
できる。

次に、第３図（ａ）〜（ｂ）は実施例（Ｉ）の製造方
法の工程順断面図を示しており、順を追つて説明する
と、第３図（ａ）に示すように、半絶縁性GaAs基板１
（Crドープ）上にｉ−GaAs層（ノンドープ）からなるバ
ッフア層２（膜厚5000Å）を成長し、次にSiをドープし
てｎ−AlGaAs層からなる電子供給層３（膜厚400Å）と
ｎ−GaAs層からなるコンタクト層４（膜厚1000Å）とを
MBE法やMOCVD法によつてエピタキシャル成長し、リソグ
ラフィ技術を用いて第1,第２の素子分離帯領域を化学エ
ッチングして、バッフア層２の表面またはその内部にま
で達する溝21を形成する。この時、エッチング剤は弗酸
＋過酸化水素の混合希釈液を用いる。

次いで、第３図（ｂ）に示すように、再びリソグラフ
ィ技術を用いて第２の素子分離帯領域のみを露出させた
レジスト膜マスク（図示せず）を形成し、露出させた第
２の素子分離帯にGaAs基板１の表面またはその内部に達
する深さまで酸素イオンを注入して不活性体22にする。
イオン注入は加速電圧100〜200KeV,ドーズ量10¹²/cm²程
度の条件でおこなう。そうすれば、例えば、第１の素子
分離帯29の幅を１μｍ程度、第２の素子分離帯30の幅を
1.5μｍ程度にすることができる。以降は公知の製法に
よつて電極を形成して第２図に示す構造に完成させる。

次に、第４図は本発明にかかる第１構造ICの実施例
（II）の断面図を示しており、その記号は39が第１の素
子分離帯,40は第２の素子分離帯で、他の記号は第２図
と同一部位に同一記号が付けてある。このHEMT素子も同
様に、T2,T3には略同じ値のソース電圧が印加されて、
素子T1にはT2,T3のソース電圧より低い電圧が印加され
るため、素子T1の周囲に設ける素子分離帯を半絶縁性Ga
As基板１まで達する第２の素子分離帯40にし、他の素子
T2,T3の周囲に設ける素子分離帯をバッフア層２の表面
またはその内部まで達する第１の素子分離帯39にしてい
る。しかし、第２図に示す実施例（Ｉ）と異なる点は、
第２の素子分離帯40の上部を空隙にし、第２の素子分離
帯40の下部および第１の素子分離帯39を不活性体とした
構成である。そうすれば、同様に幅の狭い第１の素子分
離帯を設け、更に、第２の素子分離帯40の幅も比較的に
狭くできて、集積度を向上させることができ、且つ、サ
イドゲート効果を解消させることができる。

次に、第５図（ａ）〜（ｂ）は実施例（II）の製造方
法の工程順断面図を示しており、第５図（ａ）に示すよ
うに、半絶縁性GaAs基板１上にｉ−GaAs層からなるバッ
フア層２（膜厚5000Å）とｎ−AlGaAs層からなる電子供
給層３（膜厚400Å）とｎ−GaAs層からなるコンタクト
層４（膜厚1000Å）とをエピタキシャル成長し、リソグ
ラフィ技術を用いて第２の素子分離帯領域を化学エッチ
ングして、バッフア層２の表面またはその内部にまで達
する溝21を形成する。

次いで、第５図（ｂ）に示すように、再びリソグラフ
ィ技術を用いて第1,第２の素子分離帯領域を露出させた
レジスト膜マスク（図示せず）を形成し、露出させた第
1,第２の素子分離帯に酸素イオンを注入して不活性体22
にする。その時、第２の素子分離帯では、GaAs基板１の
表面またはその内部に達する深さまでイオン注入し、第
１の素子分離帯では、バッフア層２の表面またはその内
部に達する深さまでイオン注入する。そうすれば、第１
の素子分離帯39および第２の素子分離帯40の幅を実施例
（Ｉ）と同様に狭くすることができる。

なお、第３図，第５図で説明した素子分離帯の形成方
法において、半絶縁性GaAs基板１の第２の素子分離帯部
分に予め酸素イオンを注入して不活性体化しておき、次
に、バッフア層2,電子供給層3,コンタクト層４をエピタ
キシャル成長すれば、より一層サイドゲート効果を抑止
できる。

次に、第６図は本発明にかかる第２構造ICの実施例
（III）の断面図を示しており、記号１は半絶縁性GaAs
基板,2″は高抵抗なｉ−GaAs層からなる第２バッフア層
（膜厚500Å）,2′はｉ−GaAs層からなる第１バッフア
層（膜厚5000Å）,3はｎ−AlGaAs層からなる電子供給層
（膜厚400Å）,4はｎ−GaAs層からなるコンタクト層
（膜厚1000Å）,29が第１の素子分離帯,35は第２の素子
分離帯で、T1,T2,T3はHEMT素子である。この第２構造IC
が第１構造ICと異なる構成はバッフア層２の代わりに第
２バッフア層２″（膜厚500Å）と第１バッフア層２′
（膜厚5000Å）とを設けたことにあり、この第２バッフ
ア層２″は半絶縁性GaAs基板1,第１バッフア層２′より
も高抵抗で、第１バッフア層２′と同じｉ−GaAs層から
なるものの結晶欠陥の多い結晶層である。且つ、HEMT素
子T2,T3には略同じ値のソース電圧が印加されて、素子T
1にはT2,T3のソース電圧より低い電圧が印加される構成
であり、素子T1の周囲に設ける素子分離帯を第２バッフ
ア層２″の表面またはその内部まで達する第２の素子分
離帯35にし、他の素子T2,T3の周囲に設ける素子分離帯
を第１バッフア層２′の表面またはその内部まで達する
第１の素子分離帯29としており、その素子分離帯の構造
は第２図に示す第１構造ICと同様に第１の素子分離帯29
および第２の素子分離帯35の上部を溝状に空隙にし、第
２の素子分離帯35の下部を不活性体化した構成である。
そうすれば、第１の素子分離帯29の幅を狭くすることが
でき、更に、第２の素子分離帯35は不活性体の部分が横
方向への拡がりが少なくなつて、高集積化させることが
でき、しかも、高抵抗な第２バッフア層２″が介在する
ために、GaAs基板とバッフア層との界面だけでなく、バ
ッフア層やGaAs基板が関与したサイドゲート効果を殆ど
完全に抑止することができる。

次に、第７図（ａ）〜（ｂ）は実施例（III）の製造
方法の工程順断面図を示しており、順を追つて説明する
と、第７図（ａ）に示すように、半絶縁性GaAs基板１
（Crドープ）上に第２バッフア層２″（膜厚500Å）と
第１バッフア層２′（膜厚5000Å）と電子供給層３（膜
厚400Å）とコンタクト層４（膜厚1000Å）とをエピタ
キシャル成長し、リソグラフィ技術を用いて第1,第２の
素子分離帯領域を化学エッチングして、第１バッフア層
２′の表面またはその内部にまで達する溝21を形成す
る。この際、第２バッフア層２″はMBE法により基板温
度を200℃として成長し、第１バッフア層２′は基板温
度を680℃として成長させるが、このように基板温度を
低温にして成長するとトラップの多い単結晶層が得ら
れ、半絶縁性GaAs基板よりも高抵抗な第２バッフア層
２″が形成される（特願昭63−194956号参照）。

次いで、第７図（ｂ）に示すように、再びリソグラフ
ィ技術を用いて第２の素子分離帯領域のみを露出させた
レジスタ膜マスク（図示せず）を形成し、露出させた第
２の素子分離帯にGaAs基板１の表面またはその内部に達
する深さまで酸素イオンを注入して不活性体22にする。
そうすれば、第１の素子分離帯29の幅を１μｍ程度、第
２の素子分離帯35の幅を1.5μｍ程度にすることができ
る。以降は公知の製法によつて電極を形成して第６図に
示す構造に完成させる。

次に、第８図は本発明にかかる第２構造ICの実施例
（IV）の断面図を示しており、その記号は39が第１の素
子分離帯,45は第２の素子分離帯で、他の記号は第６図
と同一部位に同一記号が付けてある。このHEMT素子も同
様に、T2,T3には略同じ値のソース電圧が印加されて、
素子T1にはT2,T3のソース電圧より低い電圧が印加され
るため、素子T1の周囲に設ける素子分離帯を第２バッフ
ア層２″の表面またはその内部まで達する第２の素子分
離帯45にし、他の素子T2,T3の周囲に設ける素子分離帯
を第１バッフア層２′の表面またはその内部まで達する
第１の素子分離帯39にしている。第６図に示す実施例
（III）と異なる点は、第２の素子分離帯45の上部を空
隙にし、第２の素子分離帯45の下部および第１の素子分
離帯39を不活性体とした構成で、その素子分離帯の構造
は第４図に示す第１構造ICと同様である。且つ、高抵抗
な第２バッフア層２″が介在するために、サイドゲート
効果の抑制は完全におこなわれる。

次に、第９図（ａ）〜（ｂ）は実施例（IV）の製造方
法の工程順断面図を示しており、第９図（ａ）に示すよ
うに、半絶縁性GaAs基板１（Crドープ）上に第２バッフ
ア層２″（膜厚500Å）と第１バッフア層２′（膜厚500
0Å）と電子供給層３（膜厚400Å）とコンタクト層４
（膜厚1000Å）とをエピタキシャル成長し、リソグラフ
ィ技術を用いて第２の素子分離帯領域を化学エッチング
して、第１バッフア層２′の表面またはその内部にまで
達する溝21を形成する。この際、第２バッフア層２″は
MBE法により基板温度を200℃として成長し、第１バッフ
ア層２′は基板温度を680℃として成長する。

次いで、第９図（ｂ）に示すように、再びリソグラフ
ィ技術を用いて第1,第２の素子分離帯領域を露出させた
レジスト膜マスク（図示せず）を形成し、露出させた第
1,第２の素子分離帯に酸素イオンを注入して不活性体22
にする。その時、第２の素子分離帯では、第２バッフア
層２″の表面またはその内部に達する深さまでイオン注
入し、第１の素子分離帯では、第１バッフア層２′の表
面またはその内部に達する深さまでイオン注入する。そ
うすれば、第１の素子分離帯39および第２の素子分離帯
45の幅を実施例（III）と同様に狭くすることができ
る。

また、上記の第６図ないし第９図で説明した第２構造
化合物半導体ICにおいては、MBE法によつて基板温度200
℃で成長した高抵抗なGaAs層を第２バッフア層とした
が、同様に低い基板温度（例えば200℃）で成長した高
抵抗なAlGaAs層、MBE法やMOCVD法で成長した他の方法で
形成した高抵抗なAlGaAs層やGaAs層、あるいは、ｎ−Al
GaAs層からなる電子供給層3,n−GaAs層からなるコンタ
クト層４から構成されたｎ−能動層とは反対導電型のｐ
−AlGaAs層やｐ−GaAs層などのサイドゲート抑制効果の
ある層を第２バッフア層として設けても良い。

更に、上記に説明した実施例は酸素イオンを注入して
不活性体化したが、酸素イオン以外のプロトン，ヘリウ
ム，硼素，燐などの基板を不活性体化することの可能な
他のイオンを注入してもよい。

且つ、第２図〜第９図に示す実施例においては、バッ
フア層２または第１バッフア層２′を膜厚5000Åにして
いるが、この膜厚が4000Å以下になれば第２図〜第５図
の実施例では基板・バッフア層界面の影響のため、ま
た、第６図〜第９図の実施例では高抵抗バッフア層２″
の影響のために素子特性が劣化し、例えば、第１バッフ
ア層を2000Åとすると、相互コンダクタンスGm,K値は約
10〜30％程度低下する。そのため、バッフア層は数千Å
程度に厚く形成することが重要である。従って、本発明
にかかる構造はこのバッフア層の膜厚に原因するところ
が大きいものである。

更に、上記の実施例は低電圧が印加されるHEMT素子の
周囲に深い第２の素子分離帯を設けた例であるが、その
逆に、高電圧が印加されるHEMT素子の周囲に深い第２の
素子分離帯を設けても同様の効果がある。その際、数の
少ない方の素子を深い第２の素子分離帯で包囲する方式
を採ることが高集積化のために得策である。

更に補足説明すれば、第２の素子分離帯は上記のよう
に異電圧が印加されるHEMT素子の周囲を完全に包囲する
構成にすることが最適であるが、設計上から止むを得ぬ
場合には部分的に途切れた第２の素子分離帯を設けても
サイドゲート効果の抑制に相当の効果が得られる。

上記のように、本発明にかかる構造は化合物半導体IC
を一層高集積化し、且つ、Vthを一定化するなど素子特
性を安定にすることができる大きな効果のあるものであ
る。

なお、上記実施例はHEMT素子からなるICで説明した
が、MESFET（金属半導体電界効果トランジスタ）素子な
どの他の化合物半導体素子からなるICにも適用できるこ
とは云うまでもない。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば安定
な特性をもつた化合物半導体ICを高密度に形成すること
ができて、超高速ICの今後の発展に大きく寄与するもの
である。

【図面の簡単な説明】

第１図（ａ）〜（ｃ）は原理図、 第２図は本発明にかかる第１構造ICの実施例（Ｉ）の断
面図、 第３図（ａ），（ｂ）は実施例（Ｉ）の製造方法の工程
順断面図、 第４図は本発明にかかる第１構造ICの実施例（II）の断
面図、 第５図（ａ），（ｂ）は実施例（II）の製造方法の工程
順断面図、 第６図は本発明にかかる第２構造ICの実施例（III）の
断面図、 第７図（ａ），（ｂ）は実施例（III）の製造方法の工
程順断面図、 第８図は本発明にかかる第２構造ICの実施例（IV）の断
面図、 第９図（ａ），（ｂ）は実施例（IV）の製造方法の工程
順断面図、 第10図（ａ），（ｂ）は従来のHEMTICの断面図である。 図において、 １は半絶縁性GaAs基板、 ２はｉ−GaAs層からなるバッフア層、 ２′は第１バッフア層、２″は第２バッフア層、 ３はｎ−AlGaAs層からなる電子供給層、 ４はｎ−GaAs層からなるコンタクト層、 ５は二次元電子層（2DEG）、 ６はゲート電極、 7,8はソース電極およびドレイン電極、 T1,T2,T3はHEMT素子、または、半導体素子、 9,19,29,39は第１の素子分離帯、 10,20,25,30,35,40,45は第２の素子分離帯、 11は半絶縁性基板、 12はバッフア層、 12′は第１バッフア層、 12″は第２バッフア層、 13は能動層、 21は溝、22は不活性体 を示している。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】半絶縁性半導体基板に上部がチャネル層と
   なるバッフア層を介して積層された能動層を有する積層
   基板に、複数のトランジスタを含む半導体素子が形成さ
   れ、さらに、隣接する前記半導体素子間に素子分離帯が
   形成された化合物半導体装置において、 前記トランジスタと、該トランジスタのソース電圧とほ
   ぼ同じソース電圧が印加されしかも他の電極には該ソー
   ス電圧以上の電圧が印加される隣接トランジスタとの間
   に設けられ、かつ、前記バッフア層の表面またはその内
   部に達するように形成された第１の素子分離帯と、 前記トランジスタと、該トランジスタのソース電圧より
   低い電圧が印加される隣接半導体素子との間に設けら
   れ、かつ、前記半導体基板の表面またはその内部に達す
   るように形成された第２の素子分離帯との２種類の素子
   分離帯を備えている ことを特徴とする化合物半導体装置。
2. 【請求項２】半絶縁性半導体基板上に、該半絶縁性半導
   体基板より高抵抗な、または半導体素子の能動層とは異
   種導電型の第２バッフア層と、該第２バッフア層を覆い
   上部がチャネル層となる第１バッフア層と、該第１バッ
   フア層を覆う能動層とを有する積層基板に、複数のトラ
   ンジスタを含む半導体素子が形成され、さらに、隣接す
   る前記半導体素子間に素子分離帯が形成された化合物半
   導体装置において、 前記トランジスタと、該トランジスタのソース電圧とほ
   ぼ同じソース電圧が印加されしかも他の電極には該ソー
   ス電圧以上の電圧が印加される隣接トランジスタとの間
   に設けられ、かつ、前記第１バッフア層の表面またはそ
   の内部に達するように形成された第１の素子分離帯と、 前記トランジスタと、該トランジスタのソース電圧より
   低い電圧が印加される隣接半導体素子との間に設けら
   れ、かつ、前記第２バッフア層の表面またはその内部に
   達する第２の素子分離帯との２種類の素子分離帯を備え
   ている ことを特徴とする化合物半導体装置。
3. 【請求項３】半絶縁性半導体基板に上部がチャネル層と
   なるバッフア層を介して能動層を積層した後、２種類の
   複数の素子分離帯を形成するに際し、 前記２種類の複数の素子分離帯を形成する位置に、化学
   エッチングにより前記能動層の表面側から前記バッフア
   層の表面またはその内部に達する複数の溝を形成する工
   程と、 一方の種類の素子分離帯に対応する前記溝に、注入イオ
   ンに基づく不活性体が前記半絶縁性半導体基板の表面ま
   たはその内部に達するようにイオン注入を行う工程とを
   含む ことを特徴とする素子分離帯の製造方法。
4. 【請求項４】半絶縁性半導体基板に上部がチャネル層と
   なるバッフア層を介して能動層を積層した後、２種類の
   複数の素子分離帯を形成するに際し、 一方の種類の素子分離帯に対応する位置に、化学エッチ
   ングにより前記能動層の表面側から前記バッフア層の表
   面またはその内部に達する溝を形成する工程と、 前記溝に、注入イオンに基づく不活性体が前記半絶縁性
   半導体基板の表面またはその内部まで達するようにイオ
   ン注入を行う工程と、 他方の種類の素子分離帯に対応する位置に、前記能動層
   の表面側から、注入イオンに基づく不活性体が前記バッ
   フア層の表面またはその内部に達するようにイオン注入
   を行う工程とを含む ことを特徴とする素子分離帯の製造方法。
5. 【請求項５】半絶縁性半導体基板に、該半絶縁性半導体
   基板より高抵抗な、または能動層とは異種導電型の第２
   バッフア層と、該第２バッフア層を覆う第１バッフア層
   と、能動層とを順次積層した後、２種類の複数の素子分
   離帯を形成するに際し、 前記２種類の複数の素子分離帯を形成する位置に、化学
   エッチングにより前記能動層の表面側から前記第１バッ
   フア層の表面またはその内部に達する複数の溝を形成す
   る工程と、 一方の種類の素子分離帯に対応する前記溝に、注入イオ
   ンに基づく不活性体が前記第２バッフア層の表面または
   その内部に達するようにイオン注入を行う工程とを含む ことを特徴とする素子分離帯の製造方法。
6. 【請求項６】半絶縁性半導体基板に、該半絶縁性半導体
   基板より高抵抗な、または能動層とは異種導電型の第２
   バッフア層と、該第２バッフア層を覆う第１バッフア層
   と、能動層とを順次積層した後、２種類の複数の素子分
   離帯を形成するに際し、 一方の種類の素子分離帯に対応する位置に、化学エッチ
   ングにより前記能動層の表面側から前記第１バッフア層
   の表面またはその内部に達する溝を形成する工程と、 前記溝に、注入イオンに基づく不活性体が前記第２バッ
   フア層の表面またはその内部に達するようにイオン注入
   を行う工程と、 他方の種類の素子分離帯に対応する位置に、前記能動層
   の表面側から、注入イオンに基づく不活性体が前記第１
   バッフア層の表面またはその内部に達するまでイオン注
   入を行う工程とを含む ことを特徴とする素子分離帯の製造方法。