WO2015125471A1 - 電界効果トランジスタ - Google Patents

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WO2015125471A1
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semiconductor layer
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field effect
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亮 梶谷
田中　健一郎
石田　昌宏
上田　哲三
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パナソニック株式会社
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    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Definitions

  • the present disclosure relates to a semiconductor element used for high current / high withstand voltage applications.
  • Group III nitride semiconductors have a larger bandgap and dielectric breakdown field than conventional semiconductors such as silicon (Si), and are promising as materials for high-current / high-voltage heterojunction field effect transistors (HFETs). It is.
  • a two-dimensional electron gas generated at a heterojunction interface exemplified by an aluminum gallium nitride (AlxGa1-xN (0 ⁇ x ⁇ 1)) electron barrier layer and a gallium nitride (GaN) channel layer (2DEG: Two Dimensional Electron Gas) is used as the channel of this group III nitride HFET.
  • AlxGa1-xN (0 ⁇ x ⁇ 1) aluminum gallium nitride
  • GaN gallium nitride
  • 2DEG Two Dimensional Electron Gas
  • the carrier density can be increased by increasing the spontaneous polarization of the electron barrier layer. Therefore, indium aluminum gallium nitride (InxAlyGa1-xyN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1) that can be lattice-matched with GaN and can have a spontaneous polarization larger than that when AlGaN is used by adjusting the composition. 1, 0 ⁇ x + y ⁇ 1)) is expected to be used as an electron barrier layer of a group III nitride HFET (Patent Document 2).
  • InxAlyGa1-xyN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1
  • InxGa1-xN (0 ⁇ x ⁇ 1) that is a ternary mixed crystal is InGaN
  • AlyGa1-yN (0 ⁇ y ⁇ 1) is AlGaN
  • InAlN InxAlyGa1-xyN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) which is a quaternary mixed crystal is abbreviated as InAlGaN.
  • the normally-off state is obtained even if the electron barrier layer thickness of the recess is reduced to about 2 to 3 nm.
  • the crystal resistance of the InxAlyGa1-xyN electron barrier layer deteriorates during the crystal growth of the p-type layer and the sheet resistance increases.
  • the increase in sheet resistance is caused by the fact that the InxAlyGa1-xyN electron barrier layer cannot withstand the crystal growth temperature of the p-type layer.
  • the growth temperature of the InxAlyGa1-xyN electron barrier layer is about 900 ° C., whereas the crystal growth temperature of the p-type nitride semiconductor layer is about 1100 ° C.
  • the present invention has been made to solve the above-described problems, and an object thereof is to provide a large-current, normally-off field effect transistor.
  • a field effect transistor of the present invention is disposed on a substrate, a first nitride semiconductor layer that is disposed on the substrate and includes a channel region, and the first nitride semiconductor layer.
  • a fourth nitride semiconductor layer that is disposed on the third nitride semiconductor layer and includes In, and a first recess that penetrates at least the fourth nitride semiconductor layer, A p-type fifth nitride semiconductor layer provided in the first recess; a source electrode and a drain electrode disposed on the fourth nitride semiconductor layer; and the fifth nitride semiconductor layer. And a gate disposed between the source electrode and the drain electrode It is intended and a pole.
  • the field effect transistor of the present invention further includes a sixth nitride semiconductor layer disposed on the fourth nitride semiconductor layer, and the band gap of the sixth nitride semiconductor layer is the fourth nitride.
  • the recess is preferably smaller than the band gap of the semiconductor layer and penetrates through the sixth nitride semiconductor layer. According to this preferred configuration, since the concave portion penetrates the sixth nitride semiconductor, the threshold value can be precisely controlled.
  • the semiconductor device further includes a seventh nitride semiconductor layer disposed on the sixth nitride semiconductor layer and covering a side surface and a bottom surface of the recess,
  • the band gap of the nitride semiconductor layer is preferably larger than the sixth band gap.
  • the recess further penetrates the second nitride semiconductor layer and the third nitride semiconductor layer, and the bottom surface of the seventh nitride semiconductor layer is the same as that of the first nitride semiconductor layer. It is preferable to contact. According to this preferred configuration, since the recess penetrates until the first nitride semiconductor is reached, and the seventh nitride semiconductor layer is formed thereon, the threshold value is not affected by the depth of the recess. Can be precisely controlled.
  • the field effect transistor of the present invention preferably further includes an element isolation region, and the element isolation region is preferably configured by implanting impurities into at least a part of the first nitride semiconductor layer.
  • the semiconductor device further includes a second recess surrounding the gate electrode, the source electrode, and the drain electrode in a plan view, and the element isolation region is formed in the second recess.
  • a second recess surrounding the gate electrode, the source electrode, and the drain electrode in a plan view, and the element isolation region is formed in the second recess.
  • the fifth nitride semiconductor layer surrounds the source electrode in plan view.
  • the depletion layer is formed by the acceptor included in the fifth nitride semiconductor layer, and the leakage current between the gate and the source is reduced.
  • the band gap of the second nitride semiconductor layer is preferably larger than the band gap of the third nitride semiconductor layer.
  • the band gap of the second nitride semiconductor layer is preferably larger than the band gap of the fourth nitride semiconductor layer.
  • FIG. 1 is a top view of the field effect transistor according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the field effect transistor according to the first embodiment.
  • FIG. 3 is a top view of the field effect transistor according to the second exemplary embodiment.
  • FIG. 4 is a cross-sectional view of a field effect transistor according to the second embodiment.
  • FIG. 5 is a top view of a field effect transistor according to the third embodiment.
  • FIG. 6 is a cross-sectional view of a field effect transistor according to the third embodiment.
  • FIG. 7 is a top view of a field effect transistor according to the fourth embodiment.
  • FIG. 8 is a cross-sectional view of a field effect transistor according to the fourth embodiment.
  • FIG. 9 is a top view of a field effect transistor according to the fifth embodiment.
  • FIG. 10 is a cross-sectional view of a field effect transistor according to the fifth embodiment.
  • FIG. 11 is a top view of a field effect transistor according to the sixth embodiment.
  • FIG. 12 is a sectional view of a field effect transistor according to the sixth embodiment.
  • FIG. 13 is a top view of a field effect transistor according to the seventh embodiment.
  • FIG. 14 is a sectional view of a field effect transistor according to the seventh embodiment.
  • FIG. 15 is a top view of a field effect transistor according to the eighth embodiment.
  • FIG. 16 is a cross-sectional view of a field effect transistor according to the eighth embodiment.
  • FIG. 17 is a top view of a field effect transistor according to the ninth embodiment.
  • FIG. 18 is a cross-sectional view of a field effect transistor according to the ninth embodiment.
  • FIG. 19 is a top view of a field effect transistor according to the tenth embodiment.
  • FIG. 20 is a cross-sectional view of a field effect transistor according to the tenth embodiment.
  • FIG. 21 is a top view of a field effect transistor according to the eleventh embodiment.
  • FIG. 22 is a sectional view of a field effect transistor according to the eleventh embodiment.
  • FIG. 23 is a top view of a field effect transistor according to the twelfth embodiment.
  • FIG. 24 is a cross-sectional view of a field effect transistor according to the twelfth embodiment.
  • FIG. 25 is a top view of a field effect transistor according to the thirteenth embodiment.
  • FIG. 26 is a sectional view of a field effect transistor according to the thirteenth embodiment.
  • FIG. 27 is a top view of a field effect transistor according to the fourteenth embodiment.
  • FIG. 28 is a sectional view of a field effect transistor according to the fourteenth embodiment.
  • FIG. 1 is a top view of the field effect transistor according to the first embodiment
  • FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • a channel layer 102 made of, for example, GaN having a film thickness of 2 ⁇ m and including a channel region, and made of, for example, AlN having a film thickness of 1 nm.
  • a first spacer layer 103 having a thickness of 10 nm for example, a second spacer layer 104 made of Al0.30Ga0.70N, a first electron barrier layer 105 having a thickness of 15 nm, eg, In0.18Al0.82N, and a thickness of 3 nm.
  • the second electron barrier layer 106 made of, for example, GaN is sequentially grown.
  • the gate recess portion 201 is formed by dry etching after resist patterning. The bottom of the gate recess 201 reaches the channel layer 102.
  • an ion implantation portion 301 is formed by implanting, for example, B ions after resist patterning.
  • the third electron barrier layer 202 made of, for example, Al0.30Ga0.70N having a thickness of 10 nm, p-Al0.15Ga0.85N having a thickness of 50 nm, and p-GaN having a thickness of 150 nm.
  • the p-type layer 203 is regrown.
  • the p-type layer 203 other than the gate recess portion 201 is removed by dry etching after resist patterning.
  • the ion implantation portion 301 is formed again by implanting B ions again after resist patterning.
  • a source electrode 302 and a drain electrode 303 made of, for example, Ti / Al (20 nm / 200 nm) are formed on the third electron barrier layer 202.
  • a gate electrode 304 made of, for example, Ni / Au (film thickness 100 nm / 500 nm) is formed on the p-type layer 203 so that the p-type layer 203 surrounds the source electrode in plan view.
  • the p-type layer 203 is doped with Mg, and the p-type carrier concentration is 1 ⁇ 10 18 cm ⁇ 3.
  • the plane orientation of the main surface is the (0001) plane (c plane).
  • the first spacer layer 103 has a larger band gap than the channel layer 102
  • the second spacer layer 104 has a smaller band gap than the first spacer layer 103.
  • the band gap of the second electron barrier layer 106 is smaller than the band gap of the first electron barrier layer 105.
  • the band gap of the third electron barrier layer 202 is larger than the band gap of the second electron barrier layer 106
  • the band gap of the first spacer layer 103 is larger than the band gap of the first electron barrier layer 105.
  • the layer structure of the field effect transistor according to the present invention manufactured as described above is as shown in Table 1 below.
  • the longitudinal direction of the gate electrode 304 is the ⁇ 11-20> direction. Therefore, the direction connecting the source electrode 302 and the gate electrode 304 is the ⁇ 1-100> direction.
  • the gate length (the width along the ⁇ 1-100> direction of the gate electrode 304) is 1.0 ⁇ m, the distance between the opposite ends of the source electrode 302 and the gate electrode 304 is 1.5 ⁇ m, and the drain electrode 303 The distance between the opposite ends of the gate electrode 304 and the gate electrode 304 is 10.0 ⁇ m.
  • the element size of the field effect transistor is 250 ⁇ m in the ⁇ 11-20> direction and 250 ⁇ m in the ⁇ 1-100> direction.
  • the ion implantation part 301 is provided up to a position of 20.0 ⁇ m from the end of the field effect transistor.
  • the bottom of the gate recess 201 reaches the channel layer 102, and a recess penetrating at least the first electron barrier layer 105 is formed.
  • the third electron barrier layer 202 is in direct contact with the channel layer 102 and covers the side and bottom surfaces of the recess.
  • a two-dimensional electron gas layer is formed at the interface between the channel layer 102 and the third electron barrier layer 202.
  • the depletion layer extends from the p-type layer 203 toward the third electron barrier layer 202.
  • the voltage (threshold voltage) at which the two-dimensional electron gas layer is depleted by the depletion layer depends on the third electron barrier layer 202. Therefore, the threshold voltage of the field effect transistor can be determined by the film thickness of the third electron barrier layer 202.
  • the threshold voltage of the field effect transistor is determined by the thickness of the re-grown third electron barrier layer 202, a field effect transistor having good threshold characteristics can be realized.
  • FIG. 3 is a top view of the field effect transistor according to the second embodiment
  • FIG. 4 is a cross-sectional view taken along the line AA ′ of FIG.
  • a channel layer 102, a first spacer layer 103, a second spacer layer 104, a first electron barrier layer 105, and a second electron barrier layer 106 are sequentially grown.
  • the gate recess portion 201 is formed by dry etching after resist patterning.
  • the third electron barrier layer 202 and the p-type layer 203 are formed again by MOCVD.
  • the p-type layer 203 other than between the gate recess portion 201 and the gate-source is removed by dry etching after resist patterning.
  • a recess is formed and an element isolation portion 204 is formed.
  • ion implantation 301 is formed by ion implantation after resist patterning.
  • the source electrode 302 and the drain electrode 303 are formed on the third electron barrier layer 202.
  • a gate electrode 304 is formed on the p-type layer 203.
  • the element isolation unit 204 is formed so as to surround the gate electrode, the front source electrode, and the drain electrode. As in the first embodiment, since the threshold value of the device is determined by the thickness of the regrown third electron barrier layer 202, a field effect transistor having good threshold characteristics can be realized.
  • ion implantation since it is necessary to perform ion implantation on the regrown third electron barrier layer 202, ion implantation must be performed twice. However, in this embodiment, since the regrown third electron barrier layer 202 is removed by dry etching, the ion implantation process may be performed once. In addition, since ion implantation is not performed directly on the channel, stable element isolation characteristics can be expected regardless of the ion implantation profile.
  • FIG. 5 is a top view of a field effect transistor according to the third embodiment
  • FIG. 6 is a cross-sectional view taken along the line AA ′ of FIG. 5 and FIG. 6, the same elements as those in FIG. 1 and FIG.
  • a channel layer 102, a first spacer layer 103, a second spacer layer 104, a first electron barrier layer 105, and a second electron barrier layer 106 are sequentially grown.
  • the gate recess portion 201 is formed by dry etching after resist patterning.
  • ion implantation 301 is formed by ion implantation after resist patterning.
  • the third electron barrier layer 202 and the p-type layer 203 are formed again by MOCVD.
  • the p-type layer 203 other than between the gate recess portion 201 and the gate-source is removed by dry etching after resist patterning.
  • the source electrode 302 and the drain electrode 303 are sequentially formed on the third electron barrier layer 202.
  • a gate electrode 304 is formed on the p-type layer 203.
  • the p-type layer 203 is formed so as to surround the source electrode 302.
  • the threshold value of the device is determined by the thickness of the regrown third electron barrier layer 202, a field effect transistor having good threshold characteristics can be realized.
  • the regrown third electron barrier layer 202 is depleted by the p-type layer 203, it is not necessary to perform ion implantation on the regrown third electron barrier layer 202.
  • the depletion layer formed by the p-type layer 203 also suppresses current leakage through the surface as compared with the first and second embodiments.
  • FIG. 7 is a top view of a field effect transistor according to the fourth embodiment
  • FIG. 8 is a cross-sectional view taken along the line AA ′ of FIG. 7 and FIG. 8, the same elements as those in FIG. 1 and FIG.
  • a channel layer 102, a first spacer layer 103, a second spacer layer 104, a first electron barrier layer 105, and a second electron barrier layer 106 are sequentially grown.
  • the gate recess portion 201 is formed by dry etching after resist patterning.
  • the element isolation part 204 is formed by dry etching after resist patterning.
  • ion implantation 301 is formed by ion implantation after resist patterning.
  • the third electron barrier layer 202 and the p-type layer 203 are formed again by MOCVD.
  • the p-type layer 203 other than between the gate recess portion 201 and the gate-source is removed by dry etching after resist patterning.
  • the source electrode 302 and the drain electrode 303 are formed on the third electron barrier layer 202.
  • a gate electrode 304 is formed on the p-type layer 203.
  • the p-type layer 203 is formed so as to surround the source electrode 302. As in the first embodiment, since the threshold value of the device is determined by the thickness of the regrown third electron barrier layer 202, a field effect transistor having good threshold characteristics can be realized.
  • the p-type layer 203 is formed so as to surround the source electrode 302.
  • the regrown third electron barrier layer 202 is depleted by the p-type layer 203, it is not necessary to perform ion implantation on the regrown third electron barrier layer 202.
  • ion implantation is not performed directly on the channel, stable element isolation characteristics can be expected regardless of the ion implantation profile.
  • Stable element isolation characteristics can be expected regardless of the ion implantation profile.
  • the depletion layer formed by the p-type layer 203 suppresses current leakage through the surface as compared with the first embodiment and the second embodiment.
  • FIG. 9 is a top view of a field effect transistor according to the fifth embodiment
  • FIG. 10 is a cross-sectional view taken along the line AA ′ of FIG. 9 and 10, the same elements as those in FIGS. 1 and 2 are denoted by the same reference numerals and description thereof is omitted.
  • a channel layer 102, a first spacer layer 103, a second spacer layer 104, a first electron barrier layer 105, and a second electron barrier layer 106 are sequentially grown.
  • the gate recess portion 201 is formed by dry etching after resist patterning.
  • the bottom surface of the gate recess 201 is provided on either the first spacer layer 103 or the second spacer layer 104.
  • ion implantation 301 is formed by ion implantation after resist patterning.
  • the third electron barrier layer 202 and the p-type layer 203 are formed again by MOCVD.
  • ion implantation portions 301 are formed again by ion implantation after resist patterning.
  • the p-type layer 203 other than between the gate recess portion 201 and the gate-source is removed by dry etching after resist patterning.
  • the source electrode 302 and the drain electrode 303 are formed on the third electron barrier layer 202.
  • the gate electrode 304 is formed on the p-type layer 203.
  • a normally-off and large-current field effect transistor can be realized.
  • FIG. 11 is a top view of a field effect transistor according to the sixth embodiment
  • FIG. 12 is a cross-sectional view taken along the line AA ′ of FIG. 11 and 12, the same elements as those in FIGS. 1 and 2 are given the same reference numerals and description thereof is omitted.
  • a channel layer 102, a first spacer layer 103, a second spacer layer 104, a first electron barrier layer 105, and a second electron barrier layer 106 are sequentially grown.
  • the gate recess portion 201 is formed by dry etching after resist patterning.
  • the third electron barrier layer 202 and the p-type layer 203 are formed again by MOCVD.
  • the p-type layer 203 other than between the gate recess portion 201 and the gate-source is removed by dry etching after resist patterning.
  • the element isolation part 204 is formed by dry etching after resist patterning.
  • ion implantation 301 is formed by ion implantation after resist patterning.
  • the source electrode 302 and the drain electrode 303 are formed on the third electron barrier layer 202.
  • a gate electrode 304 is formed on the p-type layer 203.
  • the p-type layer 203 is formed so as to surround the source electrode 302.
  • the ion implantation process may be performed once.
  • ion implantation is not performed directly on the channel, stable element isolation characteristics can be expected regardless of the ion implantation profile.
  • a field effect transistor having normally-off, large current, and stable element isolation characteristics can be realized.
  • FIG. 13 is a top view of a field effect transistor according to the seventh embodiment
  • FIG. 14 is a cross-sectional view taken along the line AA ′ of FIG. 13 and 14, the same elements as those in FIGS. 1 and 2 are denoted by the same reference numerals and description thereof is omitted.
  • a channel layer 102, a first spacer layer 103, a second spacer layer 104, a first electron barrier layer 105, and a second electron barrier layer 106 are sequentially grown.
  • the gate recess portion 201 is formed by dry etching after resist patterning.
  • the bottom surface of the gate recess 201 is provided on either the first spacer layer 103 or the second spacer layer 104.
  • ion implantation 301 is formed by ion implantation after resist patterning.
  • the third electron barrier layer 202 and the p-type layer 203 are formed again by MOCVD.
  • the p-type layer 203 other than between the gate recess portion 201 and the gate-source is removed by dry etching after resist patterning.
  • the source electrode 302 and the drain electrode 303 are formed on the third electron barrier layer 202.
  • a gate electrode 304 is formed on the p-type layer 203.
  • the p-type layer 203 is formed so as to surround the source electrode 302.
  • the regrown third electron barrier layer 202 is depleted by the p-type layer 203, it is not necessary to perform ion implantation on the regrown third electron barrier layer 202.
  • the depletion layer formed by the p-type layer 203 also suppresses current leakage through the surface as compared with the fifth and sixth embodiments.
  • a normally-off, large current, low leakage field effect transistor can be realized.
  • FIG. 15 is a top view of a field effect transistor according to the eighth embodiment
  • FIG. 16 is a cross-sectional view taken along the line AA ′ of FIG. 15 and FIG. 16, the same elements as those in FIG. 1 and FIG.
  • a channel layer 102, a first spacer layer 103, a second spacer layer 104, a first electron barrier layer 105, and a second electron barrier layer 106 are sequentially grown.
  • the gate recess portion 201 is formed by dry etching after resist patterning.
  • the bottom surface of the gate recess 201 is provided on either the first spacer layer 103 or the second spacer layer 104.
  • the element isolation part 204 is formed by dry etching after resist patterning.
  • ion implantation 301 is formed by ion implantation after resist patterning.
  • the p-type layer 203 is formed again by MOCVD.
  • the p-type layer 203 other than between the gate recess portion 201 and the gate-source is removed by dry etching after resist patterning.
  • the source electrode 302 and the drain electrode 303 are sequentially formed on the second electron barrier layer 106.
  • a gate electrode 304 is formed on the p-type layer 203.
  • the p-type layer 203 is formed so as to surround the source electrode 302. Similar to the fourth embodiment, since the regrown third electron barrier layer 202 is depleted by the p-type layer 203, it is not necessary to perform ion implantation on the regrown third electron barrier layer 202. In addition, since ion implantation is not performed directly on the channel, stable element isolation characteristics can be expected regardless of the ion implantation profile.
  • the depletion layer formed by the p-type layer 203 suppresses current leakage through the surface as compared with the fifth and sixth embodiments.
  • FIG. 17 is a top view of a field effect transistor according to the ninth embodiment
  • FIG. 18 is a cross-sectional view taken along the line AA ′ of FIG. 17 and 18, the same elements as those in FIGS. 1 and 2 are denoted by the same reference numerals, and the description thereof is omitted.
  • a channel layer 102, a first spacer layer 103, a second spacer layer 104, a first electron barrier layer 105, and a second electron barrier layer 106 are sequentially grown.
  • the gate recess portion 201 is formed by dry etching after resist patterning.
  • the bottom surface of the gate recess 201 is provided on either the first spacer layer 103 or the second spacer layer 104.
  • ion implantation 301 is formed by ion implantation after resist patterning.
  • the p-type layer 203 is formed again by MOCVD.
  • ion implantation portions 301 are formed again by ion implantation after resist patterning.
  • the p-type layer 203 other than between the gate recess portion 201 and the gate-source is removed by dry etching after resist patterning.
  • the source electrode 302 and the drain electrode 303 are formed on the second electron barrier layer 106.
  • the gate electrode 304 is formed on the p-type layer 203.
  • a normally-off and large-current field effect transistor can be realized.
  • FIG. 19 is a top view of the field effect transistor according to the tenth embodiment
  • FIG. 20 is a cross-sectional view taken along the line AA ′ of FIG. 19 and 20, the same elements as those in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof is omitted.
  • a channel layer 102, a first spacer layer 103, a second spacer layer 104, a first electron barrier layer 105, and a second electron barrier layer 106 are sequentially grown.
  • the gate recess portion 201 is formed by dry etching after resist patterning.
  • the p-type layer 203 is formed again by MOCVD.
  • the p-type layer 203 other than between the gate recess portion 201 and the gate-source is removed by dry etching after resist patterning.
  • the element isolation part 204 is formed by dry etching after resist patterning.
  • ion implantation 301 is formed by ion implantation after resist patterning.
  • the source electrode 302 and the drain electrode 303 are sequentially formed on the second electron barrier layer 106.
  • a gate electrode 304 is formed on the p-type layer 203.
  • the p-type layer 203 is formed so as to surround the source electrode 302. Similar to the second embodiment, since ion implantation is not performed directly on the channel, stable element isolation characteristics can be expected regardless of the ion implantation profile.
  • a field effect transistor having normally-off, large current, and stable element isolation characteristics can be realized.
  • FIG. 21 is a top view of the field effect transistor according to the eleventh embodiment
  • FIG. 22 is a cross-sectional view taken along the line AA ′ of FIG. 21 and 22, the same elements as those in FIGS. 1 and 2 are given the same reference numerals and description thereof is omitted.
  • a channel layer 102, a first spacer layer 103, a second spacer layer 104, a first electron barrier layer 105, and a second electron barrier layer 106 are sequentially grown.
  • the gate recess portion 201 is formed by dry etching after resist patterning.
  • the bottom surface of the gate recess 201 is provided on either the first spacer layer 103 or the second spacer layer 104.
  • ion implantation 301 is formed by ion implantation after resist patterning.
  • the p-type layer 203 is formed again by MOCVD.
  • the p-type layer 203 other than between the gate recess portion 201 and the gate-source is removed by dry etching after resist patterning.
  • the source electrode 302 and the drain electrode 303 are formed on the second electron barrier layer 106.
  • a gate electrode 304 is formed on the p-type layer 203.
  • the p-type layer 203 is formed so as to surround the source electrode 302.
  • the depletion layer formed by the p-type layer 203 also suppresses current leakage through the surface as compared with the ninth and tenth embodiments.
  • a normally-off, large current, low leakage field effect transistor can be realized.
  • FIG. 23 is a top view of a field effect transistor according to the twelfth embodiment
  • FIG. 24 is a cross-sectional view taken along the line AA ′ of FIG. 23 and FIG. 24, the same elements as those in FIG. 1 and FIG.
  • a channel layer 102, a first spacer layer 103, a second spacer layer 104, a first electron barrier layer 105, and a second electron barrier layer 106 are sequentially grown.
  • the gate recess portion 201 is formed by dry etching after resist patterning.
  • the bottom surface of the gate recess 201 is provided on either the first spacer layer 103 or the second spacer layer 104.
  • the element isolation part 204 is formed by dry etching after resist patterning.
  • ion implantation 301 is formed by ion implantation after resist patterning.
  • the p-type layer 203 is formed again by MOCVD.
  • the p-type layer 203 other than between the gate recess portion 201 and the gate-source is removed by dry etching after resist patterning.
  • the source electrode 302 and the drain electrode 303 are formed on the second electron barrier layer 106.
  • a gate electrode 304 is formed on the p-type layer 203.
  • the p-type layer 203 is formed so as to surround the source electrode 302.
  • the depletion layer formed by the p-type layer 203 suppresses current leakage through the surface as compared with the ninth and tenth embodiments.
  • FIG. 25 is a top view of a field effect transistor according to the thirteenth embodiment
  • FIG. 26 is a cross-sectional view taken along the line AA ′ of FIG. 25 and FIG. 26, the same elements as those in FIGS.
  • a channel layer 102, a first spacer layer 103, a second spacer layer 104, and a p-type layer 203 are sequentially grown.
  • an insulating film made of, for example, SiO 2 is formed on the p-type layer 203, and the insulating film other than the gate recess portion 201 and the p-type layer 203 are removed by dry etching after resist patterning.
  • the first electron barrier layer 105 is formed again by MOCVD. Since the insulating film is formed on the p-type layer 203, the first electron barrier layer 105 is not formed on the p-type layer 203.
  • the insulating film is removed with hydrofluoric acid.
  • ion implantation 301 is formed by ion implantation after resist patterning.
  • the source electrode 302 and the drain electrode 303 are formed on the first electron barrier layer 105.
  • the gate electrode 304 is formed on the p-type layer 203.
  • the p-type layer 203 is formed so as to surround the source electrode 302.
  • a normally-off and large-current field effect transistor can be realized.
  • FIG. 27 is a top view of a field effect transistor according to the fourteenth embodiment
  • FIG. 28 is a cross-sectional view taken along the line AA ′ of FIG. 27 and FIG. 28, the same elements as those in FIG. 1 and FIG.
  • a channel layer 102, a first spacer layer 103, a second spacer layer 104, and a p-type layer 203 are sequentially grown.
  • an insulating film made of, for example, SiO 2 is formed on the p-type layer 203, and the insulating film other than the gate recess portion 201 and the p-type layer 203 are removed by dry etching after resist patterning.
  • the first electron barrier layer 105 is formed again by MOCVD. Since the insulating film is formed on the p-type layer 203, the first electron barrier layer 105 is not formed on the p-type layer 203.
  • the insulating film is removed with hydrofluoric acid.
  • the element isolation part 204 is formed by dry etching after resist patterning.
  • ion implantation 301 is formed by ion implantation after resist patterning.
  • the source electrode 302 and the drain electrode 303 are formed on the first electron barrier layer 105.
  • the gate electrode 304 is formed on the p-type layer 203.
  • a normally-off and large-current field effect transistor can be realized.
  • each semiconductor layer constituting the field effect transistor and the width of the gate recess portion 201 are not limited to the above.
  • the electrode metal constituting the source electrode 302, the drain electrode 303, and the gate electrode 304 and the film thickness thereof are not limited to the above.
  • the region of the ion implantation part 301 is not limited to the above.
  • the carrier concentration of the p-type layer 203 is not limited to the above.
  • sapphire, silicon carbide, gallium nitride, aluminum nitride, gallium oxide, or the like can be used as the substrate 101 in addition to Si having a main surface of (111).
  • Mg is used as the acceptor impurity, but Be, C, and Zn may be used in addition to Mg.
  • the field effect transistor according to the present invention can suppress gate leakage current and improve off-breakdown voltage by doping Mg into an electron barrier layer made of a nitride semiconductor containing In.
  • This field effect transistor can be used greatly in the field of power devices that require high breakdown voltage, such as air conditioning and automobile control.

Abstract

　電界効果トランジスタのシート抵抗を低減する。基板の主面上に、チャネル層、第一スペーサ層、第二スペーサ層、第一電子障壁層、第二電子障壁層を順次成長する。次に、ゲートリセス部を形成し、イオン注入部を形成する。次に、再びＭＯＣＶＤ法により第三電子障壁層、ｐ型層を形成する。次に、ゲートリセス部以外のｐ型層を除去する。次に、再成長した第三電子障壁層にイオン注入を行い、Ｂイオン注入することによりイオン注入部を再度形成する。次に、ソース電極およびドレイン電極を第三電子障壁層上に順次形成する。次に、ｐ型層上にゲート電極を形成する。

Description

電界効果トランジスタ
　本開示は、大電流・高耐圧用途に用いられる半導体素子に関するものである。
　ＩＩＩ族窒化物半導体は、シリコン（Ｓｉ）などの従来の半導体よりもバンドギャップ及び絶縁破壊電界が大きく、大電流・高耐圧ヘテロ接合型電界効果トランジスタ（Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＨＦＥＴ）の材料として有望である。
　ＩＩＩ族窒化物ＨＦＥＴにおいては、窒化アルミニウムガリウム（ＡｌｘＧａ１－ｘＮ（０≦ｘ≦１））電子障壁層、及び、窒化ガリウム（ＧａＮ）チャネル層に例示されるヘテロ接合界面で発生する２次元電子ガス（２ＤＥＧ：Ｔｗｏ　Ｄｉｍｅｎｔｉｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｇａｓ）をこのＩＩＩ族窒化物ＨＦＥＴのチャネルとして用いる。これをノーマリオフ動作させるためには電子障壁層にリセス部を形成することで圧電分極によるヘテロ接合界面の電荷を減少させ、リセス部にｐ‐ＧａＮ層などからなるｐ型層を形成すればよい（特許文献１）。
　一方で、ＨＦＥＴのさらなる大電流化のためにはキャリア密度をさらに増大させることが期待されている。例えば、電子障壁層の自発分極を増大させることでキャリア密度を増やすことができる。そこで、ＧａＮと格子整合させることができ、かつ、組成の調節によりＡｌＧａＮを用いた場合よりも自発分極を大きくできる窒化インジウムアルミニウムガリウム（ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１））をＩＩＩ族窒化物ＨＦＥＴの電子障壁層として用いることが期待されている（特許文献２）。
　以下、特に組成を特定しない限り、３元混晶であるＩｎｘＧａ１－ｘＮ（０＜ｘ＜１）をＩｎＧａＮ、ＡｌｙＧａ１－ｙＮ（０＜ｙ＜１）をＡｌＧａＮ、ＩｎｚＡｌ１－ｚＮ（０＜ｚ＜１）をＩｎＡｌＮと略記し、４元混晶であるＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（０＜ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１）をＩｎＡｌＧａＮと略記する。
特開２００６－３３９５６１号公報 特開２００７－１５８１４３号公報
　しかしながら、ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ電子障壁層にリセス部を形成し、リセス部にｐ型窒化物半導体層を形成した場合、リセス部の電子障壁層膜厚を２～３ｎｍ程度まで薄くしてもノーマリオフが困難となるという課題が発生した。ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ電子障壁層は自発分極が大きい上、ＧａＮと格子整合しているためにリセス部を形成しても圧電分極によるヘテロ接合界面の電荷がほとんど減少しないことが原因である。また、ｐ型層の結晶成長時にＩｎｘＡｌｙＧａ１－ｘ－ｙＮ電子障壁層の結晶性が劣化しシート抵抗が上昇するという課題も新たに発生した。シート抵抗の上昇は、ｐ型層の結晶成長温度にＩｎｘＡｌｙＧａ１－ｘ－ｙＮ電子障壁層が耐えられないことが原因である。ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ電子障壁層の成長温度が約９００℃であるのに対し、ｐ型窒化物半導体層の結晶成長温度は約１１００℃である。そのため、ｐ型窒化物半導体層の再成長時にＩｎｘＡｌｙＧａ１－ｘ－ｙＮ電子障壁層表面から多数の窒素抜けなどが発生し、シート抵抗が上昇する。本発明は上記の課題を解決するためになされたもので、大電流かつノーマリオフの電界効果トランジスタを提供することを目的とする。
　上記課題を解決するために本発明の電界効果トランジスタは、基板と、基板の上に配置され、チャネル領域を含む第１の窒化物半導体層と、第１の窒化物半導体層の上に配置され、第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、第２の窒化物半導体層の上に配置され、第２の窒化物半導体層よりもバンドギャップが小さい第３の窒化物半導体層と、第３の窒化物半導体層の上に配置され、Ｉｎを含む第４の窒化物半導体層と、少なくとも第４の窒化物半導体層を貫通する第１の凹部と、第１の凹部内に設けられたｐ型の第５の窒化物半導体層と、第４の窒化物半導体層の上に配置されたソース電極及びドレイン電極と、第５の窒化物半導体層の上、且つ、ソース電極とドレイン電極との間に配置されゲート電極とを備えるものである。
　この構成により、第３の窒化物半導体層により決まるため、良好なしきい値特性の電界効果トランジスタを実現できる。
　本発明の電界効果トランジスタは、さらに、第４の窒化物半導体層の上に配置された第６の窒化物半導体層を備え、第６の窒化物半導体層のバンドギャップは、第４の窒化物半導体層のバンドギャップよりも小さく、凹部は、第６の窒化物半導体層を貫通することが好ましい。この好ましい構成によれば、第６の窒化物半導体を凹部が貫通していることから、しきい値の制御を精密に行うことが可能となる。
　本発明の電界効果トランジスタは、さらに半導体装置は、さらに、第６の窒化物半導体層の上に配置され、且つ、凹部の側面及び底面を覆う第７の窒化物半導体層を備え、第７の窒化物半導体層のバンドギャップは、第６のバンドギャップよりも大きいことが好ましい。
　本発明の電界効果トランジスタは、さらに凹部は、第２の窒化物半導体層及び第３の窒化物半導体層を貫通し、第７の窒化物半導体層の底面は、第１の窒化物半導体層と接触することが好ましい。この好ましい構成によれば、第１の窒化物半導体に達するまで凹部が貫通しており、その上に第７の窒化物半導体層を形成することから、凹部の深さに影響されずしきい値の制御を精密に行うことが可能となる。
　本発明の電界効果トランジスタは、さらに、素子分離領域を備え、素子分離領域は、少なくとも第１の窒化物半導体層の一部に不純物が注入されて構成されることが好ましい。
　本発明の電界効果トランジスタは、さらに半導体装置は、平面視においてゲート電極、ソース電極、及びドレイン電極を囲う第２の凹部を備え、素子分離領域は、第２の凹部に形成されていることが好ましい。この好ましい構成によればチャネル領域に対して直接不純物注入していないため、不純物注入プロファイルによらず電流リークの少ない安定した素子分離特性が得られる。
　本発明の電界効果トランジスタは、さらに第５の窒化物半導体層は平面視において、ソース電極を囲うことが好ましい。この好ましい構成によれば、第５の窒化物半導体層に含まれるアクセプタにより空乏層が形成されゲート・ソース間のリーク電流が低減される。
　本発明の電界効果トランジスタは、さらに第２の窒化物半導体層のバンドギャップは、第３の窒化物半導体層のバンドギャップよりも大きいことが好ましい。
　本発明の電界効果トランジスタは、さらに第２の窒化物半導体層のバンドギャップは、第４の窒化物半導体層のバンドギャップよりも大きいことが好ましい。
　本発明によれば、大電流かつノーマリオフ、低リーク電流の電界効果トランジスタを実現することが可能となる。
図１は第１の実施の形態に係る電界効果トランジスタの上面図である。 図２は第１の実施の形態に係る電界効果トランジスタの断面図である。 図３は第２の実施の形態に係る電界効果トランジスタの上面図である。 図４は第２の施の形態に係る電界効果トランジスタの断面図である。 図５は第３の実施の形態に係る電界効果トランジスタの上面図である。 図６は第３の実施の形態に係る電界効果トランジスタの断面図である。 図７は第４の実施の形態に係る電界効果トランジスタの上面図である。 図８は第４の実施の形態に係る電界効果トランジスタの断面図である。 図９は第５の実施の形態に係る電界効果トランジスタの上面図である。 図１０は第５の実施の形態に係る電界効果トランジスタの断面図である。 図１１は第６の実施の形態に係る電界効果トランジスタの上面図である。 図１２は第６の実施の形態に係る電界効果トランジスタの断面図である。 図１３は第７の実施の形態に係る電界効果トランジスタの上面図である。 図１４は第７の実施の形態に係る電界効果トランジスタの断面図である。 図１５は第８の実施の形態に係る電界効果トランジスタの上面図である。 図１６は第８の実施の形態に係る電界効果トランジスタの断面図である。 図１７は第９の実施の形態に係る電界効果トランジスタの上面図である。 図１８は第９の実施の形態に係る電界効果トランジスタの断面図である。 図１９は第１０の実施の形態に係る電界効果トランジスタの上面図である。 図２０は第１０の実施の形態に係る電界効果トランジスタの断面図である。 図２１は第１１の実施の形態に係る電界効果トランジスタの上面図である。 図２２は第１１の実施の形態に係る電界効果トランジスタの断面図である。 図２３は第１２の実施の形態に係る電界効果トランジスタの上面図である。 図２４は第１２の実施の形態に係る電界効果トランジスタの断面図である。 図２５は第１３の実施の形態に係る電界効果トランジスタの上面図である。 図２６は第１３の実施の形態に係る電界効果トランジスタの断面図である。 図２７は第１４の実施の形態に係る電界効果トランジスタの上面図である。 図２８は第１４の実施の形態に係る電界効果トランジスタの断面図である。
　本発明の実施の形態について、以下に図面を用いて説明する。
　（第１の実施の形態）
　以下、第１の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図１は第１の実施の形態に係る電界効果トランジスタの上面図であり、図２は図１のＡ－Ａ´線に沿って切った断面図である。順次作製方法を示す。まず、ＭＯＣＶＤ法により、主面が（１１１）であるＳｉからなる基板１０１の主面上に、膜厚が２μｍの例えばＧａＮからなりチャネル領域を含むチャネル層１０２、膜厚が１ｎｍの例えばＡｌＮからなる第一スペーサ層１０３、膜厚が１０ｎｍの例えばＡｌ０．３０Ｇａ０．７０Ｎからなる第二スペーサ層１０４、膜厚が１５ｎｍの例えばＩｎ０．１８Ａｌ０．８２Ｎからなる第一電子障壁層１０５、膜厚が３ｎｍの例えばＧａＮからなる第二電子障壁層１０６を順次成長させる。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１を形成する。ゲートリセス部２０１の底部は、チャネル層１０２に達している。次に、レジストパターニング後にたとえばＢイオンを注入することによりイオン注入部３０１を形成する。次に、再びＭＯＣＶＤ法により、膜厚が１０ｎｍの例えばＡｌ０．３０Ｇａ０．７０Ｎからなる第三電子障壁層２０２、膜厚が５０ｎｍのｐ－Ａｌ０．１５Ｇａ０．８５Ｎと膜厚が１５０ｎｍのｐ－ＧａＮからなるｐ型層２０３を再成長させる。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１以外の前記ｐ型層２０３を除去する。次に、再成長した第三電子障壁層２０２、２０３にイオン注入を行うため、レジストパターニング後に再びＢイオン注入することによりイオン注入部３０１を再度形成する。次に、たとえばＴｉ／Ａｌ（２０ｎｍ／２００ｎｍ）からなるソース電極３０２およびドレイン電極３０３を前記第三電子障壁層２０２上に形成する。次に、前記ｐ型層２０３上にたとえばＮｉ／Ａｕ（膜厚１００ｎｍ／５００ｎｍ）からなるゲート電極３０４をｐ型層２０３が平面視において、ソース電極を囲うように形成する。なお、ｐ型層２０３にはＭｇがドープされており、ｐ型キャリア濃度は、１×１０１８ｃｍ－３である。
　なお、窒化物半導体層であるチャネル層１０２、第一スペーサ層１０３、第二スペーサ層１０４、第一電子障壁層１０５、第二電子障壁層１０６、第三電子障壁層２０２およびｐ型層２０３の主面の面方位は（０００１）面（ｃ面）である。
　これにより、チャネル層１０２よりも第一スペーサ層１０３は、バンドギャップが大きく、第一スペーサ層１０３よりも第二スペーサ層１０４バンドギャップが小さい。第二電子障壁層１０６のバンドギャップは、第一電子障壁層１０５のバンドギャップよりも小さい。第三電子障壁層２０２のバンドギャップは、第二電子障壁層１０６のバンドギャップよりも大きく、第一スペーサ層１０３のバンドギャップは、第一電子障壁層１０５のバンドギャップよりも大きい。
　上記により製造された本発明に電界効果トランジスタの層構造については、以下の表１のようになる。
Figure JPOXMLDOC01-appb-T000001
　また、本発明の電界効果トランジスタについて、ゲート電極３０４の長手方向は＜１１－２０＞方向としている。従って、ソース電極３０２とゲート電極３０４とを結ぶ方向は＜１－１００＞方向である。ゲート長（ゲート電極３０４の＜１－１００＞方向に沿った幅）は１．０μｍであり、ソース電極３０２とゲート電極３０４との向かい合う両端の電極間距離は１．５μｍであり、ドレイン電極３０３とゲート電極３０４との向かい合う両端の電極間距離は１０．０μｍである。また、電界効果トランジスタの素子サイズは＜１１－２０＞方向に２５０μｍであり、＜１－１００＞方向に２５０μｍである。イオン注入部３０１は、電界効果トランジスタの端部より２０．０μｍの位置まで設けられている。
　本実施の形態に係る電界効果トランジスタについて、ゲートリセス部２０１の底部がチャネル層１０２に達しており、少なくとも第一電子障壁層１０５を貫通する凹部を形成する。チャネル層１０２に対し直接に第三電子障壁層２０２が接しており、凹部の側面及び底面を覆っている。チャネル層１０２と第三電子障壁層２０２との界面には２次元電子ガス層が形成される。また、ｐ型層２０３に電圧を印加することによりｐ型層２０３から第三電子障壁層２０２へ向けて空乏層が伸びることになる。当該空乏層により上記２次元電子ガス層が空乏化される電圧（しきい値電圧）は、第三電子障壁層２０２に依存することになる。そのため、電界効果トランジスタのしきい値電圧を第三電子障壁層２０２の膜厚により決めることができる。
　すなわち、電界効果トランジスタのしきい値電圧は再成長した第三電子障壁層２０２の膜厚により決まるため、良好なしきい値特性の電界効果トランジスタを実現できる。
　これにより、ノーマリオフかつ大電流、しきい値制御性の高い電界効果トランジスタを実現できる。
　（第２の実施の形態）
　以下、第２の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図３は第２の実施の形態に係る電界効果トランジスタの上面図であり、図４は図３のＡ－Ａ´線に沿って切った断面図である。
　図３、図４において、図１、図２と同一の要素は同一の符号を付与し説明を省略する。Ｓｉからなる基板１０１の主面上に、チャネル層１０２、第一スペーサ層１０３、第二スペーサ層１０４、第一電子障壁層１０５、第二電子障壁層１０６を順次成長させる。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１を形成する。次に、再びＭＯＣＶＤ法により、第三電子障壁層２０２、ｐ型層２０３を形成する。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１とゲート・ソース間以外の前記ｐ型層２０３を除去する。次に、レジストパターニング後にドライエッチングすることにより、凹部が形成され、素子分離部２０４を形成する。次に、レジストパターニング後にイオン注入することによりイオン注入部３０１を形成する。次に、ソース電極３０２およびドレイン電極３０３を前記第三電子障壁層２０２上に形成する。次に、前記ｐ型層２０３上にゲート電極３０４を形成する。素子分離部２０４は、ゲート電極、前ソース電極、及びドレイン電極を囲うように形成される。第１の実施の形態と同様に、デバイスのしきい値は再成長した第三電子障壁層２０２の膜厚により決まるため、良好なしきい値特性の電界効果トランジスタを実現できる。第１の実施の形態においては再成長した第三電子障壁層２０２にイオン注入を行う必要があったことから、イオン注入を二度行わなければならない。しかし、本実施の形態においては再成長した第三電子障壁層２０２をドライエッチングにより除去しているので、イオン注入工程は一度で良い。また、チャネルに対して直接イオン注入していないため、イオン注入プロファイルによらず安定した素子分離特性が期待できる。
　以上のように、本実施の形態によれば、ノーマリオフかつ大電流、安定した素子分離特性、しきい値制御性の高い電界効果トランジスタを実現できる。
　（第３の実施の形態）
　以下、第３の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図５は第３の実施の形態に係る電界効果トランジスタの上面図であり、図６は図５のＡ－Ａ´線に沿って切った断面図である。図５、図６において、図１、図２と同一の要素は同一の符号を付与し説明を省略する。Ｓｉからなる基板１０１の主面上に、チャネル層１０２、第一スペーサ層１０３、第二スペーサ層１０４、第一電子障壁層１０５、第二電子障壁層１０６を順次成長させる。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１を形成する。次に、レジストパターニング後にイオン注入することによりイオン注入部３０１を形成する。次に、再びＭＯＣＶＤ法により、第三電子障壁層２０２、ｐ型層２０３を形成する。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１とゲート・ソース間以外の前記ｐ型層２０３を除去する。次に、ソース電極３０２およびドレイン電極３０３を前記第三電子障壁層２０２上に順次形成する。次に、前記ｐ型層２０３上にゲート電極３０４を形成する。前記ｐ型層２０３はソース電極３０２を囲うように形成する。第１の実施の形態と同様に、デバイスのしきい値は再成長した第三電子障壁層２０２の膜厚により決まるため、良好なしきい値特性の電界効果トランジスタを実現できる。本実施の形態においては、再成長した第三電子障壁層２０２をｐ型層２０３によって空乏化しているため、イオン注入は再成長した第三電子障壁層２０２に行う必要はない。前記ｐ型層２０３が形成した空乏層は第１の第２の実施の形態と比較して表面を通じた電流リークも抑制する。
　以上のように、本実施の形態によれば、ノーマリオフかつ大電流、低リーク電流、しきい値制御性の高い電界効果トランジスタを実現できる。
　（第４の実施の形態）
　以下、第４の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図７は第４の実施の形態に係る電界効果トランジスタの上面図であり、図８は図７のＡ－Ａ´線に沿って切った断面図である。図７、図８において、図１、図２と同一の要素は同一の符号を付与し説明を省略する。Ｓｉからなる基板１０１の主面上に、チャネル層１０２、第一スペーサ層１０３、第二スペーサ層１０４、第一電子障壁層１０５、第二電子障壁層１０６を順次成長させる。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１を形成する。次に、レジストパターニング後にドライエッチングすることにより素子分離部２０４を形成する。次に、レジストパターニング後にイオン注入することによりイオン注入部３０１を形成する。次に、再びＭＯＣＶＤ法により、第三電子障壁層２０２、ｐ型層２０３を形成する。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１とゲート・ソース間以外の前記ｐ型層２０３を除去する。次に、ソース電極３０２およびドレイン電極３０３を前記第三電子障壁層２０２上に形成する。次に、前記ｐ型層２０３上にゲート電極３０４を形成する。前記ｐ型層２０３はソース電極３０２を囲うように形成する。第１の実施の形態と同様に、デバイスのしきい値は再成長した第三電子障壁層２０２の膜厚により決まるため、良好なしきい値特性の電界効果トランジスタを実現できる。前記ｐ型層２０３はソース電極３０２を囲うように形成されている。本実施の形態においては、再成長した第三電子障壁層２０２をｐ型層２０３によって空乏化しているため、イオン注入は再成長した第三電子障壁層２０２に行う必要はない。また、チャネルに対して直接イオン注入していないため、イオン注入プロファイルによらず安定した素子分離特性が期待できる。
　イオン注入プロファイルによらず安定した素子分離特性が期待できる。前記ｐ型層２０３が形成した空乏層により、第１の実施の形態、第２の実施の形態と比較して表面を通じた電流リークも抑制される。
　以上のように、本実施の形態によれば、ノーマリオフかつ大電流、低リーク電流、安定した素子分離特性、しきい値制御性の高い電界効果トランジスタを実現できる。
　（第５の実施の形態）
　以下、第５の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図９は第５の実施の形態に係る電界効果トランジスタの上面図であり、図１０は図９のＡ－Ａ´線に沿って切った断面図である。図９、図１０において、図１、図２と同一の要素は同一の符号を付与し説明を省略する。Ｓｉからなる基板１０１の主面上に、チャネル層１０２、第一スペーサ層１０３、第二スペーサ層１０４、第一電子障壁層１０５、第二電子障壁層１０６を順次成長する。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１を形成する。前記ゲートリセス部２０１の底面は、前記第一スペーサ層１０３、前記第二スペーサ層１０４のいずれかに有する。次に、レジストパターニング後にイオン注入することによりイオン注入部３０１を形成する。次に、再びＭＯＣＶＤ法により、第三電子障壁層２０２、ｐ型層２０３を形成する。次に、レジストパターニング後にイオン注入することによりイオン注入部３０１を再度形成する。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１とゲート・ソース間以外の前記ｐ型層２０３を除去する。次に、ソース電極３０２およびドレイン電極３０３を前記第三電子障壁層２０２上に形成する。次に、ゲート電極３０４を前記ｐ型層２０３上に形成する。
　以上のように、本実施の形態によれば、ノーマリオフかつ大電流の電界効果トランジスタを実現できる。
　（第６の実施の形態）
　以下、第６の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図１１は第６の実施の形態に係る電界効果トランジスタの上面図であり、図１２は図１１のＡ－Ａ´線に沿って切った断面図である。図１１、図１２において、図１、図２と同一の要素は同一の符号を付与し説明を省略する。Ｓｉからなる基板１０１の主面上に、チャネル層１０２、第一スペーサ層１０３、第二スペーサ層１０４、第一電子障壁層１０５、第二電子障壁層１０６を順次成長させる。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１を形成する。次に、再びＭＯＣＶＤ法により、第三電子障壁層２０２、ｐ型層２０３を形成する。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１とゲート・ソース間以外の前記ｐ型層２０３を除去する。次に、レジストパターニング後にドライエッチングすることにより素子分離部２０４を形成する。次に、レジストパターニング後にイオン注入することによりイオン注入部３０１を形成する。次に、ソース電極３０２およびドレイン電極３０３を前記第三電子障壁層２０２上に形成する。次に、前記ｐ型層２０３上にゲート電極３０４を形成する。前記ｐ型層２０３はソース電極３０２を囲うように形成する。第２の実施の形態と同様、再成長した第三電子障壁層２０２をドライエッチングにより除去しているので、イオン注入工程は一度で良い。また、チャネルに対して直接イオン注入していないため、イオン注入プロファイルによらず安定した素子分離特性が期待できる。
　以上のように、本実施の形態によれば、ノーマリオフかつ大電流、安定した素子分離特性の電界効果トランジスタを実現できる。
　（第７の実施の形態）
　以下、第７の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図１３は第７の実施の形態に係る電界効果トランジスタの上面図であり、図１４は図１３のＡ－Ａ´線に沿って切った断面図である。図１３、図１４において、図１、図２と同一の要素は同一の符号を付与し説明を省略する。Ｓｉからなる基板１０１の主面上に、チャネル層１０２、第一スペーサ層１０３、第二スペーサ層１０４、第一電子障壁層１０５、第二電子障壁層１０６を順次成長させる。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１を形成する。前記ゲートリセス部２０１の底面は、前記第一スペーサ層１０３、前記第二スペーサ層１０４のいずれかに有する。次に、レジストパターニング後にイオン注入することによりイオン注入部３０１を形成する。次に、再びＭＯＣＶＤ法により、第三電子障壁層２０２、ｐ型層２０３を形成する。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１とゲート・ソース間以外の前記ｐ型層２０３を除去する。次に、ソース電極３０２およびドレイン電極３０３を前記第三電子障壁層２０２上に形成する。次に、前記ｐ型層２０３上にゲート電極３０４を形成する。前記ｐ型層２０３はソース電極３０２を囲うように形成する。実施の形態３と同様、再成長した第三電子障壁層２０２をｐ型層２０３によって空乏化しているため、イオン注入は再成長した第三電子障壁層２０２に行う必要はない。前記ｐ型層２０３が形成した空乏層は実施の形態５、６と比較して表面を通じた電流リークも抑制する。
　以上のように、本実施の形態によれば、ノーマリオフかつ大電流、低リーク電流の電界効果トランジスタを実現できる。
　（第８の実施の形態）
　以下、第８の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図１５は第８の実施の形態に係る電界効果トランジスタの上面図であり、図１６は図１５のＡ－Ａ´線に沿って切った断面図である。図１５、図１６において、図１、図２と同一の要素は同一の符号を付与し説明を省略する。Ｓｉからなる基板１０１の主面上に、チャネル層１０２、第一スペーサ層１０３、第二スペーサ層１０４、第一電子障壁層１０５、第二電子障壁層１０６を順次成長させる。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１を形成する。前記ゲートリセス部２０１の底面は、前記第一スペーサ層１０３、前記第二スペーサ層１０４のいずれかに有する。次に、レジストパターニング後にドライエッチングすることにより素子分離部２０４を形成する。次に、レジストパターニング後にイオン注入することによりイオン注入部３０１を形成する。次に、再びＭＯＣＶＤ法により、ｐ型層２０３を形成する。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１とゲート・ソース間以外の前記ｐ型層２０３を除去する。次に、ソース電極３０２およびドレイン電極３０３を前記第二電子障壁層１０６上に順次形成する。次に、前記ｐ型層２０３上にゲート電極３０４を形成する。前記ｐ型層２０３はソース電極３０２を囲うように形成する。第４の実施の形態と同様、再成長した第三電子障壁層２０２をｐ型層２０３によって空乏化しているため、イオン注入は再成長した第三電子障壁層２０２に行う必要はない。また、チャネルに対して直接イオン注入していないため、イオン注入プロファイルによらず安定した素子分離特性が期待できる。前記ｐ型層２０３が形成した空乏層により、第５および第６の実施の形態と比較して表面を通じた電流リークも抑制される。
　以上のように、本実施の形態によれば、ノーマリオフかつ大電流、低リーク電流、安定した素子分離特性の電界効果トランジスタを実現できる。
　（第９の実施の形態）
　以下、第９の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図１７は第９の実施の形態に係る電界効果トランジスタの上面図であり、図１８は図１７のＡ－Ａ´線に沿って切った断面図である。図１７、図１８において、図１、図２と同一の要素は同一の符号を付与し説明を省略する。Ｓｉからなる基板１０１の主面上に、チャネル層１０２、第一スペーサ層１０３、第二スペーサ層１０４、第一電子障壁層１０５、第二電子障壁層１０６を順次成長させる。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１を形成する。前記ゲートリセス部２０１の底面は、前記第一スペーサ層１０３、前記第二スペーサ層１０４のいずれかに有する。次に、レジストパターニング後にイオン注入することによりイオン注入部３０１を形成する。次に、再びＭＯＣＶＤ法により、ｐ型層２０３を形成する。次に、レジストパターニング後にイオン注入することによりイオン注入部３０１を再度形成する。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１とゲート・ソース間以外の前記ｐ型層２０３を除去する。次に、ソース電極３０２およびドレイン電極３０３を前記第二電子障壁層１０６上に形成する。次に、ゲート電極３０４を前記ｐ型層２０３上に形成する。
　以上のように、本実施の形態によれば、ノーマリオフかつ大電流の電界効果トランジスタを実現できる。
　（第１０の実施の形態）
　以下、第１０の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図１９は第１０の実施の形態に係る電界効果トランジスタの上面図であり、図２０は図１９のＡ－Ａ´線に沿って切った断面図である。図１９、図２０において、図１、図２と同一の要素は同一の符号を付与し説明を省略する。Ｓｉからなる基板１０１の主面上に、チャネル層１０２、第一スペーサ層１０３、第二スペーサ層１０４、第一電子障壁層１０５、第二電子障壁層１０６を順次成長させる。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１を形成する。次に、再びＭＯＣＶＤ法によりｐ型層２０３を形成する。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１とゲート・ソース間以外の前記ｐ型層２０３を除去する。次に、レジストパターニング後にドライエッチングすることにより素子分離部２０４を形成する。次に、レジストパターニング後にイオン注入することによりイオン注入部３０１を形成する。次に、ソース電極３０２およびドレイン電極３０３を前記第二電子障壁層１０６上に順次形成する。次に、前記ｐ型層２０３上にゲート電極３０４を形成する。前記ｐ型層２０３はソース電極３０２を囲うように形成する。第２の実施の形態と同様、チャネルに対して直接イオン注入していないため、イオン注入プロファイルによらず安定した素子分離特性が期待できる。
　以上のように、本実施の形態によれば、ノーマリオフかつ大電流、安定した素子分離特性の電界効果トランジスタを実現できる。
　（第１１の実施の形態）
　以下、第１１の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図２１は第１１の実施の形態に係る電界効果トランジスタの上面図であり、図２２は図２１のＡ－Ａ´線に沿って切った断面図である。図２１、図２２において、図１、図２と同一の要素は同一の符号を付与し説明を省略する。Ｓｉからなる基板１０１の主面上に、チャネル層１０２、第一スペーサ層１０３、第二スペーサ層１０４、第一電子障壁層１０５、第二電子障壁層１０６を順次成長させる。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１を形成する。前記ゲートリセス部２０１の底面は、前記第一スペーサ層１０３、前記第二スペーサ層１０４のいずれかに有する。次に、レジストパターニング後にイオン注入することによりイオン注入部３０１を形成する。次に、再びＭＯＣＶＤ法によりｐ型層２０３を形成する。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１とゲート・ソース間以外の前記ｐ型層２０３を除去する。次に、ソース電極３０２およびドレイン電極３０３を前記第二電子障壁層１０６上に形成する。次に、前記ｐ型層２０３上にゲート電極３０４を形成する。前記ｐ型層２０３はソース電極３０２を囲うように形成する。第３の実施の形態と同様、前記ｐ型層２０３が形成した空乏層は第９および第１０の実施の形態と比較して表面を通じた電流リークも抑制する。
　以上のように、本実施の形態によれば、ノーマリオフかつ大電流、低リーク電流の電界効果トランジスタを実現できる。
　（第１２の実施の形態）
　以下、第１２の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図２３は第１２の実施の形態に係る電界効果トランジスタの上面図であり、図２４は図２３のＡ－Ａ´線に沿って切った断面図である。図２３、図２４において、図１、図２と同一の要素は同一の符号を付与し説明を省略する。Ｓｉからなる基板１０１の主面上に、チャネル層１０２、第一スペーサ層１０３、第二スペーサ層１０４、第一電子障壁層１０５、第二電子障壁層１０６を順次成長させる。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１を形成する。前記ゲートリセス部２０１の底面は、前記第一スペーサ層１０３、前記第二スペーサ層１０４のいずれかに有する。次に、レジストパターニング後にドライエッチングすることにより素子分離部２０４を形成する。次に、レジストパターニング後にイオン注入することによりイオン注入部３０１を形成する。次に、再びＭＯＣＶＤ法により、ｐ型層２０３を形成する。次に、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１とゲート・ソース間以外の前記ｐ型層２０３を除去する。次に、ソース電極３０２およびドレイン電極３０３を前記第二電子障壁層１０６上に形成する。次に、前記ｐ型層２０３上にゲート電極３０４を形成する。前記ｐ型層２０３はソース電極３０２を囲うように形成する。第４の実施の形４と同様、前記ｐ型層２０３が形成した空乏層により、第９および第１０の実施の形態と比較して表面を通じた電流リークも抑制される。
　以上のように、本実施の形態によれば、ノーマリオフかつ大電流、低リーク電流、安定した素子分離特性の電界効果トランジスタを実現できる。
　（第１３の実施の形態）
　以下、第１３の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図２５は第１３の実施の形態に係る電界効果トランジスタの上面図であり、図２６は図２５のＡ－Ａ´線に沿って切った断面図である。図２５、図２６において、図１、図２と同一の要素は同一の符号を付与し説明を省略する。Ｓｉからなる基板１０１の主面上に、チャネル層１０２、第一スペーサ層１０３、第二スペーサ層１０４、ｐ型層２０３を順次成長させる。次に、前記ｐ型層２０３上に例えばＳｉＯ２からなる絶縁膜を形成し、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１以外の絶縁膜および前記ｐ型層２０３を除去する。次に、再びＭＯＣＶＤ法により、第一電子障壁層１０５を形成する。前記ｐ型層２０３上には絶縁膜が形成されているため、前記第一電子障壁層は前記ｐ型層２０３上には前記第一電子障壁層１０５が形成されない。次に、フッ酸により絶縁膜を除去する。次に、レジストパターニング後にイオン注入することによりイオン注入部３０１を形成する。次に、ソース電極３０２およびドレイン電極３０３を前記第一電子障壁層１０５上に形成する。次に、ゲート電極３０４を前記ｐ型層２０３上に形成する。前記ｐ型層２０３はソース電極３０２を囲うように形成されている。
　以上のように、本実施の形態によれば、ノーマリオフかつ大電流の電界効果トランジスタを実現できる。
　（第１４の実施の形態）
　以下、第１４の実施の形態に係る窒化物半導体素子を製造方法とともに説明する。図２７は第１４の実施の形態に係る電界効果トランジスタの上面図であり、図２８は図２７のＡ－Ａ´線に沿って切った断面図である。図２７、図２８において、図１、図２と同一の要素は同一の符号を付与し説明を省略する。Ｓｉからなる基板１０１の主面上に、チャネル層１０２、第一スペーサ層１０３、第二スペーサ層１０４、ｐ型層２０３を順次成長させる。次に、前記ｐ型層２０３上に例えばＳｉＯ２からなる絶縁膜を形成し、レジストパターニング後にドライエッチングすることによりゲートリセス部２０１以外の絶縁膜および前記ｐ型層２０３を除去する。次に、再びＭＯＣＶＤ法により、第一電子障壁層１０５を形成する。前記ｐ型層２０３上には絶縁膜が形成されているため、前記第一電子障壁層１０５は前記ｐ型層２０３上には前記第一電子障壁層１０５が形成されない。次に、フッ酸により絶縁膜を除去する。次に、レジストパターニング後にドライエッチングすることにより素子分離部２０４を形成する。次に、レジストパターニング後にイオン注入することによりイオン注入部３０１を形成する。次に、ソース電極３０２およびドレイン電極３０３を前記第一電子障壁層１０５上に形成する。次に、ゲート電極３０４を前記ｐ型層２０３上に形成する。
　以上のように、本実施の形態によれば、ノーマリオフかつ大電流の電界効果トランジスタを実現できる。
　なお、上記第１から第１４の実施の形態において、電界効果トランジスタを構成する各半導体層の組成や層厚、ゲートリセス部２０１の幅は上記に限定されない。また、ソース電極３０２、ドレイン電極３０３およびゲート電極３０４を構成する電極金属やその膜厚は上記に限定されない。また、イオン注入部３０１の領域は、上記に限定されない。
　また、上記第１から第１４の実施の形態において、ｐ型層２０３のキャリア濃度は上記に限定されない。
　また、上記第１ないし第１４の実施の形態において、基板１０１としては、主面を（１１１）とするＳｉ以外にサファイア、炭化珪素、窒化ガリウム、窒化アルミニウム、酸化ガリウム等を用いることができる。
　また、上記第１から第１４の実施の形態において、アクセプタ性の不純物としてＭｇを用いたが、Ｍｇ以外にＢｅ、Ｃ、Ｚｎを用いてもよい。
　本発明にかかる電界効果トランジスタは、Ｉｎを含む窒化物半導体よりなる電子障壁層にＭｇをドープすることによりゲートリーク電流を抑制でき、かつオフ耐圧を向上させることができるものである。この電界効果トランジスタは、空調や自動車の制御といった、高耐圧が求められるパワーデバイスの分野に大いに利用できるものである。
　１０１　基板
　１０２　チャネル層
　１０３　第一スペーサ層
　１０４　第二スペーサ層
　１０５　第一電子障壁層
　１０６　第二電子障壁層
　２０１　ゲートリセス部
　２０２　第三電子障壁層
　２０３　ｐ型層
　２０４　素子分離部
　３０１　イオン注入部
　３０２　ソース電極
　３０３　ドレイン電極
　３０４　ゲート電極

Claims (8)

  1. 　基板と、
    　前記基板の上に配置され、チャネル領域を含む第１の窒化物半導体層と、
    　前記第１の窒化物半導体層の上に配置され、前記第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、
    　前記第２の窒化物半導体層の上に配置され、前記第２の窒化物半導体層よりもバンドギャップが小さい第３の窒化物半導体層と、
    　前記第３の窒化物半導体層の上に配置され、Ｉｎを含む第４の窒化物半導体層と、
    　少なくとも前記第４の窒化物半導体層を貫通する第１の凹部と、
    　前記第１の凹部内に設けられたｐ型の第５の窒化物半導体層と、
    　前記第４の窒化物半導体層の上に配置されたソース電極及びドレイン電極と、
    　前記第５の窒化物半導体層の上、且つ、前記ソース電極と前記ドレイン電極との間に配置されゲート電極とを備える電界効果トランジスタ。
  2. 　前記電界効果トランジスタは、さらに、
    　前記第４の窒化物半導体層の上に配置された第６の窒化物半導体層を備え、
    　前記第６の窒化物半導体層のバンドギャップは、前記第４の窒化物半導体層のバンドギャップよりも小さく、
    　前記第１の凹部は、前記第６の窒化物半導体層を貫通する請求項１に記載の電界効果トランジスタ。
  3. 　前記電界効果トランジスタは、さらに、
    　前記第６の窒化物半導体層の上に配置され、且つ、前記凹部の側面及び底面を覆う第７の窒化物半導体層を備え、
    　前記第７の窒化物半導体層のバンドギャップは、前記第６の窒化物半導体層のバンドギャップよりも大きい請求項１又は２に記載の電界効果トランジスタ。
  4. 　前記第１の凹部は、前記第２の窒化物半導体層及び前記第３の窒化物半導体層を貫通し、
    　前記第７の窒化物半導体層の底面は、前記第１の窒化物半導体層と接触する請求項３に記載の電界効果トランジスタ。
  5. 　前記電界効果トランジスタは、さらに、素子分離部を備え、
    　前記素子分離部は、少なくとも前記第１の窒化物半導体層の一部に不純物が注入されて構成される請求項１から４のいずれかに記載の電界効果トランジスタ。
  6. 　前記電界効果トランジスタは、平面視において前記ゲート電極、前記ソース電極、及び前記ドレイン電極を囲う第２の凹部を備え、
    　前記素子分離部は、前記第２の凹部に形成されている請求項５に記載の電界効果トランジスタ。
  7. 　前記第５の窒化物半導体層は平面視において、前記ソース電極を囲う請求項１から５のいずれかに記載の電界効果トランジスタ。
  8. 　前記第２の窒化物半導体層のバンドギャップは、前記第４の窒化物半導体層のバンドギャップよりも大きい請求項１から７のいずれかに記載の電界効果トランジスタ。
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