WO2023228611A1 - 高電子移動度トランジスタ及び半導体装置 - Google Patents

高電子移動度トランジスタ及び半導体装置 Download PDF

Info

Publication number
WO2023228611A1
WO2023228611A1 PCT/JP2023/014741 JP2023014741W WO2023228611A1 WO 2023228611 A1 WO2023228611 A1 WO 2023228611A1 JP 2023014741 W JP2023014741 W JP 2023014741W WO 2023228611 A1 WO2023228611 A1 WO 2023228611A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
spacer layer
electron mobility
high electron
spacer
Prior art date
Application number
PCT/JP2023/014741
Other languages
English (en)
French (fr)
Inventor
竜舞 斎藤
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Publication of WO2023228611A1 publication Critical patent/WO2023228611A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present disclosure relates to a high electron mobility transistor and a semiconductor device. Further, the present disclosure relates to a high frequency switch circuit, a power amplifier, and a wireless communication terminal including a high electron mobility transistor.
  • Patent Document 1 discloses a High Electron Mobility Transistor (HEMT, hereinafter simply referred to as "HEMT").
  • HEMT High Electron Mobility Transistor
  • Nitride semiconductors, particularly GaN are used as III-V compound semiconductors in HEMTs.
  • GaN-based HEMTs have features such as high breakdown voltage, high heat resistance, high saturated electron velocity, and high channel electron concentration. For this reason, GaN-based HEMTs can be made smaller and have higher performance, and are being developed for application to power devices and high-frequency devices.
  • a GaN-based HEMT includes a channel layer, a spacer layer stacked on the channel layer, and a barrier layer stacked on the spacer layer.
  • the channel layer is a current-carrying path through which carriers (electrons) flow.
  • the spacer layer suppresses alloy scattering.
  • the barrier layer induces carriers at the interface between the channel layer and the spacer layer.
  • MIS Metal Insulated Semiconductor
  • a gate electrode is disposed on a barrier layer with an insulating layer (gate insulating film) interposed therebetween. There is. If the MIS type is adopted, it will be possible to realize low loss and high output of a GaN HEMT.
  • a carrier trapping region exists at the interface between the insulating layer and the barrier layer, in the bulk of the insulating layer, and in the bulk of the barrier layer.
  • the HEMT according to the first embodiment of the present disclosure includes a channel layer through which carriers flow, a pair of main electrodes connected to one end and the other end of the channel layer, and arranged in the channel layer to induce carriers.
  • a barrier layer a gate electrode disposed in an intermediate portion of the channel layer with the barrier layer interposed; a first spacer layer disposed between the channel layer and the barrier layer to reduce alloy scattering; and a gate electrode.
  • the second spacer layer is disposed between the first spacer layer and the barrier layer in an area overlapping with the first spacer layer and captures carriers.
  • a semiconductor device includes a HEMT, which includes a channel layer through which carriers flow, a pair of main electrodes connected to one end and the other end of the channel layer, respectively.
  • a barrier layer is provided to induce carriers, a gate electrode is provided with a barrier layer interposed between the channel layer, and a gate electrode is provided between the channel layer and the barrier layer to reduce alloy scattering.
  • the semiconductor device includes a first spacer layer and a second spacer layer that is disposed between the first spacer layer and the barrier layer in a region overlapping with the gate electrode and captures carriers.
  • FIG. 1 is a cross-sectional view of a main part of a semiconductor device including a HEMT according to a first embodiment of the present disclosure.
  • FIG. 2 is a composition profile diagram of the HEMT shown in FIG. 1.
  • FIG. 3 is an energy band structure diagram of the HEMT shown in FIG. 1.
  • FIG. 4 is a current-voltage characteristic diagram of the HEMT shown in FIG.
  • FIG. 5 is a current-voltage characteristic diagram of a HEMT according to a comparative example.
  • FIG. 6 is a configuration diagram showing the composition of each semiconductor layer of the HEMT according to the first embodiment and the composition of each semiconductor layer of the HEMT according to the comparative example.
  • FIG. 7 is a cross-sectional view of a main part corresponding to FIG.
  • FIG. 8 is a configuration diagram corresponding to FIG. 6 showing the composition of each semiconductor layer of the HEMT according to the third embodiment of the present disclosure.
  • FIG. 9 is a configuration diagram corresponding to FIG. 6 showing the composition of each semiconductor layer of the HEMT according to the fourth embodiment of the present disclosure.
  • FIG. 10 is a perspective view of a semiconductor module including a HEMT according to a fifth embodiment of the present disclosure.
  • FIG. 11 is a block configuration diagram of an electronic device including a HEMT according to a sixth embodiment of the present disclosure.
  • the first embodiment is a first example in which the present technology is applied to a HEMT and a semiconductor device including the HEMT.
  • a nitride semiconductor which is a III-V compound semiconductor, and in particular, an MIS type GaN-based HEMT.
  • Second Embodiment A second embodiment includes a Schottky barrier junction type GaN HEMT and this HEMT instead of the MIS type GaN HEMT in the semiconductor device according to the first embodiment.
  • the third embodiment is a third embodiment in which the present technology is applied to a MIS type GaN-based HEMT having a different structure and a semiconductor device equipped with this HEMT in the semiconductor device according to the first embodiment.
  • Fourth Embodiment The fourth embodiment is a semiconductor device in which the present technology is applied to a GaO-based HEMT and a semiconductor device equipped with this HEMT, instead of the MIS-type GaN-based HEMT of the semiconductor device according to the first embodiment.
  • Fifth Embodiment The fifth embodiment describes a semiconductor module in which any one of the semiconductor devices according to the first to fourth embodiments is mounted.
  • the semiconductor module is incorporated into, for example, a wireless communication terminal. Furthermore, the semiconductor module includes a high frequency switch circuit, a power amplifier, and the like. 6.
  • the sixth embodiment describes an electronic device in which any one of the semiconductor devices according to the first to fourth embodiments is mounted.
  • the electronic device is, for example, a wireless communication terminal. Furthermore, electronic devices include high frequency switch circuits, power amplifiers, and the like. 7.
  • Other embodiments include high frequency switch circuits, power amplifiers, and the like.
  • FIGS. 1 to 6 A HEMT 2 and a semiconductor device 1 including the HEMT 2 according to a first embodiment of the present disclosure will be described using FIGS. 1 to 6.
  • the arrow X direction shown as appropriate represents one plane direction of the semiconductor device 1 placed on a plane for convenience.
  • the arrow Y direction represents another plane direction orthogonal to the arrow X direction.
  • the arrow Z direction represents an upward direction orthogonal to the arrow X direction and the arrow Y direction. That is, the arrow X direction, arrow Y direction, and arrow Z direction exactly correspond to the X-axis direction, Y-axis direction, and Z-axis direction, respectively, of the three-dimensional coordinate system. Note that these directions are illustrated to help understand the explanation, and do not limit the direction of the present technology.
  • FIG. 1 shows an example of a vertical cross-sectional structure of a main part of a semiconductor device 1 according to the first embodiment.
  • the HEMT 2 and semiconductor device 1 are configured using a substrate 3 as a base.
  • the HEMT 2 is formed of an MIS type GaN-based HEMT. That is, the HEMT 2 includes a channel layer 5, a spacer layer 6, a barrier layer 7, an insulating layer 8, a gate electrode 9, and a pair of main electrodes 10.
  • a compound semiconductor material for example a nitride semiconductor material which is a III-V compound semiconductor material, is used. Specifically, semi-insulating single crystal GaN is used.
  • a buffer layer 4 is provided between the substrate 3 and the channel layer 5, and the lattice constant is controlled by the buffer layer 4. Therefore, a semiconductor material having a different lattice constant from that of the channel layer 5 can be used for the substrate 3.
  • the substrate 3 can be a SiC substrate, a sapphire substrate, a Si substrate, or the like.
  • the buffer layer 4 is laminated on the substrate 3.
  • the buffer layer 4 is made of, for example, a compound semiconductor material.
  • the compound semiconductor material is formed on the substrate 3 using an epitaxial growth method.
  • the lattice constant of the channel layer 5 is different from the lattice constant of the substrate 3, the lattice constant is controlled using the buffer layer 4.
  • the lattice constant is controlled, the crystal quality of the channel layer 5 becomes good.
  • warping of the substrate 3 in a wafer state after the channel layer 5 is formed can be controlled. For example, when single crystal Si is used for the substrate 3 and GaN is used for the channel layer 5, AlN, AlGaN, or GaN can be used for the buffer layer 4.
  • channel layer 5 is laminated on the buffer layer 4.
  • a two-dimensional electron gas (2DEG) 50 is generated in the vicinity of the spacer layer 6 of the channel layer 5, which is a region where carriers are accumulated due to the difference in polarization charge amount from the barrier layer 7.
  • One end of the two-dimensional electron gas 50 in the direction of arrow X is electrically connected to one of the pair of main electrodes 10 .
  • the other end of the two-dimensional electron gas 50 in the direction opposite to the direction of the arrow X is electrically connected to the other of the pair of main electrodes 10.
  • one end and the other end of the channel layer 5 are connected to a pair of main electrodes 10, respectively, and the channel layer 5 forms part of a current path through which carriers flow.
  • Channel layer 5 is formed here of a nitride semiconductor material.
  • the channel layer 5 is made of, for example, GaN.
  • GaN is formed using an epitaxial growth method.
  • undoped GaN (u-GaN) to which no impurities are added can be used for the channel layer 5.
  • u-GaN undoped GaN
  • impurity scattering of carriers can be effectively suppressed in the channel layer 5, so that high carrier mobility can be achieved.
  • the spacer layer 6 is constructed of a first spacer layer 61 and a second spacer layer 62.
  • the first spacer layer 61 is stacked on the channel layer 5 and is disposed between the channel layer 5 and the barrier layer 7 .
  • the second spacer layer 62 is stacked on the first spacer layer 61 and is disposed between the first spacer layer 61 and the barrier layer 7 .
  • the second spacer layer 62 has the gate electrode 9 when viewed in the direction of arrow Y (hereinafter simply referred to as "in side view”) and in the direction of arrow Z (hereinafter simply referred to as "in plan view"). are arranged at least in an area overlapping with each other.
  • the region overlapping with the gate electrode 9 includes a region overlapping with a part of the gate electrode 9 and a region overlapping with the entire area or more of the gate electrode 9 in side view and plan view.
  • the second spacer layer 62 may be provided in a region overlapping a part of the gate electrode 9 on the side of the main electrode 10 used as a drain electrode.
  • FIG. 2 shows an example of the composition profile of the HEMT 2.
  • the horizontal axis indicates the respective regions of the channel layer 5, the first spacer layer 61, the second spacer layer 62, and the barrier layer 7 from the right side to the left side.
  • the vertical axis indicates the amount of constituent elements [atoms%].
  • FIG. 3 represents an example of the energy band structure of HEMT2.
  • the horizontal axis indicates the respective regions of the channel layer 5, the first spacer layer 61, the second spacer layer 62, the barrier layer 7, and the insulating layer 8 from the right side to the left side.
  • the vertical axis indicates energy potential.
  • the first spacer layer 61 is formed of a nitride semiconductor material whose band gap is larger than that of the channel layer 5 (3.4 [eV]).
  • the first spacer layer 61 is formed using, for example, an epitaxial growth method.
  • the first spacer layer 61 is formed of Al x1 In y1 Ga [1-x1-y1] N (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ x1+y1 ⁇ 1). ing.
  • the bandgap of the first spacer layer 61 formed of this nitride semiconductor material is wider than the bandgap of the channel layer 5.
  • AlN for example, can be used as a binary nitride semiconductor material.
  • AlGaN can be used as a ternary nitride semiconductor material.
  • AlGaInN can be used as the quaternary nitride semiconductor material.
  • a first spacer layer 61 using AlN will be described.
  • the barrier layer 7 is formed of, for example, a ternary nitride semiconductor material. In the first spacer layer 61, the influence of alloy scattering from the barrier layer 7 can be reduced, and carrier mobility can be increased.
  • the first spacer layer 61 is formed on the channel layer 5 by crystal growth using an epitaxial growth method. Therefore, Ga, which is a constituent element of the channel layer 5, is diffused into the first spacer layer 61 and contains Ga.
  • the Ga composition ratio decreases in the crystal growth direction, that is, from the channel layer 5 to the first spacer layer 61. Due to the thermal history received during the completion of crystal growth up to the barrier layer 7, the Ga composition ratio is increased again from the first spacer layer 61 to the second spacer layer 62. Therefore, the first spacer layer 61 has a Ga composition profile with a minimum value (min) in the middle part in the thickness direction. Note that a similar Ga composition profile may be formed by controlling the supply amount of the semiconductor crystal growth material and intentionally adding Ga.
  • Al which is the same group III material and enters the same crystal lattice position
  • the Al composition ratio is increased from the channel layer 5 to the first spacer layer 61.
  • the Al composition ratio is reduced again from the first spacer layer 61 to the second spacer layer 62 due to thermal history. Therefore, the first spacer layer 61 has an Al composition profile with a maximum value (max) at the middle part in the thickness direction. Note that the N composition ratio is constant.
  • the second spacer layer 62 is formed of a nitride semiconductor material whose band gap is smaller than that of the first spacer layer 61. .
  • the second spacer layer 62 is formed using, for example, an epitaxial growth method.
  • the second spacer layer 62 is formed of Al x2 In y2 Ga [1-x2-y2] N (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1, 0 ⁇ x2+y2 ⁇ 1). Note that although AlInGaN is expressed as AlGaInN in FIG. 2 and the like, AlInGaN and AlGaInN are the same material.
  • compositional element ratios x1 and y1 of the first spacer layer 61 and the compositional element ratios x2 and y2 of the second spacer layer 62 satisfy the following relational expressions ⁇ 1> and relational expressions ⁇ 2>.
  • the bandgap of the second spacer layer 62 formed of this nitride semiconductor material is narrower than the bandgap of the first spacer layer 61 and the bandgap of the barrier layer 7, which will be described later. Further, the bandgap of the second spacer layer 62 is wider than that of the channel layer 5. Therefore, a concave energy potential is formed in the second spacer layer 62 that curves toward the Fermi level E F with respect to the energy potential of the first spacer layer 61 and barrier layer 7 represented by the conduction band E C. (See Figure 3).
  • the energy potential (conduction band E C ) of the second spacer layer 62 is lower than the conduction band E C and Fermi level E F of the channel layer 5 even when a positive bias is applied to the gate electrode 9 during driving. It gets expensive. Since the second spacer layer 62 uses a quaternary nitride semiconductor material as described above, it has superior single crystallinity than the nitride semiconductor material used for the barrier layer 7, which will be described later. hardly forms mixed crystals.
  • carriers here, for example, electrons
  • the energy potential of the second spacer layer 62 is caused by the energy potential of the second spacer layer 62. be trapped in an area.
  • Stress includes at least voltage applied stress and high temperature applied stress.
  • the second spacer layer 62 forms a region for capturing carriers.
  • a bulk trap region Tr1 is generated in the barrier layer 7
  • an interface trap region Tr2 is generated at the interface between the barrier layer 7 and the insulating layer 8
  • a bulk trap region Tr3 is generated in the insulating layer 8. do.
  • the thickness of the spacer layer 6 including the first spacer layer 61 and the second spacer layer 62 becomes thicker, the surface morphology of the barrier layer 7 tends to deteriorate.
  • the thickness of the spacer layer 6 including the first spacer layer 61 and the second spacer layer 62 is formed to be 3 nm or less.
  • the thickness of the first spacer layer 61 is, for example, 0.5 nm or more.
  • the thickness of the second spacer layer 62 is formed thinner than the thickness of the first spacer layer 61.
  • barrier layer 7 is formed of a nitride semiconductor material having a larger band gap than that of channel layer 5.
  • the barrier layer 7 is formed using, for example, an epitaxial growth method.
  • the barrier layer 7 is formed of Al x3 In [1-x3] N (0 ⁇ x3 ⁇ 1).
  • the compositional element ratio x2 of the second spacer layer 62 and the compositional element ratio x3 of the barrier layer 7 each satisfy the following relational expression ⁇ 3>.
  • x3>x2... ⁇ 3> As shown in FIG. 3, the bandgap of the barrier layer 7 formed of this nitride semiconductor material is narrower than the bandgap of the first spacer layer 61 and wider than the bandgap of the second spacer layer 62.
  • undoped AlInN (u-AlInN) to which no impurities are added can be used for the barrier layer 7.
  • u-AlInN undoped AlInN
  • impurity scattering of carriers can be effectively suppressed in the channel layer 5, so that high carrier mobility can be achieved.
  • the barrier layer 7 may be made of a compound semiconductor material that accumulates carriers at the interface of the channel layer 5 near the first spacer layer 61 due to the difference in polarization charge with the channel layer 5 and generates the two-dimensional electron gas 50.
  • the barrier layer 7 is made of, for example, Al 1-xy In x Ga y N (0 ⁇ x ⁇ 1 , 0 ⁇ y ⁇ 1, x+y ⁇ 1). This AlInGaN can be formed, for example, by an epitaxial growth method. Further, undoped AlInGaN can be used for the barrier layer 7.
  • the pair of main electrodes 10 are electrically connected to one end and the other end of the channel layer 5, respectively.
  • One of the pair of main electrodes 10 is used as a source electrode, and the other is used as a drain electrode.
  • the main electrode 10 is connected to the channel layer 5 with a contact layer 11 interposed therebetween.
  • the main electrode 10 is formed of a composite film in which Ti, Al, Ni, and Au are laminated in sequence, for example.
  • the HEMT 2 may have a structure in which the main electrode 10 is directly connected to the channel layer 5.
  • the contact layer 11 is interposed between the channel layer 5 and the main electrode 10, and is disposed at the end of the channel layer 5.
  • the contact layer 11 forms part of a current path between the pair of main electrodes 10.
  • GaN which is the same nitride semiconductor material as the channel layer 5, is used for the contact layer 11.
  • In x Ga 1-x N (0 ⁇ x ⁇ 1) which can be grown at a lower temperature than GaN, may be used.
  • the contact layer 11 is formed only in the region where the main electrode 10 will be formed on the channel layer 5 using a selective mask in which the region where the main electrode 10 will be formed is opened. At this time, the contact layer 11 is formed by epitaxial growth. Furthermore, when growth conditions with low selective growth properties are used, the contact layer 11 is first grown on the formation region of the main electrode 10 and on the selective mask. After this, the selection mask and the contact layer 11 grown on the selection mask are removed. As a result, the contact layer 11 is formed only in the region where the main electrode 10 is formed.
  • the contact layer 11 is doped with impurities at a high density in order to reduce the contact resistance with the main electrode 10 and establish an ohmic contact.
  • the HEMT 2 according to the first embodiment is of n-channel conductivity type. For this reason, n-type impurities are used as impurities. For example, Si or Ge can be used as the n-type impurity. Further, the impurity density of the contact layer 11 is set to, for example, 1 ⁇ 10 19 [atoms/cm ⁇ 3 ] or more.
  • the insulating layer 8 is disposed at an intermediate portion between the channel layer 5 and the pair of main electrodes 10. Further, the insulating layer 8 is disposed on the barrier layer 7 between the barrier layer 7 and the gate electrode 9. The insulating layer 8 only needs to be disposed at least directly under the gate electrode 9.
  • Insulating layer 8 is a gate insulating film.
  • the insulating layer 8 has insulation properties with respect to each of the barrier layer 7 and the gate electrode 9.
  • at least one dielectric film selected from, for example, SiO 2 , Si 3 N 4 , and HfO 2 as a high dielectric constant material can be used.
  • the gate electrode 9 is provided on the insulating layer 8.
  • a composite film in which Ni and Au are sequentially laminated, for example, is used.
  • FIG. 4 shows an example of current-voltage characteristics of the HEMT 2 according to the first embodiment.
  • the horizontal axis represents the gate voltage Vg[a. u. ].
  • the vertical axis represents drain current Id[a. u. ].
  • the symbol “ ⁇ ” indicates the current-voltage characteristic at the initial stage of driving the HEMT 2.
  • the symbol “ ⁇ ” indicates the current-voltage characteristics after applying stress to the HEMT 2.
  • FIG. 5 shows an example of the current-voltage characteristics of the HEMT according to the comparative example.
  • the horizontal axis, vertical axis, and symbols are synonymous with the horizontal axis, vertical axis, and symbols shown in FIG. 4, respectively.
  • FIG. 6 represents an example of the composition elements of each semiconductor layer of the HEMT 2 according to the first embodiment and the composition elements of each semiconductor layer of the HEMT according to the comparative example.
  • the second spacer layer 62 between the first spacer layer 61 and the barrier layer 7 of the HEMT 2 according to the first embodiment is not provided.
  • the HEMT according to the comparative example has a structure in which the barrier layer 7 is directly disposed on the first spacer layer 61.
  • a phenomenon occurs in which the current-voltage characteristics after stress application shift to the higher voltage side compared to the current-voltage characteristics at the initial stage of driving. To explain in detail, as stress increases, the amount of shift in current-voltage characteristics increases, and the threshold voltage of the HEMT increases.
  • the HEMT 2 according to the first embodiment includes a second spacer layer 62, in contrast to the HEMT according to the comparative example.
  • the current-voltage characteristics after stress application are substantially unchanged compared to the current-voltage characteristics at the initial stage of driving. In other words, even if the stress increases, the threshold voltage of HEMT2 remains constant, and no change occurs in the threshold voltage.
  • the carriers (electrons) that are generated when the HEMT 2 is driven and transition from the two-dimensional electron gas 50 toward the gate electrode 9 are first captured by the bulk trap region Tr1, the interface trap region Tr2, or the bulk trap region Tr3. 2 is captured in the energy potential generated by the spacer layer 62 (see FIG. 3). Since the thickness of the first spacer layer 61 is small, the captured carriers transit to the two-dimensional electron gas 50 side through the first spacer layer 61 due to a tunneling phenomenon. Further, in the first embodiment, one end portion and the other end portion of the second spacer layer 62 are disposed in contact with the contact layer 11. Therefore, when the HEMT 2 is driven, the captured carriers flow between the pair of main electrodes 10 and disappear.
  • the HEMT 2 includes a channel layer 5, a pair of main electrodes 10, a barrier layer 7, a gate electrode 9, and a first spacer layer. 61.
  • Carriers flow into the channel layer 5.
  • a pair of main electrodes 10 are connected to one end and the other end of the channel layer 5, respectively.
  • Barrier layer 7 is disposed on channel layer 5 and induces carriers.
  • Gate electrode 9 is provided in the middle of channel layer 5 with barrier layer 7 interposed therebetween.
  • a first spacer layer 61 is disposed between the channel layer 5 and the barrier layer 7 to reduce alloy scattering.
  • the HEMT 2 further includes a second spacer layer 62.
  • the second spacer layer 62 is disposed between the first spacer layer 61 and the barrier layer 7 in a region overlapping with the gate electrode 9, and captures carriers.
  • the bulk trap region Tr1 in the barrier layer 7, the interface trap region Tr2 at the interface between the barrier layer 7 and the insulating layer 8, and the bulk trap region Tr3 in the insulating layer 8 shown in FIG. The carrier is captured before being captured. Therefore, even if a high electric field or high temperature stress is repeatedly applied during driving, it is possible to effectively suppress or prevent carriers from being captured in each of the bulk trap region Tr1, interface trap region Tr2, and bulk trap region Tr3. I can do it. As a result, as shown in FIG. 4, fluctuations in the threshold voltage of the HEMT 2 can be effectively suppressed or prevented.
  • the bandgap of the second spacer layer 62 is narrower than the bandgap of the first spacer layer 61 and the barrier layer 7, and wider than the bandgap of the channel layer 5.
  • the second spacer layer 62 forms a concave energy potential that curves toward the Fermi level EF with respect to the energy potential of the first spacer layer 61 and the barrier layer 7. Therefore, in the second spacer layer 62, it is possible to easily construct a region where carriers are captured before they are captured in each of the bulk trap region Tr1, interface trap region Tr2, and bulk trap region Tr3. Therefore, as described above, fluctuations in the threshold voltage of the HEMT 2 can be effectively suppressed or prevented.
  • the channel layer 5 is a nitride semiconductor.
  • the channel layer 5 is made of GaN. Therefore, it is possible to construct a HEMT 2 having high breakdown voltage, high heat resistance, high saturated electron velocity, and high channel electron concentration.
  • the barrier layer 7 is a nitride semiconductor having a band gap wider than that of the channel layer 5.
  • the barrier layer 7 is Al x3 In [1-x3] N (0 ⁇ x3 ⁇ 1).
  • the first spacer layer 61 is a nitride semiconductor having a wider bandgap than the bandgap of the channel layer 5 .
  • the first spacer layer 61 is Al x1 In y1 Ga [1-x1-y1] N (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ x1+y1 ⁇ 1).
  • the second spacer layer 62 is a nitride semiconductor having a bandgap narrower than the bandgap of the first spacer layer 61 and the barrier layer 7 and wider than the bandgap of the channel layer 5 .
  • the second spacer layer 62 is Al x2 In y2 Ga [1-x2-y2] N (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1, 0 ⁇ x2+y2 ⁇ 1).
  • the first spacer layer 61 has an Al composition profile with a maximum value and a Ga composition profile with a minimum value in the thickness direction.
  • the second spacer layer 62 has an Al composition profile with a minimum value and a Ga composition profile with a maximum value in the thickness direction.
  • the Al composition ratio increases from the channel layer 5 to the first spacer layer 61, decreases from the first spacer layer 61 to the second spacer layer 62, and decreases from the second spacer layer 62 to the barrier layer 7.
  • the Al composition ratio is increased.
  • the Ga composition ratio is decreased from the channel layer 5 to the first spacer layer 61, the Ga composition ratio is increased from the first spacer layer 61 to the second spacer layer 62, and the Ga composition ratio is increased from the second spacer layer 62 to the barrier layer 7. ratio is reduced.
  • the In composition ratio increases from the second spacer layer 62 to the barrier layer 7. Therefore, in the second spacer layer 62, a region that generates a concave energy potential and captures carriers can be easily constructed. Therefore, as described above, fluctuations in the threshold voltage of the HEMT 2 can be effectively suppressed or prevented.
  • the thickness of the first spacer layer 61 is thicker than the thickness of the second spacer layer 62.
  • the thickness of the first spacer layer 61 is 0.5 nm or more. Therefore, the effect as the spacer layer 6 can be sufficiently ensured, and alloy scattering can be effectively suppressed. Therefore, HEMT2 can achieve high carrier mobility.
  • the conduction band E C of the second spacer layer 62 is equal to the conduction band E C of the channel layer 5 and the Fermi level. higher than E F. Therefore, carriers captured in the energy potential region generated by the second spacer layer 62 flow between the pair of main electrodes 10 by driving the HEMT 2 and disappear. In other words, fluctuations in the threshold voltage of the HEMT 2 can be effectively suppressed or prevented.
  • the HEMT 2 includes an insulating layer 8 between the barrier layer 7 and the gate electrode 9, as shown in FIG.
  • the insulating layer 8 is used as a gate insulating film and constructs a MIS type field effect transistor. Therefore, in the HEMT 2, the leakage current between the barrier layer 7 and the gate electrode 9 can be effectively reduced by the insulating layer 8.
  • a high gate voltage can be applied to the main electrode 10 and the gate electrode 9, so a high breakdown voltage can be achieved.
  • the semiconductor device 1 according to the first embodiment includes the HEMT 2 described above. As described above, since fluctuations in the threshold voltage of the HEMT 2 can be effectively suppressed or prevented, the semiconductor device 1 with stable characteristics can be realized.
  • Second embodiment> A HEMT 2 and a semiconductor device 1 including the HEMT 2 according to a second embodiment of the present disclosure will be described using FIG. 7.
  • the same reference numerals are given to the same components or substantially the same components as those in the first embodiment, and duplications are avoided. The explanation will be omitted.
  • FIG. 7 shows an example of a vertical cross-sectional structure of main parts of the HEMT 2 and the semiconductor device 1 according to the second embodiment.
  • the HEMT 2 according to the second embodiment is configured by a Schottky junction type GaN-based HEMT (Schottky junction type field effect transistor). That is, the gate electrode 9 is directly bonded to the barrier layer 7 and does not include the insulating layer 8 between it and the barrier layer 7. A Schottky junction material is used for the gate electrode 9.
  • Components other than the above are the same as those of the HEMT 2 and the semiconductor device 1 according to the first embodiment.
  • the HEMT 2 and semiconductor device 1 according to the second embodiment can provide the same effects as those obtained by the HEMT 2 and semiconductor device 1 according to the first embodiment.
  • FIG. 8 shows an example of the configuration of main parts of the HEMT 2 and the semiconductor device 1 according to the third embodiment.
  • AlGaInN with a low Al composition is used for the channel layer 5.
  • the band gap of this channel layer 5 is, for example, 3.4 [eV] or more and 3.6 [eV] or less.
  • the first spacer layer 61 is made of AlGaInN with a high Al composition.
  • the second spacer layer 62 is made of AlGaInN with a medium Al composition.
  • the barrier layer 7 is made of AlGaInN with a high Al composition.
  • Components other than the above are the same as those of the HEMT 2 and the semiconductor device 1 according to the first embodiment.
  • the HEMT 2 and semiconductor device 1 according to the third embodiment can provide the same effects as those obtained by the HEMT 2 and semiconductor device 1 according to the first embodiment.
  • the channel layer 5, the first spacer layer 61, the second spacer layer 62, and the barrier layer 7 are each formed of the same AlGaInN by simply changing the Al composition ratio as appropriate. Therefore, the HEMT 2 and the semiconductor device 1 can be easily constructed.
  • FIG. 9 shows an example of the configuration of main parts of the HEMT 2 and the semiconductor device 1 according to the fourth embodiment.
  • the channel layer 5 is formed of ⁇ -Ga 2 O 3 , which is an oxide semiconductor material.
  • the bandgap of this channel layer 5 is, for example, 4.9 [eV].
  • N-polar AlGaInN is used for the first spacer layer 61.
  • AlGaInN of the first spacer layer 6 has a high Al composition.
  • the second spacer layer 62 N-polar AlGaInN is used.
  • the AlGaInN of the second spacer layer 6 has a medium Al composition.
  • the barrier layer 7 is made of AlN.
  • Components other than the above are the same as those of the HEMT 2 and the semiconductor device 1 according to the first embodiment.
  • the HEMT 2 and semiconductor device 1 according to the fourth embodiment can provide the same effects as those obtained by the HEMT 2 and semiconductor device 1 according to the first embodiment.
  • a semiconductor module 100 according to a fifth embodiment of the present disclosure will be described using FIG. 10.
  • the semiconductor module 100 constructs, for example, a wireless communication terminal.
  • FIG. 10 shows an example of a schematic structure of a semiconductor module 100 according to the fifth embodiment.
  • the semiconductor module 100 is an antenna-integrated module in which, for example, edge antennas 101 arranged in an array and front-end components are mounted on a substrate 110 as one module.
  • the front end components include a switch 102, a low noise amplifier 103, a bandpass filter 104, a power amplifier 105, and the like.
  • Switch 102 is a high frequency switch circuit.
  • the semiconductor module 100 can be used, for example, as a wireless communication terminal such as a communication transceiver.
  • the semiconductor module 100 includes, for example, a semiconductor device 1 equipped with one of the HEMTs 2 according to the first to fourth embodiments as transistors constituting the switch 102, the low noise amplifier 103, or the power amplifier 105. There is.
  • the semiconductor module 100 according to the fifth embodiment includes the semiconductor device 1 equipped with the HEMT 2, it is possible to achieve even faster wireless communication, higher efficiency, and lower power consumption.
  • FIG. 11 shows an example of a schematic block configuration of a wireless communication terminal 200 according to the sixth embodiment.
  • the wireless communication terminal 200 includes an antenna ANT, an antenna switch circuit 201, a high power amplifier (HPA) 202, a radio frequency integrated circuit (RFIC) 203, and a baseband section (BB) 204, an audio output section (MIC) 205, a data output section DT, and an interface section I/F.
  • the interface unit I/F includes, for example, a wireless LAN (W-LAN), Bluetooth (registered trademark), and the like.
  • the wireless communication terminal 200 is, for example, a mobile phone system having multiple functions such as voice, data communication, and LAN connection.
  • the wireless communication terminal 200 is equipped with one of the HEMTs 2 according to the first to fourth embodiments as a transistor constituting an antenna switch circuit 201, a high power amplifier 202, a high frequency integrated circuit 203, or a baseband section 204.
  • a semiconductor device 1 is provided.
  • the wireless communication terminal 200 according to the sixth embodiment includes the semiconductor device 1 equipped with the HEMT 2, it is possible to realize even higher speed, higher efficiency, and lower power consumption of wireless communication. Therefore, when the wireless communication terminal 200 is a mobile communication terminal, the usage time of the wireless communication terminal 200 can be further extended, so that portability can be further improved.
  • HEMTs and semiconductor devices according to the first to sixth embodiments described above can be combined.
  • the HEMT includes a channel layer, a pair of main electrodes, a barrier layer, a gate electrode, and a first spacer layer. Carriers flow in the carrier layer. A pair of main electrodes are connected to one end and the other end of the channel layer, respectively.
  • the barrier layer is disposed on the channel layer and induces carriers.
  • the gate electrode is disposed in the middle of the channel layer with a barrier layer interposed therebetween.
  • a first spacer layer is disposed between the channel layer and the barrier layer to reduce alloy scattering.
  • the HEMT further includes a second spacer layer.
  • the second spacer layer is disposed between the first spacer layer and the barrier layer in a region overlapping with the gate electrode, and captures carriers. In the second spacer layer, carriers are captured before being captured in the bulk trap region or the like in the barrier layer. Fluctuations in the threshold voltage of the HEMT can be effectively suppressed or prevented.
  • a semiconductor device includes the HEMT according to the first embodiment. Therefore, it is possible to realize a semiconductor device including a HEMT that can effectively suppress or prevent fluctuations in threshold voltage.
  • the present technology has the following configuration. According to the present technology with the following configuration, fluctuations in the threshold voltage of a high electron mobility transistor (HEMT), a semiconductor device, a high frequency switch circuit, a power amplifier, and a wireless communication terminal can be effectively suppressed or It can be prevented.
  • HEMT high electron mobility transistor
  • a high electron mobility transistor comprising: a second spacer layer disposed between the first spacer layer and the barrier layer in a region overlapping with the gate electrode and capturing carriers.
  • the first spacer layer is Al x1 In y1 Ga [1-x1-y1] N (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ x1+y1 ⁇ 1).
  • Mobility transistor. (10)
  • the second spacer layer is a nitride semiconductor having a bandgap narrower than the bandgap of the first spacer layer and the barrier layer and wider than the bandgap of the channel layer. Mobility transistor.
  • the second spacer layer is Al x2 In y2 Ga [1-x2-y2] N (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1, 0 ⁇ x2+y2 ⁇ 1). Mobility transistor. (12) The high electron mobility transistor according to (11), wherein the first spacer layer has an Al composition profile with a maximum value and a Ga composition profile with a minimum value in the thickness direction. (13) The high electron mobility transistor according to (11) or (12), wherein the second spacer layer has an Al composition profile with a minimum value and a Ga composition profile with a maximum value in the thickness direction.
  • the Al composition ratio is increased from the channel layer to the first spacer layer, the Al composition ratio is decreased from the first spacer layer to the second spacer layer, and the Al composition ratio is decreased from the second spacer layer to the barrier layer.
  • the Ga composition ratio is decreased from the channel layer to the first spacer layer, the Ga composition ratio is increased from the first spacer layer to the second spacer layer, and the Ga composition ratio is increased from the second spacer layer to the barrier layer.
  • the high electron mobility transistor includes: A channel layer through which carriers flow, a pair of main electrodes connected to one end and the other end of the channel layer, respectively; a barrier layer disposed on the channel layer and inducing carriers; a gate electrode disposed in an intermediate portion of the channel layer with the barrier layer interposed therebetween; a first spacer layer disposed between the channel layer and the barrier layer to reduce alloy scattering; A semiconductor device comprising: a second spacer layer disposed between the first spacer layer and the barrier layer in a region overlapping with the gate electrode and capturing carriers.
  • (21) further comprising an insulating layer disposed between the barrier layer and the gate electrode,
  • the gate electrode is Schottky-junctioned to the barrier layer;
  • the high electron mobility transistor includes: A channel layer through which carriers flow, a pair of main electrodes connected to one end and the other end of the channel layer, respectively; a barrier layer disposed on the channel layer and inducing carriers; a gate electrode disposed in an intermediate portion of the channel layer with the barrier layer interposed therebetween; a first spacer layer disposed between the channel layer and the barrier layer to reduce alloy scattering; A high frequency switch circuit, comprising: a second spacer layer disposed between the first spacer layer and the barrier layer in a region overlapping with the gate electrode, and capturing carriers.
  • the high electron mobility transistor includes: A channel layer through which carriers flow, a pair of main electrodes connected to one end and the other end of the channel layer, respectively; a barrier layer disposed on the channel layer and inducing carriers; a gate electrode disposed in an intermediate portion of the channel layer with the barrier layer interposed therebetween; a first spacer layer disposed between the channel layer and the barrier layer to reduce alloy scattering; A power amplifier comprising: a second spacer layer that captures carriers and is disposed between the first spacer layer and the barrier layer in a region overlapping with the gate electrode.
  • the high electron mobility transistor includes: A channel layer through which carriers flow, a pair of main electrodes connected to one end and the other end of the channel layer, respectively; a barrier layer disposed on the channel layer and inducing carriers; a gate electrode disposed in an intermediate portion of the channel layer with the barrier layer interposed therebetween; a first spacer layer disposed between the channel layer and the barrier layer to reduce alloy scattering; a second spacer layer that captures carriers and is disposed between the first spacer layer and the barrier layer in a region overlapping with the gate electrode.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

高電子移動度トランジスタは、キャリアが流れるチャネル層と、チャネル層の一端部及び他端部にそれぞれ接続された一対の主電極と、チャネル層に配設され、キャリアを誘起させるバリア層と、チャネル層の中間部にバリア層を介在させて配設されたゲート電極と、チャネル層とバリア層との間に配設され、合金散乱を減少させる第１スペーサ層と、ゲート電極と重複する領域において、第１スペーサ層とバリア層との間に配設され、キャリアを捕獲する第２スペーサ層とを備えている。

Description

高電子移動度トランジスタ及び半導体装置
　本開示は、高電子移動度トランジスタ及び半導体装置に関する。さらに、本開示は、高電子移動度トランジスタを備えている高周波スイッチ回路、パワーアンプ及び無線通信端末に関する。
　特許文献１には、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor。以下、単に「ＨＥＭＴ」という。）が開示されている。ＩＩＩ－Ｖ族化合物半導体として、窒化物半導体、特にＧａＮがＨＥＭＴに使用されている。ＧａＮ系ＨＥＭＴは、高耐圧、高耐熱、高飽和電子速度、高チャネル電子濃度等の特徴を備えている。このため、ＧａＮ系ＨＥＭＴでは、小型化並びに高性能化を実現することができ、パワーデバイスや高周波デバイスへの適用に向けて開発が進められている。
　ＧａＮ系ＨＥＭＴは、チャネル層と、チャネル層上に積層されたスペーサ層と、スペーサ層上に積層されたバリア層とを備えている。チャネル層は、キャリア（電子）を流す通電経路である。スペーサ層は、合金散乱を抑制する。バリア層は、チャネル層とスペーサ層との界面にキャリアを誘起させる。
　絶縁ゲート構造（以下、単に「ＭＩＳ（Metal Insulated Semiconductor）型」という。）が採用されるＧａＮ系ＨＥＭＴでは、バリア層上に絶縁層（ゲート絶縁膜）を介在させてゲート電極が配設されている。ＭＩＳ型が採用されると、ＧａＮ系ＨＥＭＴの低損失化、かつ、高出力化が実現可能となる。
特開２０１８－５６２９９号公報
　ＧａＮ系ＨＥＭＴの研究開発の過程において、本願発明者は以下の現象を確認した。絶縁層とバリア層との界面、絶縁層のバルク中、バリア層のバルク中のそれぞれにキャリアの捕獲領域（キャリアトラップ領域）が存在する。駆動時の高電界や高温ストレスがＧａＮ系ＨＥＭＴに繰り返し印加されると、キャリアトラップ領域にキャリアが捕獲されてしまう。キャリアが捕獲されると、ＧａＮ系ＨＥＭＴの閾値電圧が変動する。
　このため、ＨＥＭＴ及びＨＥＭＴを備える半導体装置では、ＨＥＭＴの閾値電圧の変動を効果的に抑制又は防止することが望まれている。
　本開示の第１実施態様に係るＨＥＭＴは、キャリアが流れるチャネル層と、チャネル層の一端部及び他端部にそれぞれ接続された一対の主電極と、チャネル層に配設され、キャリアを誘起させるバリア層と、チャネル層の中間部にバリア層を介在させて配設されたゲート電極と、チャネル層とバリア層との間に配設され、合金散乱を減少させる第１スペーサ層と、ゲート電極と重複する領域において、第１スペーサ層とバリア層との間に配設され、キャリアを捕獲する第２スペーサ層とを備えている。
　本開示の第２実施態様に係る半導体装置は、ＨＥＭＴを備え、ＨＥＭＴは、キャリアが流れるチャネル層と、チャネル層の一端部及び他端部にそれぞれ接続された一対の主電極と、チャネル層に配設され、キャリアを誘起させるバリア層と、チャネル層の中間部にバリア層を介在させて配設されたゲート電極と、チャネル層とバリア層との間に配設され、合金散乱を減少させる第１スペーサ層と、ゲート電極と重複する領域において、第１スペーサ層とバリア層との間に配設され、キャリアを捕獲する第２スペーサ層とを備えている。
図１は、本開示の第１実施の形態に係るＨＥＭＴを備えた半導体装置の要部断面図である。 図２は、図１に示されるＨＥＭＴの組成プロファイル図である。 図３は、図１に示されるＨＥＭＴのエネルギバンド構造図である。 図４は、図１に示されるＨＥＭＴの電流－電圧特性図である。 図５は、比較例に係るＨＥＭＴの電流－電圧特性図である。 図６は、第１実施の形態に係るＨＥＭＴの各半導体層の組成と比較例に係るＨＥＭＴの各半導体層の組成とを示す構成図である。 図７は、本開示の第２実施の形態に係るＨＥＭＴを備えた半導体装置の図１に対応する要部断面図である。 図８は、本開示の第３実施の形態に係るＨＥＭＴの各半導体層の組成を示す図６に対応する構成図である。 図９は、本開示の第４実施の形態に係るＨＥＭＴの各半導体層の組成を示す図６に対応する構成図である。 図１０は、本開示の第５実施の形態に係るＨＥＭＴを備えた半導体モジュールの斜視図である。 図１１は、本開示の第６実施の形態に係るＨＥＭＴを備えた電子機器のブロック構成図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１実施の形態
　第１実施の形態は、ＨＥＭＴ及びＨＥＭＴを備えた半導体装置に、本技術を適用した第１例である。ここでは、ＩＩＩ－Ｖ族化合物半導体である窒化物半導体、特にＭＩＳ型ＧａＮ系ＨＥＭＴの縦断面構造、組成プロファイル、エネルギバンド構造及び電流－電圧特性について説明する。
２．第２実施の形態
　第２実施の形態は、第１実施の形態に係る半導体装置において、ＭＩＳ型ＧａＮ系ＨＥＭＴに代えて、ショットキー接合（Schottky barrier junction）型ＧａＮ系ＨＥＭＴ及びこのＨＥＭＴを備えた半導体装置に、本技術を適用した第２例である。
３．第３実施の形態
　第３実施の形態は、第１実施の形態に係る半導体装置において、他の構造を有するＭＩＳ型ＧａＮ系ＨＥＭＴ及びこのＨＥＭＴを備えた半導体装置に、本技術を適用した第３例である。
４．第４実施の形態
　第４実施の形態は、第１実施の形態に係る半導体装置のＭＩＳ型ＧａＮ系ＨＥＭＴに代えて、ＧａＯ系ＨＥＭＴ及びこのＨＥＭＴを備えた半導体装置に、本技術を適用した第４例である。
５．第５実施の形態
　第５実施の形態は、第１実施の形態～第４実施の形態に係るいずれか１つの半導体装置を実装した半導体モジュールを説明する。半導体モジュールは、例えば無線通信端末に組み込まれている。また、半導体モジュールには、高周波スイッチ回路、パワーアンプ等が含まれている。
６．第６実施の形態
　第６実施の形態は、第１実施の形態～第４実施の形態に係るいずれか１つの半導体装置を実装した電子機器を説明する。電子機器は、例えば無線通信端末である。また、電子機器には、高周波スイッチ回路、パワーアンプ等が含まれている。
７．その他の実施の形態
＜１．第１実施の形態＞
　図１～図６を用いて、本開示の第１実施の形態に係るＨＥＭＴ２及びＨＥＭＴ２を備えた半導体装置１を説明する。
　ここで、図中、適宜、示されている矢印Ｘ方向は、便宜的に平面上に載置された半導体装置１の１つの平面方向を表している。矢印Ｙ方向は、矢印Ｘ方向に対して直交する他の１つの平面方向を表している。また、矢印Ｚ方向は、矢印Ｘ方向及び矢印Ｙ方向に対して直交する上方向を表している。つまり、矢印Ｘ方向、矢印Ｙ方向、矢印Ｚ方向は、丁度、三次元座標系のＸ軸方向、Ｙ軸方向、Ｚ軸方向に各々一致している。
　なお、これらの各方向は、説明の理解を助けるために図示したものであり、本技術の方向を限定するものではない。
［ＨＥＭＴ２及び半導体装置１の構成］
（１）ＨＥＭＴ２及び半導体装置１の基本構造
　図１は、第１実施の形態に係る半導体装置１の要部の縦断面構造の一例を表している。
　図１に示されるように、第１実施の形態に係るＨＥＭＴ２及び半導体装置１は、基板３をベースとして構成されている。第１実施の形態では、ＨＥＭＴ２は、ＭＩＳ型ＧａＮ系ＨＥＭＴにより形成されている。つまり、ＨＥＭＴ２は、チャネル層５と、スペーサ層６と、バリア層７と、絶縁層８と、ゲート電極９と、一対の主電極１０とを備えている。
（２）基板３の構成
　基板３には、化合物半導体材料、例えばＩＩＩ－Ｖ族化合物半導体材料である窒化物半導体材料が使用されている。具体的には、半絶縁性の単結晶ＧａＮが使用されている。
　第１実施の形態では、基板３とチャネル層５との間にバッファ層４が配設され、バッファ層４により格子定数が制御されている。このため、基板３には、チャネル層５に対して格子定数が異なる半導体材料を使用することができる。例えば、基板３には、ＳｉＣ基板、サファイア基板、Ｓｉ基板等の基板が使用可能である。
（３）バッファ層４の構成
　バッファ層４は、基板３上に積層されている。バッファ層４は、例えば化合物半導体材料により形成されている。化合物半導体材料は、基板３上にエピタキシャル成長法を用いて形成されている。
　基板３の格子定数に対して、チャネル層５の格子定数が異なる場合には、バッファ層４を用いて格子定数が制御されている。格子定数が制御されると、チャネル層５の結晶品質が良好となる。また、半導体装置１の製造方法において、チャネル層５を形成した後のウエハ状態の基板３の反りを制御することができる。
　例えば、基板３に単結晶Ｓｉが使用され、チャネル層５にＧａＮが使用される場合、バッファ層４には、ＡｌＮ、ＡｌＧａＮ又はＧａＮを使用することができる。
（４）チャネル層５の構成
　チャネル層５は、バッファ層４上に積層されている。チャネル層５のスペーサ層６の近傍には、バリア層７との分極電荷量の差によりキャリアが蓄積される領域である二次元電子ガス（２ＤＥＧ）５０が生成される。
　二次元電子ガス５０の矢印Ｘ方向の一端部は、一対の主電極１０の一方に電気的に接続されている。二次元電子ガス５０の矢印Ｘ方向とは反対方向の他端部は、一対の主電極１０の他方に電気的に接続されている。つまり、チャネル層５の一端部及び他端部はそれぞれ一対の主電極１０に接続され、チャネル層５はキャリアが流れる電流経路の一部を構成している。
　チャネル層５は、ここでは窒化物半導体材料により形成されている。具体的には、チャネル層５には、例えばＧａＮが使用されている。ＧａＮはエピタキシャル成長法を用いて形成されている。
　また、チャネル層５には、不純物が添加されていないアンドープＧａＮ（ｕ－ＧａＮ）を使用することができる。ｕ－ＧａＮが使用されると、チャネル層５において、キャリアの不純物散乱を効果的に抑制することができるので、キャリアの高移動度を実現することができる。
（５）スペーサ層６の構成
　スペーサ層６は、第１スペーサ層６１と、第２スペーサ層６２とを備えて構築されている。
　第１スペーサ層６１は、チャネル層５上に積層され、チャネル層５とバリア層７との間に配設されている。第２スペーサ層６２は、第１スペーサ層６１上に積層され、第１スペーサ層６１とバリア層７との間に配設されている。
　さらに、第２スペーサ層６２は、矢印Ｙ方向に見て（以下、単に「側面視において」という。）及び矢印Ｚ方向から見て（以下、単に「平面視において」という。）、ゲート電極９に重複する領域において、少なくとも配設されている。
　ここで、ゲート電極９に重複する領域には、側面視及び平面視において、ゲート電極９の一部に重なる領域と、ゲート電極９の全域又はそれ以上の領域に重なる領域とが含まれている。例えば、ドレイン電極として使用される主電極１０側となるゲート電極９の一部に重複する領域において、第２スペーサ層６２が配設されてもよい。
（５－１）第１スペーサ層６１の構成
　図２は、ＨＥＭＴ２の組成プロファイルの一例を表している。図２において、横軸は、右側から左側へ向かって、チャネル層５、第１スペーサ層６１、第２スペーサ層６２、バリア層７のそれぞれの領域を示している。縦軸は、組成元素量［ａｔｏｍｓ％］を示している。
　また、図３は、ＨＥＭＴ２のエネルギバンド構造の一例を表している。図３において、横軸は、右側から左側へ向かって、チャネル層５、第１スペーサ層６１、第２スペーサ層６２、バリア層７、絶縁層８のそれぞれの領域を示している。縦軸は、エネルギポテンシャルを示している。
　図１に戻って、第１スペーサ層６１は、チャネル層５のバンドギャップ（３．４［ｅＶ］）よりもバンドギャップが大きい窒化物半導体材料により形成されている。第１スペーサ層６１は、例えばエピタキシャル成長法を用いて形成されている。
　図２に示されるように、第１スペーサ層６１は、Ａｌｘ１Ｉｎｙ１Ｇａ［１－ｘ１－ｙ１］Ｎ（０＜ｘ１＜１、０≦ｙ１＜１、０＜ｘ１＋ｙ１＜１）により形成されている。図３に示されるように、この窒化物半導体材料により形成される第１スペーサ層６１のバンドギャップは、チャネル層５のバンドギャップよりも広くなる。
　詳しく説明すると、第１スペーサ層６１には、２元系窒化物半導体材料として、例えばＡｌＮを使用することができる。また、第１スペーサ層６１には、３元系窒化物半導体材料として、例えばＡｌＧａＮを使用することができる。加えて、４元系窒化物半導体材料として、例えばＡｌＧａＩｎＮを使用することができる。
　第１実施の形態では、ＡｌＮが使用された場合の第１スペーサ層６１について説明する。
　チャネル層５とバリア層７との間に第１スペーサ層６１が配設されると、チャネル層５の第１スペーサ層６１近傍の界面に誘起されたキャリアが蓄積され、二次元電子ガス５０が生成される。後述するが、バリア層７は、例えば３元系窒化物半導体材料により形成されている。第１スペーサ層６１では、バリア層７からの合金散乱の影響を小さくすることができ、キャリアの移動度を高めることができる。
　ここで、ＨＥＭＴ２の製造方法においては、エピタキシャル成長法を用いて、チャネル層５上に第１スペーサ層６１が結晶成長により形成されている。このため、第１スペーサ層６１には、チャネル層５の組成元素であるＧａが拡散され、そしてＧａが含有されている。
　図２に示されるように、Ｇａ組成プロファイルにおいては、結晶成長方向に向かって、つまりチャネル層５から第１スペーサ層６１にわたって、Ｇａ組成比は減少されている。バリア層７までの結晶成長が終了する間に受ける熱履歴により、第１スペーサ層６１から第２スペーサ層６２にわたって、Ｇａ組成比は再度増加されている。このため、第１スペーサ層６１は、厚さ方向中間部に極小値（ｍｉｎ）のＧａ組成プロファイルを備えている。
　なお、半導体結晶成長材料の供給量を制御し、意図的にＧａが添加され、同様のＧａ組成プロファイルが形成されてもよい。
　一方、同じＩＩＩ族材料であり、同じ結晶格子位置に入るＡｌは、Ｇａの拡散の影響を受ける。結果として、Ｇａ組成プロファイルとは対照的に、Ａｌ組成プロファイルにおいては、チャネル層５から第１スペーサ層６１にわたって、Ａｌ組成比は増加されている。また、第１スペーサ層６１から第２スペーサ層６２にわたって、Ａｌ組成比は熱履歴により再度減少されている。このため、第１スペーサ層６１は、厚さ方向中間部に極大値（ｍａｘ）のＡｌ組成プロファイルを備えている。
　なお、Ｎ組成比は一定である。
（５－２）第２スペーサ層６２の構成
　図１に示されるように、第２スペーサ層６２は、第１スペーサ層６１のバンドギャップよりもバンドギャップが小さい窒化物半導体材料により形成されている。第２スペーサ層６２は、例えばエピタキシャル成長法を用いて形成されている。
　図２に示されるように、チャネル層５にＧａＮが使用される場合、第２スペーサ層６２には、Ａｌ、Ｇａ及びＩｎを含む窒化物半導体材料を使用することができる。具体的に、第２スペーサ層６２は、Ａｌｘ２Ｉｎｙ２Ｇａ［１－ｘ２－ｙ２］Ｎ（０＜ｘ２＜１、０＜ｙ２＜１、０＜ｘ２＋ｙ２＜１）により形成されている。なお、ＡｌＩｎＧａＮは、図２等において、ＡｌＧａＩｎＮと表記されているが、ＡｌＩｎＧａＮ、ＡｌＧａＩｎＮのそれぞれは同一材料である。
　ここで、第１スペーサ層６１の組成元素比ｘ１、ｙ１、第２スペーサ層６２の組成元素比ｘ２、ｙ２のそれぞれは、下記関係式＜１＞及び関係式＜２＞を満たしている。
　　　ｘ１＞ｘ２　　　　　　　　…＜１＞
　　　ｘ１＋ｙ１＞ｘ２＋ｙ２　　…＜２＞
　図３に示されるように、この窒化物半導体材料により形成される第２スペーサ層６２のバンドギャップは、第１スペーサ層６１のバンドギャップ及び後述するバリア層７のバンドギャップよりも狭くなる。また、第２スペーサ層６２のバンドギャップは、チャネル層５のバンドギャップよりも広くなる。
　このため、第２スペーサ層６２には、伝導帯ＥＣにより表される第１スペーサ層６１及びバリア層７のエネルギポテンシャルに対して、フェルミ準位ＥＦ側へ湾曲する凹状のエネルギポテンシャルが形成されている（図３参照）。第２スペーサ層６２のエネルギポテンシャル（伝導帯ＥＣ）は、駆動時、ゲート電極９に正バイアスが印加されている状態においても、チャネル層５の伝導帯ＥＣ及びフェルミ準位ＥＦよりも高くなる。
　そして、第２スペーサ層６２は、前述の通り四元系の窒化物半導体材料を使用しているので、後述するバリア層７に使用されている窒化物半導体材料よりも、単結晶性に優れた混晶を形成し易い。
　図３に示されるように、ＨＥＭＴ２では、駆動時のストレスにより発生する、二次元電子ガス５０からゲート電極９側へ遷移するキャリア（ここでは、例えば電子）が、第２スペーサ層６２のエネルギポテンシャル領域に捕獲（トラップ）される。ストレスには、電圧印加ストレス、高温印加ストレスが少なくとも含まれている。つまり、第２スペーサ層６２は、キャリアを捕獲する領域を形成している。
　また、図３に示されるように、ＨＥＭＴ２では、バリア層７にバルクトラップ領域Ｔｒ１、バリア層７と絶縁層８との界面に界面トラップ領域Ｔｒ２、絶縁層８にバルクトラップ領域Ｔｒ３のそれぞれが発生する。ＨＥＭＴ２では、第２スペーサ層６２を備えることにより、第１スペーサ層６１とバリア層７との界面において、結晶欠陥準位を減少させることができる。
　さらに、第１スペーサ層６１及び第２スペーサ層６２を含むスペーサ層６の厚さが厚くなるに従って、バリア層７の表面モフォロジーが悪化する傾向にある。一方、スペーサ層６の厚さが薄すぎると、スペーサ層６を備えた効果を得ることができず、合金散乱が顕著に現れ、キャリアの移動度が低下する。
　このため、第１スペーサ層６１及び第２スペーサ層６２を含むスペーサ層６の厚さは、３ｎｍ以下に形成されている。第１スペーサ層６１の厚さは、例えば０．５ｎｍ以上に形成されている。さらに、第２スペーサ層６２の厚さは、第１スペーサ層６１の厚さよりも薄く形成されている。
（６）バリア層７の構成
　図１に示されるように、バリア層７は、チャネル層５のバンドギャップよりもバンドギャップが大きい窒化物半導体材料により形成されている。バリア層７は、例えばエピタキシャル成長法を用いて形成されている。
　図２に示されるように、バリア層７は、Ａｌｘ３Ｉｎ［１－ｘ３］Ｎ（０＜ｘ３＜１）により形成されている。第２スペーサ層６２の組成元素比ｘ２、バリア層７の組成元素比ｘ３のそれぞれは、下記関係式＜３＞を満たしている。
　　　ｘ３＞ｘ２　　　　　　　　…＜３＞
　図３に示されるように、この窒化物半導体材料により形成されるバリア層７のバンドギャップは、第１スペーサ層６１のバンドギャップよりも狭く、第２スペーサ層６２のバンドギャップよりも広くなる。
　また、バリア層７には、不純物が添加されていないアンドープＡｌＩｎＮ（ｕ－ＡｌＩｎＮ）を使用することができる。バリア層７にｕ－ＡｌＩｎＮが使用されると、チャネル層５において、キャリアの不純物散乱を効果的に抑制することができるので、キャリアの高移動度を実現することができる。
　さらに、バリア層７は、チャネル層５との分極電荷量の差によりチャネル層５の第１スペーサ層６１の近傍の界面にキャリアを蓄積させ、二次元電子ガス５０を生成する化合物半導体材料であればよい。前述の通り、チャネル層５がＧａＮに限らずにＡｌやＩｎを含有する化合物半導体材料とした場合、バリア層７には、例えばＡｌ１－ｘ－ｙＩｎｘＧａｙＮ（０≦ｘ＜１、０≦ｙ＜１、ｘ＋ｙ≦１）を使用することができる。このＡｌＩｎＧａＮは、例えばエピタキシャル成長法により形成可能である。
　また、バリア層７には、アンドープＡｌＩｎＧａＮを使用することができる。
（７）主電極１０の構成
　図１に示されるように、一対の主電極１０は、チャネル層５の一端部及び他端部にそれぞれ電気的に接続されている。一対の主電極１０の一方はソース電極として使用され、他方はドレイン電極として使用される。第１実施の形態では、主電極１０は、コンタクト層１１を介在させてチャネル層５に接続されている。
　主電極１０は、例えばＴｉ、Ａｌ、Ｎｉ、Ａｕのそれぞれを順次積層した複合膜により形成されている。
　なお、ＨＥＭＴ２には、チャネル層５に主電極１０を直接接続した構造が採用されてもよい。
（８）コンタクト層１１の構成
　図１に示されるように、コンタクト層１１は、チャネル層５と主電極１０との間に介在され、チャネル層５端部に配設されている。コンタクト層１１は、一対の主電極１０間の電流経路の一部を形成している。ここでは、コンタクト層１１には、チャネル層５と同一の窒化物半導体材料であるＧａＮが使用されている。
　また、コンタクト層１１としては、ＧａＮよりも低温成長が可能なＩｎｘＧａ１－ｘＮ（０≦ｘ≦１）が使用されてもよい。
　ＨＥＭＴ２の製造方法において、コンタクト層１１は、主電極１０の形成領域が開口された選択マスクを用いて、チャネル層５上の主電極１０の形成領域のみに形成される。このとき、コンタクト層１１は、エピタキシャル成長法により形成される。
　また、選択成長性が低い成長条件が使用される場合、最初に、主電極１０の形成領域上及び選択マスク上にコンタクト層１１が成長される。この後に、選択マスク及び選択マスク上に成長させたコンタクト層１１が除去される。結果的に、コンタクト層１１は、主電極１０の形成領域のみに形成される。
　コンタクト層１１は、主電極１０との接触抵抗を低減してオーミック接続（Ohmic contact）とするために、高密度に不純物を添加している。第１実施の形態に係るＨＥＭＴ２は、ｎチャネル導電型である。このため、不純物としては、ｎ型不純物が使用されている。ｎ型不純物には、例えばＳｉ又はＧｅを使用することができる。また、コンタクト層１１の不純物密度は、例えば１×１０１９［ａｔｏｍｓ／ｃｍ－３］以上に設定されている。
（９）絶縁層８の構成
　図１に示されるように、絶縁層８は、チャネル層５及び一対の主電極１０間の中間部に配設されている。また、絶縁層８は、バリア層７とゲート電極９との間において、バリア層７上に配設されている。絶縁層８は、少なくともゲート電極９直下に配設されていればよい。
　絶縁層８は、ゲート絶縁膜である。絶縁層８は、バリア層７、ゲート電極９のそれぞれに対して絶縁性を備えている。絶縁層８には、例えばＳｉＯ２、Ｓｉ３Ｎ４、高誘電率材料としてのＨｆＯ２から選択される少なくとも１以上の誘電体膜を使用することができる。
（１０）ゲート電極９の構成
　図１に示されるように、ゲート電極９は、絶縁層８上に配設されている。ゲート電極９には、例えばＮｉ、Ａｕのそれぞれを順次積層した複合膜が使用されている。
［ＨＥＭＴ２の電流－電圧特性］
　図４は、第１実施の形態に係るＨＥＭＴ２の電流－電圧特性の一例を表している。横軸は、ゲート電圧Ｖｇ［ａ．ｕ．］である。縦軸は、ドレイン電流Ｉｄ［ａ．ｕ．］である。記号「▲」は、ＨＥＭＴ２の駆動初期の段階の電流－電圧特性である。記号「○」は、ＨＥＭＴ２にストレスを印加した後の電流－電圧特性である。
　また、図５は、比較例に係るＨＥＭＴの電流－電圧特性の一例を表している。横軸、縦軸、記号のそれぞれは、図４に示されている横軸、縦軸、記号のそれぞれと同義である。
　また、図６は、第１実施の形態に係るＨＥＭＴ２の各半導体層の組成元素と比較例に係るＨＥＭＴの各半導体層の組成元素との一例の構成を表している。
　まず、比較例に係るＨＥＭＴでは、図６に示されるように、第１実施の形態に係るＨＥＭＴ２の第１スペーサ層６１とバリア層７との間の第２スペーサ層６２が配設されていない。つまり、比較例に係るＨＥＭＴは、第１スペーサ層６１上に直接バリア層７が配設された構成とされている。
　図５に示されるように、比較例に係るＨＥＭＴでは、駆動初期の段階の電流－電圧特性に対して、ストレス印加後の電流－電圧特性が高電圧側へシフトする現象が生じる。
　詳しく説明すると、ストレスの増加に従って電流－電圧特性のシフト量が増加し、ＨＥＭＴの閾値電圧が上昇してしまう。これは、ＨＥＭＴの駆動に伴い、前述の図３に示されるバルクトラップ領域Ｔｒ１、界面トラップ領域Ｔｒ２、バルクトラップ領域Ｔｒ３のいずれかに、二次元電子ガスからゲート電極の方向へ遷移するキャリア（電子）が捕獲されると推察される。
　図１～図３及び図６に示されるように、比較例に係るＨＥＭＴに対して、第１実施の形態に係るＨＥＭＴ２は、第２スペーサ層６２を備えている。
　図４に示されるように、駆動初期の段階の電流－電圧特性に対して、ストレス印加後の電流－電圧特性は実質的に変化していない。つまり、ストレスが増加されても、ＨＥＭＴ２の閾値電圧は一定であり、閾値電圧の変化は生じない。
　詳しく説明する。ＨＥＭＴ２の駆動に伴い発生する、二次元電子ガス５０からゲート電極９の方向へ遷移するキャリア（電子）は、バルクトラップ領域Ｔｒ１、界面トラップ領域Ｔｒ２又はバルクトラップ領域Ｔｒ３に捕獲される前に、第２スペーサ層６２により生成されるエネルギポテンシャルに捕獲される（図３参照）。
　第１スペーサ層６１の厚さが薄いので、捕獲されたキャリアは、トンネル現象により第１スペーサ層６１を通して二次元電子ガス５０側へ遷移する。
　また、第１実施の形態では、第２スペーサ層６２の一端部及び他端部はコンタクト層１１に接して配設されている。このため、捕獲されているキャリアは、ＨＥＭＴ２が駆動されると、一対の主電極１０間を流れ、無くなる。
［作用効果］
　第１実施の形態に係るＨＥＭＴ２は、図１～図３及び図６に示されるように、チャネル層５と、一対の主電極１０と、バリア層７と、ゲート電極９と、第１スペーサ層６１とを備える。
　チャネル層５にはキャリアが流れる。一対の主電極１０は、チャネル層５の一端部及び他端部にそれぞれ接続される。バリア層７は、チャネル層５に配設され、キャリアを誘起させる。ゲート電極９は、チャネル層５の中間部にバリア層７を介在させて配設される。第１スペーサ層６１は、チャネル層５とバリア層７との間に配設され、合金散乱を減少させる。
　ここで、ＨＥＭＴ２は、更に第２スペーサ層６２を備える。第２スペーサ層６２は、ゲート電極９と重複する領域において、第１スペーサ層６１とバリア層７との間に配設され、キャリアを捕獲する。第２スペーサ層６２では、図３に示されるバリア層７中のバルクトラップ領域Ｔｒ１、バリア層７と絶縁層８との界面の界面トラップ領域Ｔｒ２、絶縁層８中のバルクトラップ領域Ｔｒ３のそれぞれに捕獲される前にキャリアが捕獲される。
　このため、駆動時の高電界や高温ストレスが繰り返し印加されても、バルクトラップ領域Ｔｒ１、界面トラップ領域Ｔｒ２、バルクトラップ領域Ｔｒ３のそれぞれにキャリアが捕獲されることを効果的に抑制又は防止することができる。結果的に、図４に示されるように、ＨＥＭＴ２の閾値電圧の変動を効果的に抑制又は防止することができる。
　また、ＨＥＭＴ２では、図３に示されるように、第２スペーサ層６２のバンドギャップは、第１スペーサ層６１及びバリア層７のバンドギャップよりも狭く、チャネル層５のバンドギャップよりも広い。このような構成により、ＨＥＭＴ２では、第２スペーサ層６２は、第１スペーサ層６１及びバリア層７のエネルギポテンシャルに対して、フェルミ準位ＥＦ側へ湾曲する凹状のエネルギポテンシャルを形成する。
　このため、第２スペーサ層６２では、バルクトラップ領域Ｔｒ１、界面トラップ領域Ｔｒ２、バルクトラップ領域Ｔｒ３のそれぞれに捕獲される前にキャリアを捕獲する領域を簡易に構築することができる。従って、前述の通り、ＨＥＭＴ２の閾値電圧の変動を効果的に抑制又は防止することができる。
　また、ＨＥＭＴ２では、図１、図２及び図６に示されるように、チャネル層５は、窒化物半導体である。詳しく説明すると、チャネル層５は、ＧａＮである。
　このため、高耐圧、高耐熱、高飽和電子速度、高チャネル電子濃度を有するＨＥＭＴ２を構築することができる。
　また、ＨＥＭＴ２では、図１～図３及び図６に示されるように、バリア層７は、チャネル層５のバンドギャップよりも広いバンドギャップを有する窒化物半導体である。例えば、バリア層７は、Ａｌｘ３Ｉｎ［１－ｘ３］Ｎ（０＜ｘ３＜１）である。
　第１スペーサ層６１は、チャネル層５のバンドギャップよりも広いバンドギャップを有する窒化物半導体である。例えば、第１スペーサ層６１は、Ａｌｘ１Ｉｎｙ１Ｇａ［１－ｘ１－ｙ１］Ｎ（０＜ｘ１＜１、０≦ｙ１＜１、０＜ｘ１＋ｙ１＜１）である。
　第２スペーサ層６２は、第１スペーサ層６１及びバリア層７のバンドギャップよりも狭く、チャネル層５のバンドギャップよりも広いバンドギャップを有する窒化物半導体である。例えば、第２スペーサ層６２は、Ａｌｘ２Ｉｎｙ２Ｇａ［１－ｘ２－ｙ２］Ｎ（０＜ｘ２＜１、０＜ｙ２＜１、０＜ｘ２＋ｙ２＜１）である。
　そして、第１スペーサ層６１は、図２に示されるように、厚さ方向において、極大値のＡｌ組成プロファイル及び極小値のＧａ組成プロファイルを備える。一方、第２スペーサ層６２は、厚さ方向において、極小値のＡｌ組成プロファイル及び極大値のＧａ組成プロファイルを備える。
　詳しく説明すると、チャネル層５から第１スペーサ層６１にかけてＡｌ組成比が増加され、第１スペーサ層６１から第２スペーサ層６２にかけてＡｌ組成比が減少され、第２スペーサ層６２からバリア層７にかけてＡｌ組成比が増加される。一方、チャネル層５から第１スペーサ層６１にかけてＧａ組成比が減少され、第１スペーサ層６１から第２スペーサ層６２にかけてＧａ組成比が増加され、第２スペーサ層６２からバリア層７にかけてＧａ組成比が減少される。Ｉｎ組成比は、第２スペーサ層６２からバリア層７にかけて増加される。
　このため、第２スペーサ層６２では、凹状のエネルギポテンシャルを生成し、キャリアを捕獲する領域を簡易に構築することができる。従って、前述の通り、ＨＥＭＴ２の閾値電圧の変動を効果的に抑制又は防止することができる。
　また、ＨＥＭＴ２では、図１～図３に示されるように、第１スペーサ層６１の厚さは、第２スペーサ層６２の厚さよりも厚い。例えば、第１スペーサ層６１の厚さは、０．５ｎｍ以上である。
　このため、スペーサ層６としての効果を十分に確保し、合金散乱を効果的に抑制することができる。従って、ＨＥＭＴ２では、キャリアの高移動度を実現することができる。
　また、ＨＥＭＴ２では、図３に示されるように、ゲート電極９に正バイアスが印加されている状態において、第２スペーサ層６２の伝導帯ＥＣは、チャネル層５の伝導帯ＥＣ及びフェルミ準位ＥＦよりも高い。
　このため、第２スペーサ層６２により生成されたエネルギポテンシャル領域に捕獲されているキャリアは、ＨＥＭＴ２の駆動により一対の主電極１０間を流れ、無くなる。つまり、ＨＥＭＴ２の閾値電圧の変動を効果的に抑制又は防止することができる。
　また、ＨＥＭＴ２は、図１に示されるように、バリア層７とゲート電極９との間に絶縁層８を備える。絶縁層８は、ゲート絶縁膜として使用され、ＭＩＳ型電界効果トランジスタを構築する。
　このため、ＨＥＭＴ２では、バリア層７とゲート電極９との間のリーク電流を絶縁層８により効果的に減少させることができる。加えて、ＨＥＭＴ２では、主電極１０及びゲート電極９に高いゲート電圧を印加することができるので、高耐圧化を実現することができる。
　さらに、第１実施の形態に係る半導体装置１は、上記ＨＥＭＴ２を備える。前述の通り、ＨＥＭＴ２の閾値電圧の変動を効果的に抑制又は防止することができるので、安定した特性を備えた半導体装置１を実現することができる。
＜２．第２実施の形態＞
　図７を用いて、本開示の第２実施の形態に係るＨＥＭＴ２及びＨＥＭＴ２を備えた半導体装置１を説明する。
　なお、第２実施の形態並びにそれ以降に説明する実施の形態において、第１実施の形態の構成要素と同一の構成要素、又は実質的に同一の構成要素には同一の符号を付し、重複する説明は省略する。
［ＨＥＭＴ２及び半導体装置１の構成］
　図７は、第２実施の形態に係るＨＥＭＴ２及び半導体装置１の要部の縦断面構造の一例を表している。
　図７に示されるように、第２実施の形態に係るＨＥＭＴ２は、ショットキー接合型ＧａＮ系ＨＥＭＴ（ショットキー接合型電界効果トランジスタ）により構成されている。つまり、ゲート電極９は、バリア層７に直接接合され、バリア層７との間に絶縁層８を備えていない。ゲート電極９には、ショットキー接合材料が使用されている。
　上記以外の構成要素は、第１実施の形態に係るＨＥＭＴ２及び半導体装置１の構成要素と同一である。
［作用効果］
　第２実施の形態に係るＨＥＭＴ２及び半導体装置１では、第１実施の形態に係るＨＥＭＴ２及び半導体装置１により得られる作用効果と同様の作用効果を得ることができる。
＜３．第３実施の形態＞
　図８を用いて、本開示の第３実施の形態に係るＨＥＭＴ２及びＨＥＭＴ２を備えた半導体装置１を説明する。
［ＨＥＭＴ２及び半導体装置１の構成］
　図８は、第３実施の形態に係るＨＥＭＴ２及び半導体装置１の要部の構成の一例を表している。
　図８に示されるように、第３実施の形態に係るＨＥＭＴ２では、チャネル層５に、低Ａｌ組成のＡｌＧａＩｎＮが使用されている。このチャネル層５のバンドギャップは、例えば３．４［ｅＶ］以上３．６［ｅＶ］以下である。
　第１スペーサ層６１には、高Ａｌ組成のＡｌＧａＩｎＮが使用されている。第２スペーサ層６２には、中Ａｌ組成のＡｌＧａＩｎＮが使用されている。
　そして、バリア層７には、高Ａｌ組成のＡｌＧａＩｎＮが使用されている。
　上記以外の構成要素は、第１実施の形態に係るＨＥＭＴ２及び半導体装置１の構成要素と同一である。
［作用効果］
　第３実施の形態に係るＨＥＭＴ２及び半導体装置１では、第１実施の形態に係るＨＥＭＴ２及び半導体装置１により得られる作用効果と同様の作用効果を得ることができる。
　また、ＨＥＭＴ２では、チャネル層５、第１スペーサ層６１、第２スペーサ層６２、バリア層７のそれぞれが、Ａｌ組成比を適宜変えるだけで、同様のＡｌＧａＩｎＮにより形成される。このため、ＨＥＭＴ２及び半導体装置１を容易に構築することができる。
＜４．第４実施の形態＞
　図９を用いて、本開示の第４実施の形態に係るＨＥＭＴ２及びＨＥＭＴ２を備えた半導体装置１を説明する。
［ＨＥＭＴ２及び半導体装置１の構成］
　図９は、第４実施の形態に係るＨＥＭＴ２及び半導体装置１の要部の構成の一例を表している。
　図９に示されるように、第４実施の形態に係るＨＥＭＴ２では、チャネル層５は、酸化物半導体材料であるβ－Ｇａ２Ｏ３により形成されている。このチャネル層５のバンドギャップは、例えば４．９［ｅＶ］である。
　第１スペーサ層６１には、Ｎ－ｐｏｌａｒ　ＡｌＧａＩｎＮが使用されている。１スペーサ層６のＡｌＧａＩｎＮは、高Ａｌ組成である。第２スペーサ層６２には、Ｎ－ｐｏｌａｒ　ＡｌＧａＩｎＮが使用されている。２スペーサ層６のＡｌＧａＩｎＮは、中Ａｌ組成である。
　そして、バリア層７には、ＡｌＮが使用されている。
　上記以外の構成要素は、第１実施の形態に係るＨＥＭＴ２及び半導体装置１の構成要素と同一である。
［作用効果］
　第４実施の形態に係るＨＥＭＴ２及び半導体装置１では、第１実施の形態に係るＨＥＭＴ２及び半導体装置１により得られる作用効果と同様の作用効果を得ることができる。
＜５．第５実施の形態＞
　図１０を用いて、本開示の第５実施の形態に係る半導体モジュール１００を説明する。半導体モジュール１００は、例えば無線通信端末を構築している。
［半導体モジュール１００の構成］
　図１０は、第５実施の形態に係る半導体モジュール１００の概略的な構造の一例を表している。
　第５実施の形態に係る半導体モジュール１００は、例えばアレイ状に配設されたエッジアンテナ１０１と、フロントエンド部品とを１つのモジュールとして基板１１０上に実装したアンテナ一体型モジュールである。フロントエンド部品には、スイッチ１０２、低ノイズアンプ１０３、バンドパスフィルタ１０４及びパワーアンプ１０５等が含まれている。スイッチ１０２は、高周波スイッチ回路である。半導体モジュール１００は、例えば、通信用のトランシーバ等の無線通信端末として使用可能である。
　半導体モジュール１００は、例えば、スイッチ１０２、低ノイズアンプ１０３又はパワーアンプ１０５を構成するトランジスタとして、第１実施の形態～第４実施の形態に係るいずれかのＨＥＭＴ２を搭載する半導体装置１を備えている。
［作用効果］
　第５実施の形態に係る半導体モジュール１００では、ＨＥＭＴ２を搭載する半導体装置１が含まれるので、無線通信の更なる高速化、高効率化及び低消費電力化を実現することができる。
＜６．第６実施の形態＞
　図１１を用いて、本開示の第６実施の形態に係る電子機器としての無線通信端末２００を説明する。
［無線通信端末２００の構成］
　図１１は、第６実施の形態に係る無線通信端末２００の概略的なブロック構成の一例を表している。
　第６実施の形態に係る無線通信端末２００は、アンテナＡＮＴと、アンテナスイッチ回路２０１と、高電力増幅器（ＨＰＡ）２０２と、高周波集積回路（ＲＦＩＣ：Radio Frequency Integrated Circuit）２０３と、ベースバンド部（ＢＢ）２０４と、音声出力部（ＭＩＣ）２０５と、データ出力部ＤＴと、インタフェース部Ｉ／Ｆとを備えている。インタフェース部Ｉ／Ｆには、例えば、無線ＬＡＮ（Ｗ－ＬＡＮ：Wireless Local Area Network）、ブルートゥース（登録商標。Bluetooth（登録商標））等が含まれている。無線通信端末２００は、例えば、音声、データ通信及びＬＡＮ接続等の多機能を有する携帯電話システムである。
　無線通信端末２００は、アンテナスイッチ回路２０１、高電力増幅器２０２、高周波集積回路２０３又はベースバンド部２０４を構成するトランジスタとして第１実施の形態～第４実施の形態に係るいずれかのＨＥＭＴ２を搭載する半導体装置１を備えている。
［作用効果］
　第６実施の形態に係る無線通信端末２００では、ＨＥＭＴ２を搭載する半導体装置１を備えるので、無線通信の更なる高速化、高効率化及び低消費電力化を実現することができる。したがって、無線通信端末２００が携帯通信端末である場合、無線通信端末２００では、使用時間を更に延長させることができるので、携帯性をより向上させることができる。
＜７．その他の実施の形態＞
　本技術は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内において、種々変更可能である。
　例えば、前述の第１実施の形態～第６実施の形態に係るいずれかのＨＥＭＴ及び半導体装置を２以上組み合わせることができる。
　本開示の第１実施態様に係るＨＥＭＴは、チャネル層と、一対の主電極と、バリア層と、ゲート電極と、第１スペーサ層とを備える。
　キャリア層にはキャリアが流れる。一対の主電極は、チャネル層の一端部及び他端部にそれぞれ接続される。バリア層は、チャネル層に配設され、キャリアを誘起させる。ゲート電極は、チャネル層の中間部にバリア層を介在させて配設される。第１スペーサ層は、チャネル層とバリア層との間に配設され、合金散乱を減少させる。
　ここで、ＨＥＭＴは、更に第２スペーサ層を備える。第２スペーサ層は、ゲート電極と重複する領域において、第１スペーサ層とバリア層との間に配設され、キャリアを捕獲する。第２スペーサ層では、バリア層中のバルクトラップ領域等に捕獲される前にキャリアが捕獲される。ＨＥＭＴの閾値電圧の変動を効果的に抑制又は防止することができる。
　また、本開示の第２実施態様に係る半導体装置は、第１実施態様に係るＨＥＭＴを備える。
　このため、閾値電圧の変動を効果的に抑制又は防止することができるＨＥＭＴを備えた半導体装置を実現することができる。
＜本技術の構成＞
　本技術は、以下の構成を備えている。以下の構成の本技術によれば、高電子移動度トランジスタ（ＨＥＭＴ）、半導体装置、高周波スイッチ回路、パワーアンプ、無線通信端末において、高電子移動度トランジスタの閾値電圧の変動を効果的に抑制又は防止することができる。
（１）
　キャリアが流れるチャネル層と、
　前記チャネル層の一端部及び他端部にそれぞれ接続された一対の主電極と、
　前記チャネル層に配設され、キャリアを誘起させるバリア層と、
　前記チャネル層の中間部に前記バリア層を介在させて配設されたゲート電極と、
　前記チャネル層と前記バリア層との間に配設され、合金散乱を減少させる第１スペーサ層と、
　前記ゲート電極と重複する領域において、前記第１スペーサ層と前記バリア層との間に配設され、キャリアを捕獲する第２スペーサ層と
　を備えている高電子移動度トランジスタ。
（２）
　前記第２スペーサ層のバンドギャップは、前記第１スペーサ層及び前記バリア層のバンドギャップよりも狭く、前記チャネル層のバンドギャップよりも広い
　前記（１）に記載の高電子移動度トランジスタ。
（３）
　前記第２スペーサ層は、前記第１スペーサ層及び前記バリア層のエネルギポテンシャルに対して、フェルミ準位側へ湾曲する凹状のエネルギポテンシャルを形成している
　前記（２）に記載の高電子移動度トランジスタ。
（４）
　前記チャネル層は、窒化物半導体である
　前記（１）から前記（３）のいずれか１つに記載の高電子移動度トランジスタ。
（５）
　前記チャネル層は、ＧａＮである
　前記（１）から前記（４）のいずれか１つに記載の高電子移動度トランジスタ。
（６）
　前記バリア層は、前記チャネル層のバンドギャップよりも広いバンドギャップを有する窒化物半導体である
　前記（５）に記載の高電子移動度トランジスタ。
（７）
　前記バリア層は、Ａｌｘ３Ｉｎ［１－ｘ３］Ｎ（０＜ｘ３＜１）である
　前記（６）に記載の高電子移動度トランジスタ。
（８）
　前記第１スペーサ層は、前記チャネル層のバンドギャップよりも広いバンドギャップを有する窒化物半導体である
　前記（７）に記載の高電子移動度トランジスタ。
（９）
　前記第１スペーサ層は、Ａｌｘ１Ｉｎｙ１Ｇａ［１－ｘ１－ｙ１］Ｎ（０＜ｘ１＜１、０≦ｙ１＜１、０＜ｘ１＋ｙ１＜１）である
　前記（８）に記載の高電子移動度トランジスタ。
（１０）
　前記第２スペーサ層は、前記第１スペーサ層及び前記バリア層のバンドギャップよりも狭く、前記チャネル層のバンドギャップよりも広いバンドギャップを有する窒化物半導体である
　前記（９）に記載の高電子移動度トランジスタ。
（１１）
　前記第２スペーサ層は、Ａｌｘ２Ｉｎｙ２Ｇａ［１－ｘ２－ｙ２］Ｎ（０＜ｘ２＜１、０＜ｙ２＜１、０＜ｘ２＋ｙ２＜１）である
　前記（１０）に記載の高電子移動度トランジスタ。
（１２）
　前記第１スペーサ層は、厚さ方向において、極大値のＡｌ組成プロファイル及び極小値のＧａ組成プロファイルを備えている
　前記（１１）に記載の高電子移動度トランジスタ。
（１３）
　前記第２スペーサ層は、厚さ方向において、極小値のＡｌ組成プロファイル及び極大値のＧａ組成プロファイルを備えている
　前記（１１）又は前記（１２）に記載の高電子移動度トランジスタ。
（１４）
　前記チャネル層から前記第１スペーサ層にかけてＡｌ組成比が増加され、前記第１スペーサ層から前記第２スペーサ層にかけてＡｌ組成比が減少され、前記第２スペーサ層から前記バリア層にかけてＡｌ組成比が増加されている
　前記（１３）に記載の高電子移動度トランジスタ。
（１５）
　前記チャネル層から前記第１スペーサ層にかけてＧａ組成比が減少され、前記第１スペーサ層から前記第２スペーサ層にかけてＧａ組成比が増加され、前記第２スペーサ層から前記バリア層にかけてＧａ組成比が減少されている
　前記（１４）に記載の高電子移動度トランジスタ。
（１６）
　前記第２スペーサ層から前記バリア層にかけてＩｎ組成比が増加されている
　前記（１５）に記載の高電子移動度トランジスタ。
（１７）
　前記第１スペーサ層の厚さは、前記第２スペーサ層の厚さよりも厚い
　前記（１）から前記（１６）のいずれか１つに記載の高電子移動度トランジスタ。
（１８）
　前記第１スペーサ層の厚さは、０．５ｎｍ以上である
　前記（１）から前記（１７）のいずれか１つに記載の高電子移動度トランジスタ。
（１９）
　前記ゲート電極に正バイアスが印加されている状態において、前記第２スペーサ層の伝導帯は、前記チャネル層の伝導帯及びフェルミ準位よりも高い
　前記（１）から前記（１８）、前記（２２）、前記（２３）のいずれか１つに記載の高電子移動度トランジスタ。
（２０）
　高電子移動度トランジスタを備え、
　前記高電子移動度トランジスタは、
　キャリアが流れるチャネル層と、
　前記チャネル層の一端部及び他端部にそれぞれ接続された一対の主電極と、
　前記チャネル層に配設され、キャリアを誘起させるバリア層と、
　前記チャネル層の中間部に前記バリア層を介在させて配設されたゲート電極と、
　前記チャネル層と前記バリア層との間に配設され、合金散乱を減少させる第１スペーサ層と、
　前記ゲート電極と重複する領域において、前記第１スペーサ層と前記バリア層との間に配設され、キャリアを捕獲する第２スペーサ層と
　を備えている半導体装置。
（２１）
　前記バリア層と前記ゲート電極との間に配設された絶縁層を更に備え、
　絶縁ゲート型電界効果トランジスタである
　前記（１）から前記（１９）のいずれか１つに記載の高電子移動度トランジスタ。
（２２）
　前記ゲート電極は前記バリア層にショットキー接合され、
　ショットキー接合型電界効果トランジスタである
　前記（１）から前記（１９）のいずれか１つに記載の高電子移動度トランジスタ。
（２３）
　高電子移動度トランジスタを備え、
　前記高電子移動度トランジスタは、
　キャリアが流れるチャネル層と、
　前記チャネル層の一端部及び他端部にそれぞれ接続された一対の主電極と、
　前記チャネル層に配設され、キャリアを誘起させるバリア層と、
　前記チャネル層の中間部に前記バリア層を介在させて配設されたゲート電極と、
　前記チャネル層と前記バリア層との間に配設され、合金散乱を減少させる第１スペーサ層と、
　前記ゲート電極と重複する領域において、前記第１スペーサ層と前記バリア層との間に配設され、キャリアを捕獲する第２スペーサ層と
　を備えている高周波スイッチ回路。
（２４）
　高電子移動度トランジスタを備え、
　前記高電子移動度トランジスタは、
　キャリアが流れるチャネル層と、
　前記チャネル層の一端部及び他端部にそれぞれ接続された一対の主電極と、
　前記チャネル層に配設され、キャリアを誘起させるバリア層と、
　前記チャネル層の中間部に前記バリア層を介在させて配設されたゲート電極と、
　前記チャネル層と前記バリア層との間に配設され、合金散乱を減少させる第１スペーサ層と、
　前記ゲート電極と重複する領域において、前記第１スペーサ層と前記バリア層との間に配設され、キャリアを捕獲する第２スペーサ層と
　を備えているパワーアンプ。
（２５）
　高電子移動度トランジスタを備え、
　前記高電子移動度トランジスタは、
　キャリアが流れるチャネル層と、
　前記チャネル層の一端部及び他端部にそれぞれ接続された一対の主電極と、
　前記チャネル層に配設され、キャリアを誘起させるバリア層と、
　前記チャネル層の中間部に前記バリア層を介在させて配設されたゲート電極と、
　前記チャネル層と前記バリア層との間に配設され、合金散乱を減少させる第１スペーサ層と、
　前記ゲート電極と重複する領域において、前記第１スペーサ層と前記バリア層との間に配設され、キャリアを捕獲する第２スペーサ層と
　を備えている無線通信端末。
　本出願は、日本国特許庁において２０２２年５月２４日に出願された日本特許出願番号２０２２－０８４８３６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (20)

  1. 　キャリアが流れるチャネル層と、
    　前記チャネル層の一端部及び他端部にそれぞれ接続された一対の主電極と、
    　前記チャネル層に配設され、キャリアを誘起させるバリア層と、
    　前記チャネル層の中間部に前記バリア層を介在させて配設されたゲート電極と、
    　前記チャネル層と前記バリア層との間に配設され、合金散乱を減少させる第１スペーサ層と、
    　前記ゲート電極と重複する領域において、前記第１スペーサ層と前記バリア層との間に配設され、キャリアを捕獲する第２スペーサ層と
    　を備えている高電子移動度トランジスタ。
  2. 　前記第２スペーサ層のバンドギャップは、前記第１スペーサ層及び前記バリア層のバンドギャップよりも狭く、前記チャネル層のバンドギャップよりも広い
    　請求項１に記載の高電子移動度トランジスタ。
  3. 　前記第２スペーサ層は、前記第１スペーサ層及び前記バリア層のエネルギポテンシャルに対して、フェルミ準位側へ湾曲する凹状のエネルギポテンシャルを形成している
    　請求項２に記載の高電子移動度トランジスタ。
  4. 　前記チャネル層は、窒化物半導体である
    　請求項１に記載の高電子移動度トランジスタ。
  5. 　前記チャネル層は、ＧａＮである
    　請求項４に記載の高電子移動度トランジスタ。
  6. 　前記バリア層は、前記チャネル層のバンドギャップよりも広いバンドギャップを有する窒化物半導体である
    　請求項５に記載の高電子移動度トランジスタ。
  7. 　前記バリア層は、Ａｌｘ３Ｉｎ［１－ｘ３］Ｎ（０＜ｘ３＜１）である
    　請求項６に記載の高電子移動度トランジスタ。
  8. 　前記第１スペーサ層は、前記チャネル層のバンドギャップよりも広いバンドギャップを有する窒化物半導体である
    　請求項７に記載の高電子移動度トランジスタ。
  9. 　前記第１スペーサ層は、Ａｌｘ１Ｉｎｙ１Ｇａ［１－ｘ１－ｙ１］Ｎ（０＜ｘ１＜１、０≦ｙ１＜１、０＜ｘ１＋ｙ１＜１）である
    　請求項８に記載の高電子移動度トランジスタ。
  10. 　前記第２スペーサ層は、前記第１スペーサ層及び前記バリア層のバンドギャップよりも狭く、前記チャネル層のバンドギャップよりも広いバンドギャップを有する窒化物半導体である
    　請求項９に記載の高電子移動度トランジスタ。
  11. 　前記第２スペーサ層は、Ａｌｘ２Ｉｎｙ２Ｇａ［１－ｘ２－ｙ２］Ｎ（０＜ｘ２＜１、０＜ｙ２＜１、０＜ｘ２＋ｙ２＜１）である
    　請求項１０に記載の高電子移動度トランジスタ。
  12. 　前記第１スペーサ層は、厚さ方向において、極大値のＡｌ組成プロファイル及び極小値のＧａ組成プロファイルを備えている
    　請求項１１に記載の高電子移動度トランジスタ。
  13. 　前記第２スペーサ層は、厚さ方向において、極小値のＡｌ組成プロファイル及び極大値のＧａ組成プロファイルを備えている
    　請求項１２に記載の高電子移動度トランジスタ。
  14. 　前記チャネル層から前記第１スペーサ層にかけてＡｌ組成比が増加され、前記第１スペーサ層から前記第２スペーサ層にかけてＡｌ組成比が減少され、前記第２スペーサ層から前記バリア層にかけてＡｌ組成比が増加されている
    　請求項１３に記載の高電子移動度トランジスタ。
  15. 　前記チャネル層から前記第１スペーサ層にかけてＧａ組成比が減少され、前記第１スペーサ層から前記第２スペーサ層にかけてＧａ組成比が増加され、前記第２スペーサ層から前記バリア層にかけてＧａ組成比が減少されている
    　請求項１４に記載の高電子移動度トランジスタ。
  16. 　前記第２スペーサ層から前記バリア層にかけてＩｎ組成比が増加されている
    　請求項１５に記載の高電子移動度トランジスタ。
  17. 　前記第１スペーサ層の厚さは、前記第２スペーサ層の厚さよりも厚い
    　請求項１に記載の高電子移動度トランジスタ。
  18. 　前記第１スペーサ層の厚さは、０．５ｎｍ以上である
    　請求項１７に記載の高電子移動度トランジスタ。
  19. 　前記ゲート電極に正バイアスが印加されている状態において、前記第２スペーサ層の伝導帯は、前記チャネル層の伝導帯及びフェルミ準位よりも高い
    　請求項１に記載の高電子移動度トランジスタ。
  20. 　高電子移動度トランジスタを備え、
    　前記高電子移動度トランジスタは、
    　キャリアが流れるチャネル層と、
    　前記チャネル層の一端部及び他端部にそれぞれ接続された一対の主電極と、
    　前記チャネル層に配設され、キャリアを誘起させるバリア層と、
    　前記チャネル層の中間部に前記バリア層を介在させて配設されたゲート電極と、
    　前記チャネル層と前記バリア層との間に配設され、合金散乱を減少させる第１スペーサ層と、
    　前記ゲート電極と重複する領域において、前記第１スペーサ層と前記バリア層との間に配設され、キャリアを捕獲する第２スペーサ層と
    　を備えている半導体装置。
PCT/JP2023/014741 2022-05-24 2023-04-11 高電子移動度トランジスタ及び半導体装置 WO2023228611A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-084836 2022-05-24
JP2022084836 2022-05-24

Publications (1)

Publication Number Publication Date
WO2023228611A1 true WO2023228611A1 (ja) 2023-11-30

Family

ID=88919101

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/014741 WO2023228611A1 (ja) 2022-05-24 2023-04-11 高電子移動度トランジスタ及び半導体装置

Country Status (1)

Country Link
WO (1) WO2023228611A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015125471A1 (ja) * 2014-02-21 2015-08-27 パナソニック株式会社 電界効果トランジスタ
JP2018085414A (ja) * 2016-11-22 2018-05-31 富士通株式会社 化合物半導体装置
US20190237570A1 (en) * 2016-04-11 2019-08-01 Qorvo Us, Inc. High electron mobility transistor (hemt) device
WO2022049983A1 (ja) * 2020-09-01 2022-03-10 ソニーグループ株式会社 半導体装置、半導体モジュール、及び無線通信装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015125471A1 (ja) * 2014-02-21 2015-08-27 パナソニック株式会社 電界効果トランジスタ
US20190237570A1 (en) * 2016-04-11 2019-08-01 Qorvo Us, Inc. High electron mobility transistor (hemt) device
JP2018085414A (ja) * 2016-11-22 2018-05-31 富士通株式会社 化合物半導体装置
WO2022049983A1 (ja) * 2020-09-01 2022-03-10 ソニーグループ株式会社 半導体装置、半導体モジュール、及び無線通信装置

Similar Documents

Publication Publication Date Title
US9343542B2 (en) Method for fabricating enhancement mode transistor
JP5065616B2 (ja) 窒化物半導体素子
US8101972B2 (en) Nitride semiconductor device and method for fabricating the same
US8405126B2 (en) Semiconductor device
WO2010064362A1 (ja) 電界効果トランジスタ
US8759876B2 (en) Enhancement-mode nitride transistor
JP5668085B2 (ja) セグメント化ゲートを有するパワートランジスタ
JP5388839B2 (ja) Ｉｉｉ族窒化物半導体電界効果トランジスタ
KR20120016046A (ko) 역확산 억제 구조
JP4945979B2 (ja) 窒化物半導体電界効果トランジスタ
JP2012227456A (ja) 半導体装置
JP2011029507A (ja) 半導体装置
JP5546104B2 (ja) ＧａＮ系電界効果トランジスタ
JP2011009493A (ja) 半導体装置およびその製造方法
JP2014107566A (ja) フッ化物系または塩化物系化合物を含むゲート誘電体を備えたｉｉｉ族窒化物系トランジスタ
US11682720B2 (en) Switching transistor and semiconductor module to suppress signal distortion
US20050051793A1 (en) Switching semiconductor device and switching circuit
JP2011210785A (ja) 電界効果トランジスタ、およびその製造方法
WO2011010419A1 (ja) 窒化物半導体装置
WO2023228611A1 (ja) 高電子移動度トランジスタ及び半導体装置
JP2015056413A (ja) 窒化物半導体装置
JP5418482B2 (ja) 化合物半導体積層構造
JP5730505B2 (ja) 化合物半導体装置
WO2023276275A1 (ja) 半導体装置、半導体モジュール、および無線通信装置
WO2022019017A1 (ja) 半導体装置、半導体モジュール、及び無線通信装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23811489

Country of ref document: EP

Kind code of ref document: A1