WO2011010419A1 - 窒化物半導体装置 - Google Patents

窒化物半導体装置 Download PDF

Info

Publication number
WO2011010419A1
WO2011010419A1 PCT/JP2010/002944 JP2010002944W WO2011010419A1 WO 2011010419 A1 WO2011010419 A1 WO 2011010419A1 JP 2010002944 W JP2010002944 W JP 2010002944W WO 2011010419 A1 WO2011010419 A1 WO 2011010419A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
heterostructure
gan
nitride semiconductor
semiconductor device
Prior art date
Application number
PCT/JP2010/002944
Other languages
English (en)
French (fr)
Inventor
石田秀俊
上田哲三
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Publication of WO2011010419A1 publication Critical patent/WO2011010419A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present invention relates to a nitride semiconductor device.
  • an inverter circuit is configured by using a plurality of basic blocks in which a diode is connected in parallel with a collector and an emitter of a power transistor.
  • the diode used here is provided to release a reverse current when the power transistor is turned off.
  • this diode is required to have a switching speed (switching speed) performance that shortens the switching time from ON to OFF.
  • switching speed switching speed
  • FDD Fast Recovery Diode
  • FRD requires both high breakdown voltage characteristics when a reverse bias is applied and low on-resistance characteristics when a forward bias is applied.
  • the withstand voltage and on-resistance of a diode are in a trade-off relationship, and are determined by the physical properties of a semiconductor constituting the semiconductor element.
  • a diode (semiconductor element) using a Si semiconductor has been used in the FRD as a power semiconductor element.
  • power semiconductor elements (diodes) using wide gap semiconductors such as SiC or GaN has been promoted in order to achieve higher performance.
  • an AlGaN / GaN heterostructure using a nitride semiconductor has a high breakdown electric field and a high sheet carrier concentration compared to conventional silicon. Therefore, a diode having an AlGaN / GaN heterostructure can achieve both high breakdown voltage characteristics and low on-resistance characteristics as compared with a conventional diode using silicon. For these reasons, diodes using AlGaN / GaN heterostructures have attracted attention as high-power FRD materials. For example, research on diodes having an AlGaN / GaN heterojunction targeting a power (high output) semiconductor element has been reported by many organizations in Japan and abroad.
  • Patent Document 1 discloses an InAlN / GaN stacked structure in which a plurality of pairs of InAlN / GaN heterostructures are stacked as a structure that achieves lower on-resistance.
  • FIG. 1 is a schematic diagram showing an InAlN / GaN laminated structure
  • FIG. 2 is a schematic diagram of a band diagram of a Si-doped InAlN / GaN product structure.
  • Patent Document 1 further discloses an example in which Mg is added to a laminated structure using an InAlN / GaN-based nitride semiconductor.
  • Patent Document 1 by adding an impurity such as Si or Mg to a material, that is, an InAlN / GaN-based nitride semiconductor, the resistance is low, but the high dielectric breakdown electric field of the material cannot be fully utilized. . That is, there is a problem that the breakdown voltage of the device cannot be increased.
  • an object of the present invention is to provide a nitride semiconductor device that achieves both a low on-resistance and a high breakdown voltage by using an InAlN / AlGaN-based material. .
  • a nitride semiconductor device has a band gap E g1 and a lattice constant difference with GaN of less than 0.3%.
  • a Al b Ga c N 1-a- b-c an in has a (1>a>0,1> b >0,1> c ⁇ 0) first semiconductor layer made of a band gap E g2 of (E g1> E g2) d Al e Ga f
  • a first electrode formed on the first side surface so as to be in contact with the heterointerface of the heterostructure layer and Schottky connected to the heterostructure layer; and a second side surface different from the first side surface of the heterostructure layer Formed in contact with the heterointerface of the heterostructure layer, and And a second electrode that is Mick connected.
  • a plurality of the second semiconductor layers and the first semiconductor layers may be stacked in this order.
  • the channels in which the two-dimensional electron gas is induced can be connected in parallel, and Schottky junctions and ohmic junctions can be formed in all the channels.
  • an AlN layer may be further laminated between the first semiconductor layer and the second semiconductor layer.
  • a plurality of the second semiconductor layer, the AlN layer, and the first semiconductor layer may be stacked in this order.
  • the carrier concentration of the first semiconductor layer and the second semiconductor layer is 5 ⁇ 10 16 cm ⁇ 3 or less.
  • the carrier concentration of the first semiconductor layer, the AlN layer, and the second semiconductor layer may be 5 ⁇ 10 16 cm ⁇ 3 or less.
  • the first semiconductor layer is an In 0.18 Al 0.82 N layer
  • the second semiconductor layer is a GaN layer.
  • a nitride semiconductor device that achieves both a low on-resistance and a high breakdown voltage can be easily realized using an InAlN / AlGaN-based material.
  • the heterostructure layer has the second semiconductor layer, the first semiconductor layer, and a band gap E g3 , and includes In g Al h Ga i N 1-g-hi (1 >G> 0, 1>h> 0, and 1> i ⁇ 0) are stacked in this order, and E g1 > E g3 > E g2 may be satisfied.
  • a plurality of the second semiconductor layer, the first semiconductor layer, and the third semiconductor layer may be stacked in this order.
  • the channels in which the two-dimensional electron gas is induced can be connected in parallel, and Schottky junctions and ohmic junctions can be formed in all the channels.
  • the first semiconductor layer is In 0.18 Al 0.82 N
  • the second semiconductor layer is GaN.
  • a nitride semiconductor device that achieves both a low on-resistance and a high breakdown voltage can be easily realized using an InAlN / AlGaN-based material.
  • p-In g Al h Ga i N 1-g having a band gap E g3 (E g1 > E g3 ) is formed in a part of the uppermost layer of the heterostructure layer on the first semiconductor layer.
  • ⁇ hi (1> g ⁇ 0, 1> h ⁇ 0, 1 ⁇ i> 0) layer is formed, and the first electrode is the p-In g Al h Ga i N 1-g It may be formed in contact with the -hi layer.
  • the contact surface between the first semiconductor layer and the first electrode, which becomes a leak path from the first electrode, can be separated, so that the reverse direction when a reverse bias is applied to the first electrode Leakage current can be greatly reduced.
  • a nitride semiconductor device that achieves both a low on-resistance and a high breakdown voltage can be realized using an InAlN / AlGaN-based material.
  • FIG. 1 is a diagram for explaining the prior art.
  • FIG. 2 is a diagram for explaining the related art.
  • FIG. 3 is a cross-sectional view showing the structure of the nitride semiconductor device according to the first embodiment.
  • FIG. 4 is a diagram showing the relationship between the carrier concentration and the breakdown voltage in the nitride semiconductor device of the first embodiment.
  • FIG. 5A is a diagram for describing the method for manufacturing the nitride semiconductor device in the first embodiment.
  • FIG. 5B is a diagram for describing the method for manufacturing the nitride semiconductor device in the first embodiment.
  • FIG. 5C is a diagram for describing the method for manufacturing the nitride semiconductor device in the first embodiment.
  • FIG. 5A is a diagram for describing the method for manufacturing the nitride semiconductor device in the first embodiment.
  • FIG. 5B is a diagram for describing the method for manufacturing the nitride semiconductor device in the first embodiment.
  • FIG. 5C is a diagram for
  • FIG. 6 is a cross-sectional view showing the structure of the nitride semiconductor device according to the second embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing the structure of the nitride semiconductor device according to the third embodiment of the present invention.
  • FIG. 8 is a diagram showing a lattice constant and a band gap of a group III nitride semiconductor.
  • FIG. 9 is a diagram for explaining the effect of suppressing the generation of holes in the heterostructure layer in the third embodiment.
  • FIG. 3 is a cross-sectional view showing the structure of the nitride semiconductor device according to the first embodiment.
  • FIG. 4 is a diagram showing the relationship between the carrier concentration and the breakdown voltage in the nitride semiconductor device of the first embodiment.
  • the nitride semiconductor device 100 shown in FIG. 3 includes a substrate 101, a buffer layer 102, and a heterostructure layer 10 having a heterostructure stacked on the buffer layer 102. Further, the nitride semiconductor device 100 is formed with the first recess 107 and the second recess 108, and the Schottky electrode 109 is provided on the side wall (side surface) of the first recess 107 and the side wall of the second recess 108. An ohmic electrode 110 is formed on the (side surface).
  • the substrate 101 is made of a material such as sapphire, silicon, SiC, or GaN.
  • the buffer layer 102 is made of a layer containing AlN and is laminated on the substrate. Thereby, the dislocation density of the crystal can be reduced.
  • the heterostructure layer 10 is stacked on the buffer layer 102 and has a heterostructure in which a GaN layer 103, an InAlN layer 104, a GaN layer 105, and an InAlN layer 106 are sequentially stacked.
  • the carrier concentration of the InAlN layer (104 and 106) and the GaN layer (103 and 105) is 5 ⁇ 10 16 cm ⁇ 3 or less.
  • the InAlN layers (104 and 106) correspond to the first semiconductor layer of the present invention and are made of InAlN, but are not limited thereto.
  • the InAlN layers (104 and 106) have a band gap E g1 and have a lattice constant difference of less than 0.3% with respect to GaN.
  • the GaN layers (103 and 105) correspond to the second semiconductor layer according to the present invention and are made of GaN, but are not limited thereto.
  • the GaN layers (103 and 105) have a band gap E g2 (E g1 > E g2 ), and the semiconductor layer In d Al e Ga f N 1-d ⁇ has a lattice constant difference of less than 0.3% from GaN.
  • e-f (1> d ⁇ 0,1> e ⁇ 0,1 ⁇ f> 0) the second may be a semiconductor layer made of.
  • the heterostructure layer 10 is formed with a first recess 107 and a second recess 108, and the Schottky electrode 109 is formed on the side wall (side surface) of the first recess 107 and the side wall of the second recess 108.
  • An ohmic electrode 110 is formed on the (side surface). That is, the heterostructure layer 10 includes a first recess 107 and a second recess 108 that reach the lowermost GaN layer 103 from the surface of the InAlN layer 106, and the sidewalls of the first recess 107 and the second recess 108 ( A Schottky electrode 109 and an ohmic electrode 110 are formed on the side surfaces, respectively.
  • the first recess 107 and the second recess 108 are formed in the heterostructure layer 10 and are formed by a technique of forming a recess structure by a photolithography process and an etching process.
  • the Schottky electrode 109 is made of a Schottky metal made of, for example, Ni / Au, Pt / Au, Pd / Au, Au, or TiW.
  • the Schottky electrode 109 is formed on the side surface of the heterostructure layer 10 perpendicular to the stacking direction of the heterostructure layer 10, that is, in the first recess 107 so as to be in contact with the heterointerface of the heterostructure layer 10. Schottky connected.
  • the Schottky electrode 109 is formed by laminating a Schottky metal in the first recess 107 to form a Schottky junction.
  • the ohmic electrode 110 is made of an ohmic metal made of, for example, Ti / Al.
  • the ohmic electrode 110 is formed on the side surface of the heterostructure layer 10 perpendicular to the stacking direction of the heterostructure layer 10, that is, in the second recess 108 so as to be in contact with the heterointerface of the heterostructure layer 10. Connected.
  • the ohmic electrode 110 is formed by forming an ohmic junction by performing an annealing process after depositing an ohmic metal in the second recess 108.
  • the nitride semiconductor device 100 is configured as described above.
  • a two-dimensional electron gas having a higher concentration can be realized as compared with a conventional AlGaN / GaN system. .
  • the lattice constant of InAlN can be matched with the lattice constant of GaN by using an InAlN / GaN heterostructure. Therefore, a large number of InAlN / GaN heterojunctions can be stacked without causing cracks or warping of the epitaxial layer due to lattice mismatch. Thereby, the resistance can be further reduced according to the number of channels.
  • the InAlN layers (104 and 106) and the GaN layers (103 and 105) have a carrier concentration of 5 ⁇ 10 16 cm ⁇ 3 or less. Therefore, when a reverse voltage is applied between the Schottky electrode 109 and the ohmic electrode 110, the two-dimensional electron gas disappears, and only polarization charges remain on the front and back of the InAlN layer and the GaN layer. And since the amount of polarization charges generated in each layer is the same and the signs are opposite, the charges are canceled on average. That is, the space charge remaining in each layer after depletion is only related to residual carriers. Therefore, by setting the residual carrier concentration to 5 ⁇ 10 16 cm ⁇ 3 or less, a high breakdown voltage can be realized as shown in FIG.
  • the heterostructure layer 10 includes a first recess 107 and a second recess 108 that reach the lowermost nitride semiconductor (GaN layer 103) from the surface thereof. Then, by forming the Schottky electrode 109 in the first recess 107, good Schottky junctions can be formed for all the channels in contact with the end face of the heterostructure layer 10. Similarly, by forming the ohmic electrode 110 in the second recess 108, a good ohmic junction can be formed for all the channels in contact with the end face of the heterostructure layer 10. As a result, a low-resistance nitride semiconductor device can be realized.
  • the substrate 101 is not limited to the above-described sapphire, silicon, SiC, and GaN, and many substrate materials can be applied.
  • the buffer layer 102 preferably contains AlN. Thereby, the dislocation density of the crystal can be reduced, and excellent device characteristics can be realized.
  • FIGS. 5A to 5C are views for explaining the method for manufacturing the nitride semiconductor device according to the first embodiment.
  • the buffer layer 102, the GaN layer 103, the InAlN layer 104, the GaN layer 105, and the InAlN layer 106 are sequentially stacked on the substrate 101 (FIG. 5A).
  • a recess structure is formed by a photolithography process and an etching process (FIG. 5B). Specifically, the first concave portion 107 and the second concave portion 108 are formed in the GaN layer 103, the InAlN layer 104, the GaN layer 105, and the InAlN layer 106.
  • a Schottky electrode 109 is formed by laminating a Schottky metal (Ni / Au, Pt / Au, Pd / Au, Au, TiW or the like) in the first recess 107, and an ohmic metal (Ti / Al or the like). ) Is deposited in the second recess 108, and then an annealing process is performed to form the ohmic electrode 110 (FIG. 5C).
  • a Schottky metal Ni / Au, Pt / Au, Pd / Au, Au, TiW or the like
  • the nitride semiconductor device 100 is manufactured as described above.
  • GaN may be an AlGaN mixed crystal in which part of Ga, which is a group III element, is replaced with Al. That is, the nitride semiconductor device 100 may be configured using an InAlN / AlGaN-based material, and the same effect can be obtained.
  • nitride semiconductor device 100 is a heterostructure layer of InAlN / AlGaN-based material, has band gap E g1, and has a lattice constant difference of 0.3% from GaN.
  • a Al b Ga c N 1- abc (1>a> 0, 1>b> 0, 1> c ⁇ 0)
  • E g1 > E g2 GaN
  • a good Schottky electrode and ohmic electrode having a low resistance component with respect to the two-dimensional electron gas induced in the heterojunction of the heterostructure layer in which the second semiconductor layer is sequentially stacked can be formed.
  • the first embodiment it is possible to realize a nitride semiconductor device that achieves both a low on-resistance and a high breakdown voltage using an InAlN / AlGaN-based material.
  • the heterostructure layer having the heterostructure of GaN layer / InAlN layer has been described.
  • the present invention is not limited to this.
  • a heterostructure layer having a heterostructure of GaN layer / AlN layer / InAlN layer in which an AlN layer is inserted into the GaN layer and the InAlN layer may be used. This will be described below.
  • FIG. 6 is a cross-sectional view showing the structure of the nitride semiconductor device according to the second embodiment. Elements similar to those in FIG. 3 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • a nitride semiconductor device 200 shown in FIG. 6 includes a substrate 101, a buffer layer 102, and a heterostructure layer 20 stacked on the buffer layer 102.
  • the nitride semiconductor device 200 includes a first recess 207 and a second recess 208.
  • the Schottky electrode 109 is provided on the side wall (side surface) of the first recess 207, and the side wall of the second recess 208 is provided.
  • An ohmic electrode 110 is formed on the (side surface).
  • the heterostructure layer 20 is stacked on the buffer layer 102, and a heterostructure in which a GaN layer 103, an AlN layer 204, an InAlN layer 104, a GaN layer 105, an AlN layer 206, and an InAlN layer 106 are sequentially stacked.
  • the carrier concentration of the InAlN layer (104 and 106), the GaN layer (103 and 105), and the AlN layer (204 and 206) is 5 ⁇ 10 16 cm ⁇ 3 or less.
  • the InAlN layers (104 and 106) correspond to the first semiconductor layer of the present invention and are made of InAlN, but are not limited thereto.
  • the InAlN layers (104 and 106) have a band gap E g1 and have a lattice constant difference of less than 0.3% with respect to GaN.
  • the GaN layers (103 and 105) correspond to the second semiconductor layer according to the present invention and are made of GaN, but are not limited thereto.
  • the GaN layers (103 and 105) have a band gap E g2 (E g1 > E g2 ), and the semiconductor layer In d Al e Ga f N 1-d ⁇ has a lattice constant difference of less than 0.3% from GaN.
  • e-f (1> d ⁇ 0,1> e ⁇ 0,1 ⁇ f> 0) the second may be a semiconductor layer made of.
  • the heterostructure layer 20 has a first recess 207 and a second recess 208 formed therein.
  • the Schottky electrode 109 and the sidewalls of the second recess 208 (side surfaces) (side surfaces) of the first recess 207 are formed.
  • An ohmic electrode 110 is formed on the side surface.
  • the first recess 207 and the second recess 208 are formed in the heterostructure layer 20 so as to reach the lowermost GaN layer 103 from the surface of the InAlN layer 106.
  • the first recess 207 and the second recess 208 are formed by a technique of forming a recess structure by a photolithography process and an etching process.
  • the nitride semiconductor device 200 is configured as described above.
  • the wave function of the two-dimensional electron gas to the InAlN layer side is applied. Exudation can be suppressed. Therefore, alloy scattering from InAlN can be suppressed, so that high electron mobility can be realized. Thereby, it is possible to realize even lower resistance in combination with the high two-dimensional electron gas concentration of InAlN.
  • the mobility when an AlN layer is not inserted between InAlN / GaN is about several hundred cm 2 / Vs, whereas the mobility when an AlN layer is inserted between InAlN / GaN is More than 1000 cm 2 / Vs.
  • the lattice constant of InAlN can be matched with the lattice constant of GaN by using this InAlN / AlN / GaN heterojunction system. Therefore, a large number of InAlN / AlN / GaN heterojunctions can be stacked without causing cracks or warping of the epitaxial layer due to lattice mismatch. Thereby, the resistance can be further reduced according to the number of channels.
  • the InAlN layers (104 and 106), the AlN layers (204 and 206), and the GaN layers (103 and 105) have a carrier concentration of 5 ⁇ 10 16 cm ⁇ 3 or less. Therefore, when a reverse voltage is applied between the Schottky electrode 109 and the ohmic electrode 110, the two-dimensional electron gas disappears, and only polarization charges remain on the front and back of the InAlN layer, the AlN layer, and the GaN layer. And since the amount of polarization charges generated in each layer is the same and the signs are opposite, the charges are canceled on average. That is, the space charge remaining in each layer after depletion is only related to residual carriers. Therefore, by setting the residual carrier concentration to 5 ⁇ 10 16 cm ⁇ 3 or less, a high breakdown voltage can be realized.
  • the heterostructure layer 20 includes a first recess 207 and a second recess 208 that reach the lowermost nitride semiconductor (GaN layer 103) from the surface thereof. Then, by forming the Schottky electrode 109 in the first recess 207, good Schottky junctions can be formed for all the channels in contact with the end face of the heterostructure layer 20. Similarly, by forming the ohmic electrode 110 in the second recess 208, it is possible to form good ohmic junctions for all the channels that are in contact with the end face of the heterostructure layer 20. As a result, a low-resistance nitride semiconductor device can be realized.
  • the recess structure (the first recess 207 and the second recess 208) can be formed by a photolithography process and an etching process.
  • a Al b Ga c N having an InAlN / AlN / GaN heterojunction material that is, a band gap E g1 and having a lattice constant difference of less than 0.3% from GaN.
  • GaN may be an AlGaN mixed crystal in which part of Ga, which is a group III element, is replaced with Al. That is, the nitride semiconductor device 200 may be configured using an InAlN / AlN / GaN heterojunction material, and the same effect can be obtained.
  • a heterostructure layer of a GaN / InAlN heterojunction material is described.
  • a heterostructure of a GaN / AlN / InAlN heterojunction material in which an AlN layer is inserted into the GaN layer and the InAlN layer has been described.
  • Embodiment 3 still another example of the heterostructure layer will be described.
  • FIG. 7 is a cross-sectional view showing the structure of the nitride semiconductor device according to the third embodiment. Elements similar to those in FIGS. 3 and 6 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the nitride semiconductor device 300 includes a first recess 312 and a second recess 313, and a Schottky electrode 314 is provided on the side wall (side surface) of the first recess 312 and the side wall of the first recess 312.
  • An ohmic electrode 315 is formed on the (side surface).
  • the Schottky electrode 314 is also in contact with the p-GaN layer 311.
  • the heterostructure layer 30 is stacked on the buffer layer 102, and includes a GaN layer 303, an In 0.18 Al 0.82 N layer 304, an InAlGaN layer 305, a GaN layer 306, and an In 0.18 Al 0.82
  • the heterostructure has an N layer 307, an InAlGaN layer 308, a GaN layer 309, and an In 0.18 Al 0.82 N layer 310 sequentially stacked.
  • the carrier concentration of the In 0.18 Al 0.82 N layer (304, 307 and 310), the GaN layer (303, 306 and 309), and the InAlGaN layer (305 and 308) is 5 ⁇ 10 16. (Cm ⁇ 3 ) or less.
  • the In 0.18 Al 0.82 N layer (304, 307, 310) corresponds to the first semiconductor layer according to the present invention, and is composed of In 0.18 Al 0.82 N. Not limited to that.
  • the In 0.18 Al 0.82 N layer (304, 307, 310) has a band gap E g1 and has a lattice constant difference of less than 0.3% with GaN.
  • first may be a semiconductor layer made of.
  • the GaN layers (303, 306 and 309) correspond to the second semiconductor layer according to the present invention and are made of GaN, but are not limited thereto.
  • the GaN layers (303, 306, and 309) have a band gap E g2 (E g1 > E g2 ), and have a lattice constant difference of less than 0.3% with respect to GaN, a semiconductor layer In d Al e Ga f N 1- It may be a second semiconductor layer made of df (1> d ⁇ 0, 1> e ⁇ 0, 1 ⁇ f> 0).
  • the InAlGaN layers (305 and 308) correspond to the third semiconductor layer according to the present invention and are made of InAlGaN, but are not limited thereto.
  • the InAlGaN layers (305 and 308) have a band gap E g3 , and In g Al h Ga i N 1-g-h i (1>g> 0, 1>h> 0, 1> i ⁇ 0).
  • a third semiconductor layer may be used.
  • E g1 > E g3 > E g1 is satisfied in the first semiconductor layer, the second semiconductor layer, and the third semiconductor layer.
  • an In 0.18 Al 0.82 N layer (304, 307, 310) and a GaN layer (303, 306) are formed on the first semiconductor layer and the second semiconductor layer. And 309) are preferably used. The reason will be described below.
  • FIG. 8 is a diagram showing a lattice constant and a band gap of a group III nitride semiconductor.
  • Group III nitride semiconductors which are compounds of nitrogen, gallium, indium, and aluminum, can realize a hetero-epi layer with a high-quality composition without dislocation by controlling the composition and lattice matching.
  • the heterostructure layer 30 is a heterostructure layer made of a group III nitride semiconductor.
  • the first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are group III nitride semiconductor layers whose lattice constant difference from GaN in FIG. 8 is less than 0.3%. Can be lattice-matched.
  • the first semiconductor layer and the second semiconductor layer are preferably formed of a group III nitride semiconductor having the same lattice constant as the lattice constant 3.189GaN of GaN.
  • the first semiconductor layer and the second semiconductor layer are an In 0.18 Al 0.82 N layer (304, 307, 310) and a GaN layer (303, 306, and 309). Is preferred.
  • the case, i.e., GaN with no In and Al present in the material is preferred. The reason is that there is an effect that the polarization is reduced.
  • the difference in polarization charge density on the surface of each semiconductor layer at the heterojunction becomes large and the electron concentration can be increased, so that a lower on-resistance can be realized.
  • the second semiconductor layer is made of InAlGaN
  • the heterostructure layer 30 is formed with a first recess 312 and a second recess 313, and a Schottky electrode 314 is provided on the side wall (side surface) of the first recess 312, and a side wall of the second recess 313 is formed.
  • An ohmic electrode 315 is formed on the (side surface). That is, the heterostructure layer 30 includes a first recess 312 and a second recess 313 that reach the lowermost GaN layer 303 from the surface of the In 0.18 Al 0.82 N layer 310, and the first recess 312 and A Schottky electrode 314 and an ohmic electrode 315 are formed on the side wall (side surface) of the second recess 313, respectively.
  • the first recess 312 and the second recess 313 are formed in the heterostructure layer 30 and are formed by a method of forming a recess structure by a photolithography process and an etching process.
  • the Schottky electrode 314 is made of a Schottky metal made of, for example, Ni / Au, Pt / Au, Pd / Au, Au, or TiW.
  • the Schottky electrode 314 is formed on the side surface of the heterostructure layer 30, that is, the first recess 312 so as to be in contact with the heterointerface of the heterostructure layer 30 and is Schottky connected to the heterostructure layer 30.
  • the Schottky electrode 314 is formed by laminating a Schottky metal in the first recess 312 to form a Schottky junction.
  • the Schottky electrode 314 is in contact with the p-GaN layer 311.
  • the ohmic electrode 315 is made of an ohmic metal made of, for example, Ti / Al.
  • the ohmic electrode 315 is formed on the side surface of the heterostructure layer 30, that is, the second recess 313 so as to be in contact with the heterointerface of the heterostructure layer 30 and is ohmically connected to the heterostructure layer 30.
  • the ohmic electrode 315 is formed by forming an ohmic junction by depositing an ohmic metal in the second recess 313 and then performing an annealing process.
  • the p-GaN layer 311 is partially formed on the In 0.18 Al 0.82 N layer 310 that is the uppermost layer of the heterostructure layer 30 (part of the region on the In 0.18 Al 0.82 N layer 310). To be formed.
  • the p-GaN layer 311 is in contact with the Schottky electrode 314 and has the same potential as the side wall of the first recess.
  • the p-GaN layer 311 is formed in order to separate the contact surface between the In 0.18 Al 0.82 N layer 310 and the Schottky electrode 314 that becomes a leak path from the Schottky electrode 314, and leak current is reduced. Suppress.
  • the p-GaN layer 311 is not limited to p-GaN.
  • the p-GaN layer 311 is composed of p-In g Al h Ga i N 1-g-hi (1> g ⁇ 0, 1> h ⁇ 0, 1) having a band gap E g3 (E g1 > E g3 ). ⁇ i> 0).
  • the p-GaN layer 311 is preferably made of p-GaN. This is because the leakage current can be extremely reduced.
  • a carrier concentration of 5 ⁇ 10 17 cm ⁇ 3 or more and a thickness of 100 nm or more are appropriate.
  • the width of the p-GaN layer 311 needs to be 5 ⁇ m or less. This is because if this width is further increased, a demerit that the rising voltage Vf in the forward characteristic of the IV characteristic increases is caused.
  • the nitride semiconductor device 300 is configured as described above.
  • the nitride semiconductor device 300 by applying a heterostructure having an In 0.18 Al 0.82 N layer / GaN heterojunction, a high concentration of two layers can be obtained as compared with the conventional AlGaN / GaN system. Dimensional electron gas can be realized.
  • the lattice constant of the In 0.18 Al 0.82 N layer is matched with the lattice constant of GaN by using the In 0.18 Al 0.82 N layer / GaN heterostructure. Can do. Therefore, a large number of In 0.18 Al 0.82 N layers / GaN heterojunctions can be stacked without causing cracks and warpage of the epitaxial layer due to lattice mismatch. Thereby, the resistance can be further reduced according to the number of channels.
  • the In 0.18 Al 0.82 N layer (304, 307 and 310), the GaN layer (303, 306 and 309), and the InAlGaN layer (305 and 308) have a carrier concentration of 5 ⁇ . 10 16 (cm ⁇ 3 ) or less. Therefore, when a reverse voltage is applied between the Schottky electrode 314 and the ohmic electrode 315, the two-dimensional electron gas disappears, and the In 0.18 Al 0.82 N layer, the GaN layer, and the InAlGaN layer are polarized on the front and back. Only the charge remains. And since the amount of polarization charges generated in each layer is the same and the signs are opposite, the charges are canceled on average. That is, the space charge remaining in each layer after depletion is only related to residual carriers. Therefore, by setting the residual carrier concentration to 5 ⁇ 10 16 (cm ⁇ 3 ) or less, a high breakdown voltage can be realized as shown in FIG.
  • the InAlGaN layer 305 is formed between the In 0.18 Al 0.82 N layer 304 and the GaN layer 306 layer, and the In 0.18 Al 0.82 N layer 307 and the GaN layer are formed.
  • An InAlGaN layer 308 is formed between the layers 309.
  • the band gaps of the In 0.18 Al 0.82 N layer, GaN, and InAlGaN are E g1 , E g2 , and E g3 , respectively, but their magnitude relationship is such that E g1 > E g3 > E g2.
  • the InAlGaN layer 308 may be a graded layer in which the mixed crystal ratio continuously changes as long as the relationship of E g1 > E g3 > E g2 is satisfied.
  • a graded layer generation of polarization charges can be suppressed, and generation of hole gas can be further suppressed.
  • FIG. 9 is a diagram for explaining the effect of suppressing the generation of holes in the heterostructure layer in the third embodiment.
  • the left table of FIG. 9 shows the heterostructure layer of InAlN / GaN-based material in the first embodiment
  • the right table of FIG. 9 shows the heterostructure layer of InAlN / AlGaN / InAlGaN in the third embodiment. ing.
  • the left table of FIG. 9 shows a heterostructure in which a GaN layer and an InAlN layer are sequentially stacked on a GaN layer 103, an InAlN layer 104, a GaN layer 105, and an InAlN layer.
  • the GaN layer 303, the In 0.18 Al 0.82 N layer 304, the InAlGaN layer 305, the GaN layer 306, the In 0.18 Al 0.82 N layer 307, the InAlGaN layer 308, A heterostructure layer in which a GaN layer 309 and an In 0.18 Al 0.82 N layer 310 are sequentially stacked is shown.
  • the right table of FIG. 9 shows a case where the InAlN / AlGaN / GaN heterostructure layer is a graded layer in which the mixed crystal ratio continuously changes.
  • the valence band (valence band) at the heterointerface has reached the Fermi level.
  • the valence band at the heterointerface does not reach the Fermi level.
  • the two-dimensional hole gas is less likely to be induced immediately above the InAlN layer as compared with the first embodiment.
  • the mobility of the two-dimensional electron gas can be improved by forming an AlN layer between the InAlN layer of In 0.18 Al 0.82 N and the GaN layer.
  • the p-GaN layer 311 is partially formed on the outermost In 0.18 Al 0.82 N layer 304, the surface that becomes a leak path from the Schottky electrode is separated by p-GaN. The For this reason, it is possible to greatly reduce the reverse leakage current when a reverse bias is applied to the Schottky electrode.
  • the heterostructure layer 30 includes a first recess 312 and a second recess 313 that reach the lowermost nitride semiconductor (GaN layer 303) from the surface thereof. Then, by forming the Schottky electrode 314 in the first recess 312, good Schottky junctions can be formed for all the channels that are in contact with the end face of the heterostructure layer 30. Similarly, by forming the ohmic electrode 315 in the second recess 313, good ohmic junctions can be formed for all channels in contact with the end face of the heterostructure layer 30. As a result, a low-resistance nitride semiconductor device can be realized.
  • the substrate 101 is not limited to the above-described sapphire, silicon, SiC, and GaN, and many substrate materials can be applied.
  • the buffer layer 102 preferably contains AlN. Thereby, the dislocation density of the crystal can be reduced, and excellent device characteristics can be realized.
  • the two-dimensional electron gas induced at the heterojunction of the nitride semiconductor layer such as In 0.18 Al 0.82 N layer / GaN / InAlGaN.
  • a good Schottky electrode and ohmic electrode having a low resistance component can be formed.
  • a plurality of In 0.18 Al 0.82 N layer / GaN / InAlGaN structure pairs can be stacked in a lattice-matched state, a very low resistance can be realized.
  • the carrier concentration of In 0.18 Al 0.82 N, GaN and InAlGaN is low, a high breakdown voltage can be realized.
  • nitride semiconductor device with low loss and high breakdown voltage can be realized.
  • the third embodiment it is possible to realize a nitride semiconductor device that achieves both a low on-resistance and a high breakdown voltage by using an In 0.18 Al 0.82 N / GaN / InAlGaN-based material.
  • a nitride semiconductor device having a structure that can form a junction with sufficiently low loss in any of the channels and can achieve both low resistance and high breakdown voltage. realizable.
  • the In a Al b Ga c N 1-abc / In d Al e Ga f N 1-def interface or the In g Al h Ga i N 1-gh i / In a Al b Ga c N 1- a-b-c / in d Al e Ga f N 1-d-e-f approach of directly forming a Schottky junction or an ohmic junction from the end surface of the heterojunction based material interfaces of the interface Therefore, even if there are a plurality of channels, good Schottky junction and ohmic junction can be realized for all channels. Further, impurities are not added to the interface of these heterojunction materials and the carrier concentration is as low as 5 ⁇ 10 16 cm ⁇ 3 or less, so that high breakdown voltage characteristics can be realized while maintaining low resistance.
  • the present invention is not limited to this. It may be partially formed on the uppermost layer of the heterostructure layer 10 or the heterostructure layer 20. In that case, the effect is the same. That is, the p-GaN layer 311 allows the surface of the uppermost layer of the heterostructure layer 10 or the heterostructure layer 20 to be a leak path from the Schottky electrode 109 (specifically, the contact surface between the InAlN layer 106 and the Schottky electrode 109). ) Can be separated, the reverse leakage current when a reverse bias is applied to the Schottky electrode can be greatly reduced.
  • the nitride semiconductor device of the present invention has been described based on the embodiment.
  • the present invention is not limited to this embodiment. Unless it deviates from the meaning of this invention, the form which carried out the various deformation
  • the present invention can be used for nitride semiconductor devices, and in particular, for Schottky barrier diodes used for power high-power switching elements or high-power high-frequency elements used in power semiconductor devices used in power application circuits. It can be used for nitride semiconductor devices.
  • Nitride semiconductor device 101 Substrate 102 Buffer layer 103, 105, 303, 306, 309 GaN layer 104, 106 InAlN layer 107, 207, 312 First recess 108, 208 313 Second recess 109, 314 Schottky electrode 110, 315 Ohmic electrode 204, 206 AlN layer 304, 307, 310 In 0.18 Al 0.82 N layer 305, 308 InAlGaN layer 311 p-GaN layer

Abstract

ＩｎＡｌＮ／ＡｌＧａＮ系材料を用いて、低いオン抵抗と高い耐圧とを両立させる窒化物半導体装置を提供する。バンドギャップＥｇ１を有し、ＧａＮとの格子定数差が０.３％未満であるＩｎａＡｌｂＧａｃＮ１-ａ-ｂ-ｃ(１>ａ>０、１>ｂ>０、１>ｃ≧０)からなるＩｎＡｌＮ層(１０４)と、バンドギャップＥｇ２(Ｅｇ１>Ｅｇ２)を有するＩｎｄＡｌｅＧａｆＮ１-ｄ-ｅ-ｆ(１>ｄ≧０、１>ｅ≧０、１≧ｆ>０)からなるＧａＮ層(１０３)とが順に積層されたヘテロ構造層(１０)と、ヘテロ構造層の第１側面に、ヘテロ構造層のヘテロ界面と接するように形成され、ヘテロ構造層とショットキー接続されるショットキー電極(１０９)と、ヘテロ構造層の第１側面とは別の第２側面に、ヘテロ構造層のヘテロ界面と接するように形成され、ヘテロ構造層とオーミック接続されるオーミック電極(１１０)とを備える。

Description

窒化物半導体装置
　本発明は、窒化物半導体装置に関する。
　近年、電力応用回路に対して、高出力化、高効率化および小型化の強い要望がある。代表的な電力応用回路として例えばインバーター回路は、パワートランジスタのコレクタとエミッタとに並列にダイオードを接続した基本ブロックを複数個用いて構成される。ここで用いられるダイオードは、パワートランジスタがＯＦＦされたときの逆方向電流を逃がすために設けられる。このダイオードには、特に、ＯＮからＯＦＦへの切り替え時間を短縮する切り替え速度（スイッチング速度）の性能が要求される。このダイオードにおいて、例えば切り替え速度が十分でない場合、インバーター回路でハイサイドとローサイドとが短絡してしまうという問題が発生する。そのため、インバーター回路に用いられるダイオードとしては、一般に、切り替え速度の性能に優れた（切り替え速度が高速である）Ｆａｓｔ　Ｒｅｃｏｖｅｒｙ　Ｄｉｏｄｅ（ＦＲＤ）が使用される。
　ＦＲＤには、逆方向バイアス印加時の高耐圧特性と、順方向バイアス時の低オン抵抗特性との両立が必要とされる。一般に、ダイオードの耐圧とオン抵抗とはトレードオフの関係にあり、半導体素子を構成する半導体の物性によって決定付けられる。従来、ＦＲＤには、パワー用半導体素子としてＳｉの半導体を用いたダイオード（半導体素子）が用いられてきた。近年、より高性能化を実現するためにＳｉＣまたはＧａＮといったワイドギャップ半導体を用いたパワー用半導体素子（ダイオード）の開発が推進されている。
　特に、窒化物半導体を用いたＡｌＧａＮ／ＧａＮヘテロ構造は、従来のシリコンと比較して高い絶縁破壊電界と高いシートキャリア濃度とを合わせもつ。そのため、ＡｌＧａＮ／ＧａＮヘテロ構造をもつダイオードでは、従来のシリコンを用いたダイオードと比較して高耐圧特性と低オン抵抗特性とを両立できる。このような理由から、ＡｌＧａＮ／ＧａＮヘテロ構造を利用したダイオードは、高出力ＦＲＤ用材料として注目されてきた。例えば、これまでに、パワー用（高出力用）半導体素子をターゲットとしたＡｌＧａＮ／ＧａＮヘテロ接合をもつダイオードに関する研究が国内外の多くの機関から報告されている。
　最近では、さらなる低オン抵抗化を実現するために、より大きな分極電荷を発生させることができるＩｎＡｌＮ／ＧａＮ系材料が注目されている。この系では、従来のＡｌＧａＮ／ＧａＮヘテロ構造と比較して、約２倍の二次元電子ガス濃度が得られる。例えば、特許文献１では、より低オン抵抗化を実現する構造としてＩｎＡｌＮ／ＧａＮヘテロ構造のペアを複数積層させるＩｎＡｌＮ／ＧａＮ積層構造が開示されている。ここで、図１は、ＩｎＡｌＮ／ＧａＮ積層構造を示す模式図であり、図２は、ＳｉドープされたＩｎＡｌＮ／ＧａＮ積構造のバンドダイアグラムの模式図である。
　図１および図２に示すように、ＩｎＡｌＮ／ＧａＮ系窒化物半導体を用いた積層構造では、ＳｉをドーピングしたＡｌＧａＮ層とＩｎＡｌＮ層のペアが基板上に積層されている。ＩｎＡｌＮ／ＧａＮ系窒化物半導体を用いた積層構造では、ＩｎＡｌＮ／ＡｌＧａＮ界面に誘起される複数の二次元電子ガスにより抵抗が低減される。なお、この特許文献１では、さらに、ＩｎＡｌＮ／ＧａＮ系窒化物半導体を用いた積層構造にＭｇを添加する例も開示されている。
特開２００７－２５０９９１号公報
　しかしながら、上記特許文献１では、材料すなわちＩｎＡｌＮ／ＧａＮ系窒化物半導体にＳｉあるいはＭｇなどの不純物が添加されることにより、抵抗こそ低いが、材料のもつ高い絶縁破壊電界を十分に生かすことができない。つまり、デバイスの耐圧を高くできないという課題がある。
　さらに、複数の半導体界面すなわちＩｎＡｌＮ／ＡｌＧａＮ界面に発生するすべての二次元電子ガスに対して、良好なショットキーおよびオーミックコンタクトを形成することが難しいという課題がある。
　そこで、本発明は、上記課題に鑑みてなされたもので、ＩｎＡｌＮ／ＡｌＧａＮ系材料を用いて、低いオン抵抗と高い耐圧とを両立させる窒化物半導体装置を提供することを目的とするものである。
　上記課題を解決するために本発明に係る窒化物半導体装置は、バンドギャップＥｇ１を有し、ＧａＮとの格子定数差が０．３％未満であるＩｎａＡｌｂＧａｃＮ１－ａ－ｂ－ｃ（１＞ａ＞０、１＞ｂ＞０、１＞ｃ≧０）からなる第１の半導体層と、バンドギャップＥｇ２（Ｅｇ１＞Ｅｇ２）を有するＩｎｄＡｌｅＧａｆＮ１－ｄ－ｅ－ｆ（１＞ｄ≧０、１＞ｅ≧０、１≧ｆ＞０）からなる第２の半導体層とが順に積層されたヘテロ構造層と、前記ヘテロ構造層の第１側面に、前記ヘテロ構造層のヘテロ界面と接するように形成され、当該ヘテロ構造層とショットキー接続される第１の電極と、前記ヘテロ構造層の第１側面とは別の第２側面に、前記ヘテロ構造層のヘテロ界面と接するように形成され、前記ヘテロ構造層とオーミック接続される第２の電極とを備える。
　この構成により、窒化物半導体層の第１の半導体層／第２の半導体層構造のヘテロ接合に誘起される二次元電子ガスに対して抵抗成分の低い良好なショットキー電極およびオーミック電極を形成できる。それとともに、第１の半導体層／第２の半導体層構造のペアを格子整合させた状態で複数積層させることができるので、非常に低い抵抗を実現できる。
　また、前記ヘテロ構造層では、前記第２の半導体層と前記第１の半導体層とはこの順に複数積層されているとしてもよい。
　この構成により、二次元電子ガスが誘起されたチャネルを並列に接続でき、かつ、すべてのチャネルにショットキー接合とオーミック接合とを形成することができる。
　このとき、前記ヘテロ構造層は、さらに、前記第１の半導体層と、前記第２の半導体層との間にＡｌＮ層が積層されているとしてもよい。
　この構成により、二次元電子ガスの波動関数の第１の半導体層側への染み出しを抑制できるために、第１の半導体層からの合金散乱を抑えられるので、高い電子移動度を実現できる。
　また、前記ヘテロ構造層では、前記第２の半導体層と、前記ＡｌＮ層と、前記第１の半導体層とは、この順に複数積層されているとしてもよい。
　この構成により、ショットキー電極およびオーミック電極に逆方向バイアスを印加した場合に、自由キャリアが消滅した後に第１の半導体層および第２の半導体層の表裏に分極電荷のみが残存するが、表裏の分極電荷はその電荷量が等しく符号が逆であるために、マクロな視点からは電気的にキャンセルされる。そのため、残留キャリア濃度が低ければ、非常に高い耐圧を実現することができる。
　ここで、好ましくは、前記第１の半導体層と前記第２の半導体層とのキャリア濃度は、５×１０１６ｃｍ－３以下である。
　この構成により、第１の半導体層および第２の半導体層は不純物添付されずキャリア濃度が低いので、同時に高い耐圧を実現することができる。
　また、前記第１の半導体層と、前記ＡｌＮ層と、前記第２の半導体層とのキャリア濃度は、５×１０16ｃｍ-3以下であるとしてもよい。
　この構成により、第１の半導体層、第２の半導体層およびＡｌＮは不純物添付されずキャリア濃度が低いので、同時に高い耐圧を実現することができる。
　この構成により、第１の半導体層および第２の半導体層の格子定数と整合させることができるために、第１の半導体層／第２の半導体層のペア数を増加させても、ウェハのクラックや反りを抑制することができる。さらに、第１の半導体層／第２の半導体層界面の分極の差が大きくなることと、分極により誘起された電子が蓄積されるポテンシャル井戸が十分に深くなるために、より高濃度の電子を誘起させることができる。
　ここで、好ましくは、前記第１の半導体層は、Ｉｎ０．１８Ａｌ０．８２Ｎ層であり、前記第２の半導体層は、ＧａＮ層である。
　この構成により、ＩｎＡｌＮ／ＡｌＧａＮ系材料を用いて、低いオン抵抗と高い耐圧とを両立させる窒化物半導体装置を簡単に実現できる。
　また、前記ヘテロ構造層では、前記第２の半導体層と、前記第１の半導体層と、さらに、バンドギャップＥｇ３を有し、ＩｎｇＡｌｈＧａｉＮ１－ｇ－ｈ－ｉ（１＞ｇ＞０、１＞ｈ＞０、１＞ｉ≧０）からなる第３の半導体とがこの順に積層されており、Ｅｇ１＞Ｅｇ３＞Ｅｇ２を満足するとしてもよい。
　この構成により、第１の半導体層の直下には高濃度の二次元電子ガスが誘起され、一方、第１の半導体層の直上には二次元ホールガスが誘起されにくくなる。このようにして、ホールに起因するデバイス特性の劣化を抑制することができる。
　また、前記ヘテロ構造層では、前記第２の半導体層と、前記第１の半導体層と、前記第３の半導体層とは、この順に複数積層されているとしてもよい。
　この構成により、二次元電子ガスが誘起されたチャネルを並列に接続でき、かつ、すべてのチャネルにショットキー接合とオーミック接合とを形成することができる。
　ここで、好ましくは、前記第１の半導体層は、Ｉｎ０．１８Ａｌ０．８２Ｎであり、前記第２の半導体層はＧａＮである。
　この構成により、ＩｎＡｌＮ／ＡｌＧａＮ系材料を用いて、低いオン抵抗と高い耐圧とを両立させる窒化物半導体装置を簡単に実現できる。
　また、前記ヘテロ構造層の最上層の前記第１の半導体層上の一部の領域には、バンドギャップＥｇ３（Ｅｇ１＞Ｅｇ３）を有するｐ－ＩｎｇＡｌｈＧａｉＮ１－ｇ－ｈ－ｉ（１＞ｇ≧０、１＞ｈ≧０、１≧ｉ＞０）層が形成されており、前記第１の電極は、前記ｐ－ＩｎｇＡｌｈＧａｉＮ１－ｇ－ｈ－ｉ層と接触するように形成されているとしてもよい。
　この構成により、第１の電極からのリークパスとなる第１の半導体層と第１の電極との接触面を分離することができるので、第１の電極に逆方向バイアスを印加した際の逆方向リーク電流を大幅に低減することができる。
　本発明によれば、ＩｎＡｌＮ／ＡｌＧａＮ系材料を用いて、低いオン抵抗と高い耐圧とを両立させる窒化物半導体装置を実現することができる。
図１は、従来技術を説明するための図である。 図２は、従来技術を説明するための図である。 図３は、実施の形態１における窒化物半導体装置の構造を示す断面図である。 図４は、実施の形態１の窒化物半導体装置におけるキャリア濃度と耐圧との関係を示す図である。 図５Ａは、実施の形態１における窒化物半導体装置の製造方法を説明するための図である。 図５Ｂは、実施の形態１における窒化物半導体装置の製造方法を説明するための図である。 図５Ｃは、実施の形態１における窒化物半導体装置の製造方法を説明するための図である。 図６は、本発明の実施の形態２における窒化物半導体装置の構造を示す断面図である。 図７は、本発明の実施の形態３における窒化物半導体装置の構造を示す断面図である。 図８は、III族窒化物半導体の格子定数とバンドギャップを示す図である。 図９は、本実施の形態３におけるヘテロ構造層のホール発生の抑制の効果を説明するための図である。
　以下、本発明の実施の形態について、図面を用いて以下に説明する。
　（実施の形態１）
　図３は、実施の形態１における窒化物半導体装置の構造を示す断面図である。図４は、実施の形態１の窒化物半導体装置におけるキャリア濃度と耐圧との関係を示す図である。
　図３に示す窒化物半導体装置１００は、基板１０１と、バッファー層１０２と、バッファー層１０２上に積層されたヘテロ構造を有するヘテロ構造層１０とを備える。また、窒化物半導体装置１００は、第１の凹部１０７および第２の凹部１０８が形成されており、第１の凹部１０７の側壁（側面）にショットキー電極１０９が、第２の凹部１０８の側壁（側面）にオーミック電極１１０が形成されている。
　基板１０１は、例えばサファイア、シリコン、ＳｉＣまたはＧａＮなどの材料からなる。
　バッファー層１０２は、ＡｌＮを含む層からなり、基板上に積層されている。これにより、結晶の転位密度を低減することができる。
　ヘテロ構造層１０は、バッファー層１０２上に積層され、ＧａＮ層１０３、ＩｎＡｌＮ層１０４、ＧａＮ層１０５およびＩｎＡｌＮ層１０６が順次積層されたヘテロ構造を有する。ここで、ＩｎＡｌＮ層（１０４および１０６）とＧａＮ層（１０３および１０５）とのキャリア濃度は、５×１０１６ｃｍ－３以下である。
　ここで、ＩｎＡｌＮ層（１０４および１０６）は、本発明の第１の半導体層に相当し、ＩｎＡｌＮからなるとしているが、それに限らない。ＩｎＡｌＮ層（１０４および１０６）は、バンドギャップＥｇ１を有し、ＧａＮとの格子定数差が０．３％未満であるＩｎａＡｌｂＧａｃＮ１－ａ－ｂ－ｃ（１＞ａ＞０、１＞ｂ＞０、１＞ｃ≧０）からなる第１の半導体層であってもよい。また、ＧａＮ層（１０３および１０５）は、本発明に係る第２の半導体層に相当し、ＧａＮからなるとしているが、それに限らない。ＧａＮ層（１０３および１０５）は、バンドギャップＥｇ２（Ｅｇ１＞Ｅｇ２）を有し、ＧａＮとの格子定数差が０．３％未満の半導体層ＩｎｄＡｌｅＧａｆＮ１－ｄ－ｅ－ｆ（１＞ｄ≧０、１＞ｅ≧０、１≧ｆ＞０）からなる第２の半導体層であってもよい。
　また、ヘテロ構造層１０には、第１の凹部１０７および第２の凹部１０８が形成されており、第１の凹部１０７の側壁（側面）にショットキー電極１０９が、第２の凹部１０８の側壁（側面）にオーミック電極１１０が形成されている。すなわち、ヘテロ構造層１０は、ＩｎＡｌＮ層１０６の表面から最下層のＧａＮ層１０３に達する第１の凹部１０７および第２の凹部１０８を備え、第１の凹部１０７および第２の凹部１０８の側壁（側面）にそれぞれショットキー電極１０９およびオーミック電極１１０が形成されている。
　第１の凹部１０７および第２の凹部１０８は、ヘテロ構造層１０に形成され、フォトリソグラフィー工程とエッチング工程によりリセス構造を形成する手法により形成される。
　ショットキー電極１０９は、例えばＮｉ／Ａｕ、Ｐｔ／Ａｕ、Ｐｄ／Ａｕ、ＡｕまたはＴｉＷ等で構成されるショットキー金属からなる。ショットキー電極１０９は、ヘテロ構造層１０の積層方向と垂直なヘテロ構造層１０の側面、すなわち第１の凹部１０７に、ヘテロ構造層１０のヘテロ界面と接するように形成され、ヘテロ構造層１０とショットキー接続される。このショットキー電極１０９は、第１の凹部１０７にショットキー金属が積層されてショットキー接合を形成してなる。
　オーミック電極１１０は、例えばＴｉ／Ａｌ等で構成されるオーミック金属からなる。オーミック電極１１０は、ヘテロ構造層１０の積層方向と垂直なヘテロ構造層１０の側面、すなわち第２の凹部１０８に、ヘテロ構造層１０のヘテロ界面と接するように形成され、ヘテロ構造層１０とオーミック接続される。このオーミック電極１１０は、第２の凹部１０８にオーミック金属を堆積後、アニール工程を施されることによりオーミック接合を形成してなる。
　以上のようにして、窒化物半導体装置１００は構成される。
　このように、窒化物半導体装置１００では、ＩｎＡｌＮ／ＧａＮヘテロ接合を有するヘテロ構造を適用することで、従来のＡｌＧａＮ／ＧａＮ系と比較して、高濃度の二次元電子ガスを実現することができる。
　さらに、窒化物半導体装置１００では、ＩｎＡｌＮ／ＧａＮヘテロ構造を用いることで、ＩｎＡｌＮの格子定数をＧａＮの格子定数と整合させることができる。そのため、格子不整合に起因するエピタキシャル層のクラックや反りを発生させることなく、多数のＩｎＡｌＮ／ＧａＮのヘテロ接合を積層させることができる。それにより、チャネル数に応じて、抵抗をより一層低減することができる。
　また、窒化物半導体装置１００では、ＩｎＡｌＮ層（１０４および１０６）とＧａＮ層（１０３および１０５）はキャリア濃度が５×１０１６ｃｍ－３以下である。そのため、ショットキー電極１０９とオーミック電極１１０との間に逆方向電圧を印加すると、二次元電子ガスは消滅し、ＩｎＡｌＮ層とＧａＮ層の表裏には分極電荷のみが残存する。そして、各層に発生する分極電荷はその量が同一で符号が正負反対であるため、平均的には電荷がキャンセルする。つまり、空乏化後に各層に残存する空間電荷は残留キャリアに関するものだけになる。したがって、残留キャリア濃度を５×１０１６ｃｍ－３以下にすることにより、図４に示すように高い耐圧を実現することができる。
　また、窒化物半導体装置１００では、ヘテロ構造層１０はその表面から最下層の窒化物半導体（ＧａＮ層１０３）に達する第１の凹部１０７および第２の凹部１０８を備える。そして、第１の凹部１０７にショットキー電極１０９を形成することで、ヘテロ構造層１０の端面に接する、すべてのチャネルに対して、良好なショットキー接合を形成することができる。また、同様に、第２の凹部１０８にオーミック電極１１０を形成することで、ヘテロ構造層１０の端面に接する、すべてのチャネルに対して、良好なオーミック接合を形成することができる。その結果、低抵抗な窒化物半導体装置を実現することが可能となる。
　なお、基板１０１は、上述したサファイア、シリコン、ＳｉＣおよびＧａＮに限られず、多くの基板材料が適用可能である。また、バッファー層１０２は、ＡｌＮを含むことが好ましい。これにより、結晶の転位密度を低減することができ、優れたデバイス特性を実現することができる。
　次に、窒化物半導体装置１００の製造方法について説明する。
　図５Ａ～図５Ｃは、実施の形態１における窒化物半導体装置の製造方法を説明するための図である。
　まず、基板１０１に、バッファー層１０２と、ＧａＮ層１０３と、ＩｎＡｌＮ層１０４と、ＧａＮ層１０５と、ＩｎＡｌＮ層１０６とを順次積層する（図５Ａ）。
　次に、フォトリソグラフィー工程とエッチング工程により、リセス構造を形成する（図５Ｂ）。具体的には、ＧａＮ層１０３と、ＩｎＡｌＮ層１０４と、ＧａＮ層１０５と、ＩｎＡｌＮ層１０６とに第１の凹部１０７および第２の凹部１０８を形成する。
　次に、ショットキー金属（Ｎｉ／Ａｕ、Ｐｔ／Ａｕ、Ｐｄ／Ａｕ、ＡｕまたはＴｉＷ等）を第１の凹部１０７に積層させることによってショットキー電極１０９を形成し、オーミック金属（Ｔｉ／Ａｌ等）を第２の凹部１０８に堆積し、その後にアニール工程を施すことによってオーミック電極１１０を形成する（図５Ｃ）。
　以上のようにして、窒化物半導体装置１００を製造する。
　なお、上記では、窒化物半導体装置１００にＩｎＡｌＮ／ＧａＮ系材料を用いた場合の例を説明したが、それに限らない。ＧａＮは、III族元素であるＧａの一部をＡｌで置き換えたＡｌＧａＮ混晶でもよい。つまり、ＩｎＡｌＮ／ＡｌＧａＮ系材料を用いて、窒化物半導体装置１００を構成してもよく、同様の効果が得られる。
　以上のように、本実施の形態１における窒化物半導体装置１００では、ＩｎＡｌＮ／ＡｌＧａＮ系材料のヘテロ構造層であって、バンドギャップＥｇ１を有し、ＧａＮとの格子定数差が０．３％未満であるＩｎａＡｌｂＧａｃＮ１－ａ－ｂ－ｃ（１＞ａ＞０、１＞ｂ＞０、１＞ｃ≧０）からなり、例えばＩｎＡｌＮの第１の半導体層と、バンドギャップＥｇ２（Ｅｇ１＞Ｅｇ２）を有するＩｎｄＡｌｅＧａｆＮ１－ｄ－ｅ－ｆ（１＞ｄ≧０、１＞ｅ≧０、１≧ｆ＞０）からなり、例えばＧａＮの第２の半導体層とが順に積層されたヘテロ構造層のヘテロ接合に誘起される二次元電子ガスに対して抵抗成分の低い良好なショットキー電極およびオーミック電極を形成できる。それとともに、ＩｎａＡｌｂＧａｃＮ１－ａ－ｂ－ｃ／ＩｎｄＡｌｅＧａｆＮ１－ｄ－ｅ－ｆ構造のペアを格子整合させた状態で複数積層させることができるので、非常に低い抵抗を実現できる。さらに、ＩｎａＡｌｂＧａｃＮ１－ａ－ｂ－ｃおよびＩｎｄＡｌｅＧａｆＮ１－ｄ－ｅ－ｆのキャリア濃度が低いために、高い耐圧を実現することができる。その結果、低損失で高耐圧な窒化物半導体装置を実現することができる。
　以上、本実施の形態１によれば、ＩｎＡｌＮ／ＡｌＧａＮ系材料を用いて低いオン抵抗と高い耐圧とを両立させる窒化物半導体装置を実現することができる。
　（実施の形態２）
　実施の形態１では、ＧａＮ層／ＩｎＡｌＮ層のヘテロ構造を有するヘテロ構造層について説明したが、それに限らない。ＧａＮ層およびＩｎＡｌＮ層にＡｌＮ層が挿入されるＧａＮ層／ＡｌＮ層／ＩｎＡｌＮ層のヘテロ構造を有するヘテロ構造層でもよい。以下、それについて説明する。
　図６は、実施の形態２における窒化物半導体装置の構造を示す断面図である。図３と同様の要素には同一の符号を付しており、詳細な説明は省略する。
　図６に示す窒化物半導体装置２００は、基板１０１と、バッファー層１０２と、バッファー層１０２上に積層されたヘテロ構造層２０とを備える。また、窒化物半導体装置２００は、第１の凹部２０７および第２の凹部２０８が形成されており、第１の凹部２０７の側壁（側面）にショットキー電極１０９が、第２の凹部２０８の側壁（側面）にオーミック電極１１０が形成されている。
　ヘテロ構造層２０は、バッファー層１０２上に積層され、ＧａＮ層１０３と、ＡｌＮ層２０４と、ＩｎＡｌＮ層１０４と、ＧａＮ層１０５と、ＡｌＮ層２０６と、ＩｎＡｌＮ層１０６とが順次積層されたヘテロ構造を有する。ここで、ＩｎＡｌＮ層（１０４および１０６）とＧａＮ層（１０３および１０５）とＡｌＮ層（２０４および２０６）とのキャリア濃度は、５×１０１６ｃｍ－３以下である。
　ここで、上述したように、ＩｎＡｌＮ層（１０４および１０６）は、本発明の第１の半導体層に相当し、ＩｎＡｌＮからなるとしているが、それに限らない。ＩｎＡｌＮ層（１０４および１０６）は、バンドギャップＥｇ１を有し、ＧａＮとの格子定数差が０．３％未満であるＩｎａＡｌｂＧａｃＮ１－ａ－ｂ－ｃ（１＞ａ＞０、１＞ｂ＞０、１＞ｃ≧０）からなる第１の半導体層であってもよい。また、ＧａＮ層（１０３および１０５）は、本発明に係る第２の半導体層に相当しＧａＮからなるとしているが、それに限らない。ＧａＮ層（１０３および１０５）は、バンドギャップＥｇ２（Ｅｇ１＞Ｅｇ２）を有し、ＧａＮとの格子定数差が０．３％未満の半導体層ＩｎｄＡｌｅＧａｆＮ１－ｄ－ｅ－ｆ（１＞ｄ≧０、１＞ｅ≧０、１≧ｆ＞０）からなる第２の半導体層であってもよい。
　また、ヘテロ構造層２０には、第１の凹部２０７および第２の凹部２０８が形成されており、第１の凹部２０７の側壁（側面）にショットキー電極１０９、第２の凹部２０８の側壁（側面）にオーミック電極１１０が形成されている。
　第１の凹部２０７および第２の凹部２０８は、ＩｎＡｌＮ層１０６の表面から最下層のＧａＮ層１０３に達するようヘテロ構造層２０に形成される。第１の凹部２０７および第２の凹部２０８は、フォトリソグラフィー工程とエッチング工程によりリセス構造を形成する手法により形成される。
　以上のようにして、窒化物半導体装置２００は構成される。
　このように、窒化物半導体装置２００では、実施の形態１で示したＩｎＡｌＮ／ＧａＮの間に、ＡｌＮ層を挿入するヘテロを適用することにより、二次元電子ガスの波動関数のＩｎＡｌＮ層側への染み出しを抑制できる。そのため、ＩｎＡｌＮからの合金散乱を抑えられるので、高い電子移動度を実現できる。それにより、ＩｎＡｌＮ系の高い二次元電子ガス濃度と相まって、より一層低い抵抗を実現することができる。例えば、ＩｎＡｌＮ／ＧａＮの間にＡｌＮ層を挿入しない場合の移動度は、数百ｃｍ２／Ｖｓ程度となるのに対して、ＩｎＡｌＮ／ＧａＮの間にＡｌＮ層を挿入する場合の移動度は、１０００ｃｍ２／Ｖｓを超える。
　さらに、窒化物半導体装置２００では、このＩｎＡｌＮ／ＡｌＮ／ＧａＮヘテロ接合系を用いることで、ＩｎＡｌＮの格子定数をＧａＮの格子定数と整合させることができる。そのため、格子不整合に起因するエピタキシャル層のクラックや反りを発生させることなく、多数のＩｎＡｌＮ／ＡｌＮ／ＧａＮのヘテロ接合を積層させることができる。それにより、チャネル数に応じて、その抵抗をより一層低減することができる。
　また、窒化物半導体装置２００では、ＩｎＡｌＮ層（１０４および１０６）とＡｌＮ層（２０４および２０６）とＧａＮ層（１０３および１０５）はキャリア濃度が５×１０１６ｃｍ－３以下である。そのため、ショットキー電極１０９とオーミック電極１１０との間に逆方向電圧を印加すると、二次元電子ガスは消滅し、ＩｎＡｌＮ層とＡｌＮ層とＧａＮ層の表裏には分極電荷のみが残存する。そして、各層に発生する分極電荷はその量が同一で符号が正負反対であるため、平均的には電荷がキャンセルする。つまり、空乏化後に各層に残存する空間電荷は残留キャリアに関するものだけになる。したがって、残留キャリア濃度を５×１０１６ｃｍ－３以下にすることにより、高い耐圧を実現することができる。
　また、窒化物半導体装置２００では、ヘテロ構造層２０はその表面から最下層の窒化物半導体（ＧａＮ層１０３）に達する第１の凹部２０７および第２の凹部２０８を備える。そして、その第１の凹部２０７にショットキー電極１０９を形成することで、ヘテロ構造層２０の端面に接する、すべてのチャネルに対して、良好なショットキー接合を形成することができる。また、同様に、第２の凹部２０８にオーミック電極１１０を形成することで、ヘテロ構造層２０の端面に接する、すべてのチャネルに対して、良好なオーミック接合を形成することができる。その結果、低抵抗な窒化物半導体装置を実現することが可能となる。
　なお、リセス構造（第１の凹部２０７および第２の凹部２０８）は、フォトリソグラフィー工程とエッチング工程により形成することができる。
　以上、本実施の形態２によれば、ＩｎＡｌＮ／ＡｌＮ／ＧａＮヘテロ接合系材料すなわちバンドギャップＥｇ１を有し、ＧａＮとの格子定数差が０．３％未満であるＩｎａＡｌｂＧａｃＮ１－ａ－ｂ－ｃ（１＞ａ＞０、１＞ｂ＞０、１＞ｃ≧０）からなり、例えばＩｎＡｌＮの第１の半導体層と、ＡｌＮ層と、バンドギャップＥｇ２（Ｅｇ１＞Ｅｇ２）を有するＩｎｄＡｌｅＧａｆＮ１－ｄ－ｅ－ｆ（１＞ｄ≧０、１＞ｅ≧０、１≧ｆ＞０）からなり、例えばＧａＮの第２の半導体層とが順に積層されたヘテロ構造層を用いて低いオン抵抗と高い耐圧とを両立させる窒化物半導体装置２００を実現することができる。
　なお、窒化物半導体装置２００では、ＩｎＡｌＮ／ＡｌＮ／ＧａＮヘテロ接合系を用いた場合の例を説明したが、それに限らない。ＧａＮは、III族元素であるＧａの一部をＡｌで置き換えたＡｌＧａＮ混晶でもよい。つまり、ＩｎＡｌＮ／ＡｌＮ／ＧａＮヘテロ接合系材料を用いて窒化物半導体装置２００を構成してもよく、同様の効果が得られる。
（実施の形態３）
　実施の形態１では、ＧａＮ／ＩｎＡｌＮヘテロ接合系材料のヘテロ構造層について説明し、実施の形態２では、ＧａＮ層およびＩｎＡｌＮ層にＡｌＮ層が挿入されるＧａＮ／ＡｌＮ／ＩｎＡｌＮヘテロ接合系材料のヘテロ構造層について説明した。実施の形態３では、ヘテロ構造層のさらに別の例について説明する。
　図７は、実施の形態３における窒化物半導体装置の構造を示す断面図である。図３及び図６と同様の要素には同一の符号を付しており、詳細な説明は省略する。
　図７に示す窒化物半導体装置３００は、基板１０１と、バッファー層１０２と、バッファー層１０２上に積層されたヘテロ構造を有するヘテロ構造層３０とを備える。また、窒化物半導体装置３００は、第１の凹部３１２および第２の凹部３１３が形成されており、第１の凹部３１２の側壁（側面）にショットキー電極３１４が、第１の凹部３１２の側壁（側面）にオーミック電極３１５が形成されている。ここで、ショットキー電極３１４は、ｐ－ＧａＮ層３１１にもコンタクトしている。
　ヘテロ構造層３０は、バッファー層１０２上に積層され、ＧａＮ層３０３と、Ｉｎ０．１８Ａｌ０．８２Ｎ層３０４と、ＩｎＡｌＧａＮ層３０５と、ＧａＮ層３０６と、Ｉｎ０．１８Ａｌ０．８２Ｎ層３０７と、ＩｎＡｌＧａＮ層３０８と、ＧａＮ層３０９と、Ｉｎ０．１８Ａｌ０．８２Ｎ層３１０とが順次積層されたヘテロ構造を有する。ここで、Ｉｎ０．１８Ａｌ０．８２Ｎ層（３０４、３０７および３１０）と、ＧａＮ層（３０３、３０６および３０９）と、ＩｎＡｌＧａＮ層（３０５および３０８）とのキャリア濃度は、５×１０１６（ｃｍ－３）以下である。
　ここで、Ｉｎ０．１８Ａｌ０．８２Ｎ層（３０４、３０７、３１０）は、本発明に係る第１の半導体層に相当し、Ｉｎ０．１８Ａｌ０．８２Ｎからなるとしているが、それに限らない。Ｉｎ０．１８Ａｌ０．８２Ｎ層（３０４、３０７、３１０）は、バンドギャップＥｇ１を有し、ＧａＮとの格子定数差が０．３％未満であるＩｎａＡｌｂＧａｃＮ１－ａ－ｂ－ｃ（１＞ａ＞０、１＞ｂ＞０、１＞ｃ≧０）からなる第１の半導体層であってもよい。また、ＧａＮ層（３０３、３０６および３０９）は、本発明に係る第２の半導体層に相当しＧａＮからなるとしているが、それに限らない。ＧａＮ層（３０３、３０６および３０９）は、バンドギャップＥｇ２（Ｅｇ１＞Ｅｇ２）を有し、ＧａＮとの格子定数差が０．３％未満の半導体層ＩｎｄＡｌｅＧａｆＮ１－ｄ－ｅ－ｆ（１＞ｄ≧０、１＞ｅ≧０、１≧ｆ＞０）からなる第２の半導体層であってもよい。また、ＩｎＡｌＧａＮ層（３０５および３０８）は、本発明に係る第３の半導体層に相当し、ＩｎＡｌＧａＮからなるとしているが、それに限らない。ＩｎＡｌＧａＮ層（３０５および３０８）は、バンドギャップＥｇ３を有し、ＩｎｇＡｌｈＧａｉＮ１－ｇ－ｈ－ｉ（１＞ｇ＞０、１＞ｈ＞０、１＞ｉ≧０）からなる第３の半導体層であってもよい。
　ただし、第１の半導体層と第２の半導体層と第３の半導体層とでは、Ｅｇ１＞Ｅｇ３＞Ｅｇ１を満足する。なお、本発明を簡単に実現するためには、第１の半導体層と第２の半導体層とにＩｎ０．１８Ａｌ０．８２Ｎ層（３０４、３０７、３１０）とＧａＮ層（３０３、３０６および３０９）とを用いるのが好ましい。以下、その理由について説明する。
　図８は、III族窒化物半導体の格子定数とバンドギャップを示す図である。窒素とガリウムやインジウム、アルミニウムの化合物であるIII族窒化物半導体では、組成をコントロールして格子整合することで, 無転位かつ高品質の組成でのヘテロエピ層が実現可能である。
　ヘテロ構造層３０は、III族窒化物半導体からなる層のヘテロ構造層である。ヘテロ構造層３０では、第１の半導体層と第２の半導体層と第３の半導体層とを、図８において、ＧａＮとの格子定数差が０．３％未満であるIII族窒化物半導体層として形成することで、格子整合させることができる。
　特に、第１の半導体層と第２の半導体層とを、ＧａＮの格子定数３．１８９Åと同じ格子定数を有するIII族窒化物半導体で形成するのが好ましい。具体的には、第１の半導体層と第２の半導体層とは、Ｉｎ０．１８Ａｌ０．８２Ｎ層（３０４、３０７、３１０）とＧａＮ層（３０３、３０６および３０９）とであるのが好ましい。
　このように、ＩｎａＡｌｂＧａｃＮ１－ａ－ｂ－ｃ（１＞ａ＞０、１＞ｂ＞０、１＞ｃ≧０）からなる第１の半導体層は、ｃ＝０のケースすなわち材料中にＧａが存在しないＩｎＡｌＮとなるのが好ましい。その理由は、ＩｎＡｌＮだと材料の分極が大きくなるという効果があるからである。また、ＩｎｄＡｌｅＧａｆＮ１－ｄ－ｅ－ｆ（１＞ｄ≧０、１＞ｅ≧０、１≧ｆ＞０）からなる第２の半導体層は、ｄ＝ｅ＝０のケースすなわち材料中にＩｎおよびＡｌが存在しないＧａＮとなるのが好ましい。その理由は、分極が小さくなるという効果があるからである。そして、その結果、ヘテロ構造層３０においてヘテロ接合におけるそれぞれの半導体層表面の分極電荷密度の差が大きくなり、電子濃度を高くすることができるので、より低いオン抵抗を実現することができる。一方、ｄおよびｅ≠０のケースすなわち第２の半導体層がＩｎＡｌＧａＮからなる場合では、格子定数とバンドギャップ制御の自由度が高いというメリットがある。なお、実施の形態１および実施の形態２では説明を省略していたが、実施の形態１および実施の形態２における第１の半導体および第２の半導体でも同様である。
　また、ヘテロ構造層３０には、第１の凹部３１２および第２の凹部３１３が形成されており、第１の凹部３１２の側壁（側面）にショットキー電極３１４が、第２の凹部３１３の側壁（側面）にオーミック電極３１５が形成されている。すなわち、ヘテロ構造層３０は、Ｉｎ０．１８Ａｌ０．８２Ｎ層３１０の表面から最下層のＧａＮ層３０３に達する第１の凹部３１２および第２の凹部３１３を備え、第１の凹部３１２および第２の凹部３１３の側壁（側面）にそれぞれショットキー電極３１４およびオーミック電極３１５が形成されている。
　第１の凹部３１２および第２の凹部３１３は、ヘテロ構造層３０に形成され、フォトリソグラフィー工程とエッチング工程によりリセス構造を形成する手法により形成される。
　ショットキー電極３１４は、例えばＮｉ／Ａｕ、Ｐｔ／Ａｕ、Ｐｄ／Ａｕ、ＡｕまたはＴｉＷ等で構成されるショットキー金属からなる。ショットキー電極３１４は、ヘテロ構造層３０の側面すなわち第１の凹部３１２に、ヘテロ構造層３０のヘテロ界面と接するように形成され、ヘテロ構造層３０とショットキー接続される。このショットキー電極３１４は、第１の凹部３１２にショットキー金属が積層されてショットキー接合を形成してなる。また、ショットキー電極３１４は、ｐ－ＧａＮ層３１１と接触している。
　オーミック電極３１５は、例えばＴｉ／Ａｌ等で構成されるオーミック金属からなる。オーミック電極３１５は、ヘテロ構造層３０の側面すなわち第２の凹部３１３に、ヘテロ構造層３０のヘテロ界面と接するように形成され、ヘテロ構造層３０とオーミック接続される。このオーミック電極３１５は、第２の凹部３１３にオーミック金属を堆積後、アニール工程を施されることによりオーミック接合を形成してなる。
　ｐ－ＧａＮ層３１１は、ヘテロ構造層３０の最上層であるＩｎ０．１８Ａｌ０．８２Ｎ層３１０上に部分的に（Ｉｎ０．１８Ａｌ０．８２Ｎ層３１０上の一部の領域に）形成されている。そして、ｐ－ＧａＮ層３１１は、ショットキー電極３１４と接触しており、第１の凹部の側壁とは同電位となっている。ここで、ｐ－ＧａＮ層３１１は、ショットキー電極３１４からのリークパスとなるＩｎ０．１８Ａｌ０．８２Ｎ層３１０とショットキー電極３１４との接触面を分離するために形成され、リーク電流を抑制する。
　なお、ｐ－ＧａＮ層３１１は、ｐ－ＧａＮからなるのに限られない。ｐ－ＧａＮ層３１１は、バンドギャップＥｇ３（Ｅｇ１＞Ｅｇ３）を有するｐ－ＩｎｇＡｌｈＧａｉＮ１－ｇ－ｈ－ｉ（１＞ｇ≧０、１＞ｈ≧０、１≧ｉ＞０）から形成されていてもよい。ここで、ｐ－ＧａＮ層３１１は、ｐ－ＧａＮからなるのが好ましい。これは、リーク電流を極めて小さくできるという効果があるからである。また、ｐ－ＧａＮ層３１１の構造としては、キャリア濃度が５ｘ１０１７ｃｍ－３以上、厚み１００ｎｍ以上が適切である。この数値以下となると、リーク電流低減の効果は小さくなる。さらに、ｐ－ＧａＮ層３１１の幅は、５μｍ以下であることが必要である。この幅がこれ以上大きくなると、ＩＶ特性の順方向特性における立ち上がり電圧Ｖｆが増加するというデメリットが生じるからである。
　以上のようにして、窒化物半導体装置３００は構成される。
　このように、窒化物半導体装置３００では、Ｉｎ０．１８Ａｌ０．８２Ｎ層／ＧａＮヘテロ接合を有するヘテロ構造を適用することで、従来のＡｌＧａＮ／ＧａＮ系と比較して、高濃度の二次元電子ガスを実現することができる。
　さらに、窒化物半導体装置３００では、Ｉｎ０．１８Ａｌ０．８２Ｎ層／ＧａＮヘテロ構造を用いることで、Ｉｎ０．１８Ａｌ０．８２Ｎ層の格子定数をＧａＮの格子定数と整合させることができる。そのため、格子不整合に起因するエピタキシャル層のクラックや反りを発生させることなく、多数のＩｎ０．１８Ａｌ０．８２Ｎ層／ＧａＮのヘテロ接合を積層させることができる。それにより、チャネル数に応じて、抵抗をより一層低減することができる。
　また、窒化物半導体装置３００では、Ｉｎ０．１８Ａｌ０．８２Ｎ層（３０４、３０７および３１０）とＧａＮ層（３０３、３０６および３０９）とＩｎＡｌＧａＮ層（３０５および３０８）はキャリア濃度が５×１０１６（ｃｍ－３）以下である。そのため、ショットキー電極３１４とオーミック電極３１５との間に逆方向電圧を印加すると、二次元電子ガスは消滅し、Ｉｎ０．１８Ａｌ０．８２Ｎ層とＧａＮ層とＩｎＡｌＧａＮ層に表裏には分極電荷のみが残存する。そして、各層に発生する分極電荷はその量が同一で符号が正負反対であるため、平均的には電荷がキャンセルする。つまり、空乏化後に各層に残存する空間電荷は残留キャリアに関するものだけになる。したがって、残留キャリア濃度を５×１０１６（ｃｍ－３）以下にすることにより、図４に示すように高い耐圧を実現することができる。
　さらに、窒化物半導体装置３００では、Ｉｎ０．１８Ａｌ０．８２Ｎ層３０４とＧａＮ層３０６層の間にＩｎＡｌＧａＮ層３０５が形成されており、Ｉｎ０．１８Ａｌ０．８２Ｎ層３０７とＧａＮ層３０９層の間にＩｎＡｌＧａＮ層３０８が形成されている。ここで、Ｉｎ０．１８Ａｌ０．８２Ｎ層、ＧａＮ、ＩｎＡｌＧａＮのバンドギャップはそれぞれＥｇ１、Ｅｇ２、Ｅｇ３であるが、それらの大小関係がＥｇ１＞Ｅｇ３＞Ｅｇ２となるようにすることで、Ｉｎ０．１８Ａｌ０．８２Ｎ層（３１０と３０７と３０４）の直下には高濃度の二次元電子ガスが誘起され、一方、Ｉｎ０．１８Ａｌ０．８２Ｎ層の直上には二次元ホールガスが誘起されにくくなる。このようにして、ホールに起因するデバイス特性の劣化を抑制することができる。
　なお、ＩｎＡｌＧａＮ層３０８は、Ｅｇ１＞Ｅｇ３＞Ｅｇ２なる関係が満たされていれば、混晶比が連続的に変化するグレーデッド層であってもよい。グレーデッド層にすることで分極電荷の発生が抑えられ、ホールガスの発生をより一層抑制することができる。
　ここで、上記のホール発生の抑制の効果について図を用いて説明する。図９は、本実施の形態３におけるヘテロ構造層のホール発生の抑制の効果を説明するための図である。図９の左表は、実施の形態１におけるＩｎＡｌＮ／ＧａＮ系材料のヘテロ構造層について示しており、図９の右表は、本実施の形態３におけるＩｎＡｌＮ／ＡｌＧａＮ／ＩｎＡｌＧａＮのヘテロ構造層について示している。具体的には、図９の左表では、ＧａＮ層１０３、ＩｎＡｌＮ層１０４、ＧａＮ層１０５およびＩｎＡｌＮ層１０６にさらにＧａＮ層およびＩｎＡｌＮ層が順次積層されたヘテロ構造を示している。それに対して図９の右表では、ＧａＮ層３０３、Ｉｎ０．１８Ａｌ０．８２Ｎ層３０４、ＩｎＡｌＧａＮ層３０５、ＧａＮ層３０６、Ｉｎ０．１８Ａｌ０．８２Ｎ層３０７、ＩｎＡｌＧａＮ層３０８、ＧａＮ層３０９およびＩｎ０．１８Ａｌ０．８２Ｎ層３１０が順次積層されたヘテロ構造層を示している。また、図９の右表ではＩｎＡｌＮ／ＡｌＧａＮ／ＧａＮのヘテロ構造層の混晶比が連続的に変化するグレーデッド層となっている場合を示している。
　図９の表に示すように、実施の形態１におけるＩｎＡｌＮ／ＧａＮ系材料のヘテロ構造層ではヘテロ境界面における価電子帯(バレンスバンド)がフェルミ準位に達しているのに対し、本実施の形態３におけるヘテロ構造層では、ヘテロ境界面における価電子帯がフェルミ準位に達しない。それにより、実施の形態１に比べてもさらにＩｎＡｌＮ層の直上には二次元ホールガスが誘起されにくくなる。なお、例えばＩｎ０．１８Ａｌ０．８２ＮのＩｎＡｌＮ層とＧａＮ層の間にＡｌＮ層を形成することにより二次元電子ガスの移動度が向上することはもちろんのことである。
　さらに、ｐ－ＧａＮ層３１１が最表面のＩｎ０．１８Ａｌ０．８２Ｎ層３０４上に部分的に形成されているために、ショットキー電極からのリークパスとなる表面がｐ－ＧａＮにより分離される。このために、ショットキー電極に逆方向バイアスを印加した際の逆方向リーク電流を大幅に低減することができる。
　また、窒化物半導体装置３００では、ヘテロ構造層３０はその表面から最下層の窒化物半導体（ＧａＮ層３０３）に達する第１の凹部３１２および第２の凹部３１３を備える。そして、第１の凹部３１２にショットキー電極３１４を形成することで、ヘテロ構造層３０の端面に接する、すべてのチャネルに対して、良好なショットキー接合を形成することができる。また、同様に、第２の凹部３１３にオーミック電極３１５を形成することで、ヘテロ構造層３０の端面に接する、すべてのチャネルに対して、良好なオーミック接合を形成することができる。その結果、低抵抗な窒化物半導体装置を実現することが可能となる。
　なお、基板１０１は、上述したサファイア、シリコン、ＳｉＣおよびＧａＮに限られず、多くの基板材料が適用可能である。また、バッファー層１０２は、ＡｌＮを含むことが好ましい。これにより、結晶の転位密度を低減することができ、優れたデバイス特性を実現することができる。
　以上のように、本実施の形態３における窒化物半導体装置３００では、Ｉｎ０．１８Ａｌ０．８２Ｎ層／ＧａＮ／ＩｎＡｌＧａＮ等の窒化物半導体層のへテロ接合に誘起される二次元電子ガスに対して抵抗成分の低い良好なショットキー電極およびオーミック電極を形成できる。それとともに、Ｉｎ０．１８Ａｌ０．８２Ｎ層／ＧａＮ／ＩｎＡｌＧａＮ構造のペアを格子整合させた状態で複数積層させることができるので、非常に低い抵抗を実現できる。さらに、Ｉｎ０．１８Ａｌ０．８２Ｎ、ＧａＮおよびＩｎＡｌＧａＮのキャリア濃度が低いために、高い耐圧を実現することができる。さらに、ホールガスの発生を抑制できるためにデバイスの過渡特性を向上させることができる。さらに、ｐ－ＧａＮにより逆方向のリーク電流を大幅に低減することができる。その結果、低損失で高耐圧な窒化物半導体装置を実現することができる。
　以上、本実施の形態３によれば、Ｉｎ０．１８Ａｌ０．８２Ｎ／ＧａＮ／ＩｎＡｌＧａＮ系材料を用いて低いオン抵抗と高い耐圧とを両立させる窒化物半導体装置を実現することができる。
　以上、本発明によれば、複数のチャネルを形成しても、そのいずれのチャネルにも十分に低損失に接合を形成でき、かつ、低い抵抗と高い耐圧を両立できる構造の窒化物半導体装置を実現できる。すなわち、ＩｎａＡｌｂＧａｃＮ１－ａ－ｂ－ｃ／ＩｎｄＡｌｅＧａｆＮ１－ｄ－ｅ－ｆ界面、またはＩｎｇＡｌｈＧａｉＮ１－ｇ－ｈ－ｉ／ＩｎａＡｌｂＧａｃＮ１－ａ－ｂ－ｃ／ＩｎｄＡｌｅＧａｆＮ１－ｄ－ｅ－ｆ界面のヘテロ接合系材料界面の端面からショットキー接合あるいはオーミック接合を直接形成するという手法をとれば、チャネル数が複数であっても、すべてのチャネルに対して、良好なショットキー接合とオーミック接合を実現することができる。さらに、これらヘテロ接合系材料界面に不純物添加をおこなわず、５×１０16ｃｍ-3以下という低いキャリア濃度であることにより、低い抵抗を保持したまま、高耐圧特性を実現できる。
　以上、本発明によれば、ＩｎＡｌＮ／ＡｌＧａＮ系材料を用いて低いオン抵抗と高い耐圧とを両立させる窒化物半導体装置を実現することができる。
　なお、ｐ－ＧａＮ層３１１は、ヘテロ構造層３０の最上層であるＩｎ０．１８Ａｌ０．８２Ｎ層３１０上に部分的に形成されているとしたが、それに限らない。ヘテロ構造層１０またはヘテロ構造層２０の最上層の上に部分的に形成されるとしてもよい。その場合も効果は同様である。すなわち、ｐ－ＧａＮ層３１１により、ショットキー電極１０９からのリークパスとなるヘテロ構造層１０またはヘテロ構造層２０の最上層の表面（具体的には、ＩｎＡｌＮ層１０６とショットキー電極１０９との接触面）を分離することができるので、ショットキー電極に逆方向バイアスを印加した際の逆方向リーク電流を大幅に低減することができる。
　以上、本発明の窒化物半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
　本発明は、窒化物半導体装置に利用でき、特に、電力応用回路に使用されるパワー半導体装置に使用される電力用の高出力スイッチング素子または大電力高周波素子などに使用されるショットキーバリアダイオードの窒化物半導体装置に利用できる。
　　１０、２０、３０　ヘテロ構造層
　　１００、２００、３００　窒化物半導体装置
　　１０１　基板
　　１０２　バッファー層
　　１０３、１０５、３０３、３０６、３０９　ＧａＮ層
　　１０４、１０６　ＩｎＡｌＮ層
　　１０７、２０７、３１２　第１の凹部
　　１０８、２０８、３１３　第２の凹部
　　１０９、３１４　ショットキー電極
　　１１０、３１５　オーミック電極
　　２０４、２０６　ＡｌＮ層
　　３０４、３０７、３１０　Ｉｎ０．１８Ａｌ０．８２Ｎ層
　　３０５、３０８　ＩｎＡｌＧａＮ層
　　３１１　ｐ－ＧａＮ層
 

Claims (12)

  1. 　バンドギャップＥｇ１を有し、ＧａＮとの格子定数差が０．３％未満であるＩｎａＡｌｂＧａｃＮ１－ａ－ｂ－ｃ（１＞ａ＞０、１＞ｂ＞０、１＞ｃ≧０）からなる第１の半導体層と、バンドギャップＥｇ２（Ｅｇ１＞Ｅｇ２）を有するＩｎｄＡｌｅＧａｆＮ１－ｄ－ｅ－ｆ（１＞ｄ≧０、１＞ｅ≧０、１≧ｆ＞０）からなる第２の半導体層とが順に積層されたヘテロ構造層と、
    　前記ヘテロ構造層の第１側面に、前記ヘテロ構造層のヘテロ界面と接するように形成され、当該ヘテロ構造層とショットキー接続される第１の電極と、
    　前記ヘテロ構造層の第１側面とは別の第２側面に、前記ヘテロ構造層のヘテロ界面と接するように形成され、前記ヘテロ構造層とオーミック接続される第２の電極とを備える
    　窒化物半導体装置。
  2. 　前記ヘテロ構造層では、前記第２の半導体層と前記第１の半導体層とはこの順に複数積層されている
    　請求項１に記載の窒化物半導体装置。
  3. 　前記ヘテロ構造層は、さらに、前記第１の半導体層と、前記第２の半導体層との間にＡｌＮ層が積層されている
    　請求項１に記載の窒化物半導体装置。
  4. 　前記ヘテロ構造層では、前記第２の半導体層と、前記ＡｌＮ層と、前記第１の半導体層とは、この順に複数積層されている
    　請求項３に記載の窒化物半導体装置。
  5. 　前記第１の半導体層と前記第２の半導体層とのキャリア濃度は、５×１０16ｃｍ-3以下である
    　請求項１または請求項２に記載の窒化物半導体装置。
  6. 　前記第１の半導体層と、前記ＡｌＮ層と、前記第２の半導体層とのキャリア濃度は、５×１０16ｃｍ-3以下である
    　請求項３または請求項４に記載の窒化物半導体装置。
  7. 　前記第１の半導体層は、Ｉｎ０．１８Ａｌ０．８２Ｎ層であり、
    　前記第２の半導体層は、ＧａＮ層である
    　請求項１～請求項６のいずれか１項に記載の窒化物半導体装置。
  8. 　前記ヘテロ構造層では、前記第２の半導体層と、前記第１の半導体層と、さらに、バンドギャップＥｇ３を有し、ＩｎｇＡｌｈＧａｉＮ１－ｇ－ｈ－ｉ（１＞ｇ＞０、１＞ｈ＞０、１＞ｉ≧０）からなる第３の半導体とがこの順に積層されており、Ｅｇ１＞Ｅｇ３＞Ｅｇ２を満足する
    　請求項１に記載の窒化物半導体装置。
  9. 　前記ヘテロ構造層では、前記第２の半導体層と、前記第１の半導体層と、前記第３の半導体層とは、この順に複数積層されている
    　請求項８に記載の窒化物半導体装置。
  10. 　前記第１の半導体層は、Ｉｎ０．１８Ａｌ０．８２Ｎであり、
    　前記第２の半導体層はＧａＮである
    　請求項９に記載の窒化物半導体装置。
  11. 　前記ヘテロ構造層の最上層の前記第１の半導体層上の一部の領域には、バンドギャップＥｇ３（Ｅｇ１＞Ｅｇ３）を有するｐ－ＩｎｇＡｌｈＧａｉＮ１－ｇ－ｈ－ｉ（１＞ｇ≧０、１＞ｈ≧０、１≧ｉ＞０）層が形成されており、
    　前記第１の電極は、前記ｐ－ＩｎｇＡｌｈＧａｉＮ１－ｇ－ｈ－ｉ層と接触するように形成されている
    　請求項１～１０のいずれか１項に記載の窒化物半導体装置。
  12. 　バンドギャップＥｇ１を有し、ＧａＮとの格子定数差が０．３％未満であるＩｎａＡｌｂＧａｃＮ１－ａ－ｂ－ｃ（１＞ａ＞０、１＞ｂ＞０、１＞ｃ≧０）からなる第１の半導体層とバンドギャップＥｇ２（Ｅｇ１＞Ｅｇ２）を有するＩｎａＡｌｂＧａｃＮ１－ａ－ｂ－ｃ（１＞ａ＞０、１＞ｂ＞０、１＞ｃ≧０）からなる第２の半導体層とを順に積層してヘテロ構造層を形成する工程と、
    　前記ヘテロ構造層の第１側面に、前記ヘテロ構造層のヘテロ界面と接するように第１の電極を形成し、当該ヘテロ構造層とショットキー接続する第１の電極形成工程と、
    　前記ヘテロ構造層の第１側面とは別の第２側面に、前記ヘテロ構造層のヘテロ界面と接するように第２の電極を形成し、前記ヘテロ構造層とオーミック接続する第２の電極形成工程とを含む
    　窒化物半導体装置の製造方法。
PCT/JP2010/002944 2009-07-23 2010-04-23 窒化物半導体装置 WO2011010419A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-172559 2009-07-23
JP2009172559 2009-07-23

Publications (1)

Publication Number Publication Date
WO2011010419A1 true WO2011010419A1 (ja) 2011-01-27

Family

ID=43498900

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/002944 WO2011010419A1 (ja) 2009-07-23 2010-04-23 窒化物半導体装置

Country Status (1)

Country Link
WO (1) WO2011010419A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012160757A1 (ja) * 2011-05-20 2012-11-29 パナソニック株式会社 ショットキーダイオード
WO2013008414A1 (ja) * 2011-07-08 2013-01-17 パナソニック株式会社 整流装置
WO2014108945A1 (ja) * 2013-01-08 2014-07-17 パナソニック株式会社 窒化物半導体デバイス
WO2015040682A1 (ja) * 2013-09-18 2015-03-26 株式会社日立製作所 窒化物半導体ダイオード

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006038390A1 (ja) * 2004-09-30 2006-04-13 Sanken Electric Co., Ltd. 半導体装置
JP2006108676A (ja) * 2004-09-30 2006-04-20 Internatl Rectifier Corp Ｉｉｉ族窒化物マルチチャンネルヘテロ接合インターデジタル整流器
JP2006279032A (ja) * 2005-03-02 2006-10-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007250991A (ja) * 2006-03-17 2007-09-27 Nippon Telegr & Teleph Corp <Ntt> 超格子構造を含む半導体構造および該半導体構造を備える半導体デバイス
JP2009016780A (ja) * 2007-06-07 2009-01-22 Panasonic Corp 半導体装置
JP2009117485A (ja) * 2007-11-02 2009-05-28 Panasonic Corp 窒化物半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006038390A1 (ja) * 2004-09-30 2006-04-13 Sanken Electric Co., Ltd. 半導体装置
JP2006108676A (ja) * 2004-09-30 2006-04-20 Internatl Rectifier Corp Ｉｉｉ族窒化物マルチチャンネルヘテロ接合インターデジタル整流器
JP2006279032A (ja) * 2005-03-02 2006-10-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007250991A (ja) * 2006-03-17 2007-09-27 Nippon Telegr & Teleph Corp <Ntt> 超格子構造を含む半導体構造および該半導体構造を備える半導体デバイス
JP2009016780A (ja) * 2007-06-07 2009-01-22 Panasonic Corp 半導体装置
JP2009117485A (ja) * 2007-11-02 2009-05-28 Panasonic Corp 窒化物半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012160757A1 (ja) * 2011-05-20 2012-11-29 パナソニック株式会社 ショットキーダイオード
JPWO2012160757A1 (ja) * 2011-05-20 2014-07-31 パナソニック株式会社 ショットキーダイオード
US9082884B2 (en) 2011-05-20 2015-07-14 Panasonic Intellectual Property Management Co., Ltd. Schottky diode
WO2013008414A1 (ja) * 2011-07-08 2013-01-17 パナソニック株式会社 整流装置
WO2014108945A1 (ja) * 2013-01-08 2014-07-17 パナソニック株式会社 窒化物半導体デバイス
JPWO2014108945A1 (ja) * 2013-01-08 2017-01-19 パナソニックＩｐマネジメント株式会社 窒化物半導体デバイス
US9680001B2 (en) 2013-01-08 2017-06-13 Panasonic Intellectual Property Management Co., Ltd. Nitride semiconductor device
WO2015040682A1 (ja) * 2013-09-18 2015-03-26 株式会社日立製作所 窒化物半導体ダイオード

Similar Documents

Publication Publication Date Title
US8390029B2 (en) Semiconductor device for reducing and/or preventing current collapse
JP5468768B2 (ja) 電界効果トランジスタ及びその製造方法
US20140110759A1 (en) Semiconductor device
US9412856B2 (en) Semiconductor device
EP2660866A2 (en) Semiconductor device and method of manufacturing the same
JP5388839B2 (ja) Ｉｉｉ族窒化物半導体電界効果トランジスタ
WO2010084727A1 (ja) 電界効果トランジスタ及びその製造方法
JP5645304B2 (ja) ダイオード
WO2008023739A1 (fr) Transistor à effet de champ mis et son procédé de production
JP6308478B2 (ja) 一部が凹んだアノードを有するＧａＮ系ショットキーダイオード
JP2007294528A (ja) 窒化物半導体素子
KR20070001095A (ko) ＧａＮ계 반도체장치
WO2014041736A1 (ja) 窒化物半導体構造物
CN113725296B (zh) 氮化物半导体外延叠层结构及其功率元件
US9076850B2 (en) High electron mobility transistor
JP2010206020A (ja) 半導体装置
US9082884B2 (en) Schottky diode
JP2008288474A (ja) ヘテロ接合電界効果トランジスタ
KR20150051822A (ko) 고전자 이동도 트랜지스터 및 그 제조방법
JP2011029507A (ja) 半導体装置
JP6244557B2 (ja) 窒化物半導体デバイス
JP2012227456A (ja) 半導体装置
JP2010258313A (ja) 電界効果トランジスタ及びその製造方法
WO2011010419A1 (ja) 窒化物半導体装置
JP5415668B2 (ja) 半導体素子

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10802041

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10802041

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP