JP5418482B2 - 化合物半導体積層構造 - Google Patents

Description

本発明は化合物半導体積層構造に関するものであり、特に、キャリア走行層としてナイトライド系III-Ｖ族化合物半導体を用いたＨＥＭＴ（高電子移動度トランジスタ）タイプの化合物半導体積層構造における特性安定化のための保護膜構造に特徴のある化合物半導体積層構造に関するものである。

近年、サファイア、ＳｉＣ、ＧａＮ、もしくは、Ｓｉ等を基板に使用して、ＡｌＧａＮ／ＧａＮを結晶成長しＧａＮを電子走行層とする電子デバイスの開発が活発である。

この様な電子デバイスの電子走行層として用いられるＧａＮは、電子移動度がＧａＡｓに比べて小さいものの、バンドギャップが３．４ｅＶとＧａＡｓの１．４ｅＶに比べて大きいため、ＧａＡｓ系電子デバイスでは不可能な高耐圧での動作が期待されている。

例えば、現在携帯電話の基地局用アンプでは５０Ｖの高電圧動作が求められており、高耐圧性能が必須となっているが、現状のＧａＡｓ系電子デバイスでは１２Ｖでの駆動が限界であるため、５０Ｖの電圧を降下して使用しているのが現状であり、そのために効率が低下したり、或いは、歪みが発生するという問題がある。

ここで、図７を参照して、従来のＧａＮ系ＨＥＭＴを説明する。図７（ａ）に示すように、まず、Ｃ面を主面とするサファイア基板４１上に、通常のＭＯＣＶＤ法（有機金属気相成長法）を用いて、厚さが３μｍのｉ型ＧａＮ電子走行層４２、厚さが３ｎｍのｉ型Ａｌ_０．２５Ｇａ_０．７５Ｎ層４３、厚さが２５ｎｍで、Ｓｉドーピング濃度が２×１０^１８ｃｍ^−３のｎ型Ａｌ_０．２５Ｇａ_０．７５Ｎ電子供給層４４、及び、厚さが５ｎｍのｉ型Ａｌ_０．２５Ｇａ_０．７５Ｎ保護層４５を順次堆積させる。

次いで、全面に、ＣＶＤ法を用いて厚さが２０ｎｍのＳｉＮ膜４６を堆積したのち、ゲート形成領域に開口部を設けてＮｉ／Ａｕからなるゲート電極４７を形成するとともに、ソース・ドレインコンタクト領域に開口部を設けてＴｉ／Ａｕからなるソース電極４８及びドレイン電極４９を形成することによって、ＧａＮ系ＨＥＭＴの基本構造が完成する。

図７（ｂ）は、上述のＧａＮ系のバンドダイヤグラムであり、ＧａＮやＡｌＧａＮ等のＧａＮ系半導体においてはｃ軸方向に分極しており、ｉ型ＧａＮ電子走行層４２／ｉ型Ａｌ_０．２５Ｇａ_０．７５Ｎ層４３の界面のｉ型Ａｌ_０．２５Ｇａ_０．７５Ｎ層４３側に格子不整合に起因するピエゾ効果によって、例えば、１×１０^１３ｃｍ^−２の正の分極電荷が現れるため、ｉ型ＧａＮ電子走行層４２のｉ型ＧａＮ電子走行層４２／ｉ型Ａｌ_０．２５Ｇａ_０．７５Ｎ層４３の界面の近傍に約１×１０^１３ｃｍ^−２の電子が誘起され、二次元電子ガス層５０を構成する。

この様なｉ型ＧａＮ電子走行層４２における二次元電子ガス層５０の電子移動度は１０００〜１５００程度であるが、二次元電子ガスの濃度が約１×１０^１３ｃｍ^−２とＧａＡｓ系の二次元電子ガスの濃度に比べて１桁以上大きいので、ＧａＡｓ系ＨＥＭＴと同程度の電流駆動特性を得ることができるとともに、禁制帯幅が広いので高耐圧特性が得られる。因に、現在、電流オフ時の耐圧として２００Ｖを越える値が報告されている。

また、ｉ型Ａｌ_０．２５Ｇａ_０．７５Ｎ保護層４５を設けることによって、ゲート電極へのトンネル電流を低減し、少しでも耐圧を向上させることができる。

特開２００１−０８５６７０号公報

しかし、従来のＧａＮ系ＨＥＭＴにおいては、電流オンの時の耐圧が２０Ｖそこそこであり、高電圧動作ができないという課題が浮上しているが、これはＧａＮ系デバイスの基本的特性から見て、従来のＧａＡｓ系のＦＥＴとは異なり、イオン化衝突ではなく表面の問題で起きていると考えられる。

即ち、ＧａＮ系半導体は禁制帯幅が広いので、イオン化衝突によるオン時のブレークダウンが本質的に発生しにくいものであり、且つ、実際に測定したＩ−Ｖ特性の振る舞いからみてもイオン化衝突ではないと考えられる。

また、この様なＧａＮ系ＨＥＭＴにおいては、高ゲート電圧動作下においてＩ−Ｖ特性に大きなヒステリシスが見られ、高周波領域における相互コンダクタンスｇ_ｍが低下し電流駆動ができなくなるという課題があるので、この様子を図８を参照して説明する。

図８（ａ）は、上述の構造のＧａＮ系ＨＥＭＴにおいて、ゲート幅Ｗ_ｇをＷ_ｇ＝４０μｍにするとともにＳｉＮ膜を除去した場合のＩ−Ｖ特性図であり、高ゲート電圧動作下においてＩ−Ｖ特性に大きなヒステリシスが見られる。

図８（ｂ）は、図７（ａ）に示したＧａＮ系ＨＥＭＴにおいて、ゲート幅Ｗ_ｇをＷ_ｇ＝４０μｍにした場合のＩ−Ｖ特性図であり、高ゲート電圧動作下においてＩ−Ｖ特性に大きなヒステリシスが見られ、ヒステリシスに関してはＳｉＮ膜を設けても格別の改善は得られないことが理解される。

これは、ｉ型Ａｌ_０．２５Ｇａ_０．７５Ｎ保護層４５の表面側に現れる負のピエゾ電荷がＩ−Ｖ特性に影響を与えるためと考えられ、ＳｉＮ膜を設けることによって、負のピエゾ電荷が表面側から内部に追いやられることによって多少特性は改善されるが、依然として問題になる。なお、表面保護膜として、ＳｉＮ膜の代わりにＳｉＯ_２膜を設けても事情は同じである。

したがって、本発明は、ＧａＮ系化合物半導体装置のオン耐圧を高めるとともに、Ｉ−Ｖ特性を改善することを目的とする。

開示される一観点からは、ＧａＮのキャリア走行層と、前記キャリア走行層上に形成されたＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）のキャリア供給層と、前記キャリア供給層上に形成された走行キャリアと同導電型の第一導電型の不純物がドープされたＧａＮ或いはＩｎＧａＮのいずれかと、前記第一導電型にドープされたＧａＮ或いはＩｎＧａＮのいずれかの上に設けられたアンドープ層とを含むＧａＮ系保護層と
を備え、前記ＧａＮ系保護層は、少なくともソース電極及びドレイン電極が形成される領域を含むことを特徴とする化合物半導体積層構造が提供される。

本発明によれば、Ａｌ_ｘＧａ_１−ｘＮキャリア供給層上に設ける保護層としてドープトＧａＮ系保護層を用いるのでＩ−Ｖ特性を安定にすることができ、携帯電話システムの高機能化・高出力化に寄与するところが大きい。

本発明の実施の形態の化合物半導体積層構造の説明図である。 本発明の参考例１のＨＥＭＴの説明図である。 本発明の参考例１のＨＥＭＴのＩ-Ｖ特性図である。 本発明の参考例１のＨＥＭＴのＢＶ_ｇｄの保護層の不純物濃度依存性の説明図である。 本発明の実施例１のＨＥＭＴの概略的断面図である。 本発明の実施例２のＨＥＭＴの概略的断面図である。 従来のＧａＮ系ＨＥＭＴの説明図である。 従来のＧａＮ系ＨＥＭＴのＩ−Ｖ特性図である。

ここで、図１を参照して、本発明の実施の形態の化合物半導体積層構造を説明する。図１は、本発明の実施の形態の化合物半導体積層構造の説明図であり、ＧａＮのキャリア走行層２と、キャリア走行層２上に形成されたＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）のキャリア供給層３と、キャリア供給層３上に形成された走行キャリアと同導電型の第一導電型のＧａＮ或いはＩｎＧａＮのいずれかと、その上に設けたアンドープ層を含むＧａＮ系保護層４とを設けたものである。

この様に、キャリア供給層３上にＧａＮ系保護層４を配置することによって、ピエゾ電荷によってバンドを持ち上げてトンネル電流を低減しショットキー特性を向上することができ、且つ、ＧａＮ系保護層４を走行キャリアと同導電型にすることによって、ピエゾ電荷によって持ち上げられすぎた界面ポテンシャルを持ち下げて導通性能を改善するとともに、界面近傍に誘起されるホールを相殺してスクリーニングすることができ、さらに、Ａｌに起因する表面トラップの影響を排除することができ、それによって、安定なＩ−Ｖ特性を得ることができる。なお、この場合のスクリーニングの定義とはＧａＮ系保護層４を使わない場合のＡｌＧａＮ／ＧａＮ−ＦＥＴ構造の場合の最大電流密度を１００とした場合に、ＧａＮ系保護層を使用しても８０以上の最大電流密度を出せるようにする意味である。

特に、ＧａＮ系保護層４を走行キャリアと同導電型の層とアンドープ層との二層構造で構成しているので、最表面をアンドープ層にすることができ、それによって、Ｉ−Ｖ特性をより安定化することができる。

また、ゲートリセス構造を採用しても良く、ＧａＮ系保護層４を介したリーク電流が発生することがなく、それによって、耐圧をさらに高めることが可能になる。

また、ＳｉＮ膜５を設けることによって、界面近傍に誘起されるホールをさらに内部に追いやることができ、それによって、ヒステリシス特性が発生することを防止することができるとともに、ピエゾ電荷によって持ち上げられた界面ポテンシャルを持ち下げることができ、それによって、フェルミ準位を相対的に挙げるので、電流密度を大きくすることができる。また、ＧａＮ系保護層４を走行キャリアと同導電型とすることによって、ソース・ドレイン電極７のオーミック性を高めることができる。なお、基板１としては、サファイア基板、ＧａＮ基板、或いは、ＳｉＣ基板のいずれでも良い。

この場合、キャリア走行層２に、Ｉｎを添加しても良いものであり、Ｉｎの添加によって禁制帯幅が小さくなるがキャリアの移動度が高まる。

また、ＧａＮ系保護層４の層厚は、１０ｎｍ以下にすることが望ましく、それによってＧａＮ系保護層４を流れるリーク電流の発生やショットキー電極の耐圧を高めることができる。

また、ＧａＮ系保護層４のドーピング濃度が、１×１０^１７ｃｍ^−２以上であることが望ましく、それによって、界面近傍に誘起されるホールを相殺してスクリーニングすることができる。

この場合、シート濃度としてスクリーニンするためには、キャリア供給層３との界面に発生するピエゾ電荷の２０〜８０％のシート濃度であれば良く、シート濃度が低すぎればスクリーニング効果が得られず、一方、シート濃度が高すぎると、逆方向耐圧ＢＶ_ｇｄが低下して、所期の高耐圧特性が得られなくなる。

この様なシート濃度を得るためには、キャリア供給層３との界面側に、導電型決定不純物を原子層ドーピングすれば良く、ｎ型の場合にはＳｉ，Ｓ，Ｓｅのいずれか１つを用いれば良い。

また、ＧａＮ系保護層４とキャリア供給層３との間にＡｌＮ等のＡｌ_ｚＧａ_１−ｚＮ（ｚ＞ｘ）を挿入しても良く、Ａｌ_ｚＧａ_１−ｚＮ（ｚ＞ｘ）をエッチングストッパ層とすることによって、加工特性が高まる。

ここで、実施例を説明する前に、図２及び図３を参照して、本発明の参考例１のＧａＮ系ＨＥＭＴを説明する。図２（ａ）に示すように、まず、Ｃ面を主面とするサファイア基板１１上に、通常のＭＯＣＶＤ法を用いて、厚さが、例えば、３μｍのｉ型ＧａＮ電子走行層１２、厚さが、例えば、２ｎｍのｉ型Ａｌ_０．２５Ｇａ_０．７５Ｎ層１３、厚さが、例えば、２５ｎｍで、Ｓｉドーピング濃度が、例えば、２×１０^１８ｃｍ^−３のｎ型Ａｌ_０．２５Ｇａ_０．７５Ｎ電子供給層１４、及び、厚さが１０ｎｍ以下、例えば、５ｎｍで、Ｓｉドーピング濃度が、例えば、２×１０^１８ｃｍ^−３のｎ型ＧａＮ保護層１５を順次堆積させる。

次いで、全面に、ＣＶＤ法を用いて厚さが２０ｎｍのＳｉＮ膜１６を堆積したのち、ゲート形成領域に開口部を設けてＮｉ／Ａｕからなるゲート電極１７を形成するとともに、ソース・ドレインコンタクト領域に開口部を設けてＴｉ／Ａｕからなるソース電極１８及びドレイン電極１９を形成することによって、ＧａＮ系ＨＥＭＴの基本構造が完成する。なお、この場合、ｎ型ＧａＮ保護層１５の膜厚が１０ｎｍを越えるとリーク電流が発生し、ショットキー電極であるゲート電極１７に耐圧がなくなる。また、図においては、単体のＨＥＭＴとして説明しているが、集積化する場合には、イオン注入或いはメサエッチングによって素子分離を行えば良い。

図２（ｂ）は、上述のＧａＮ系ＨＥＭＴのバンドダイヤグラムであり、ＧａＮやＡｌＧａＮ等のＧａＮ系半導体においてはｃ軸方向に分極しており、ｉ型ＧａＮ電子走行層１２／ｉ型Ａｌ_０．２５Ｇａ_０．７５Ｎ層１３の界面のｉ型Ａｌ_０．２５Ｇａ_０．７５Ｎ層１３側に格子不整合に起因するピエゾ効果によって、例えば、１×１０^１３ｃｍ^−２の正の分極電荷が現れるため、ｉ型ＧａＮ電子走行層１２のｉ型Ａｌ_０．２５Ｇａ_０．７５Ｎ層１３との界面の近傍に約１×１０^１３ｃｍ^−２の電子が誘起され、二次元電子ガス層２０を構成する。

図３（ａ）は、ゲート幅Ｗ_ｇをＷ_ｇ＝４０μｍにした場合のＩ−Ｖ特性図であり、従来のＧａＮ系ＨＥＭＴにおけるｉ型Ａｌ_０．２５Ｇａ_０．７５Ｎ保護層をｎ型ＧａＮ保護層に置き換えた結果、良好な特性が得られたことが確認された。

これは、図２（ｂ）に示すように、保護層としてｎ型ＧａＮ層を用いた結果、
ａ．ｎ型層の電子により、ｎ型ＧａＮ保護層１５とｎ型Ａｌ_０．２５Ｇａ_０．７５Ｎ電子供給層１４との界面に誘起されるホール２１をスクリーニングして、このホール２１がデバイス特性に影響を与えないようにしたため
ｂ．ソース電極１８及びドレイン電極１９のオーミック性が向上するため、
ｃ．表面がＧａＮ層になるので、Ａｌに起因する表面トラップの影響が解消されるため、ｄ．表面がＧａＮ層になるので、ＡｌＧａＮに比べてエッチング耐性が高まるので、加工ダメージが表面に導入されにくくなるため、
と考えられる。

また、ｎ型Ａｌ_０．２５Ｇａ_０．７５Ｎ電子供給層１４の伝導帯のバンド端が持ち上がることによって、フェルミ準位が相対的に下がることになり、それによって二次元電子ガスの濃度が低下して通電が低下するが、その代わり、相互コンダクタンスｇ_ｍの高周波領域における低下を防止するという効果も得られる。

図３（ｂ）は、本発明の参考例１において、ＳｉＮ膜１６を設けない場合のＩ−Ｖ特性図を参考として示したものであり、Ｖ_ｇｄを４段階に分けて印加した場合の特性曲線を合わせて表示している。図から明らかなように、本来重なるはずの同じゲート電圧における特性曲線が、ゲート電圧が大きくなるほどずれており、安定したＩ−Ｖ特性が得られていないことが理解される。

図４（ａ）は、本発明の参考例１におけるｎ型ＧａＮ保護層１５のドーピング濃度を１０^１９ｃｍ^−３に高めた場合の逆方向耐圧ＢＶ_ｇｄの特性図であり、逆方向耐圧ＢＶ_ｇｄが１Ｖ以下に低下していることが確認された。なお、この場合は、ゲート−ドレイン間のショットキーバリアダイオード特性として見ている。

図４（ｂ）は、ｎ型ＧａＮ保護層のドーピング濃度を１０^１９ｃｍ^−３にした場合のバンドダイヤグラムであり、５×１０^１８ｃｍ^−３の場合に比べて、ｎ型ＧａＮ保護層１５とｎ型Ａｌ_０．２５Ｇａ_０．７５Ｎ電子供給層１４との界面ポテンシャルが持ち下げられ、ショットキー特性が低下したためと考えられる。

したがって、高耐圧を得るためには、ピエゾ電界に起因して界面に発生するホールを完全にスクリーニングしただけではだめであり、ピエゾ電荷の２０〜８０％を補償するようにｎ型ＧａＮ保護層１５のドーピング量を設定する必要があり、それによって、５０Ｖの順方向耐圧と２００Ｖの逆方向耐圧を実現することができる。

以上を前提として、次に、図５を参照して、本発明の実施例１のＧａＮ系ＨＥＭＴを説明する。図５は、本発明の実施例１のＨＥＭＴの概略的断面図であり、ｎ型ＧａＮ保護層１５の上に厚さが、例えば、５ｎｍのｉ型ＧａＮ保護層３１を設けた以外は、上記の参考例１と全く同様である。

この様に、本発明の実施例１においては、デバイスの動作特性に影響を与える導電領域を最表面から遠ざけているので、表面状態に起因する悪影響をより低減することができ、それによって、耐圧をより高めることが可能になる。

次に、図６を参照して、本発明の実施例２のＧａＮ系ＨＥＭＴを説明する。図６は、本発明の実施例２のＨＥＭＴの概略的断面図であり、まず、Ｃ面を主面とするサファイア基板１１上に、通常のＭＯＣＶＤ法を用いて、厚さが、例えば、３μｍのｉ型ＧａＮ電子走行層１２、厚さが、例えば、２ｎｍのｉ型Ａｌ_０．２５Ｇａ_０．７５Ｎ層１３、厚さが、例えば、２５ｎｍで、Ｓｉドーピング濃度が、例えば、２×１０^１８ｃｍ^−３のｎ型Ａｌ_０．２５Ｇａ_０．７５Ｎ電子供給層１４、厚さが、例えば、２ｎｍで、Ｓｉドーピング濃度が、例えば、１×１０^１９ｃｍ^−３のｎ型ＡｌＮ層３２、及び、厚さが１０ｎｍ以下、例えば、５ｎｍで、Ｓｉドーピング濃度が、例えば、２×１０^１８ｃｍ^−３のｎ型ＧａＮ保護層１５を順次堆積させる。

次いで、ゲート形成領域のｎ型ＧａＮ保護層１５を等方性エッチングしたのち、ｎ型ＡｌＮ層３２を選択的にエッチングして、ゲートリセス部を形成し、次いで、全面に、ＣＶＤ法を用いて厚さが２０ｎｍのＳｉＮ膜１６を堆積したのち、ゲート形成領域に開口部を設けてＮｉ／Ａｕからなるゲート電極１７を形成するとともに、ソース・ドレインコンタクト領域に開口部を設けてＴｉ／Ａｕからなるソース電極１８及びドレイン電極１９を形成することによって、ＧａＮ系ＨＥＭＴの基本構造が完成する。この場合、ｎ型ＡｌＮ層３２はゲートリセス部を形成する際の選択エッチング除去層として機能する。

この本発明の実施例２においては、ゲートリセス構造を採用しているので、ｎ型ＧａＮ保護層１５を介したリーク電流が発生することがなく、それによって、耐圧をさらに高めることが可能になる。

以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件に限られるものではなく、各種の変更が可能である。例えば、上記の実施例においては、保護層として均一にドープしたｎ型ＧａＮ層を用いているが、Ｓｉ，Ｓｅ，Ｓ等のｎ型不純物をプレーナードープ（原子層ドーピング）しても良いものであり、例えば、界面前後５ｎｍのシートドーピング濃度を３．５×１０^１２ｃｍ^−２程度とすれば良い。

また、上記の各実施例においては、エッチングストッパ層としてＡｌＮ層を用いているが、ＡｌＮ層に限られるものではなく、電子供給層となるＡｌ_ｘＧａ_１−ｘＮ層よりＡｌ組成比ｚが大きな、ｚ＞ｘのＡｌ_ｚＧａ_１−ｚＮ層を用いても良いものである。

また、上記の各実施例においては、電子供給層をＡｌ_０．２５Ｇａ_０．７５Ｎ層で構成しているが、この場合のＡｌ組成比ｘはｘ＝０．２５に限られるものではなく、ｘ＝０．１０〜０．４０の範囲を用いることが望ましい。

また、上記の各実施の形態においては、電子供給層をｎ型ＡｌＧａＮ層で構成しているが、必ずしもドーピング層である必要はなく、ＧａＮ系ＨＥＭＴにおいては結晶構造に起因する分極によって発生するピエゾ電荷によって二次元電子ガスを誘起しているのでアンドープ層を用いても良いものである。

また、上記の各実施例においては、電子走行層をＧａＮ層で、電子供給層をＡｌＧａＮ層で、保護層をＧａＮ層で構成しているが、この様な構成に限られるものではなく、電子走行層或いは保護層の少なくとも一層にＩｎを添加しても良いものである。

例えば、電子走行層にＩｎを添加してＩｎＧａＮにした場合には、電子の移動度が高くなり、また、保護層にＩｎを添加してＩｎＧａＮにした場合には、禁制帯幅は小さくなるので、保護層／電子供給層の界面ポテンシャルをＧａＮ層の場合に比べて持ち下げることができる。

また、上記の各実施例においては、基板としてサファイアを用いているが、サファイアに限られるものではなく、ＳｉＣ基板或いはＧａＮ基板を用いても良いものであり、特に、ＳｉＣはサファイアに比べて熱伝導性に優れるので、高電圧動作を伴う携帯電話の基地局用アンプに適するものである。

また、上記の各実施例においては、ｎチャネル型ＨＥＭＴとして説明しているが、ｐチャネル型ＨＥＭＴにも適用されることはいうまでもないことであり、その場合には各層における導電型を反転させれば良い。

１ 基板
２ キャリア走行層
３ キャリア供給層
４ ＧａＮ系保護層
５ ＳｉＮ膜
６ ゲート電極
７ ソース・ドレイン電極
１１ サファイア基板
１２ ｉ型ＧａＮ電子走行層
１３ ｉ型Ａｌ_０．２５Ｇａ_０．７５Ｎ層
１４ ｎ型Ａｌ_０．２５Ｇａ_０．７５Ｎ電子供給層
１５ ｎ型ＧａＮ保護層
１６ ＳｉＮ膜
１７ ゲート電極
１８ ソース電極
１９ ドレイン電極
２０ 二次元電子層
２１ ホール
３１ ｉ型ＧａＮ保護層
３２ ｎ型ＡｌＮ層
４１ サファイア基板
４２ ｉ型ＧａＮ電子走行層
４３ ｉ型Ａｌ_０．２５Ｇａ_０．７５Ｎ層
４４ ｎ型Ａｌ_０．２５Ｇａ_０．７５Ｎ電子供給層
４５ ｉ型Ａｌ_０．２５Ｇａ_０．７５Ｎ保護層
４６ ＳｉＮ膜
４７ ゲート電極
４８ ソース電極
４９ ドレイン電極
５０ 二次元電子層

Claims (4)

1. ＧａＮのキャリア走行層と、
   前記キャリア走行層上に形成されたＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）のキャリア供給層と、
   前記キャリア供給層上に形成された走行キャリアと同導電型の第一導電型の不純物がドープされたＧａＮ或いはＩｎＧａＮのいずれかと、前記第一導電型にドープされたＧａＮ或いはＩｎＧａＮのいずれかの上に設けられたアンドープ層とを含むＧａＮ系保護層と
   を備え、
   前記ＧａＮ系保護層は、少なくともソース電極及びドレイン電極が形成される領域を含むことを特徴とする化合物半導体積層構造。
2. 前記第一導電型は、ｎ型であることを特徴とする請求項１に記載の化合物半導体積層構造。
3. 前記アンドープ層は、ｉ−ＧａＮ層であることを特徴とする請求項１または請求項２に記載の化合物半導体積層構造。
4. 前記キャリア走行層に、Ｉｎを添加したことを特徴とする請求項１乃至請求項３のいずれか１項に記載の化合物半導体積層構造。

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