JP5418482B2 - 化合物半導体積層構造 - Google Patents

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Description

本発明は化合物半導体積層構造に関するものであり、特に、キャリア走行層としてナイトライド系III-V族化合物半導体を用いたHEMT(高電子移動度トランジスタ)タイプの化合物半導体積層構造における特性安定化のための保護膜構造に特徴のある化合物半導体積層構造に関するものである。
近年、サファイア、SiC、GaN、もしくは、Si等を基板に使用して、AlGaN/GaNを結晶成長しGaNを電子走行層とする電子デバイスの開発が活発である。
この様な電子デバイスの電子走行層として用いられるGaNは、電子移動度がGaAsに比べて小さいものの、バンドギャップが3.4eVとGaAsの1.4eVに比べて大きいため、GaAs系電子デバイスでは不可能な高耐圧での動作が期待されている。
例えば、現在携帯電話の基地局用アンプでは50Vの高電圧動作が求められており、高耐圧性能が必須となっているが、現状のGaAs系電子デバイスでは12Vでの駆動が限界であるため、50Vの電圧を降下して使用しているのが現状であり、そのために効率が低下したり、或いは、歪みが発生するという問題がある。
ここで、図7を参照して、従来のGaN系HEMTを説明する。図7(a)に示すように、まず、C面を主面とするサファイア基板41上に、通常のMOCVD法(有機金属気相成長法)を用いて、厚さが3μmのi型GaN電子走行層42、厚さが3nmのi型Al0.25Ga0.75N層43、厚さが25nmで、Siドーピング濃度が2×1018cm−3のn型Al0.25Ga0.75N電子供給層44、及び、厚さが5nmのi型Al0.25Ga0.75N保護層45を順次堆積させる。
次いで、全面に、CVD法を用いて厚さが20nmのSiN膜46を堆積したのち、ゲート形成領域に開口部を設けてNi/Auからなるゲート電極47を形成するとともに、ソース・ドレインコンタクト領域に開口部を設けてTi/Auからなるソース電極48及びドレイン電極49を形成することによって、GaN系HEMTの基本構造が完成する。
図7(b)は、上述のGaN系のバンドダイヤグラムであり、GaNやAlGaN等のGaN系半導体においてはc軸方向に分極しており、i型GaN電子走行層42/i型Al0.25Ga0.75N層43の界面のi型Al0.25Ga0.75N層43側に格子不整合に起因するピエゾ効果によって、例えば、1×1013cm−2の正の分極電荷が現れるため、i型GaN電子走行層42のi型GaN電子走行層42/i型Al0.25Ga0.75N層43の界面の近傍に約1×1013cm−2の電子が誘起され、二次元電子ガス層50を構成する。
この様なi型GaN電子走行層42における二次元電子ガス層50の電子移動度は1000〜1500程度であるが、二次元電子ガスの濃度が約1×1013cm−2とGaAs系の二次元電子ガスの濃度に比べて1桁以上大きいので、GaAs系HEMTと同程度の電流駆動特性を得ることができるとともに、禁制帯幅が広いので高耐圧特性が得られる。因に、現在、電流オフ時の耐圧として200Vを越える値が報告されている。
また、i型Al0.25Ga0.75N保護層45を設けることによって、ゲート電極へのトンネル電流を低減し、少しでも耐圧を向上させることができる。
特開2001−085670号公報
しかし、従来のGaN系HEMTにおいては、電流オンの時の耐圧が20Vそこそこであり、高電圧動作ができないという課題が浮上しているが、これはGaN系デバイスの基本的特性から見て、従来のGaAs系のFETとは異なり、イオン化衝突ではなく表面の問題で起きていると考えられる。
即ち、GaN系半導体は禁制帯幅が広いので、イオン化衝突によるオン時のブレークダウンが本質的に発生しにくいものであり、且つ、実際に測定したI−V特性の振る舞いからみてもイオン化衝突ではないと考えられる。
また、この様なGaN系HEMTにおいては、高ゲート電圧動作下においてI−V特性に大きなヒステリシスが見られ、高周波領域における相互コンダクタンスgが低下し電流駆動ができなくなるという課題があるので、この様子を図8を参照して説明する。
図8(a)は、上述の構造のGaN系HEMTにおいて、ゲート幅WをW=40μmにするとともにSiN膜を除去した場合のI−V特性図であり、高ゲート電圧動作下においてI−V特性に大きなヒステリシスが見られる。
図8(b)は、図7(a)に示したGaN系HEMTにおいて、ゲート幅WをW=40μmにした場合のI−V特性図であり、高ゲート電圧動作下においてI−V特性に大きなヒステリシスが見られ、ヒステリシスに関してはSiN膜を設けても格別の改善は得られないことが理解される。
これは、i型Al0.25Ga0.75N保護層45の表面側に現れる負のピエゾ電荷がI−V特性に影響を与えるためと考えられ、SiN膜を設けることによって、負のピエゾ電荷が表面側から内部に追いやられることによって多少特性は改善されるが、依然として問題になる。なお、表面保護膜として、SiN膜の代わりにSiO膜を設けても事情は同じである。
したがって、本発明は、GaN系化合物半導体装置のオン耐圧を高めるとともに、I−V特性を改善することを目的とする。
開示される一観点からは、GaNのキャリア走行層と、前記キャリア走行層上に形成されたAlGa1−xN(0<x≦1)のキャリア供給層と、前記キャリア供給層上に形成された走行キャリアと同導電型の第一導電型の不純物がドープされたGaN或いはInGaNのいずれかと、前記第一導電型にドープされたGaN或いはInGaNのいずれかの上に設けられたアンドープ層とを含むGaN系保護層と
を備え、前記GaN系保護層は、少なくともソース電極及びドレイン電極が形成される領域を含むことを特徴とする化合物半導体積層構造が提供される。
本発明によれば、AlGa1−xNキャリア供給層上に設ける保護層としてドープトGaN系保護層を用いるのでI−V特性を安定にすることができ、携帯電話システムの高機能化・高出力化に寄与するところが大きい。
本発明の実施の形態の化合物半導体積層構造の説明図である。 本発明の参考例1のHEMTの説明図である。 本発明の参考例1のHEMTのI-V特性図である。 本発明の参考例1のHEMTのBVgdの保護層の不純物濃度依存性の説明図である。 本発明の実施例のHEMTの概略的断面図である。 本発明の実施例のHEMTの概略的断面図である。 従来のGaN系HEMTの説明図である。 従来のGaN系HEMTのI−V特性図である。
ここで、図1を参照して、本発明の実施の形態の化合物半導体積層構造を説明する。図1は、本発明の実施の形態の化合物半導体積層構造の説明図であり、GaNのキャリア走行層2と、キャリア走行層2上に形成されたAlGa1−xN(0<x≦1)のキャリア供給層3と、キャリア供給層3上に形成された走行キャリアと同導電型の第一導電型のGaN或いはInGaNのいずれかと、その上に設けたアンドープ層を含むGaN系保護層4とを設けたものである。
この様に、キャリア供給層3上にGaN系保護層4を配置することによって、ピエゾ電荷によってバンドを持ち上げてトンネル電流を低減しショットキー特性を向上することができ、且つ、GaN系保護層4を走行キャリアと同導電型にすることによって、ピエゾ電荷によって持ち上げられすぎた界面ポテンシャルを持ち下げて導通性能を改善するとともに、界面近傍に誘起されるホールを相殺してスクリーニングすることができ、さらに、Alに起因する表面トラップの影響を排除することができ、それによって、安定なI−V特性を得ることができる。なお、この場合のスクリーニングの定義とはGaN系保護層4を使わない場合のAlGaN/GaN−FET構造の場合の最大電流密度を100とした場合に、GaN系保護層を使用しても80以上の最大電流密度を出せるようにする意味である。
特に、GaN系保護層4を走行キャリアと同導電型の層とアンドープ層との二層構造で構成しているので、最表面をアンドープ層にすることができ、それによって、I−V特性をより安定化することができる。
また、ゲートリセス構造を採用しても良く、GaN系保護層4を介したリーク電流が発生することがなく、それによって、耐圧をさらに高めることが可能になる。
また、SiN膜5を設けることによって、界面近傍に誘起されるホールをさらに内部に追いやることができ、それによって、ヒステリシス特性が発生することを防止することができるとともに、ピエゾ電荷によって持ち上げられた界面ポテンシャルを持ち下げることができ、それによって、フェルミ準位を相対的に挙げるので、電流密度を大きくすることができる。また、GaN系保護層4を走行キャリアと同導電型とすることによって、ソース・ドレイン電極7のオーミック性を高めることができる。なお、基板1としては、サファイア基板、GaN基板、或いは、SiC基板のいずれでも良い。
この場合、キャリア走行層2に、Inを添加しても良いものであり、Inの添加によって禁制帯幅が小さくなるがキャリアの移動度が高まる。
また、GaN系保護層4の層厚は、10nm以下にすることが望ましく、それによってGaN系保護層4を流れるリーク電流の発生やショットキー電極の耐圧を高めることができる。
また、GaN系保護層4のドーピング濃度が、1×1017cm−2以上であることが望ましく、それによって、界面近傍に誘起されるホールを相殺してスクリーニングすることができる。
この場合、シート濃度としてスクリーニンするためには、キャリア供給層3との界面に発生するピエゾ電荷の20〜80%のシート濃度であれば良く、シート濃度が低すぎればスクリーニング効果が得られず、一方、シート濃度が高すぎると、逆方向耐圧BVgdが低下して、所期の高耐圧特性が得られなくなる。
この様なシート濃度を得るためには、キャリア供給層3との界面側に、導電型決定不純物を原子層ドーピングすれば良く、n型の場合にはSi,S,Seのいずれか1つを用いれば良い。
また、GaN系保護層4とキャリア供給層3との間にAlN等のAlGa1−zN(z>x)を挿入しても良く、AlGa1−zN(z>x)をエッチングストッパ層とすることによって、加工特性が高まる。
ここで、実施例を説明する前に、図2及び図3を参照して、本発明の参考例1のGaN系HEMTを説明する。図2(a)に示すように、まず、C面を主面とするサファイア基板11上に、通常のMOCVD法を用いて、厚さが、例えば、3μmのi型GaN電子走行層12、厚さが、例えば、2nmのi型Al0.25Ga0.75N層13、厚さが、例えば、25nmで、Siドーピング濃度が、例えば、2×1018cm−3のn型Al0.25Ga0.75N電子供給層14、及び、厚さが10nm以下、例えば、5nmで、Siドーピング濃度が、例えば、2×1018cm−3のn型GaN保護層15を順次堆積させる。
次いで、全面に、CVD法を用いて厚さが20nmのSiN膜16を堆積したのち、ゲート形成領域に開口部を設けてNi/Auからなるゲート電極17を形成するとともに、ソース・ドレインコンタクト領域に開口部を設けてTi/Auからなるソース電極18及びドレイン電極19を形成することによって、GaN系HEMTの基本構造が完成する。なお、この場合、n型GaN保護層15の膜厚が10nmを越えるとリーク電流が発生し、ショットキー電極であるゲート電極17に耐圧がなくなる。また、図においては、単体のHEMTとして説明しているが、集積化する場合には、イオン注入或いはメサエッチングによって素子分離を行えば良い。
図2(b)は、上述のGaN系HEMTのバンドダイヤグラムであり、GaNやAlGaN等のGaN系半導体においてはc軸方向に分極しており、i型GaN電子走行層12/i型Al0.25Ga0.75N層13の界面のi型Al0.25Ga0.75N層13側に格子不整合に起因するピエゾ効果によって、例えば、1×1013cm−2の正の分極電荷が現れるため、i型GaN電子走行層12のi型Al0.25Ga0.75N層13との界面の近傍に約1×1013cm−2の電子が誘起され、二次元電子ガス層20を構成する。
図3(a)は、ゲート幅WをW=40μmにした場合のI−V特性図であり、従来のGaN系HEMTにおけるi型Al0.25Ga0.75N保護層をn型GaN保護層に置き換えた結果、良好な特性が得られたことが確認された。
これは、図2(b)に示すように、保護層としてn型GaN層を用いた結果、
a.n型層の電子により、n型GaN保護層15とn型Al0.25Ga0.75N電子供給層14との界面に誘起されるホール21をスクリーニングして、このホール21がデバイス特性に影響を与えないようにしたため
b.ソース電極18及びドレイン電極19のオーミック性が向上するため、
c.表面がGaN層になるので、Alに起因する表面トラップの影響が解消されるため、d.表面がGaN層になるので、AlGaNに比べてエッチング耐性が高まるので、加工ダメージが表面に導入されにくくなるため、
と考えられる。
また、n型Al0.25Ga0.75N電子供給層14の伝導帯のバンド端が持ち上がることによって、フェルミ準位が相対的に下がることになり、それによって二次元電子ガスの濃度が低下して通電が低下するが、その代わり、相互コンダクタンスgの高周波領域における低下を防止するという効果も得られる。
図3(b)は、本発明の参考例1において、SiN膜16を設けない場合のI−V特性図を参考として示したものであり、Vgdを4段階に分けて印加した場合の特性曲線を合わせて表示している。図から明らかなように、本来重なるはずの同じゲート電圧における特性曲線が、ゲート電圧が大きくなるほどずれており、安定したI−V特性が得られていないことが理解される。
図4(a)は、本発明の参考例1におけるn型GaN保護層15のドーピング濃度を1019cm−3に高めた場合の逆方向耐圧BVgdの特性図であり、逆方向耐圧BVgdが1V以下に低下していることが確認された。なお、この場合は、ゲート−ドレイン間のショットキーバリアダイオード特性として見ている。
図4(b)は、n型GaN保護層のドーピング濃度を1019cm−3にした場合のバンドダイヤグラムであり、5×1018cm−3の場合に比べて、n型GaN保護層15とn型Al0.25Ga0.75N電子供給層14との界面ポテンシャルが持ち下げられ、ショットキー特性が低下したためと考えられる。
したがって、高耐圧を得るためには、ピエゾ電界に起因して界面に発生するホールを完全にスクリーニングしただけではだめであり、ピエゾ電荷の20〜80%を補償するようにn型GaN保護層15のドーピング量を設定する必要があり、それによって、50Vの順方向耐圧と200Vの逆方向耐圧を実現することができる。
以上を前提として、次に、図5を参照して、本発明の実施例のGaN系HEMTを説明する。図は、本発明の実施例のHEMTの概略的断面図であり、n型GaN保護層15の上に厚さが、例えば、5nmのi型GaN保護層31を設けた以外は、上記の参考例1と全く同様である。
この様に、本発明の実施例においては、デバイスの動作特性に影響を与える導電領域を最表面から遠ざけているので、表面状態に起因する悪影響をより低減することができ、それによって、耐圧をより高めることが可能になる。
次に、図6を参照して、本発明の実施例のGaN系HEMTを説明する。図6は、本発明の実施例のHEMTの概略的断面図であり、まず、C面を主面とするサファイア基板11上に、通常のMOCVD法を用いて、厚さが、例えば、3μmのi型GaN電子走行層12、厚さが、例えば、2nmのi型Al0.25Ga0.75N層13、厚さが、例えば、25nmで、Siドーピング濃度が、例えば、2×1018cm−3のn型Al0.25Ga0.75N電子供給層14、厚さが、例えば、2nmで、Siドーピング濃度が、例えば、1×1019cm−3のn型AlN層32、及び、厚さが10nm以下、例えば、5nmで、Siドーピング濃度が、例えば、2×1018cm−3のn型GaN保護層15を順次堆積させる。
次いで、ゲート形成領域のn型GaN保護層15を等方性エッチングしたのち、n型AlN層32を選択的にエッチングして、ゲートリセス部を形成し、次いで、全面に、CVD法を用いて厚さが20nmのSiN膜16を堆積したのち、ゲート形成領域に開口部を設けてNi/Auからなるゲート電極17を形成するとともに、ソース・ドレインコンタクト領域に開口部を設けてTi/Auからなるソース電極18及びドレイン電極19を形成することによって、GaN系HEMTの基本構造が完成する。この場合、n型AlN層32はゲートリセス部を形成する際の選択エッチング除去層として機能する。
この本発明の実施例においては、ゲートリセス構造を採用しているので、n型GaN保護層15を介したリーク電流が発生することがなく、それによって、耐圧をさらに高めることが可能になる。
以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件に限られるものではなく、各種の変更が可能である。例えば、上記の実施例においては、保護層として均一にドープしたn型GaN層を用いているが、Si,Se,S等のn型不純物をプレーナードープ(原子層ドーピング)しても良いものであり、例えば、界面前後5nmのシートドーピング濃度を3.5×1012cm−2程度とすれば良い。
また、上記の各実施例においては、エッチングストッパ層としてAlN層を用いているが、AlN層に限られるものではなく、電子供給層となるAlGa1−xN層よりAl組成比zが大きな、z>xのAlGa1−zN層を用いても良いものである。
また、上記の各実施例においては、電子供給層をAl0.25Ga0.75N層で構成しているが、この場合のAl組成比xはx=0.25に限られるものではなく、x=0.10〜0.40の範囲を用いることが望ましい。
また、上記の各実施の形態においては、電子供給層をn型AlGaN層で構成しているが、必ずしもドーピング層である必要はなく、GaN系HEMTにおいては結晶構造に起因する分極によって発生するピエゾ電荷によって二次元電子ガスを誘起しているのでアンドープ層を用いても良いものである。
また、上記の各実施例においては、電子走行層をGaN層で、電子供給層をAlGaN層で、保護層をGaN層で構成しているが、この様な構成に限られるものではなく、電子走行層或いは保護層の少なくとも一層にInを添加しても良いものである。
例えば、電子走行層にInを添加してInGaNにした場合には、電子の移動度が高くなり、また、保護層にInを添加してInGaNにした場合には、禁制帯幅は小さくなるので、保護層/電子供給層の界面ポテンシャルをGaN層の場合に比べて持ち下げることができる。
また、上記の各実施例においては、基板としてサファイアを用いているが、サファイアに限られるものではなく、SiC基板或いはGaN基板を用いても良いものであり、特に、SiCはサファイアに比べて熱伝導性に優れるので、高電圧動作を伴う携帯電話の基地局用アンプに適するものである。
また、上記の各実施例においては、nチャネル型HEMTとして説明しているが、pチャネル型HEMTにも適用されることはいうまでもないことであり、その場合には各層における導電型を反転させれば良い。
1 基板
2 キャリア走行層
3 キャリア供給層
4 GaN系保護層
5 SiN膜
6 ゲート電極
7 ソース・ドレイン電極
11 サファイア基板
12 i型GaN電子走行層
13 i型Al0.25Ga0.75N層
14 n型Al0.25Ga0.75N電子供給層
15 n型GaN保護層
16 SiN膜
17 ゲート電極
18 ソース電極
19 ドレイン電極
20 二次元電子層
21 ホール
31 i型GaN保護層
32 n型AlN層
41 サファイア基板
42 i型GaN電子走行層
43 i型Al0.25Ga0.75N層
44 n型Al0.25Ga0.75N電子供給層
45 i型Al0.25Ga0.75N保護層
46 SiN膜
47 ゲート電極
48 ソース電極
49 ドレイン電極
50 二次元電子層

Claims (4)

  1. GaNのキャリア走行層と、
    前記キャリア走行層上に形成されたAlGa1−xN(0<x≦1)のキャリア供給層と、
    前記キャリア供給層上に形成された走行キャリアと同導電型の第一導電型の不純物がドープされたGaN或いはInGaNのいずれかと、前記第一導電型にドープされたGaN或いはInGaNのいずれかの上に設けられたアンドープ層とを含むGaN系保護層と
    を備え、
    前記GaN系保護層は、少なくともソース電極及びドレイン電極が形成される領域を含むことを特徴とする化合物半導体積層構造。
  2. 前記第一導電型は、n型であることを特徴とする請求項1に記載の化合物半導体積層構造。
  3. 前記アンドープ層は、i−GaN層であることを特徴とする請求項1または請求項2に記載の化合物半導体積層構造。
  4. 前記キャリア走行層に、Inを添加したことを特徴とする請求項1乃至請求項のいずれか1項に記載の化合物半導体積層構造。
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