CN116936639A - 通过SiN应力调制的极化匹配增强型晶体管及制备方法 - Google Patents
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Abstract
本发明公开了一种通过SiN应力调制的极化匹配增强型晶体管及制备方法，涉及微电子技术领域，包括：依次层叠设置的衬底、缓冲层、沟道层和势垒层；氮化硅层，位于势垒层上，氮化硅层包括凹槽；介质层，位于氮化硅层上，且覆盖凹槽；栅极，位于介质层上，且栅极在衬底上的正投影与凹槽在衬底上的正投影交叠；源极和漏极，分别位于栅极的两侧，且与栅极间隔排布。本发明能够增大栅极的击穿电压，使增强型器件的工作范围增加。
Description
技术领域
本发明属于微电子技术领域，具体涉及一种通过SiN应力调制的极化匹配增强型晶体管及制备方法。
背景技术
随着半导体技术的逐渐成熟，以氮化硅(GaN)、碳化硅(SiC)和半导体金刚石为代表的第三代半导体材料兴起，逐渐成为半导体行业的研究热点。与硅(Si)器件相比，GaN器件的击穿电场、电子迁移率更高以及开关速度更快，更加适合应用于高频、大功率、高压的电力电子系统。同时由于与Si基互补金属氧化物半导体(CMOS)工艺良好的兼容性，可以满足未来功率电子智能化、小型化的应用需求。然而从应用的角度出发，增强型(常关型)功率晶体管是数字及高速开关领域不可缺失的一环，同时也是保障功率电子系统安全的核心所在。
相关技术中，存在以下几种实现增强型的主流方案，包括凹栅结构、氟化栅结构和P型氮化镓(p-GaN)插入层结构，除此之外共源共栅级连(cascode)结构，薄势垒结构等也可以用来实现器件的增强型操作。其中，凹栅刻蚀一般采用干法刻蚀或湿法腐蚀技术去刻蚀栅极区域的铝镓氮(AlGaN)势垒层，通过减弱异质结的极化效应，使得栅区下方沟道中的二维电子气(2DEG)浓度降低到一定值，使得在栅极电压为0V时沟道被夹断，从而实现增强型GaN基器件的目的；氟化栅结构的增强型高电子迁移率晶体管(HEMT)的特点在于栅区势垒层中的离子注入，一般情况下会注入氟离子；p-GaN结构通过在AlGaN势垒层上方淀积一层镁(Mg)离子掺杂的p-GaN帽层，再在该帽层上溅射金属栅极而成。级联技术是实现增强型操作的一个重要技术路线，其将一个Si基金属氧化物半导体场效应晶体管(MOSFET)管与一个耗尽型的GaN基HEMT采用共源共栅的方式连接，Si基MOSFET的栅极阈值电压作为整个器件的阈值电压，控制着cascode器件整体的导通与关断。凹栅结构的栅区势垒层的刻蚀往往会引入界面态，对器件性能造成不良影响，同时刻蚀精度的控制也会影响器件的阈值电压和导通电阻；对氟化栅结构的增强型器件来说，氟(F)离子注入时会引起栅极损伤；对P-GaN增强型器件来说，P-GaN的刻蚀精度难以控制且其栅极驱动电路需要设计额外的保护电路；cascode级联技术会增加后续封装技术的复杂性，在高温下，器件仍然受Si管性能的限制，难以在高频应用场景中使用。
因此，亟需改善现有技术中存在的缺陷。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种通过SiN应力调制的极化匹配增强型晶体管及制备方法。本发明要解决的技术问题通过以下技术方案实现：
第一方面，本发明提供一种通过SiN应力调制的极化匹配增强型晶体管，包括：
依次层叠设置的衬底、缓冲层、沟道层和势垒层；
氮化硅层，位于势垒层上，氮化硅层包括凹槽；
介质层，位于氮化硅层上，且覆盖凹槽；
栅极，位于介质层上，且栅极在衬底上的正投影与凹槽在衬底上的正投影交叠；
源极和漏极，分别位于栅极的两侧，且与栅极间隔排布。
第二方面，本发明还提供一种通过SiN应力调制的极化匹配增强型晶体管制备方法，包括：
提供一衬底，在衬底上依次制备缓冲层、沟道层和势垒层；
使用薄膜应力控制方法在势垒层上制备氮化硅层；
在沟道层、势垒层和氮化硅层的两侧设置有源区台面隔离；
在氮化硅层的至少部分上方、以及沟道层、势垒层和氮化硅层的两侧分别制备源极和漏极；
在氮化硅层的至少部分上方进行刻蚀，形成凹槽；
在氮化硅层的上方、以及凹槽淀积介质层；
在介质层上方淀积栅极，且栅极在衬底上的正投影与凹槽在衬底上的正投影交叠。
本发明的有益效果：
本发明提供的一种通过SiN应力调制的极化匹配增强型晶体管及制备方法，包括依次层叠设置的衬底、缓冲层、沟道层、势垒层、氮化硅层、介质层、栅极以及源漏极；其中，势垒层和沟道层达到极化匹配的铟铝氮/氮化镓(InAlN/GaN)异质结，沟道中不产生二维电子气(2DEG)；进一步，在晶体管器件的有源区引入薄膜应力控制方法生长的氮化硅(SiN)层，通过SiN层的应力调制使有源区中产生2DEG；进一步，氮化硅层上设置凹槽，栅极在衬底上的正投影与凹槽在衬底上的正投影交叠，使得栅极下方无2DEG，从而实现增强型器件。由于SiN层与势垒层刻蚀选择比较大，无需对刻蚀深度进行精确控制即可实现增强型器件，工艺简单、可重复性高；同时引入介质层以减少栅极漏电，同时也可以增大栅极的击穿电压，使增强型器件的工作范围增加。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管的一种结构示意图；
图2(a)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图；
图2(b)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图；
图2(c)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图；
图2(d)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图；
图2(e)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图；
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图2(g)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图；
图2(h)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图；
图2(i)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
请参见图1所示，图1是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管的一种结构示意图，本发明所提供的一种通过SiN应力调制的极化匹配增强型晶体管，包括：
依次层叠设置的衬底10、缓冲层20、沟道层30和势垒层40；
氮化硅层50，位于势垒层40上，氮化硅层50包括凹槽；
介质层60，位于氮化硅层50上，且覆盖凹槽；
栅极70，位于介质层60上，且栅极70在衬底10上的正投影与凹槽在衬底10上的正投影交叠；
源极80和漏极90，分别位于栅极70的两侧，且与栅极70间隔排布。
具体而言，本实施例提供一种通过SiN应力调制的极化匹配增强型晶体管，包括依次层叠设置的衬底10、缓冲层20、沟道层30、势垒层40、氮化硅层50、介质层60、栅极70以及源漏极90；其中，势垒层40和沟道层30达到极化匹配的铟铝氮/氮化镓(InAlN/GaN)异质结，沟道中不产生二维电子气(2DEG)；进一步，在晶体管器件的有源区引入薄膜应力控制方法生长的氮化硅(SiN)层，通过SiN层的应力调制使有源区中产生2DEG；进一步，氮化硅层50上设置凹槽，栅极70在衬底10上的正投影与凹槽在衬底10上的正投影交叠，使得栅极70下方无2DEG，从而实现增强型器件。由于SiN层与势垒层40刻蚀选择比较大，无需对刻蚀深度进行精确控制即可实现增强型器件，工艺简单、可重复性高；同时引入介质层60以减少栅极70漏电，同时也可以增大栅极70的击穿电压，使增强型器件的工作范围增加。
此外，本实施例中，在栅极70与势垒层40之间设置绝缘介质层60，构成绝缘栅结构，通过引入高势垒的绝缘介质层60，能有效提高器件的表面势垒高度，从而减少栅极70漏电，同时增大栅极70的击穿电压，使器件的工作范围增加。
需要说明的是，图1所示实施例仅示意性示出了衬底10、缓冲层20、沟道层30、势垒层40、氮化硅层50、介质层60、栅极70、以及源漏极90的位置关系，并不代表其实际尺寸；还需要说明的是，同一器件中，源极80背离漏极90的一侧，以及漏极90背离源极80的一侧设置有隔离区，以保证器件的独立运行。
在本发明的一种可选地实施例中，栅极70在衬底10上的正投影位于凹槽在衬底10上的正投影的范围内。
在本发明的一种可选地实施例中，还包括：沟道，位于沟道层30靠近势垒层40的一侧。
在本发明的一种可选地实施例中，沟道与凹槽对应的区域不产生二维电子气。
具体而言，请继续参见图1所示，本实施例中，在势垒层40上引入应力控制的氮化硅层50，通过氮化硅层50为势垒层40施加张应力，进而增强异质结材料中的压电极化，使得器件沟道中产生2DEG，并通过刻蚀去除栅极70下方的氮化硅层50，在氮化硅层50上形成凹槽，使得栅极70下方没有2DEG，从而实现增强型器件；还需要说明的是，对异质结表面进行氮化硅层50的生长覆盖，可以很好的中和势垒层40表面的界面电荷，并覆盖相当数量的表现态，改善器件特性。
在本发明的一种可选地实施例中，沟道层30的材料包括GaN，势垒层40的材料包括InAlN，沟道层30与势垒层40达到极化匹配。
在本发明的一种可选地实施例中，势垒层40的厚度为15nm～20nm，势垒层40中In组分为33％；可选地，势垒层40的厚度为15nm、17nm、18nm或20nm。
具体而言，请继续参见图1所示，本实施例中，势垒层40与沟道层30构成极化匹配的InAlN材料，能够使异质结中的压电极化电场和自发极化电场大小相等，相互补偿，消除异质结内部的自建电场，使得沟道不产生2DEG。
GaN、AlN、InN由于其六方晶体结构的不对称性引起电荷分布的不对称性，在材料中形成了很强的自发极化效应。
当晶体受到外界应力作用发生形变时会产生压电极化效应，压电极化强度的大小与晶体产生应变的大小和晶体本身的压电系数有关。由于Ⅲ族氮化物GaN、AlN、InN的晶格常数不同，在外延生长异质结时，界面附近的两种材料会受到应力的作用。由于Ⅲ族氮化物材料的压电系数比较大，其异质结结构的内部会产生很大的压电极化电场。
对于InAlN材料，改变其中合金的摩尔组分可以使其晶格常数发生变化，进而改变异质结中势垒层40与沟道层30之间的应力，因此，InxAl1-xN/GaN异质结的极化强度和势垒层40合金组分相关。当势垒层40中In组分为0.33时，能够使压电极化电场和自发极化电场大小相等方向相反，相互补偿，消除异质结内部的自建电场，使势垒层40和沟道层30达到极化匹配，不产生2DEG。
在本发明的一种可选地实施例中，氮化硅层50的厚度为15nm～40nm；可选地，氮化硅层50的厚度为15nm、20nm、25nm、30nm、35nm或40nm。
基于同一发明构思，请参见图2(a)～2(i)所示，图2(a)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图，图2(b)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图，图2(c)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图，图2(d)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图，图2(e)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图，图2(f)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图，图2(g)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图，图2(h)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图，图2(i)是本发明实施例提供的通过SiN应力调制的极化匹配增强型晶体管制备方法的一种流程图，本发明还提供一种通过SiN应力调制的极化匹配增强型晶体管制备方法，应用于本发明上述实施例提供的一种通过SiN应力调制的极化匹配增强型晶体管，增强型晶体管的结构请参考上述，再此不再赘述；该制备方法包括：
提供一衬底10，在衬底10上依次制备缓冲层20、沟道层30和势垒层40；
使用薄膜应力控制方法在势垒层40上制备氮化硅层50；
在沟道层30、势垒层40和氮化硅层50的两侧设置有源区台面隔离；
在氮化硅层50的至少部分上方、以及沟道层30、势垒层40和氮化硅层50的两侧分别制备源极80和漏极90；
在氮化硅层50的至少部分上方进行刻蚀，形成凹槽；
在氮化硅层50的上方、以及凹槽淀积介质层60；
在介质层60上方淀积栅极70，且栅极70在衬底10上的正投影与凹槽在衬底10上的正投影交叠。
具体而言，本实施例中，请继续参见图2(a)～2(i)所示，制备增强型晶体管的过程包括：
S101、选取蓝宝石、Si或SiC作为衬底10，请继续参见图2(a)所示。
S102、使用金属有机化合物化学气相淀积(MOCVD)工艺，在衬底10上外延生长1μm～3μm的缓冲层20，100nm～300nm的沟道(GaN)层，请继续参见图2(b)所示。
S103、使用MOCVD工艺在沟道层30上外延生长势垒(InAlN)层，该势垒层40的厚度为15nm～20nm，In组分为33％，请继续参见图2(c)所示。
S104、使用薄膜应力控制方法在势垒层40的上生长氮化硅(SiN)层，该氮化硅层50为势垒层40施加张应力，厚度为15nm～40nm，请继续参见图2(d)所示。
S105、设置有源区台面隔离，请继续参见图2(e)所示。
S106、在势垒层40两侧制作源极80和漏极90，请继续参见图2(f)所示。
S107、在氮化硅层50上进行刻蚀，去除栅极70区域的氮化硅层50，形成栅槽结构，即凹槽，请继续参见图2(g)所示。
S108、采用化学气相淀积(CVD)工艺，在凹槽结构上淀积形成20nm的绝缘栅介质层60，请继续参见图2(h)所示。
S109、在具有绝缘栅介质层60的栅槽区域淀积栅金属层，形成栅极70，请继续参见图2(i)所示。
综上所述，本实施例提供一种通过SiN应力调制的极化匹配增强型晶体管制备方法，依次制备层叠设置的衬底10、缓冲层20、沟道层30、势垒层40、氮化硅层50、介质层60、栅极70以及源漏极90；其中，势垒层40和沟道层30达到极化匹配的铟铝氮/氮化镓(InAlN/GaN)异质结，沟道中不产生二维电子气(2DEG)；进一步，在晶体管器件的有源区引入薄膜应力控制方法生长的氮化硅(SiN)层，通过SiN层的应力调制使有源区中产生2DEG；进一步，氮化硅层50上设置凹槽，栅极70在衬底10上的正投影与凹槽在衬底10上的正投影交叠，使得栅极70下方无2DEG，从而实现增强型器件。由于SiN层与势垒层40刻蚀选择比较大，无需对刻蚀深度进行精确控制即可实现增强型器件，工艺简单、可重复性高；同时引入介质层60以减少栅极70漏电，同时也可以增大栅极70的击穿电压，使增强型器件的工作范围增加。
此外，本实施例中，在栅极70与势垒层40之间设置绝缘介质层60，构成绝缘栅结构，通过引入高势垒的绝缘介质层60，能有效提高器件的表面势垒高度，从而减少栅极70漏电，同时增大栅极70的击穿电压，使器件的工作范围增加。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (8)
1.一种通过SiN应力调制的极化匹配增强型晶体管，其特征在于，包括：
依次层叠设置的衬底、缓冲层、沟道层和势垒层；
氮化硅层，位于所述势垒层上，所述氮化硅层包括凹槽；
介质层，位于所述氮化硅层上，且覆盖所述凹槽；
栅极，位于所述介质层上，且所述栅极在所述衬底上的正投影与所述凹槽在所述衬底上的正投影交叠；
源极和漏极，分别位于所述栅极的两侧，且与所述栅极间隔排布。
2.根据权利要求1所述的通过SiN应力调制的极化匹配增强型晶体管，其特征在于，所述栅极在所述衬底上的正投影位于所述凹槽在所述衬底上的正投影的范围内。
3.根据权利要求2所述的通过SiN应力调制的极化匹配增强型晶体管，其特征在于，还包括：沟道，位于所述沟道层靠近所述势垒层的一侧。
4.根据权利要求3所述的通过SiN应力调制的极化匹配增强型晶体管，其特征在于，所述沟道与所述凹槽对应的区域不产生二维电子气。
5.根据权利要求1所述的通过SiN应力调制的极化匹配增强型晶体管，其特征在于，所述沟道层的材料包括GaN，所述势垒层的材料包括InAlN，所述沟道层与所述势垒层达到极化匹配。
6.根据权利要求5所述的通过SiN应力调制的极化匹配增强型晶体管，其特征在于，所述势垒层的厚度为15nm～20nm，所述势垒层中In组分为33％。
7.根据权利要求1所述的通过SiN应力调制的极化匹配增强型晶体管，其特征在于，所述氮化硅层的厚度为15nm～40nm。
8.一种通过SiN应力调制的极化匹配增强型晶体管制备方法，其特征在于，包括：
提供一衬底，在所述衬底上依次制备缓冲层、沟道层和势垒层；
使用薄膜应力控制方法在所述势垒层上制备氮化硅层；
在所述沟道层、所述势垒层和所述氮化硅层的两侧设置有源区台面隔离；
在所述氮化硅层的至少部分上方、以及所述沟道层、所述势垒层和所述氮化硅层的两侧分别制备源极和漏极；
在所述氮化硅层的至少部分上方进行刻蚀，形成凹槽；
在所述氮化硅层的上方、以及凹槽淀积介质层；
在所述介质层上方淀积栅极，且所述栅极在所述衬底上的正投影与所述凹槽在所述衬底上的正投影交叠。
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