JP2009283915A - 浅いイオン注入された領域を含む半導体デバイスとその形成方法 - Google Patents

Abstract

【課題】デバイスの窒化物エピタキシャル層にとって有害となる場合があるアニール条件に耐え得る半導体デバイスを形成する方法を提供すること。
【解決手段】半導体デバイスを形成する方法は、III族窒化物半導体層上に誘電体層を形成する工程と、前記半導体層において離間して設けられたソース領域およびドレイン領域上の前記誘電体層の一部を選択的に除去する工程と、第１の伝導度型を持つイオンを前記半導体層の前記ソース領域およびドレイン領域内へ直接イオン注入する工程と、前記注入されたイオンを活性化するために前記半導体層と前記誘電体層をアニールする工程と、および前記半導体層の前記ソース領域およびドレイン領域上に金属電極を形成する工程とを含む。
【選択図】図１Ｅ

Description

米国政府の関心の表明
本発明は、半導体デバイスに関し、より具体的には、イオン注入された領域を含む半導体デバイスと関連する方法とに関するものである。

本発明は防衛先進研究プロジェクト局（ＤＡＲＰＡ）が与えた政府支援契約第４４００１２１７５９号でなされたものである。政府は、本発明に一定の権利を有するものである。

大電力、高温および／または高周波応用に対して、炭化珪素（アルファＳｉＣは室温で２．９９６ｅＶ）およびIII族窒化物（たとえば、ＧａＮは室温で３．３６ｅＶ）などのワイドバンドギャップ半導体材料に高い興味が注がれている。これらの材料は、砒化ガリウムやシリコンに比べて、通常は、より高い降伏電界強度とより大きな電子飽和速度を有する。

大電力および／または高周波応用にとって特に興味のあるデバイスは、高電子移動度トランジスタ（ＨＥＭＴ）であり、これは、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）としても知られている。異なるバンドギャップ・エネルギーを持ち、小さいほうのバンドギャップをもつ材料はより大きな電子親和力を持つ２つの半導体材料のヘテロ接合において２次元電子ガス（２ＤＥＧ）が形成されるので、これらのデバイスは、多くの状況下で動作優位性を提供する。２ＤＥＧは、（故意にはドープしていない）アンドープの小さいほうのバンドギャップをもつ材料内の蓄積層であり、例えば、１０¹³キャリア／ｃｍ²を超える非常に高いシート電子濃度を含むことが出来る。更に、大きなほうのバンドギャップをもつ半導体内に発生した電子は、２ＤＥＧ領域に遷移し、イオン化不純物散乱の低下による高電子移動度が可能となる。

高いキャリア濃度と大きなキャリア移動度のこの組み合わせは、ＨＥＭＴに非常に大きな伝達コンダクタンスをもたらすことが出来、高周波応用に対して金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を上回る動作特性上の利点を提供する。

窒化ガリウム/窒化アルミニウム・ガリウム（ＧａＮ／ＡｌＧａＮ）材料系で製作される高電子移動度トランジスタは、前述の高い降伏電界、広いバンドギャップ、大きな伝導帯バンド・オフセット、および／またはおおきな飽和電子ドリフト速度を含む材料特性の組み合わせにより大量のRFパワーを発生させる能力を持っている。さらに、２ＤＥＧ中の電子の大部分は、ＡｌＧａＮ内における分極によるものである。

特許文献１は、半絶縁性炭化珪素基板、該基板上の窒化アルミニウム緩衝層、該緩衝層上の絶縁性窒化ガリウム層、該窒化ガリウム層上の窒化アルミニウム・ガリウム障壁層、および該窒化アルミニウム・ガリウム活性構造上の保護層を有するＨＥＭＴデバイスを記述している。

所望の半導体特性を備えるためには、半導体層に不純物原子（すなわちドーパント）をドープすることがしばしば望ましい。半導体材料のドーピングは、材料の結晶成長中および／またはその後に行われる。不純物原子は、ドープされた材料中で注入されたイオンが、(多くの電子を含む)ドナーまたは(多くの正孔をふくむ)アクセプタとして働くかによって、それぞれｎ型またはｐ型に分類される。出来上がる材料は、材料中の大部分のドーパントのタイプに依存してｎ型またはｐ型としての特徴を持つ。

イオン注入法は、半導体層に不純物をドーピングするための良く知られた方法である。イオン注入工程では、注入される不純物原子は、高真空中で電界によりターゲット層の方向へ加速され、そこでイオン注入される。ターゲット層へ向けられるイオンの数は、ドーズ量（dose）と呼ばれ、通常はｉｏｎｓ／ｃｍ２の単位で表される。イオンは、通常は電子・ボルト（ｅＶ)の単位で表されるエネルギー準位に加速される。イオン注入された層内のイオンの分布は、ときにはイオン注入条件と呼ばれるイオン注入のドーズ量とエネルギー、およびイオン注入されるイオンのタイプ、イオンが注入される材料のタイプ、イオン注入時の角度、およびその他の要因に依存する。注入されたイオンは、通常は、特定の深さ(すなわち「イオン注入レンジ」)にピーク濃度を持つ濃度分布を形成する。

イオン注入は、ｐ−ｎ接合、高伝導性電極領域、電界広がり領域などのような、材料内に所望の領域を形成するための結晶材料の選択的ドーピング手法として有用である。通常は、不純物が、半導体層中にイオン注入された後、イオン注入された不純物を高温でアニール、すなわち、所謂活性化アニールを行うことが望ましい。活性化アニールは、高エネルギー・イオンを半導体格子へイオン注入することによって生じる損傷を修復する。イオン注入の損傷は、たとえば、半導体格子内で切断されたおよび／または再配列した化学結合を含む。活性化アニールは、イオン注入された不純物イオンが結晶格子内で適当なアクセプタおよび／またはドナーとして適切に作用する場所であるサイトを見つけ出すのを助ける役目もする。

発明者はシェパード（Ｓｈｅｐｐａｒｄ)である特許文献１は、本出願と同一の譲受人に譲渡されたものであり、参照することによって本出願に取り込まれているものとする。

発明の名称「窒化シリコン層を有するIII族窒化物半導体デバイスとそのデバイスの製造方法（ＧＲＯＵＰ ＩＩＩ ＮＩＴＲＩＤＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ ＷＩＴＨ ＳＩＬＩＣＯＮ ＮＩＴＲＩＤＥ ＬＡＹＥＲＳ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＭＡＮＵＦＡＣＴＵＲＩＮＧ ＳＵＣＨ ＤＥＶＩＣＥＳ）」、出願日２００５年１１月２３日である特許文献２は、その開示事項は参照することによってここに全体が記述されているかのように本出願に取り込まれているものとする。

発明の名称「イオン注入された領域と保護層を含む半導体デバイスとその形成方法（ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥＳ ＩＮＣＬＵＤＩＮＧ ＩＭＰＬＡＮＴＥＤ ＲＥＧＩＯＮＳ ＡＮＤ ＰＲＯＴＥＣＴＩＶＥ ＬＡＹＥＲＳ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＦＯＲＭＩＮＧ ＴＨＥ ＳＡＭＥ）」、公開日２００７年７月１２日である特許文献３は、本出願と同一の譲受人に譲渡されたものである。

米国特許第６，３１６，７９３号明細書 米国特許出願第１ｌ／２８６，８０５号明細書 米国特許公開第２００７／０１５８６８３号明細書

Ｆ．レヒト（Ｆ．Ｒｅｃｈｔ）、その他著、「低い活性化アニール温度のイオン注入によるＡｌＧａＮ／ＧａＮのＨＥＭＴ内の非合金オーミック電極（Ｎｏｎａｌｌｏｙｅｄ ｏｈｍｉｃ ｃｏｎｔａｃｔｓ ｉｎ ＡｌＧａＮ／ＧａＮ ＨＥＭＴｓ ｂｙ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ ｗｉｔｈ ｒｅｄｕｃｅｄ ａｃｔｉｖａｔｉｏｎ ａｎｎｅａｌｉｎｇ ｔｅｍｐｅｒａｔｕｒｅ）ＩＥＥＥ、電子デバイス・レターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ），２７巻、４号〈２００６年４月〉

窒化物ベースのＨＥＭＴデバイス構造では、ソース領域およびドレイン領域は、通常はイオン注入された領域として形成される。しかしながら、イオン注入されたドーパントを活性化するために用いられるアニール条件（たとえば、温度および／またはアニール時間）は、デバイスの窒化物エピタキシャル層にとって有害となる場合がある。したがって、例えば、デバイスは、活性化アニール後にチャネル領域のシート抵抗が増大を呈する場合がある。

いくつかの実施形態による半導体デバイスを形成するための方法は、III族窒化物半導体層上に誘電体層を形成する工程と、該半導体層の間隔を持って分離されたソース領域およびドレイン領域上の該誘電体層の一部を選択的に除去する工程と、該半導体層の該ソース領域およびドレイン領域内へ直接、第１の伝導度型を持つイオンをイオン注入する工程と、該注入されたイオンを活性化するために該半導体層と該誘電体層をアニールする工程と、および該半導体層の該ソース領域およびドレイン領域上に金属電極を形成する工程とを含む。

該イオンは、約８０ｋｅＶ未満のイオン注入エネルギーと、約８ｘ１０¹⁴ｉｏｎｓ／ｃｍ２から約１ｘ１０¹⁶ｉｏｎｓ／ｃｍ２までの範囲のドーズ量でイオン注入されてもよい。

該イオン注入エネルギーは、該半導体層と該半導体層の下にあるチャネル層との界面の近傍でイオン注入濃度のピークを備えるように選択されてもよい。特に、該イオン注入濃度のピークは、該半導体層と該チャネル層との該界面の１００Å以内に存在してもよい。

該イオン注入濃度のピークは、約１ｘ１０²⁰ｃｍ^-3より大きい。いくつかの実施形態では、該イオン注入濃度のピークは、約３ｘ１０²⁰ｃｍ^-3より大きくてもよい。

該金属電極を形成する工程は、該誘電体層と該ソース領域およびドレイン領域との上面にマスクを形成する工程と、該ソース領域およびドレイン領域のそれぞれソース電極およびドレイン電極領域を露出させるために該マスクの一部を選択的に除去する工程と、該ソース電極およびドレイン電極領域上に金属を成膜する工程と、該マスクを除去する工程とを含んでもよい。

該ソース電極およびドレイン電極領域は、該誘電体層から約０．１μｍから１μｍの間隔を置いて離れていてもよい。

該誘電体層は第１の誘電体層を含んでもよく、該方法は、該ソース領域およびドレイン領域にイオン注入を行った後に、該第１の誘電体層上に第２の誘電体層を形成する工程と、該ソース領域およびドレイン領域内のそれぞれソース電極およびドレイン電極領域を露出させるために、該ソース領域およびドレイン領域内の該第２の誘電体層の一部を選択的に除去する工程とを更に含んでもよい。

該方法は、該ソース電極およびドレイン電極領域内にソース電極およびドレイン電極を形成する工程を更に含んでもよく、該ソース電極およびドレイン電極は、該第２の誘電体層に直接接触していてもよい。いくつかの実施形態では、該ソース電極およびドレイン電極は、該第２の誘電体層から約０．１μｍから１μｍの間隔を置いて離れていてもよい。

該方法は、約４５０℃から約７００℃までの温度で該ソース電極およびドレイン電極をアニールする工程を更に含んでもよい。

該誘電体層は、ＳｉＮを含んでもよい。該半導体層と該誘電体層とをアニールする工程は、ＮＨ₃を含む雰囲気中でアニールを行う工程を含んでもよい。

該半導体層と該誘電体層とをアニールする工程は、約１０００℃から約１３００℃までの温度でアニールする工程を含んでもよい。該半導体層と該誘電体層とをアニールする工程は、該アニール中に該誘電体層上にＳｉＮが形成されるようにＮＨ₃とＳｉＨ₄の雰囲気中でアニールを行う工程を更に含んでもよい。

該誘電体層を形成する工程は、化学気相成膜法（ＣＶＤ）を用いて約７００℃より高い温度で該誘電体層を形成する工程を含んでもよい。例えば、該誘電体層を形成する工程は、約９００℃から約１０００℃までの温度で該誘電体層を形成する工程を含んでもよい。

該方法は、該第１の誘電体層を除去する工程と、該半導体層上に第２の誘電体層を形成する工程と、該半導体層の、間隔を持って分離しているソース電極およびドレイン電極領域上の該第２の誘電体層の一部を選択的に除去する工程と、該半導体層の該ソース電極およびドレイン電極領域上に金属電極を形成する工程とを更に含んでもよい。該ソース電極およびドレイン電極は、該第２の誘電体層から約０．１μｍから１μｍの間隔を置いて離れていてもよい。該第２の誘電体層は、ＳｉＮを含んでもよい。

該イオンは、約８０ｋｅＶ未満のイオン注入エネルギーと、約８ｘ１０¹⁴ｉｏｎｓ／ｃｍ２から約１ｘ１０¹⁶ｉｏｎｓ／ｃｍ２までの範囲のドーズ量でイオン注入されてもよい。

該金属電極を形成する工程は、該第２の誘電体層と該ソース領域およびドレイン領域との上面にマスクを形成する工程と、該ソース電極およびドレイン電極領域を露出させるために該マスクの一部を選択的に除去する工程と、該ソース電極およびドレイン電極領域上に金属を成膜する工程と、該マスクを除去する工程とを含んでもよい。

いくつかの実施形態によるトランジスタ・デバイスは、上面と、該上面内にあって間隔をもって分離されたソース領域およびドレイン領域とを含むIII族窒化物半導体層と、該半導体層の該上面上の誘電体保護層と、該III族窒化物半導体層とは反対側の該誘電体保護層の表面上にあって、該誘電体保護層を通して、該III族窒化物半導体層に接触するために伸びているゲート電極とを含む。イオン注入されたドーパントの分布は、該半導体層の該ソース領域およびドレイン領域と、該半導体層のそれぞれ該ソース領域およびドレイン領域上にあるソースとドレインのオーミック電極内にある。該ソースとドレインのオーミック電極は、該誘電体保護層から約０．１μｍから１μｍの間隔を置いて横方向に離れていてもよい。

該III族窒化物半導体層は、障壁層を含んでもよく、該デバイスは、該ゲート電極とは反対側の該障壁層に接したチャネル層を更に含んでもよい。イオン注入されたドーパントの該分布は、該チャネル層と該障壁層との界面近傍でピーク濃度を有する。

トランジスタ・デバイスは、該誘電体保護層上に誘電体層を更に含んでもよく、該ソースとドレインのオーミック電極は、該誘電体層に直接接触していてもよい。

イオン注入されたドーパントの該分布は、該半導体層と、該半導体層の下にあるチャネル層との界面の１００Å以内にイオン注入濃度のピークを有してもよい。

該誘電体保護層は、該ソース領域およびドレイン領域に自己整合していてもよい。

更なる実施形態による半導体デバイスを形成する方法は、III族窒化物半導体層上に第１の窒化シリコン層を形成する工程と、該半導体層の、間隔を持って隔たったソース領域およびドレイン領域上の該第１の窒化シリコン層の一部を選択的に除去する工程と、該半導体層の該ソース領域およびドレイン領域内へ直接、第１の伝導度型を有するイオンをイオン注入する工程とを含む。該注入されたイオンを活性化するために、該第１の窒化シリコン層と該誘電体層とをアニールする。該方法は、該第１の窒化シリコン層を除去する工程と、該III族窒化物半導体層上に第２の窒化シリコン層を形成する工程と、該半導体層の、間隔を持って分離されたソース電極およびドレイン電極領域上の該第２の窒化シリコン層の一部を選択的に除去する工程と、該半導体層の該ソース電極およびドレイン電極領域上に金属電極を形成する工程とを更に含む。該金属電極はアニールされ、該第２の窒化シリコン層を通して貫通孔がエッチングされる。該貫通孔内にゲート電極が形成される。

本発明の更なる理解を提供するために含まれ、本出願に取り込まれ、その一部分を構成する付属図面は、本発明のある実施形態を示すものである。図においては、

本発明のいくつかの実施形態によるトランジスタの製作を示している断面図である。 本発明のいくつかの実施形態によるトランジスタの製作を示している断面図である。 本発明のいくつかの実施形態によるトランジスタの製作を示している断面図である。 本発明のいくつかの実施形態によるトランジスタの製作を示している断面図である。 本発明のいくつかの実施形態によるトランジスタの製作を示している断面図である。 本発明のいくつかの実施形態のデバイスを示している断面図である。 本発明のいくつかの実施形態のデバイスを示している断面図である。 本発明の更なる実施形態によるトランジスタの製作を示す断面図である。 本発明の更なる実施形態によるトランジスタの製作を示す断面図である。 本発明いくつかの実施形態による操作を示す流れ図である。 本発明いくつかの実施形態による操作を示す流れ図である。 単一の誘電体層を含むデバイスを形成するためのいくつかの実施形態による操作を示す流れ図である。

本発明の実施形態は、本発明の実施形態を示している付属の図面を参照して以下により完全に記述する。本発明は、しかしながら、他の多くの形態でも実施できて、ここに言及する実施形態だけに限定されるものと思うべきではない。むしろ、この開示内容が、完璧であり完全であって、本発明の技術範囲を当業者に完全に伝達されるようにする目的で、これらの実施形態は提供されている。全体を通して、同様の参照番号は同様の要素を指している。更に、図に示された色々な層および領域は概略的に表示されている。従って、本発明は付属の図面に示された相対的なサイズ、間隔、及び位置関係に限定されるものではない。ここである層がある基板または他の層「の上にある」といわれる場合は、その層がその基板または他の層の直接上に形成されている場合もあれば、その基板または他の層上に介在する複数の層の上に形成されていてもよい、ということは当業者には理解されよう。或る構造または特徴物が他の特徴物に「隣接して」配置されているという場合は、この隣接した特徴物の上に重なる、または下にある部分を有してもよい、ということも当業者には理解されよう。

「下に」、あるいは「上に」、あるいは「上部に」あるいは「より下に」あるいは「水平の」あるいは「垂直の」などという相対関係を表す用語は、図に示されたような１つの要素、層、あるいは領域の他の要素、層あるいは領域に対する関係を記述するためにここでは用いられる。これらの用語は、図に示された方位に加えて、デバイスの異なる方位に広げることも出来るということも意図されているものと理解されよう。

本発明の、例としてあげた実施形態は、本発明の理想化された実施形態（及び中間構造）の概略的な図面である断面図を参照してここに記述される。図における層や領域の厚さは、明瞭に示すために誇張されている。更に、たとえば製造技術および／または公差の結果として、図示の形からの変形が起こることが予想される。このように、本発明の実施形態は、ここに図示したような領域の特定の形に制限されているものと考えるべきではなく、たとえば、製造過程の結果としての変形を含むべきものである。たとえば、長方形として示されるイオン注入領域は、通常は、注入された領域から非注入領域への階段的な変化ではなく、その端部で注入イオン濃度の丸まった、あるいは曲がった特徴および／または勾配を持っているであろう。同様に、イオン注入によって形成される埋め込み領域は、この埋め込み領域とイオン注入が行われる表面との間の領域に何がしかの注入イオンが存在するであろう。このように、図示した領域は本来、概略的であり、その形はデバイスの領域の実際の形を示そうとしているのではなく、本発明の技術範囲を制限しようとするものでもない。

ここに用いられる用語は、特定の実施形態を記述する目的のためだけであり、本発明を限定しようとするものではない。ここで用いられるように、単数形「ひとつの」「該」は、文脈から明らかにそうでないと示されている場合を除いては、複数形も含んでいるものとしている。この明細書にて用いられるときに、「を備えている」「を含んで構成されている」「含む」および／または「含んでいる」という用語は、記述された特徴物、整数（integers）、工程、操作、要素、および／または部品の存在を規定しているが、１つ以上の他の特徴物、整数、工程、操作、要素、部品および／またはそれらの集合が存在することを、或いは付加されることを排除するものではないことは、更に理解するべきである。

そうでないと規定された場合を除いては、（技術用語及び科学用語を含んで）ここで用いる全ての用語は、本発明が属する技術分野の通常の技術を持つ者が共通して理解するようなものと同じ意味を持つものである。さらに、ここで用いられる用語は、本明細書および関連技術文献における文脈と矛盾のない意味を持つものと解釈されるべきであり、ここで明確に規定されていない場合は、理想化されたり、或いは過度に公式的な意味で解釈されたりするべきではない、ということはさらに理解されよう。

本発明の実施形態は、III族窒化物ベースのデバイスなどの窒化物ベースのＨＥＭＴに用いるために特によく適している。ここで用いられるように、用語「III族窒化物」は、窒素と、通常はアルミニウム（Ａｌ）、ガリウム（Ｇａ）および／またはインジウム（Ｉｎ）である周期律表のIII族元素との間で形成される半導体化合物を指す。該用語はまた、ＡｌＧａＮおよびＡｌＩｎＧａＮのような三元および四元化合物を指す。この分野の人にはよく理解されているように、III族元素は、窒素と結合して２元（例えば、ＧａＮ）、三元（たとえば、ＡｌＧａＮ、ＡｌＩｎＮ）および四元（たとえば、ＡｌＩｎＧａＮ）化合物を形成する。これらの化合物は全て、１モルの窒素は、III族元素の合計１モルと結合するという実験式を有する。したがって、それらを記述するためにＡｌ_xＧａ_1-xＮ（０≦ｘ≦１）のような式がしばしば用いられる。

本発明の実施形態は、ＧａＮのＨＥＭＴデバイスと関連して記述されるが、本発明は、他のタイプのデバイスおよび／または材料と関連して用いられてもよい。たとえば、本発明の実施形態は、また、炭化珪素のＭＥＳＦＥＴデバイスに用いても特に適している。同様に、本発明のいくつかの実施形態は、ＧａＮベースの発光デバイス（ＬＥＤ）に用いてもまた、ＧａＡｓ／ＡｌＧａＡｓのｐＨＥＭＴデバイスのようなＧａＡｓベースのデバイスに用いても有利である。

本発明の実施形態は、たとえば、トランジスタの高濃度ドープのソース領域およびドレイン領域を備えるためにドーパント原子を半導体層へイオン注入する間に保護層を利用する。該保護層は、イオン注入されたドーパント原子を活性化するためのアニールの間、半導体層の表面を保護するために該構造の上に残されてもよい。該保護層は、完成したデバイスにおける半導体層のための保護層として作用するために半導体層上に更に残されてもよい。

本発明の実施形態による構造の製作は、概略的に図１Ａないし１Ｆに示されている。図１Ａに見られるように、基板１０が提供され、その上に窒化物ベースのデバイスが形成される。本発明の特定の実施形態では、基板１０は、半絶縁性炭化珪素（ＳｉＣ）基板であってもよく、それは、たとえば、炭化珪素の４Ｈ多形であってもよい。他の炭化珪素の候補となる多形は、３Ｃ、６Ｈ、および１５Ｒ多形を含む。「半絶縁性」という用語は、絶対的な意味ではなく相対的な意味で用いられる。本発明の特定の実施形態では、炭化珪素のバルク結晶は、室温で約ｌｘｌ０⁵Ω―ｃｍ以上の抵抗率を有する。

（不図示の）任意選択の緩衝層，核生成層および／または遷移層が基板１０上に備えられてもよい。たとえば、ＡｌＮ 緩衝層が、炭化珪素基板とデバイスの残り部分との間の適当な結晶構造遷移層を提供するために備えられる。

炭化珪素は、III族窒化物デバイスにとって非常によく用いられる基板材料であるサファイヤ（Ａｌ₂Ｏ₃）よりもIII族窒化物に対する結晶格子の整合性がはるかに良好である。よりよい格子整合性の結果、サファイヤ上において通常得られるものよりも高品質のIII族窒化物薄膜ができる。炭化珪素は、また非常に高い熱伝導率を持ち、その結果、炭化珪素上のIII族窒化物デバイスの全出力パワーは、通常は、サファイヤ上に形成される同じデバイスの場合のように基板の熱放散によって制限されるということはない。また、半絶縁性炭化珪素基板が入手可能であるので、デバイスの分離、および寄生容量の低減が可能である。適当なＳｉＣ基板は、たとえば、本発明の譲受人であるノースカロライナ州ダーラム（Ｄｕｒｈａｍ）にあるクリー社（Ｃｒｅｅ， Ｉｎｃ．）で製造されている。

炭化珪素が基板材料として用いられるが、本発明の実施形態は、サファイヤ、窒化アルミニウム、窒化アルミニウム・ガリウム、窒化ガリウム、シリコン、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰその他のような適当な、任意の基板を用いてもよい。いくつかの実施形態では、適当な緩衝層を形成してもよい。

図１Ａに戻って、チャネル層２０が、基板１０上に形成される。チャネル層２０は、上記したような緩衝遷移および／または核生成の層を用いて基板１０上に形成してもよい。チャネル層２０は、圧縮歪を受けていてもよい。さらに、チャネル層および／または緩衝層、核生成層および／または遷移層は、有機金属化学気相成膜法（ＭＯＣＶＤ）又は、分子線エピタキシャル成長法（ＭＢＥ）、ハイドライド気相エピタキシャル成長法（ＨＶＰＥ）又は他の適当な技術のような当業者のよく知る他の技術を用いてエピタキシャル成長されてもよい。

本発明のいくつかの実施形態では、チャネル層２０は、Ａｌ_xＧａ_1-xＮ（０≦ｘ≦１）のようなIII族窒化物である。ただし、チャネル層と障壁層との界面で、チャネル層２０の伝導帯バンド・エッジのエネルギーが、障壁層２２の伝導帯バンド・エッジのエネルギーより低い。本発明の或る実施形態では、ｘ＝０であり、これはチャネル層２０がＧａＮであることを示している。チャネル層２０は、ＩｎＧａＮ、ＡｌＩｎＧａＮなどのような他のIII族窒化物を含んでもよい。チャネル層２０は、（故意にドープはしていない）アンドープであり、約２０Åより厚い厚さに成長されている。チャネル層２０は、超格子構造又はＧａＮ、ＡｌＧａＮなどの組み合わせのような多層構造であってもよい。

障壁層２２は、チャネル層２０上に形成される。障壁層２２は、チャネル層２０のバンドギャップよりも大きなバンドギャップを持ち、障壁層２２は、また、チャネル層２０よりも小さな電子親和力を持つ。障壁層２２は、チャネル層２０上に直接エピタキシャル成長されてもよい。本発明の或る実施形態では、障壁層２２は、約０．１ｎｍから約１０ｎｍの範囲の厚さをもつＡｌＮ、ＡｌＩｎＮ、ＡｌＧａＮおよび／またはＡｌＩｎＧａＮを含む。いくつかの実施形態では、障壁層は、Ａｌ_xＧａ_1-xＮ（０≦ｘ＜０．３２）を含んでもよい。特定の実施形態では、ｘ＝０．２２である。

本発明の実施形態は、ここでは特定のＨＥＭＴ構造を参照して記述されるが、本発明は、このような構造に限定されていると解釈されるべきではない。たとえば、本発明の教えるところから尚、利益を受けつつ、更なる層をＨＥＭＴデバイスに含ませてもよい。そのような更なる層は、障壁層上のＧａＮキャップ層を含んでもよい。更には、障壁層２２は、多層を備えてもよい。このように、本発明の実施形態は、障壁層を単層に限定されていると解釈されるべきではなく、たとえば、ＧａＮ、ＡｌＧａＮおよび／またはＡｌＮ層の組み合わせを有する障壁層を含んでもよい。たとえば、ＧａＮ、ＡｌＮ構造は、合金散乱を低減又は阻止するために用いられてもよい。このように、本発明の実施形態は、窒化物ベースの障壁層を含み、窒化物ベースの障壁層は、ＡｌＧａＮベースの障壁層、ＡｌＮベースの障壁層およびそれらの組み合わせを含んでもよい。

本発明の特定の実施形態では、障壁層２２は、障壁層２２がオーミック電極金属の下に埋め込まれたときに、分極効果によってチャネル層２０と障壁層２２との間の界面に十分なキャリア濃度を誘起するために十分な厚さと十分大きなＡｌ組成とドーピングを有している。また、障壁層２２は、障壁層２２と誘電体層２４（図１Ｂ）との界面に堆積したイオン化不純物によるチャンネル内の電子の散乱を低減又は最小にするために十分な厚さにするべきである。

上記したように、障壁層２２は、チャネル層２０よりも大きなバンドギャップと、チャネル層２０よりも小さな電子親和力を有している。したがって、本発明の或る実施形態では、障壁層２２は、ＡｌＧａＮ、ＡｌｌｎＧａＮおよび／またはＡｌＮ又はそれらの層の組み合わせを含んでもよい。障壁層２２は、クラック又は重大な欠陥の形成を引き起こすほどに厚くするべきではない。本発明の或る実施形態では、障壁層２２は、アンドープあるいはｎ型ドーパントで約１ｘ１０¹⁹ｃｍ^-3未満の濃度にドープされている。本発明のいくつかの実施形態では、障壁層２２は、Ａｌ_xＧａ_1-xＮ（０＜ｘ≦１）を含む。特定の実施形態では、アルミニウム濃度は、約２５％である。しかしながら、本発明の他の実施形態では、障壁層２２は、約５％と約１００％の範囲のアルミニウム濃度を有するＡｌＧａＮを含む。本発明のいくつかの実施形態では、アルミニウム濃度は、約１０％より大きい。

図１Ｂに示すように、誘電体層２４が、障壁層２２上に形成される。誘電体層２４は、窒化シリコン（Ｓｉ_xＮ_y）、２酸化シリコン（Ｓｉ０₂）、ＡｌＳｉＮ、および／または酸窒化シリコン（ＳｉＯＮ）のような他の適当な誘電性材料を含んでもよい。用語「Ｓｉ_xＮ_y」「ＳｉＮ」および「窒化シリコン」は、化学量論的および非化学量論的窒化シリコンの両方を指して互換的に用いられている、と理解されよう。他の材料を誘電体層２４に用いてもよい。たとえば、誘電体層２４は、酸化マグネシウム、酸化スカンジウム、酸化アルミニウムおよび／または酸窒化アルミニウムを含むことも出来る。更には、誘電体層２４は、単層でもよいし、一様および／または非一様組成の多層を含んでもよい。誘電体層２４の材料は、比較的高温に耐えることが出来、下層の障壁層２２に大きな損傷を与えることなく取り除かれることが出来るような材料であるべきである。

一般に、誘電体層２４は、比較的高い降伏電界強度を持ち、障壁層２２のような下層のIII族窒化物層との界面で比較的低い界面トラップ濃度を呈する誘電体層である。誘電体層２４は、障壁層２２の材料に対して高いエッチング選択性を持っていてもよく、障壁層２２の材料と反応してはいけない。更に、誘電体層２４は、比較的低い濃度の不純物を有する。たとえば、誘電体層２４は、水素および、酸素、炭素、フッ素および塩素を含む他の不純物の濃度が比較的低い。更に、誘電体層２４は、引き続く工程において用いられる高いアニール温度に耐えるために（例えば、＞１，０００℃）の比較的高温でも安定である。

本発明の特定の実施形態では、誘電体層２４は、ＳｉＮを含む。ＳｉＮ誘電体層２４は、たとえば、化学気相成膜法（ＣＶＤ）によって形成される。ＳｉＮ誘電体層２４は、化学量論的（すなわち、材料中のシリコン対窒素の比が約３：４）であってもよい。ＳｉＮ層の化学量論組成は、たとえば、ＣＶＤ工程における原料ガスＳｉＨ₄とＮＨ₃の相対流量比を調節することにとって調整できる。さらに、比較的高温で形成されるときは、ＣＶＤ成長ＳｉＮは、化学量論的になりやすい。

ＳｉＮ層の化学量論組成は、層の屈折率にも影響を及ぼす。本発明の或る実施形態では、ＳｉＮ誘電体層２４は、６３３ｎｍの波長で約１．６から約２．２の屈折率を有する。特定の実施形態では、ＳｉＮ誘電体層２４の屈折率は、偏光解析法で測定して１．９８±０．０５である。化学量論的ＳｉＮは、緩衝酸化膜エッチング液（ＢＯＥ）中でのエッチング速度によっても特徴付けられる。たとえば、ＢＯＥ中での化学量論的ＳｉＮのエッチング速度はほとんどゼロである。

いくつかの実施形態では、誘電体層２４は、Ｓｉ０₂であってもよい。Ｓｉ０₂は、ＬＰＣＶＤおよび／またはＭＯＣＶＤ法で形成され、化学量論的である。本発明の或る実施形態では、Ｓｉ０₂保護層は、６３３ｎｍの波長で約１．３６から約１．５６の範囲の屈折率を有する。特定の実施形態では、Ｓｉ０₂保護層の屈折率は、偏光解析法で測定して１．４６±０．０３である。

誘電体層２４が窒化シリコンを含む場合は、誘電体層２４は、Ｃｓイオンビームを用いた２次イオン質量分析装置（ＳＩＭＳ）で測定して不純物のレベルが表１に示したレベル又はそれ以下であるべきである。

誘電体層２４は、障壁層２２上に一様に成膜され、引き続き、以下に記述するようにパターン化される。通常は、誘電体層２４は、約１００ｎｍの範囲の厚さを有するが、他の厚さの層を用いてもよい。たとえば、誘電体層は、引き続くオーミック電極および／またはイオン注入されたドーパントのアニールの間、下方の層を保護するために十分に厚くなければならない。そのような目的のためには２，３モノレヤー程度の厚さの層で十分である。しかしながら、一般的には、誘電体層２４は、約１０ｎｍから約５００ｎｍの範囲の厚さを有する。

誘電体層は、特許文献２に記述されているような高純度ＳｉＮ層を含んでもよい。特に、本発明の或る実施形態によれば、その場成長のＳｉＮ誘電体層２４が、（たとえば約７００℃以上の）比較的高温でのＬＰＣＶＤまたはＭＯＣＶＤ法を用いて成長できる。特定の実施形態では、ＳｉＮ層は、約９００−１０００℃の範囲の温度で成長される。このような高温成長は、また、ＳｉＮ層内および障壁層２２とＳｉＮ層との界面での不純物レベルを低減することができる。更に、高い成長速度を用いることが出来、これはＳｉＮ層内へ導入される背景の反応管の不純物レベルを低減することができる。たとえば、本発明の或る実施形態では、ＳｉＮ層は、少なくとも約０．２μｍ／時間の成長速度で成長される。いくつかの実施形態では、成長速度は、約２μｍ／時間である。

誘電体層２４は別工程でも形成できるが、ＳｉＮ誘電体層２４をその場で形成することは、最上層のIII族窒化物層の上表面に、および／またはＳｉＮ層自身に導入される不純物のレベルも低減する。特には、デバイスを反応管から取り除いて、ＳｉＮ層をＭＯＣＶＤ成長後の、たとえば、スパッタリングまたはＰＥＣＶＤのような工程によって形成するときには、多くの異なるメカニズムで不純物が導入される。たとえば、III族窒化物層の成長中にＭＯＣＶＤ反応管内に水素が存在すると、水素は、成長後に反応管を冷却する間に、III族窒化物層内に導入されやすい。同様に、反応管から取り除く際にデバイスを大気に晒すことは、酸素原子の導入を可能にし、およびデバイスを取り扱う結果および／またはデバイスを化学的に清浄化する工程の結果、特にデバイスの外表面の近くに色々な他の不純物が導入される。ウェット・エッチング、電極の成膜、 アニール工程などのような成長後の工程が、ＳｉＮ保護層の成膜の前に行われる場合には不純物も付加される。これらの不純物は、III族窒化物層とＳｉＮ層との界面での表面状態を望ましくない、および／または制御／再生するのが困難な具合に変化させる。たとえば、不純物の存在は、ＳｉＮ層と下層のIII族窒化物層との界面でのキャリア捕獲を増加させ、それによりチャネルのシート抵抗を増大させることになる。

本発明のいくつかの実施形態では、高純度シラン（ＳｉＨ₄）を、ＳｉＮ層の成長において原料ガスとして用いてもよい。当業者にはよく知られているように、シランは、ｎドープのIII族窒化物層の成長におけるシリコン・ドーパント用の原料としてしばしば用いられる。通常は、希釈シラン・ガスが、比較的安価であり、可燃性である高純度シランよりも取り扱いが容易であるので、そのような用途にしばしば用いられる。そのような高純度シランを用いることは、たとえば、III族窒化物層とＳｉＮ層との界面および／またはＳｉＮ層内部で不純物レベルを低減することが可能であり、このことは、或る状況では、デバイスの特性および／または再現性を改善することになる。特に、より高品質の（すなわち、より高純度の）ＳｉＮ層は、絶縁層本体の中の捕獲中心を低減又は最小化するのに役立ち、これによって降伏臨界電界をより高くする。このような高純度シラン・ガス原料が反応管内に含まれるときは、希釈シラン・ガスを、たとえば、ｎドープ又は共ドープのIII族窒化物層の成長の期間にドーパント・ガス原料として用いることが出来るように希釈シラン原料も含むことが尚望ましい。

尚図１Ｂを参照すると、誘電体層２４は、パターン化され、障壁層２２の露出表面部分２２Ａまでマスク２９を用いてエッチングされる。誘電体層２４は、たとえば、低損傷エッチング工程を用いてエッチングできる。低損傷エッチング技術の例は、プラズマに直流成分を持たない誘導性結合プラズマまたは電子サイクロトロン共鳴（ＥＣＲ）又は下流プラズマ・エッチングのような、反応性イオン・エッチング以外のエッチング技術を含む。マスク２９は、フォトレジストおよび／または金属を含んでもよく、従来のフォトリソグラフィー／リフトオフ技術を用いてパターン化してもよい。

マスク２９をその場所に配して、不純物イオン２７が、障壁層２２の露出表面部分２２Ａにイオン注入され、注入されたイオンの少なくとも一部が飛来してチャネル層２０内で静止するようにする。特には、不純物イオン２７は、浅いイオン注入としてイオン注入される。ここで用いるように、「浅いイオン注入」は、イオン注入の期間に障壁層の上にキャップ層または保護層を設けることなしに障壁層内へ直接イオン注入がなされることを意味する。注入されたイオンは、イオン注入分布のピークが、伝導度変調のために用いられる２次元電子ガス（２ＤＥＧ）３３が形成される場所であるチャネル層２０と障壁層２２との界面の近傍に（又はそれより浅い位置に〉位置するようなイオン注入エネルギーおよび／またはイオン注入ドーズ量でイオン注入される。たとえば、「浅い」イオン注入は、所与のドーズ量/エネルギーに対するシート抵抗（Ｒ_SH）と横方向拡がり（ｓｔｒａｇｇｌｅ）の両方を低減することができるように低エネルギーで障壁層に直接なされるイオン注入を含む。いくつかの実施形態では、注入されたイオンは、僅かにチャネル層２０内に入った位置（たとえば、チャネル層２０と障壁層２２との界面の約１００Å以内）にピークをもつ濃度分布を形成する。したがって図１Ｂに示すように、イオン注入されたソース／ドレイン領域３１は、一部は障壁層２２内に、一部はチャネル層２０内に形成される。

図１Ｂに更に示すように、ソース／ドレイン領域３１は、誘電体層２４をパターン化するときに用いたのと同じマスクを用いて、又はパターン化された誘電体層２４をイオン注入用のマスクとして用いてイオン注入されてもよいので、誘電体層２４は、ソース／ドレイン領域３１に自己整合している。

イオン注入条件は、ｌｘｌ０¹⁸ｃｍ^-3以上のピークのドーパント濃度と５０ｎｍ以下の拡がりを有するイオン注入されたソース／ドレイン領域３１が提供されるように選択される。いくつかの実施形態では、イオン注入のドーズ量とエネルギーは、約５ｘｌ０¹⁹ｃｍ^-3のピークのドーパント濃度と約３０ｎｍの拡がりを提供するように選択されてもよい。

いくつかの実施形態では、イオン注入は、室温で行われてもよい。イオン注入エネルギーとドーズ量は、所望のシート抵抗率を達成するように、および／または障壁層２２へ低抵抗率のオーミック電極を製作できるようなイオン注入分布を実現するように選択されてもよい。窒化物ベースの層内にｎ型のイオン注入されたソース／ドレイン領域３１を形成するためには、注入されるイオンは、シリコン、硫黄、および／または酸素イオンを含む。いくつかの実施形態では、イオン注入は、約４０から約８０ｋｅＶのエネルギーと８ｘｌ０¹⁴からｌｘｌ０¹⁶ｃｍ^-2のドーズ量での単一のイオン注入工程を含んでもよい。特定の実施形態では、イオン注入は、約５０ｋｅＶのエネルギーと約５ｘｌ０¹⁵ｃｍ^-2のドーズ量の単一のイオン注入工程を含んでもよい。イオン注入は、チャンネリング効果を低減／回避するために７°の角度で支持された基板１０で行われてもよい。

２ＤＥＧ３３の近くにイオン注入ピークをもつ単一の浅いイオン注入を用いることは、ソース／ドレイン領域３１における電極領域に悪影響を及ぼすことなくチャネルのシート抵抗を改善する。本発明者らは特定の理論に束縛されることを欲しないが、比較的低いエネルギーで浅いイオン注入をする結果、障壁層２２の半導体結晶に及ぼす損傷は比較的少なく、そこへ低抵抗オーミック電極を形成することを支持しているようであると考えられる。

単一のイオン注入が記述されているが、イオン注入工程は、イオン注入されたドーパントの正味の分布を実現するために、複数のイオン注入工程を含んでもよい。たとえば、イオン注入工程は、イオン注入条件の第１の組の元で行われる第１の浅いイオン注入工程と、およびイオン注入条件の第２の組の元で行われる、引き続く浅いイオン注入工程を含んでもよい。２つ以上のイオン注入工程が行われてもよい。最も浅いエネルギーのピークが、単一のイオン注入エネルギーで行ったのと同じ低接触抵抗を実現する限り、多段エネルギーを用いた箱型分布を用いてもよい。

特許文献３は、障壁層上に形成された保護層を通してイオン注入することによるソース領域およびドレイン領域の形成方法を開示している。保護層は、活性化アニールの間、障壁層を保護するためにデバイス上に残される。しかしながら、保護層を通してドーパント・イオンを注入するために用いられたイオン注入エネルギー、ドーズ量および／またはアニール条件は、ドーパントの深さ方向の分布が所望のものよりもチャネル層内に更に深く伸びることになってしまう。

ソース領域およびドレイン領域に対する浅いイオン注入は、たとえば、非特許文献１に記述されている。同文献の著者によって記述されたデバイスのソースとドレインのイオン注入は、キャップレス活性化アニール法〈即ち、活性化アニールの期間、チャネル領域上に誘電体層を備えないで行うアニール法)を用いてアニールをし、イオン注入活性化アニールの終了後にＳｉＮ保護層が形成された。

同文献の著者のデバイスは、チャネルに対する接触抵抗が０．９６Ω−ｍｍを示した。しかしながら、デバイスのチャネル領域は、より大きなシート抵抗を持つことになり、および／またはより大きなゲート漏れ電流を示す。更に、その結果は、本発明の実施形態による方法に比べて再現性の乏しいものである。浅いイオン注入とアニールの期間に保護層を用いることにより、成長直後のＲ_SHと比べて著しく高くはないチャネルのシート抵抗Ｒ_SHの値を実現し、０．５Ω−ｍｍ以下の接触抵抗値を実現することが出来る。

本発明のいくつかの実施形態による窒化物トランジスタは、浅いソースとドレインのイオン注入と、チャネル領域上に保護膜としての誘電体層２４との両方を含むものである。イオン注入の活性化アニールの前にチャネル領域上に形成される誘電体層２４は、引き続く高温処理工程（たとえば、活性化アニール、オーミック電極アニールなど）の期間、チャネル領域を保護する。しかしながら、誘電体層２４は、イオン注入の期間には、ソース／ドレイン領域３１の少なくとも一部の上には形成されていないので、ソースとドレインへの浅いイオン注入が行われる。さらに、誘電体層２４は、製作工程を通して障壁層上に残っていて、出来上がったデバイス内にも残っている。いくつかの実施形態では、誘電体層２４は、アニール後に除去され、第２の誘電体層が、その場所に形成される。該第２の誘電体層も、たとえば、成膜されたＳｉＮを含んでもよい。

このように、いくつかの実施形態によれば、開口が、ソース／ドレイン領域３１上の誘電体層２４内に形成され、ドーパントが、該開口を通して直接イオン注入される。浅いイオン注入を用いてソース／ドレイン領域３１を形成することにより、デバイスの２Ｄ電子ガス３３への電気伝導経路を備えることが出来る。すなわち、イオン２７の直接の浅い注入の結果、ソース／ドレイン領域３１と２ＤＥＧ３３の界面近くの抵抗が低減する。更に、引き続く活性化アニールの間、誘電体層２４の存在によって可能になった保護の結果、ゲートの漏れ電流が少なく、かつ、チャネル領域のより低いシート抵抗値を実現する。

イオン注入されたソース／ドレイン領域３１を形成した後、注入イオンは、活性化アニールによって活性化される。活性化アニールは、誘電体層２４をその場所に残したままで行われる。特には、誘電体層２４は、アニールの期間に障壁層２２の表面を保護する。

活性化アニールは、たとえば、Ｎ₂および／またはＡｒを含む不活性な雰囲気中で行われる。誘電体層２４がＳｉＮを含むときは、アニール雰囲気は、約０．１ｍｂａｒから１０００ｍｂａｒの範囲内のＮＨ₃の分圧を含む。より具体的には、ＮＨ₃は、約１０−１００ｍｂａｒの圧力をもつ。特には、ＮＨ₃は、約９０ｍｂａｒの圧力を持つ。ＮＨ₃は、ＳｉＮ誘電体層２４の分解を低減するのに役立つ。活性化アニールは、イオン注入されたドーパント・イオンを活性化するのに十分な温度であるが、下層の半導体層、即ち障壁層２２を劣化させるような温度以下の温度で行われる。高温処理工程中に誘電体層２４が存在すると、誘電体層が存在しないと高温アニールが原因で起こるであろう障壁層２２を含む下層のエピタキシャル層への損傷が抑制される。たとえば、障壁層２２がＡｌＧａＮを含む場合は、活性化アニールは、１０００℃より高い温度で行われてもよい。

いくつかの実施形態では、ＳｉＨ₄が、イオン注入アニールの期間のアニール容器中にＮＨ₃と一緒に供給されてもよい。この場合、ＳｉＮがアニールの期間中に誘電体層２４上に成膜される。

いくつかの実施形態では、活性化アニールは、約１０００℃から約１３００℃の温度で行われる。活性化アニールは、その場で、および／または別のアニール容器内で行われる。活性化アニールは、アニール温度に依存して、少なくとも約３０秒以上の間行われる。たとえば、約１３００℃での急速アニール（ＲＴＡ）は、約３０秒間行われ、一方、約１０００℃の炉を用いるアニールでは、約３０分間行われる。活性化時間と温度の特定の条件の選択は、含まれる材料のタイプと用いられる特定のイオン注入条件とに依存して変わってもよい。特定の実施形態では、アニール時間は、約３０秒から約３０分の範囲である。

図１Ｃに示されるように、マスク３５が保護層上に形成され、次に、オーミック電極を形成するためにソース電極およびドレイン電極領域３７上のマスク３５内に窓があけられる。マスク３５は、Ｓｉ０₂、金属、フォトレジスト、又は他の任意の適当なマスク材料を含んでもよい。マスクは、約０．１μｍから約０．５μｍ又はそれ以上の厚さをもっていてもよい。特定の実施形態では、Ｓｉ０₂マスクは、約０．５μｍの厚さをもち、一方、金属マスクは、約０．４μｍの厚さをもつことができる。

次に金属被覆層３０Ａが、マスク３５上と、オーミック電極３０を実現するためにマスク３５によって露出された障壁層２２の一部上とに、例えば蒸着法によって成膜される。適当な金属は、Ｔｉ、Ｓｉ、Ｎｉ、Ａｕ、Ａｌ、Ｔａ、Ｍｏ、ＴｉＮ、ＷＳｉＮおよび／またはＰｔを含んでもよい。特定の実施形態では、金属被覆層３０Ａは、Ｔｉ（２５０Å）、Ａｌ（１０００Å）およびＮｉ（５００Å）を基板上にこの順番に形成した積層を含むことが出来る。つぎに、マスク３５がリフトオフされ、ソース／ドレイン領域３１上にオーミック電極３０が残る。（図１Ｄ）。

オーミック電極３０の端部は、マスク３５の横方向の厚さに対応した距離によって、障壁層２２の表面を横方向に、誘電体層２４から間隔を持って分離されている。たとえば、オーミック電極３０の端部は、約０．１μｍから約０．５μｍの範囲内の距離で、特定の実施形態では約０．２５μｍの距離で、誘電体層２４から横方向に間隔を持って分離されている。オーミック電極３０は、オーミック電極金属の形成とパターン化における位置合わせ許容度を考慮して十分な大きさの距離だけ誘電体層２４から間隔を持って分離されている。オーミック電極金属が誘電体層２４と接触すると、金属が、引き続く加熱工程の期間中に誘電体層２４内へ拡散し、その結果、ゲート電極とオーミック電極３０との間の短絡が起こる。しかしながら、オーミック電極３０と誘電体層２４との間の間隔は、誘電体層２４の保護膜としての目的を損ない、それによってデバイス特性を大きく劣化させるほどに大きくてはいけないが、オーミック材料が保護層と不規則な接触を起こす危険性が起こる程度に小さくてもいけない。このように、たとえば、本発明の或る実施形態では、オーミック電極３０と誘電体層２４との間のギャップは、約０．１μｍから約０．５μｍの範囲である。

金属の蒸着の後に、オーミック電極３０をその場に残してマスク３５が除去される。

いくつかの実施形態では、成膜された金属は、オーミック電極３０の接触抵抗を低減するためにアニールされる。アニールは、低温アニールであってもよい。たとえば、アニールは、Ｎ₂またはＡｒのような不活性ガスの雰囲気内での約８００℃未満の温度でのアニールであってもよい。たとえば、オーミック電極３０は、約４５０℃から約７００℃の温度で、更なる実施形態では、約５７０℃から約５８０℃の範囲の温度でアニールされてもよい。

オーミック電極のアニールを用いることによって、オーミック電極の抵抗は、比較的高い抵抗から約１Ω−ｍｍ又はそれ以下へ低減される。このように、ここで用いるように、用語「オーミック電極」は、約１Ω−ｍｍ又はそれ以下の接触抵抗をもつ非整流性電極を指す。イオン注入の活性化アニールの場合と同様に、高温処理工程中に誘電体層２４が存在すると、さもなければこのような工程によって引き起こされるであろう障壁層２２へ与える損傷を低減又は阻止する。このように、たとえば、オーミック電極用の高温アニール後のゲート領域２１のシート抵抗は、成長直後（即ち電極アニールの前)のゲート領域２１のシート抵抗とほぼ同じである。

しかしながら、上で実現したようなイオン注入された領域３１が存在することによって、オーミック電極を形成するために成膜された金属をアニールすることは必ずしも必要はない、ということは理解されよう。すなわち、金属−半導体接合は、成膜されたままでオーミックである。電極のアニールは必要ないので、オーミック電極３０の金属が誘電体層２４に接触することは容認できる。このように、本発明のいくつかの実施形態では、不純物を障壁層２２内へイオン注入する結果、さもなければオーミック電極３０が誘電体層２４から間隔を持って離れていることを確実にするために必要になるリソグラフィー工程は、避けて通ることが出来る。

更に、オーミック電極３０がイオン注入された領域３１上に形成されるので、オーミック電極３０は、イオン注入されていない領域上に形成されたオーミック電極よりも低抵抗率を有する。このように、本発明のいくつかの実施形態によって形成されたデバイスのオン抵抗はより低くなる。

ＧａＮのＨＥＭＴにおいて低抵抗オーミック電極の形成は、たとえば、ＲＦパワー・スイッチ、リミッター、およびカスコード・セルを含む低いオン抵抗を必要とする他の応用分野と同様に、ミリメートル波の周波数域でのパワー増幅器の特性改善の助けになる。通常のトランジスタ応用では、デバイスの接触抵抗を低減することにより、デバイスのオン抵抗を増加させずにドレインーソース間隔を増加させることが可能となる。さらに、マイクロ波デバイスの利得と効率は、抵抗の低減によって改善される。

図１Ｄは、ゲート電極３２の形成について更に示している。（不図示の）マスクが、オーミック電極３０と誘電体層２４との上に形成され、誘電体層２４の一部を露出させる窓を形成するためにパターン化される。次に、掘り込み２５が、誘電体層２４を通して障壁層２２の一部を露出させるために形成される。掘り込み２５は、プラズマに直流成分を持たない誘導性結合プラズマ、又は電子サイクロトロン共鳴（ＥＣＲ）、又は下流プラズマ・エッチング技術のような低損傷エッチング工程を用いて形成される。

オーミック電極３０がソース電極およびドレイン電極となる特定の実施形態では、掘り込み及び引き続くゲート電極３２がドレイン電極よりもソース電極の方により近くなるように、掘り込みは、ソース電極およびドレイン電極との間にずらせて配置されている。

図１Ｄに見られるように、ゲート電極３２が、掘り込み中に形成され、障壁層２２の露出した一部と接触している。ゲート電極は、図１Ｄに示すようにＴ字型ゲートであり、従来の製作技術を用いて作製できる。適当なゲート材料は、障壁層の組成に依存するが、或る実施形態では、Ｎｉ、Ｐｔ、ＮｉＳｉ_x、Ｃｕ、Ｐｄ、Ｃｒ、Ｗおよび／またはＷＳｉＮのような、窒化物ベースの半導体材料に対してショットキー電極を作ることができる従来の材料を用いることが出来る。望ましくはないが、たとえば、低損傷エッチングの異方性の結果、誘電体層２４とゲート電極３２との間に小さなギャップが生じ、誘電体層２４とゲート電極３２との間に障壁層２２の露出表面が出来る可能性がある。

いくつかの実施形態では、ソース電極およびドレイン電極は、アニールを必要としないので、単一の金属形成工程で同じ金属を用いてソース電極およびドレイン電極を形成することが出来る。たとえば、Ｔｉ、Ｓｉ、Ｎｉ、Ａｕ、Ａｌ、Ｔａ、Ｍｏ、ＴｉＮ、ＷＳｉＮおよび／またはＰｔは、障壁層２２のドープされた領域３１上に成膜したままでオーミック電極を形成し、一方、障壁層２２の他の部分上には非オーミック電極を形成する。上記したようなゲート金属は、３５０℃という高温を含む熱的見積もり量に耐えることが出来る。このように、成膜したままでオーミックであるソース電極およびドレイン電極を形成することが可能である一方で、デバイスの引き続く処理工程のためのアニールは、ゲート電極に負の影響を与えないだけでなく、ソース電極およびドレイン電極の接触抵抗を改善できる温度を含むことが出来る。

図１Ｅは、保護層３４を含む完成したデバイス構造１００Ａを示す。保護層３４は、図１Ｄの構造上に成膜した毛布である。特定の実施形態では、保護層３４は、誘電体層２４とオーミック電極３０間のギャップをほぼ埋めるように、また、誘電体層２４とゲート電極３２間にギャップがあればその全てを埋めるように成膜される。本発明の或る実施形態では、保護層３４は、窒化シリコン、窒化アルミニウム、２酸化シリコンおよび／または酸窒化シリコンを含んでもよい。更に、保護層３４は、一様な組成および／または非一様な組成の単一の層又は多層であってもよい。

更なる実施形態は、図２と３に示される。そこに見られるように、本発明の実施形態によるデバイス構造１００Ｂ、１００Ｃは、誘電体層２４上に第２の誘電体層２７を含む。第２の誘電体層２７は、イオン注入された領域３１をアニールする前後で、ゲート電極３２を形成する前に形成される。第２の誘電体層２７は、誘電体層２４と同様の材料で形成でき、ＳｉＮ、Ｓｉ０₂、ＳｉＯＮ、ＡｌＳｉＮおよび／または他の任意の適当な誘電性材料を含むことが出来、高温処理工程の間、イオン注入されたソース／ドレイン領域３１の露出部分を保護するために備えることが出来る。図２に見られるように、第２の誘電体層２７は、オーミック電極３０から横方向に間隔を持って分離されている。 特には、第２の誘電体層２７は、オーミック電極から横方向に約０．２５μｍだけ間隔を持って分離されている。代替としては、図３に示すように、第２の誘電体層２７Ａは、オーミック電極３０と直接接触することも出来る。

いくつかの実施形態では、第２の誘電体層２７は、誘電体層２４と同じ材料を含むことが出来る。しかしながら、いくつかの実施形態では、第２の誘電体層２７は、誘電体層２４とは異なる材料で形成することも出来る。たとえば、いくつかの実施形態では、誘電体層２４は、ＳｉＮを含み、一方、第２の誘電体層２７は、Ｓｉ０₂、ＡｌＳｉＮおよび／またはＳｉＯＮを含む。

図４Ａと４Ｂは、更なる実施形態を示すが、そこでは誘電体層４４は、イオン２７の注入工程の後で障壁層２２上に形成される。図４Ａを参照すると、マスク４０が、障壁層２２上に形成される。マスク４０は、ＳｉＮ、Ｓｉ０₂、ＡｌＳｉＮおよび／またはＳｉＯＮのような誘電性材料を含む。誘電性マスク４０は、デバイスのソース／ドレイン領域３１上に表面領域２２Ａを露出させるためにパターン化される。不純物イオン２７が、露出された表面２２Ａにイオン注入され、イオン注入されたソース／ドレイン領域３１を形成する。

マスク４０がＳｉＮ、Ｓｉ０₂、ＡｌＳｉＮおよび／またはＳｉＯＮのような誘電性材料を含む実施形態では、注入イオンは、マスク４０を除去する前に上記したようにアニールされる。

図４Ｂを参照すると、マスク４０は除去され、誘電体層４４が、デバイス構造の上面に（たとえば、障壁層２２上に)形成され、ソース／ドレイン領域３１の少なくとも一部を露出させるためにパターン化される。誘電体層４４は、たとえば、ＳｉＮ、Ｓｉ０₂、ＡｌＳｉＮおよび／またはＳｉＯＮを含むことが出来る。特定の実施形態では、誘電体層４４は、成膜されたＳｉＮを含むことが出来る。誘電体層４４を形成する前に、デバイス構造の上面を清浄化することが望ましい、ことは理解されよう。清浄化工程は、（高純度窒化物に対して濃縮された）ＨＦのようなフッ素ベースの洗浄剤、緩衝酸化膜エッチング（ＢＯＥ）、あるいは、ＣＦ₄、ＳＦ₆、ＣＨＦ₃その他を用いる乾式エッチングのようなフッ素ベースの乾式エッチングを含む。ＲＣＡ方式、すなわちＡｒスパッタおよび／または酸素プラズマ清浄化工程を用いることも出来る。

いくつかの実施形態では、アニール中に誘電体層４４が存在するように、注入されたイオンは、誘電体層４４の形成後にアニールしてもよい。更に、ソース／ドレイン領域３１の電極領域を露出するために誘電体層４４をパターン化する前または後に注入されたイオンをアニールしてもよい。

本発明の実施形態は、誘電体層を通してイオン注入する方法に比べて、より低いアニール温度および／またはより低いイオン注入エネルギーを用いることを可能にする。更に、出来上がるデバイスは、チャネル層のより低いシート抵抗値と、２ＤＥＧ領域３３とイオン注入されたソース／ドレイン領域３１との界面でのより低い抵抗値と、および／またはより低いゲートの漏れ電流をもつことになる。いくつかの実施形態では、引き続く処理工程によるチャネル層のシート抵抗値の増大は約５%未満である。

図５から７は、本発明のいくつかの実施形態による、操作を示す流れ図である。特に、図５は、いくつかの実施形態による、ソース／ドレイン領域３１のイオン注入を行う前に形成される単一の誘電体層２４を含むデバイスを形成するための操作を示す流れ図である。

図５を参照すると、誘電体層２４が、ＧａＮベースのＨＥＭＴ構造の障壁層２２上に形成される（ブロック２０４）。ウェーハは、フォトレジストで被覆される（ブロック２０５）。エッチング・マスクが形成され、誘電体層２４がエッチングされて障壁層２２のソース／ドレイン領域３１を露出させる（ブロック２０６）。次に、ソース／ドレイン領域３１に浅い注入イオンでイオン注入される（ブロック２０８）。次に、フォトレジストが除去されて（ブロック２０９）、次に注入されたイオンがアニールされて、電気的に活性化される（ブロック２１０）。

次に、フォトレジスト・マスク３５のようなマスクが該構造上に形成され、ソース／ドレイン領域３１のソース電極およびドレイン電極領域３７を露出させるためにパターン化される（ブロック２１２）。次に、金属が、該構造上へ蒸着され、マスク３５がリフトオフされてソース電極およびドレイン電極領域３７の電極部分を区画する（ブロック２１４）。次に、ソース電極およびドレイン電極は、アニールされてもよい（ブロック２１６）。次に、ゲート貫通孔２５が、たとえば、フォトレジスト・エッチング・マスクを用いて誘電体層２４を通してエッチングされる（ブロック２１８）。次に、ゲート３２が、ゲート貫通孔２５に形成され、構造全体が、保護層３４で保護される（ブロック２２０）。

上に記したように、ソース電極およびドレイン電極３０が成膜したままの状態でオーミックである場合は、ソース電極およびドレイン電極３０およびゲート電極３２を同じ工程で形成することも可能である。

図６は、いくつかの実施形態による、ソース／ドレイン領域３１のイオン注入の前に形成された誘電体層２４と、ソース／ドレイン領域３１のイオン注入の後に形成された第２の誘電体層２７とを含んでいるデバイスを形成するための操作を示す流れ図である。

図６を参照すると、第１の誘電体層２４が、ＧａＮベースのＨＥＭＴ構造の障壁層２２上に形成される（ブロック３０４）。ウェーハは、フォトレジストで被覆される（ブロック３０５）。エッチング・マスクが形成され、誘電体層２４がエッチングされて、障壁層２２のソース／ドレイン領域３１を露出させる（ブロック３０６）。次に、ソース／ドレイン領域３１は、浅い注入イオンでイオン注入される（ブロック３０８）。フォトレジストが除去される（ブロック３０９）。つぎに、注入されたイオンがアニールされて電気的に活性化される（ブロック３１０）。

次に、第２の誘電体層２７が、該構造上の第１の誘電体層２７とソース／ドレイン領域３１上に形成される（ブロック３１２）。第２の誘電体層２７が、ソース領域およびドレイン領域３１上へ伸び、ソース領域およびドレイン領域３１の少なくともソース電極およびドレイン電極領域３７を露出させるようにフォトレジスト・マスクを用いてパターン化される。いくつかの実施形態では、ソース電極およびドレイン電極領域３７を区画するために第２のフォトレジスト・マスクを成膜してパターン化するための別のフォトリソグラフィー工程が行われてもよい。

次に、金属が該構造上に蒸着され、フォトレジスト・マスクがリフトオフされてソース電極およびドレイン電極領域３７に電極部分を区画する（ブロック３１４）。そこで、ソース電極およびドレイン電極をアニールしてもよい（ブロック３１６）。次に、ゲート貫通孔２５が、たとえば、フォトレジスト・エッチング・マスクを用いて誘電体層２４を通してエッチングされる(ブロック３１８）。つぎに、ゲート３２がゲート貫通孔２５内に形成され、全構造が保護層３４で保護される（ブロック３２０）。

図７は、いくつかの実施形態による、ソース領域およびドレイン領域３１のイオン注入の後に形成される単一の誘電体層４４を含むデバイスを形成するための操作を示す流れ図である。

図７を参照すると、誘電性イオン注入マスク４０が、ＧａＮベースのＨＥＭＴ構造の障壁層２２上に形成される（ブロック４０２）。ウェーハはフォトレジストで被覆される（ブロック４０３）。マスクはパターン化されて、障壁層２２のソース／ドレイン領域３１を露出させる。次に、ソース／ドレイン領域３１は、浅い注入イオンでイオン注入される（ブロック４０４）。次に、フォトレジストは除去され（ブロック４０５）、次に、注入されたイオンはアニールされて電気的に活性化される（ブロック４０６）。

誘電性イオン注入マスク４０が除去され（ブロック４０８）、誘電体保護層４４が障壁層上に形成される（ブロック４１０）。

次に、マスクが誘電体層４４上に形成され、誘電体層はエッチングされ、ソース／ドレイン領域３１を露出させる（ブロック４１２）。いくつかの実施形態では、注入されたイオンがアニールされる前に、誘電体層４４はエッチングされてソース／ドレイン領域３１を露出させる。

第２のマスクが形成され、パターン化されて、ソース／ドレイン領域３１のソース電極およびドレイン電極領域３７を露出させる（ブロック４１４）。つぎに、金属が該構造上に蒸着され、第２のマスクがリフトオフされ、ソース電極およびドレイン電極領域３７の電極部分を区画する（ブロック４１６）。次に、 ソース電極およびドレイン電極をアニールしてもよい（ブロック４１８）。次に、たとえば、フォトレジスト・エッチング・マスクを用いて、ゲート貫通孔２５が、誘電体層４４を通してエッチングされる（ブロック４２０）。次に、ゲート３２が、ゲート貫通孔２５内に形成され、全構造が保護層３４で保護される（ブロック４２２）。

図面と明細書において、本発明の典型的な実施形態が開示された。固有の用語が用いられたが、それらは一般的で説明目的のためだけに用いられたものであり、制限しようとするものではない。

Claims (29)

1. 半導体デバイスを形成する方法であって、
   III族窒化物半導体層上に誘電体層を形成する工程と、
   前記半導体層において離間して設けられているソース領域およびドレイン領域上の前記誘電体層の一部を選択的に除去する工程と、
   前記半導体層の前記ソース領域およびドレイン領域内へ直接第１の伝導度型を持つイオンをイオン注入する工程と、
   前記注入されたイオンを活性化するために前記半導体層と前記誘電体層とをアニールする工程と、
   前記半導体層の前記ソース領域およびドレイン領域上に金属電極を形成する工程と
   を備えることを特徴とする方法。
2. 前記イオンは、約８０ｋｅＶ未満のイオン注入エネルギーと、約８ｘ１０¹⁴ｉｏｎｓ／ｃｍ２から約１ｘ１０¹⁶ｉｏｎｓ／ｃｍ２までの範囲のドーズ量でイオン注入されることを特徴とする請求項１に記載の方法。
3. 前記イオン注入エネルギーは、前記半導体層と前記半導体層の下にあるチャネル層との界面の近傍でイオン注入濃度のピークを備えるように選択されることを特徴とする請求項１に記載の方法。
4. 前記イオン注入濃度のピークは、前記半導体層と前記チャネル層との前記界面の１００Å以内に存在することを特徴とする請求項３に記載の方法。
5. 前記イオン注入濃度のピークは、約１ｘ１０²⁰ｃｍ^-3より大きいことを特徴とする請求項３に記載の方法。
6. 前記イオン注入濃度のピークは、約３ｘ１０²⁰ｃｍ^-3より大きいことを特徴とする請求項５に記載の方法。
7. 前記金属電極を形成する工程は、
   前記誘電体層と前記ソース領域およびドレイン領域との上面にマスクを形成する工程と、
   前記ソース領域およびドレイン領域のそれぞれソース電極およびドレイン電極領域を露出させるために前記マスクの一部を選択的に除去する工程と、
   前記ソース電極およびドレイン電極領域上に金属を成膜する工程と、
   前記マスクを除去する工程と
   を備えることを特徴とする請求項１に記載の方法。
8. 前記ソース電極およびドレイン電極領域は、前記誘電体層から約０．１μｍから１μｍの間隔を置いて離れていることを特徴とする請求項７に記載の方法。
9. 前記誘電体層は第１の誘電体層を備えることを特徴とし、前記方法は、
   前記ソース領域およびドレイン領域にイオン注入を行った後に、前記第１の誘電体層上に第２の誘電体層を形成する工程と、
   前記ソース領域およびドレイン領域内のそれぞれソース電極およびドレイン電極領域を露出させるために、前記ソース領域およびドレイン領域内の前記第２の誘電体層の一部を選択的に除去する工程と
   を更に備えることを特徴とする請求項１に記載の方法。
10. 前記ソース電極およびドレイン電極領域内にソース電極およびドレイン電極を形成する工程を更に備え、前記ソース電極およびドレイン電極は、前記第２の誘電体層に直接接触していることを特徴とする請求項９に記載の方法。
11. 前記ソース電極およびドレイン電極領域内にソース電極およびドレイン電極を形成する工程を更に備え、前記ソース電極およびドレイン電極は、前記第２の誘電体層から約０．１μｍから１μｍの間隔を置いて離れていることを特徴とする請求項９に記載の方法。
12. 約４５０℃から約７００℃までの温度で前記ソース電極およびドレイン電極をアニールする工程を更に備えることを特徴とする請求項１に記載の方法。
13. 前記誘電体層は、ＳｉＮを含むことを特徴とする請求項１に記載の方法。
14. 前記半導体層と前記誘電体層とをアニールする工程は、ＮＨ₃を含む雰囲気中でアニールを行う工程を含むことを特徴とする請求項１３に記載の方法。
15. 前記半導体層と前記誘電体層とをアニールする工程は、約１０００℃から約１３００℃までの温度でアニールする工程を含むことを特徴とする請求項１３に記載の方法。
16. 前記半導体層と前記誘電体層とをアニールする工程は、前記アニール中に前記誘電体層上にＳｉＮが形成されるようにＮＨ₃とＳｉＨ₄の雰囲気中でアニールを行う工程を含むことを特徴とする請求項１３に記載の方法。
17. 前記誘電体層を形成する工程は、ＬＰＣＶＤまたはＭＯＣＶＤを用いて約７００℃より高い温度で前記誘電体層を形成する工程を含むことを特徴とする請求項１３に記載の方法。
18. 前記誘電体層を形成する工程は、約９００℃から約１０００℃までの温度で前記誘電体層を形成する工程を含むことを特徴とする請求項１７に記載の方法。
19. 前記誘電体層は第１の誘電体層を備えることを特徴とし、前記方法は、
    前記第１の誘電体層を除去する工程と、
    前記半導体層上に第２の誘電体層を形成する工程と、
    前記半導体層において離間して設けられている分離しているソース電極およびドレイン電極領域上の前記第２の誘電体層の一部を選択的に除去する工程と、
    前記半導体層の前記ソース電極およびドレイン電極領域上に金属電極を形成する工程と
    を更に備えることを特徴とする請求項１に記載の方法。
20. 前記ソース電極およびドレイン電極は、前記第２の誘電体層から約０．１μｍから１μｍの間隔を置いて離れていることを特徴とする請求項１９に記載の方法。
21. 前記第２の誘電体層は、ＳｉＮを含むことを特徴とする請求項１９に記載の方法。
22. 前記イオンは、約８０ｋｅＶ未満のイオン注入エネルギーと、約８ｘ１０¹⁴ｉｏｎｓ／ｃｍ２から約１ｘ１０¹⁶ｉｏｎｓ／ｃｍ２までの範囲のドーズ量でイオン注入されることを特徴とする請求項１９に記載の方法。
23. 前記金属電極を形成する工程は、
    前記第２の誘電体層と前記ソース領域およびドレイン領域との上面にマスクを形成する工程と、
    前記ソース電極およびドレイン電極領域を露出させるために前記マスクの一部を選択的に除去する工程と、
    前記ソース電極およびドレイン電極領域上に金属を成膜する工程と、
    前記マスクを除去する工程と
    を備えることを特徴とする請求項１９に記載の方法。
24. 上面と、前記上面内にあって間隔をもって分離されたソース領域およびドレイン領域とを含むIII族窒化物半導体層と、
    前記半導体層の前記上面上の誘電体保護層と、
    前記III族窒化物半導体層とは反対側の前記誘電体保護層の表面上にあって、前記誘電体保護層を通して、前記III族窒化物半導体層に接触するために伸びているゲート電極と、
    前記半導体層の前記ソース領域およびドレイン領域内にあるイオン注入されたドーパントの分布と、
    前記半導体層のそれぞれ前記ソース領域およびドレイン領域上にあるソースとドレインのオーミック電極であって、前記ソースとドレインのオーミック電極は、前記誘電体保護層から約０．１μｍから１μｍの間隔で横方向に離間されていることを特徴とするソースとドレインのオーミック電極と
    を備えたことを特徴とするトランジスタ・デバイス。
25. 前記III族窒化物半導体層は、障壁層を備えることを特徴とし、前記デバイスは、前記ゲート電極とは反対側の前記障壁層に接したチャネル層を更に備え、イオン注入されたドーパントの前記分布は、前記チャネル層と前記障壁層との界面近傍でピーク濃度を有することを特徴とする請求項２４に記載のトランジスタ・デバイス。
26. 前記誘電体保護層上に誘電体層を更に備え、前記ソースとドレインのオーミック電極は、前記誘電体層に直接接触していることを特徴とする請求項２４に記載のトランジスタ・デバイス。
27. イオン注入されたドーパントの前記分布は、前記半導体層と、前記半導体層の下にあるチャネル層との界面の１００Å以内にイオン注入濃度のピークを有することを特徴とする請求項２４に記載のトランジスタ・デバイス。
28. 前記誘電体保護層は、前記ソース領域およびドレイン領域に自己整合していることを特徴とする請求項２４に記載のトランジスタ・デバイス。
29. 半導体デバイスを形成する方法であって、
    III族窒化物半導体層上に第１の窒化シリコン層を形成する工程と、
    前記半導体層において離間して設けられているソース領域およびドレイン領域上の前記第１の窒化シリコン層の一部を選択的に除去する工程と、
    前記半導体層の前記ソース領域およびドレイン領域内へ直接、第１の伝導度型を有するイオンをイオン注入する工程と、
    前記注入されたイオンを活性化するために、前記第１の窒化シリコン層と前記誘電体層とをアニールする工程と、
    前記第１の窒化シリコン層を除去する工程と、
    前記III族窒化物半導体層上に第２の窒化シリコン層を形成する工程と、
    前記半導体層において離間して設けられているソース領域およびドレイン電極領域上の前記第２の窒化シリコン層の一部を選択的に除去する工程と、
    前記半導体層の前記ソース電極およびドレイン電極領域上に金属電極を形成する工程と、
    前記金属電極をアニールする工程と、
    前記第２の窒化シリコン層を通して貫通孔をエッチングする工程と、
    前記貫通孔内にゲート電極を形成する工程と
    を備えたことを特徴とする方法。

Images