CN111033750B - 用于p沟道氮化物晶体管的基于数字合金的背势垒 - Google Patents
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Abstract
公开了一种III族氮化物功率处理装置以及制造III族氮化物功率处理装置的方法，其使用数字合金作为背势垒层，以减轻由于沟道层与背势垒层之间的晶格失配而引起的应变并且提供增加的沟道导电性。本发明的实施方式公开了一种使用包括交替的AlN层和GaN层的超晶格二元数字合金作为背势垒层的GaN晶体管。本发明的其他实施方式包括使用具有GaN层和AlGaN层的超晶格结构，以及使用具有不同铝浓度的AlGaN/AlGaN叠层的结构。所公开的装置具有与传统的模拟合金背势垒装置相比显著增加的沟道导电性。
Description
技术领域
本发明总体上涉及III族氮化物晶体管的领域，尤其涉及P沟道GaN晶体管的设计和制造。
背景技术
GaN功率集成电路(IC)具有显著减小功率电子系统的尺寸和重量的潜力，从而显著降低功率电子装置的成本。P沟道GaN晶体管是制造GaN功率IC的关键组件。在电动/混合动力车辆、更多电动的航空器以及许多消费电子产品中，广泛需要这种功率电子系统。
多种GaN晶体管是已知的，并且它们包括P沟道晶体管以及N沟道晶体管，其使用模拟合金来提高导电性。使用三元合金如AlGaN(氮化铝镓)在本领域中通常被称为模拟合金。为了增加GaN晶体管的功率处理能力，已经开发了几种技术来增加沟道导电性。
重要的是，实现低沟道电阻，使得能够降低总功耗并且能够提高装置速度。增加载流子密度是一种经常采用的常见选择。这能够通过使用高铝(Al)组合物(如AlGaN)作为GaN沟道下方的背势垒来实现。铝含量越高，沟道导电性越高。然而，具有高Al含量的厚模拟AlGaN由于晶格失配而不能在GaN缓冲层上生长。这是使用模拟AlGaN合金作为背势垒的根本限制。
本发明所提出的技术通过提出一种新途径来克服该限制，该新途径在管理与晶格失配有关的应力的同时增加沟道导电性。
发明内容
为了解决现有技术的一个或多个以上缺陷，本发明中所描述的一个实施方式提供了一种功率处理装置，其包括：III族氮化物沟道层；在所述沟道层上的III族氮化物覆盖层，其中所述覆盖层具有与所述沟道层相比更高水平的p型掺杂；以及在所述沟道层下方的包括超晶格或超晶格结构的III族氮化物数字合金背势垒。根据本发明的实施方式，超晶格是由至少三个交替的材料A层和材料B层组成的层；每个材料A层和每个材料B层具有小于10纳米的厚度。
本发明中描述的另一实施方式提供了一种制造功率处理装置的方法，其包括以下步骤：在衬底上沉积缓冲层；在缓冲层上沉积数字合金背势垒层；在数字合金层上沉积III族氮化物沟道；在沟道层上沉积III族氮化物p掺杂的覆盖层；在覆盖层中蚀刻出栅凹槽以暴露出沟道层；在栅凹槽内沉积栅介质；以及在栅凹槽内并且在栅介质上沉积栅金属，其中，数字合金层由超晶格结构组成。
本发明的实施方式包括一种功率处理装置，其具有：III族氮化物沟道层；在沟道层上的III族氮化物覆盖层，其中所述覆盖层具有与沟道层相比更高水平的p型掺杂；以及在沟道层下方的III族氮化物数字合金背势垒，所述III族氮化物数字合金背势垒包括超晶格结构。
根据本发明的实施方式，所述功率处理装置还包括在数字合金背势垒层下方的缓冲层。
根据本发明的实施方式，所述III族氮化物沟道层是氮化镓(GaN)沟道层。
根据本发明的实施方式，所述覆盖层是镁(Mg)掺杂的GaN。
根据本发明的实施方式，所述数字合金背势垒是二元合金。
根据本发明的实施方式，所述超晶格结构包括交替的氮化铝(AlN)层和GaN层。
根据本发明的实施方式，所述超晶格结构包括三元合金。
根据本发明的实施方式，所述超晶格结构包括交替的GaN层和氮化铝镓(AlGaN)层。
根据本发明的实施方式，所述超晶格结构包括交替的具有不同铝百分比的AlGaN层和AlGaN层。
根据本发明的实施方式，所述数字合金被设计成减轻由于沟道层与数字合金背势垒层之间的晶格失配而引起的应变。
本发明的实施方式还包括一种制备功率处理装置的方法，其包括：在衬底上沉积缓冲层；在所述缓冲层上沉积数字合金背势垒层；在所述数字合金层上沉积III族氮化物沟道；在所述沟道层上沉积III族氮化物p掺杂的覆盖层；在所述覆盖层中蚀刻出栅凹槽以暴露出沟道层；在所述栅凹槽内沉积栅介质；以及在所述栅凹槽内并且在所述栅介质上沉积栅金属，其中，所述数字合金层由超晶格结构组成。
根据本发明的实施方式，所述III族氮化物沟道是GaN，并且所述覆盖层是镁(Mg)掺杂的GaN。
根据本发明的实施方式，所述数字合金背势垒是二元合金。
根据本发明的实施方式，所述超晶格结构包括交替的氮化铝(AlN)层和GaN层。
根据本发明的实施方式，所述超晶格结构包括三元合金。
根据本发明的实施方式，所述超晶格结构包括交替的GaN层和氮化铝镓(AlGaN)层。
根据本发明的实施方式，所述超晶格结构包括交替的AlGaN层和具有不同铝百分比的AlGaN层。
根据本发明的实施方式，所述数字合金被设计成减轻由于沟道层与数字合金背势垒层之间的晶格失配而引起的应变。
根据本发明的实施方式，所述数字合金层的厚度为1微米至2微米。
本发明的实施方式包括P沟道III族氮化物晶体管，其具有：III族氮化物沟道层；以及在所述沟道层下方的III族氮化物数字合金背势垒层，该III族氮化物数字合金背势垒包括超晶格结构。
某些实施方式可以根据实施而提供各种技术优势。例如，一些实施方式的技术优势可以包括使用二元数字合金，如氮化铝和氮化镓的堆叠层。其他实施方式可以使用三元数字合金的堆叠结构。
尽管上面已经列举了具有优势，但是各种实施方式可以包括一些所列举的优势、不包括或包括全部所列举的优势。另外，在阅读以下附图和描述之后，其他技术优势对于本领域的普通技术人员而言将变得显而易见。
附图说明
为了更全面地理解本发明及其优势，现在结合附图标记来参考以下描述，其中相同的附图标记表示相同的部件：
图1示出了具有模拟AlGaN背势垒的常规p沟道GaN结构；
图2示出了根据本发明实施方式的包含数字AlN-GaN超晶格结构合金作为背势垒的p沟道GaN装置。
图3a、图3b和图3c示出了根据本发明实施方式的包含数字AlN-GaN超晶格合金作为背势垒的p沟道GaN晶体管的制造中所涉及的第一组步骤；
图4a、图4b和图4c示出了根据本发明实施方式的包含数字AlN-GaN超晶格合金作为背势垒的p沟道GaN晶体管的制造中所涉及的下一组步骤；
图5a示出了根据本发明实施方式的p沟道GaN晶体管结构；
图5b示出了图5a所示的p沟道GaN晶体管结构的沟道导电性特性。
图5c示出了根据本发明实施方式的p沟道GaN晶体管结构；
图5d示出了图5c所示的p沟道GaN晶体管结构的沟道导电性特性；
图6a示出了根据本发明实施方式的p沟道GaN晶体管结构；
图6b示出了图6a所示的p沟道GaN晶体管结构的沟道导电性特性。
图6c示出了根据本发明实施方式的p沟道GaN晶体管结构；并且
图6d示出了图6c所示的p沟道GaN晶体管结构的沟道导电性特性。
具体实施方式
首先应该理解的是，尽管下面示出了示例性实施方式，但是本技术可以使用任何数量的技术来实施，无论该技术当前是否已知。本技术绝不应该限于下面说明的示例性实施方式、附图和技术。另外，附图不一定按比例绘制。
近来，GaN晶体管已经彻底改变了大功率和高速开关电子装置，并且在应用需求的驱动下不断推动着越来越高的功率处理能力。GaN晶体管的功率处理能力直接取决于沟道导电性。
III族氮化物半导体材料(铝、铟、镓)氮化物是出色的宽带隙半导体，非常适合现代电子和光电应用。尽管本发明描述了使用GaN的技术，但是所提出的技术适用于任何III族氮化物半导体材料。
图1示出了常规的p沟道GaN晶体管结构。它包含三元合金(102)氮化铝镓(AlGaN)(通常被称为模拟AlGaN)作为背势垒。该背势垒102直接位于GaN沟道103下方，由于背势垒层通过利用背势垒AlGaN层102引入的极化效应而有助于提高GaN沟道中的p型载流子浓度。换句话说，与GaN沟道下方的没有AlGaN势垒的相同结构相比，大带隙AlGaN势垒层中较高的导带能量提高了低带隙GaN沟道中载流子的约束。AlGaN层102构建在缓冲层101的顶部上，并且该缓冲层有助于从p型GaN引入更多的空穴。GaN层能被用作缓冲层101，并且能被安装在衬底如蓝宝石(未示出)上。在GaN沟道103的顶部上的p掺杂的GaN(如镁(Mg)掺杂的GaN)层104完成了能够用于制造典型GaN晶体管的装置的形成。使用图1所示结构的典型GaN晶体管利用了背势垒102的极化效应来增加沟道导电性。极化诱导的空穴密度是本领域中已知的现象，因为p型载流子趋向于聚集在极化屏障附近。
为了提高GaN沟道导电性，通常有两种途径：增加载流子密度或提高载流子迁移率。载流子迁移率取决于界面粗糙度、膜质量和难以改变的其他基本材料性能。因此，增加载流子密度是更有前途的途径。AlGaN背势垒中的极化效应对GaN沟道中的载流子密度有直接影响。密度随着AlGaN中极化的增加而增加，这能够通过提高背势垒中铝的百分比来实现。
为了提供足够的极化效应，需要具有合理厚度的AlGaN。然而，大多数情况下，AlGaN背势垒是在GaN缓冲层上生长的，GaN缓冲层具有与AlGaN相比更大的晶格常数。这在AlGaN膜中引入了拉伸应变。增加铝的百分比会导致更大的拉伸应变，这最终导致AlGaN膜中的裂纹。因此，AlGaN中铝的浓度越高，AlGaN的厚度越小，提供所需的极化效果。使用AlGaN作为背势垒通常被称为模拟背势垒合金。
为了克服由于我们提高背势垒层中的铝浓度而造成的晶格失配和增加的应变所引起的这种限制，本发明提出了一种新技术，其中，在使与晶格失配有关的应力最小化的同时背势垒层使用数字合金而不是模拟合金来提高沟道导电性。诸如由堆叠的AlN/GaN(氮化铝/氮化镓)交替层组成的超晶格被称为数字合金。
图2示出了根据本发明的实施方式的GaN装置200。它使用了交替的AlN/GaN层形成超晶格结构205(被称为数字AlGaN合金)作为背势垒。超晶格结构有助于减少由于晶格失配引起的开裂问题。同时，超晶格结构能够提供与在GaN沟道中形成p型载流子所需要的类似的极化效应。
GaN装置200包括通常约1.5微米厚的缓冲201和安装在缓冲层201上方的数字超晶格合金205背势垒。超晶格背势垒205包括AlN(205b1-n)和GaN(205a1-n)的交替层。这种结构也被称为二元合金。每个AIN层(205b1-n)的厚度通常约为2～3纳米，而每个GaN层(205a1-n)的厚度通常为2～10纳米。超晶格(SL)背势垒层205通常具有大于两对；优选30～40对交替的AlN层和GaN层。交替的SL结构是交替的AlGaN和GaN堆叠结构205或AlGaN/AlGaN堆叠结构205，其中，AlGaN层具有不同量的铝百分比(按重量或体积计)。
根据本发明的实施方式，所述超晶格包括至少三个AlN和GaN的交替层；每个层的厚度小于10纳米。
将GaN沟道层203制造在数字合金层205之上。在典型的装置中，GaN沟道层的厚度能够为50～300纳米。镁(Mg)掺杂的GaN覆盖层204用于将空穴提供给沟道，并且将其制造在GaN沟道203的顶部上。p掺杂的GaN覆盖层204的厚度通常为约100纳米至200纳米。在该实施方式中，盖层204由于数字合金层205的较高极化效应而能够具有更加高的Mg掺杂。整个装置的总厚度通常小于3微米。
所述缓冲层201能够是GaN或AlGaN。AlGaN/GaN高电子迁移率晶体管需要导热的、半绝缘的衬底来获得最佳性能。目前，半绝缘SiC衬底是该装置技术的最佳选择；然而，如果沟道电子没有被很好地限制在氮化物结构中，则夹断时穿透GaN缓冲层的边缘场会在适度的漏极偏压下引入显著的衬底导电。半绝缘SiC衬底上添加绝缘缓冲层抑制了寄生传导，这显著提高AlGaN/GaN晶体管性能。对于具有缓冲层的结构，观察到了栅极滞后电流和栅极漏电流的明显减少。
数字SL合金背势垒层205沿与GaN沟道层203的界面提供了必要的极化效应。空穴沿该界面拥挤，以提供必要的沟道导电性。数字合金有助于提供厚的背势垒并保持强极化，这有助于将更多的空穴引入GaN沟道层203中。对使用GaN装置200制造的晶体管的性能进行了评估，发现其具有显著更高的开关速度、更低的开关损耗和显著更低的寄生值。
使用GaN装置200的晶体管的制造方法能够包括制造如图3b所示结构的层，随后是图3c和图4a至4c所示的方法步骤。数字合金305能够如图3a所示进行制造。合金305能够首先进行制造，或者替代地如图3b所示的制造堆叠结构的一部分进行制造。
数字合金305能够通过堆叠GaN和AlN的交替层来形成。GaN层通过使用本领域中许多已知技术之一来形成。一种这样的技术是分子束外延(MBE)。替代地，GaN层能够通过在高衬底温度(例如大于700摄氏度)下溅射方法来形成。由于镓在约30摄氏度下是液态的，镓液态金属表面的初始氮化需要在此溅射方法中使用纯Ga作为靶表面来完成。卧式水冷不锈钢槽能够用于GaN外延层的生长。可以使用反应性直流(DC)磁控管溅射外延。在制造数字合金305时，首先将GaN层形成为2～10纳米的所需厚度，然后通过几种已知的技术(如溅射、电镀或MBE)在该GaN层的顶部上形成AlN(氮化铝)层。通常，形成2～3纳米厚的AlN层。对于随后的一对GaN和AIN层重复此方法。通过重复此方法形成30至40对GaN/AIN层，从而产生厚度小于3微米的数字合金，这并不罕见。
如图3b所示，该装置200的制造方法包括在选择的衬底306(如碳化硅(SiC)或蓝宝石)上形成缓冲层301。缓冲层301能够是任何合适的材料，如GaN或AlGaN。缓冲层的厚度通常为约1～2微米，并且优选为1.5微米。如上所述，数字合金305形成在该缓冲层的顶部上。替代地，能够通过任何已知的技术(如MBE或溅射方法)单独制造数字合金并将其沉积在缓冲层的顶部上。通常，数字合金的厚度将为1～2微米，优选为约1.5微米。使用上述技术将GaN沟道制造在数字合金的顶部上。GaN沟道的厚度通常为50～300纳米，并且优选为100纳米。通过任何已知的方法(如MBE或溅射)，将p掺杂的GaN层形成在GaN沟道的顶部上。在优选的实施方式中，镁(Mg)被用作p型掺杂剂。
如图3c所示，该方法中的下一步骤是蚀刻出暴露GaN沟道303的栅凹槽307。该蚀刻方法通常包括掩蔽该蚀刻区域周围的区域并暴露该蚀刻区域，并且使用已知的蚀刻技术(如使用化学或气体或激光/分子束)来蚀刻出栅区域并露出GaN沟道303的一部分。接下来，如图4a所示的，通过任何已知技术(例如，通过溅射沉积硅，接着通过氧化)或者通过根据所选的栅介质而选用的任何其他合适的技术，沉积合适的栅介质408(如二氧化硅)。
图4b示出了在p沟道上形成欧姆接触409a和409b的下一步骤。该步骤包括沉积该装置的接触电极(如金、铜或银)，并且通常使用电镀或溅射方法来完成。如图4c中所示的，最后步骤是在介质的空腔中形成栅金属。所述栅金属可以是金、银或铜或任何其他合适的栅材料。根据所选的栅材料，能够使用如电镀或溅射等方法。能够将表面抛光、清洁并与衬底分离，以形成装置200。
在上述工艺步骤中，能够改变、修改或省去所示的任何步骤，以更好地适应所选材料或本领域技术人员已知的材料。可以根据需要增加其他步骤，以完善根据规格进行的装置制造。
进行了几次所提出技术的测试制造和表征，以表征并且量化所提出技术的益处。由于沿着沟道的空穴密度是决定装置功率处理能力的主要因素之一，该测试测量各装置结构的电流关于施加电压的函数。图5a～5d和图6a～6d示出了这项研究的结果。左侧(图5a、5c、6a和6c)示出了该结构，而右侧(图5b、5d、6b和6d)示出了相应结构的性能特征。
图5a示出了具有外延结构而没有背势垒的GaN晶体管结构。它包括缓冲层501并且在顶部具有GaN沟道503。将使用Mg作为掺杂剂的p掺杂GaN层504沉积在GaN沟道503的顶部上。欧姆接触509a和509b用于向所述装置施加电压，并且测量通过该结构的电流。如图5b所示，右侧是该结构的测量性能特征。X轴512是在欧姆接触509a与509b之间施加的以伏特为单位的电压。Y轴511是以μA为单位的该装置的测量电流。能够注意到，当电压在-10v至+10v之间变化时，通过该装置的电流(如曲线521所示)在-150μA至+150μA之间线性增加。该基线性能能够与装置结构中后续改进的性能进行比较。
图5c示出了修改的装置结构，其中模拟合金502被添加到该装置中。该模拟合金502沿着GaN沟道边界产生极化效应，从而引起空穴拥挤并增加电流。图5d示出了图5c中该结构的性能。如性能曲线522所示，对于相同范围的施加电压(-10v至+10v)，电流会增加到-410μA至+410μA。这几乎是装置导电性的三倍增加，这主要是由于引入了模拟合金502所引起的。
接下来，如图6a所示，我们比较具有主要引入在GaN沟道5O3与AlGaN层5O2之间以减轻由于晶格失配引起的应力的AlN间隔层612的性能。如曲线623所示，当欧姆接触之间施加的电压在-10v至+10v的相同范围内变化时，该间隔物612将电流稍微增加到约-580μA至+580μA。与性能曲线521和522相比，图6a中的结构具有比在图6b中的结构略微更好的性能623。间隔物612还有助于减轻由于GaN层503与模拟合金502之间的晶格失配而引起的应力。
最后，我们示出了所提出技术的实质性性能改进。图6c示出了位于缓冲层501与GaN沟道503之间的、代替模拟合金502的数字合金层605。如图6d所示的，图6d中的相应性能曲线624示出了当施加电压在-10v至+10v的相同电压范围之间变化时，通过该装置的电流在-1.0毫安至+1.0毫安范围内。与图5d中的模拟合金性能522相比，这几乎是装置导电性性能的3倍。人们能够在减轻由于GaN沟道503与数字合金层605之间的晶格失配而引起的应力的同时，确定数字合金605的厚度和/或合金组合物的材料和/或单个合金材料厚度，以进一步提高导电率。
在特定的配置中，可能希望具有AIN/GaN合金来产生极化效应以增强空穴拥挤。在其他配置中，人们能够使用AlGaN/GaN合金来产生极化效应。该装置堆叠能够改变以适合预期的应用。每个层的厚度以及数字合金厚度都能够改变以满足特定的性能需求。尽管本发明描述了使用GaN的技术，但是所提出的技术适用于任何III族氮化物半导体材料(Al、In、Ga)N或其组合。
在不脱离本发明构思的范围的情况下，可以对本文所述的系统、装置和方法进行修改、增加或省略。系统和装置的组件可已被集成或分离。而且，系统和装置的操作可以由更多、更少或其他的组件来执行。该方法可以包括更多、更少或其他的步骤。另外，步骤可以以任何合适的顺序来执行。如本文档中所使用的，“每个”是指集合的每个成员或集合的子集的每个成员。
为了帮助专利局以及针对本申请公告的任何专利权的任何读者解读其所附权利要求书，申请人希望注意到：除非在特定权利要求中明确使用表述“用于……的装置”或“用于……的步骤”，申请人无意使用任何所附的权利要求书或权利要求要素来援引在其申请之日存在的35U.S.C第112条第6款。
优选地包括本文描述的所有元件、部分和步骤。应当理解，这些元件、部分和步骤中的任何一个都可以被其他元件、部分和步骤替代或被完全删除，这对于本领域技术人员而言是显而易见的。
广泛地讲，本文至少公开了以下内容：公开了一种III族氮化物功率处理装置和III族氮化物功率处理装置的制造方法，其使用数字合金作为背势垒层，以减轻由于沟道层与背势垒层之间的晶格失配而引起的应变并且提供增加的沟道导电性。本发明的实施方式公开了一种使用包括交替的A1N层和GaN层的超晶格二元数字合金作为背势垒的GaN晶体管。其他实施方式包括使用具有GaN层和AlGaN层的超晶格结构，以及使用具有不同铝浓度的AlGaN/AlGaN叠层的结构。所公开的装置具有与传统的模拟合金背势垒装置相比显著增加的沟道导电性。
本文还至少提出以下概念：
1.一种功率处理装置，包括：
III族氮化物沟道层；
在所述沟道层上的III族氮化物覆盖层，其中，所述覆盖层具有与所述沟道层相比更高水平的p型掺杂；以及
在所述沟道层下方的III族氮化物数字合金背势垒，所述III族氮化物数字合金背势垒包括超晶格结构。
2.根据概念1所述的功率处理装置，还包括所述数字合金背势垒层下方的缓冲层。
3.根据概念1所述的功率处理装置，其中，所述III族氮化物沟道层是氮化镓(GaN)沟道层。
4.根据概念1所述的功率处理装置，其中，所述覆盖层是镁(Mg)掺杂的GaN。
5.根据概念1所述的功率处理装置，其中，所述数字合金背势垒是二元合金。
6.根据概念1所述的功率处理装置，其中，所述超晶格结构包括交替的氮化铝(AIN)层和GaN层。
7.根据概念1所述的功率处理装置，其中，所述超晶格结构包括三元合金。
8.根据概念1所述的功率处理装置，其中，所述超晶格结构包括交替的GaN层和氮化铝镓(AlGaN)层。
9.根据概念1所述的功率处理装置，其中，所述超晶格结构包括交替的具有不同铝百分比的AlGaN层和AlGaN层。
10.根据概念1所述的功率处理装置，其中，所述数字合金被设计成减轻由于所述沟道层与所述数字合金背势垒层之间的晶格失配而引起的应变。
11.一种制造功率处理装置的方法，包括：
在衬底上沉积缓冲层；
在所述缓冲层上沉积数字合金背势垒层；
在所述数字合金层上沉积III族氮化物沟道；
在所述沟道层上沉积III族氮化物p掺杂的覆盖层；
在所述盖层中蚀刻出栅凹槽，以暴露出所述沟道层；
在所述栅凹槽内沉积栅介质；以及
在所述栅凹槽内并且在所述栅介质上沉积栅金属，其中，所述数字合金层由超晶格结构组成。
12.根据概念11所述的制造功率处理装置的方法，其中，所述III族氮化物沟道是GaN，并且其中，所述覆盖层是镁(Mg)掺杂的GaN。
13.根据概念11所述的制造功率处理装置的方法，其中，所述数字合金背势垒是二元合金。
14.根据概念11所述的制造功率处理装置的方法，其中，所述超晶格结构包括交替的氮化铝(AIN)层和GaN层。
15.根据概念11所述的制造功率处理装置的方法，其中，所述超晶格结构包括三元合金。
16.根据概念11所述的制造功率处理装置的方法，其中，所述超晶格结构包括交替的GaN层和氮化铝镓(AlGaN)层。
17.根据概念11所述的制造功率处理装置的方法，其中，所述超晶格结构包括交替的具有不同铝百分比的AlGaN层和AlGaN层。
18.根据概念11所述的制造功率处理装置的方法，其中，所述数字合金被设计成减轻由于所述沟道层与所述数字合金背势垒层之间的晶格失配而引起的应变。
19.根据概念11所述的制造功率处理装置的方法，其中，所述数字合金层的厚度为1～2微米。
20.一种P沟道III族氮化物晶体管，包括：
III族氮化物沟道层；以及
在所述沟道层下方的III族氮化物数字合金背势垒，所述III族氮化物数字合金背势垒包括超晶格结构。
Claims (25)
1.一种功率处理装置，包括：
III族氮化物沟道层，其中所述III族氮化物沟道层包括p沟道；
直接在所述沟道层上的III族氮化物覆盖层，其中，所述覆盖层具有与所述沟道层相比更高水平的p型掺杂；以及
在所述沟道层下方的III族氮化物数字合金背势垒层，
其中，所述III族氮化物数字合金背势垒层包括超晶格结构。
2.根据权利要求1所述的功率处理装置，还包括在所述数字合金背势垒层下方的缓冲层。
3.根据权利要求1所述的功率处理装置，其中，所述III族氮化物沟道层是氮化镓(GaN)沟道层。
4.根据权利要求1所述的功率处理装置，其中，所述覆盖层是镁(Mg)掺杂的GaN。
5.根据权利要求1所述的功率处理装置，其中，所述数字合金背势垒层是二元合金。
6.根据权利要求1所述的功率处理装置，其中，所述超晶格结构包括交替的氮化铝(AIN)层和GaN层。
7.根据权利要求1所述的功率处理装置，其中，所述超晶格结构包括三元合金。
8.根据权利要求1所述的功率处理装置，其中，所述超晶格结构包括交替的GaN层和氮化铝镓(AlGaN)层。
9.根据权利要求1所述的功率处理装置，其中，所述超晶格结构包括交替的具有不同铝百分比的AlGaN层和AlGaN层。
10.根据权利要求1所述的功率处理装置，其中，所述数字合金被设计为减轻由于在所述沟道层与所述数字合金背势垒层之间的晶格失配而引起的应变。
11.根据权利要求1所述的功率处理装置，其中，所述III族氮化物覆盖层向所述沟道层供给用于沟道导电性的空穴。
12.根据权利要求1所述的功率处理装置，其中，所述超晶格结构包括30～40个超晶格层，其中每个超晶格层包括在GaN层上的氮化铝(AlN)层。
13.根据权利要求12所述的功率处理装置，其中，每个GaN层具有2～10nm的厚度；并且其中，每个氮化铝(AlN)层具有2～3nm的厚度。
14.根据权利要求1所述的功率处理装置，其中，所述III族氮化物沟道层具有50～300nm的厚度；并且所述III族氮化物覆盖层具有100～200nm的厚度。
15.根据权利要求2所述的功率处理装置，其中，所述缓冲层包括GaN或AlGaN；并且所述缓冲层具有1～2μm的厚度。
16.一种制造P沟道功率处理装置的方法，包括：
在衬底上沉积缓冲层；
在所述缓冲层上沉积数字合金背势垒层；
在所述数字合金背势垒层上沉积III族氮化物沟道层；
在所述沟道层上沉积III族氮化物p掺杂的覆盖层，使所述覆盖层向所述沟道层供给用于沟道导电性的空穴；
在所述覆盖层中蚀刻出栅凹槽，暴露出所述沟道层；
在所述栅凹槽内沉积栅介质；以及
在所述栅凹槽内并且在所述栅介质上沉积栅金属，其中，所述数字合金背势垒层由超晶格结构组成。
17.根据权利要求16所述的制造P沟道功率处理装置的方法，其中，所述III族氮化物沟道层是GaN，并且其中，所述覆盖层是镁(Mg)掺杂的GaN。
18.根据权利要求16所述的制造P沟道功率处理装置的方法，其中，所述数字合金背势垒层是二元合金。
19.根据权利要求16所述的制造P沟道功率处理装置的方法，其中，所述超晶格结构包括交替的氮化铝(AIN)层和GaN层。
20.根据权利要求16所述的制造P沟道功率处理装置的方法，其中，所述超晶格结构包括三元合金。
21.根据权利要求16所述的制造P沟道功率处理装置的方法，其中，所述超晶格结构包括交替的GaN层和氮化铝镓(AlGaN)层。
22.根据权利要求16所述的制造P沟道功率处理装置的方法，其中，所述超晶格结构包括交替的具有不同铝百分比的AlGaN层和AlGaN层。
23.根据权利要求16所述的制造P沟道功率处理装置的方法，其中，所述数字合金被设计为减轻由于在所述沟道层与所述数字合金背势垒层之间的晶格失配而引起的应变。
24.根据权利要求16所述的制造P沟道功率处理装置的方法，其中，所述数字合金背势垒层的厚度为1～2μm。
25.一种P沟道III族氮化物晶体管，包括：
III族氮化物沟道层，其中，所述III族氮化物沟道层包括p沟道；
直接在所述沟道层上的III族氮化物覆盖层，其中，所述覆盖层具有与所述沟道层相比更高水平的p型掺杂；以及
在所述沟道层下方的III族氮化物数字合金背势垒层，其中，所述III族氮化物数字合金背势垒层包括超晶格结构。
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| GR01 | Patent grant | ||
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