TWM508782U - 半導體裝置 - Google Patents

Description

半導體裝置

本創作是關於一種半導體裝置，特別是可應用於高電子遷移速率電晶體（High Electron Mobility Transistor，HEMT）之半導體裝置。

習知，矽（Si）與砷化鎵（GaAs）等材料已廣為運用於半導體工業之中。然而，此些半導體材料雖可適用於低功率及/或低頻之半導體應用，但卻因其能隙（例如：在室溫下，矽為1.12eV，砷化鎵為1.42eV）及/或崩潰電壓較小而無法適用於高功率及/或高頻之半導體應用。

因此，在高功率及/或高頻之半導體應用中，如高功率場效電晶體、高頻電晶體、高電子遷移速率電晶體（High Electron Mobility Transistor，HEMT）等各種積體電路元件，多採用相對於矽與砷化鎵具有較寬之能隙、較高之崩潰電壓及/或較高的電子飽和速度之半導體材料來製成，例如：碳化矽（SiC）、第III族氮化物等。

習知，高電子遷移速率電晶體亦可稱異質結構場效電晶體（HFET）或調變摻雜場效電晶體（MODFET）。高電子遷移速率電晶體可透過合併具有不同能隙之兩種半導體材料而使得在能隙較寬之半導體材料中的電子因極化效應轉移至能隙較小之半導體材料中，而於此兩種半導體材料之接面處形成二維電子氣體（2DEG），且此二維電子氣體之濃度深深影響著高電子遷移速率電晶體之效能。

而在以氮化鎵/氮化鋁鎵（GaN/AlGaN）所製造之高電子遷移速率電晶體中，由於以氮化鋁鎵為主之阻障層是二維電子氣體中之載子來源，為了增加或最大化高電子遷移速率電晶體中以氮化鎵為主之通道層中的載子濃度（即，二維電子氣體的濃度），理論上可透過設置較厚及/或具有較高鋁含量之阻障層以形成更高濃度之二維電子氣體。然而，此具有高鋁含量之阻障層易因與通道層之間所存在之晶格不匹配情形而發生龜裂。因此，阻障層之厚度一般需小於一關鍵厚度，以避免發生龜裂狀況。

此外，習知更以P-GaN/P-AlGaN等P型材料形成於阻障層與閘極之間，以形成常關型（Normally Off）高電子遷移速率電晶體（亦可稱之為增強型高電子遷移速率電晶體）。然而，此P型材料與具有固定鋁含量之阻障層之間亦存在著晶格不匹配之問題，進行致使易有漏電流之情形發生。

有鑑於此，在本創作之一實施例中提供一種半導體裝置，包含基板、緩衝層、通道層、阻障層與介電層。其中，基板具有第一表面與第二表面，且第一表面相對於第二表面。緩衝層設置於基板之第二表面上。通道層設置於緩衝層上。阻障層具有第三表面與第四表面，且第三表面相對於第四表面。於此，阻障層是以其第三表面朝向通道層而設置於通道層上。阻障層之材質是為Al_X Ga_1-X N，其中0＜X≤0.4，且阻障層中之鋁濃度是依據第四表面朝向第三表面之方向漸變。介電層設置於阻障層之第四表面上。

在本創作之半導體裝置之一實施例中，上述之介電層之材質為GaN，且阻障層之鋁濃度是依據第四表面朝向第三表面之方向呈漸增變化。

在本創作之半導體裝置之一實施例中，上述之介電層之材質為Al_Z Ga_1-Z N，其中0＜Z≤1，當Z＞X時，阻障層之鋁濃度是依據第四表面朝向第三表面之方向呈漸減變化；當Z＜X時，阻障層之鋁濃度是依據第四表面朝向第三表面之方向呈漸增變化。

在本創作之半導體裝置之一實施例中，更包含閘極，設置於介電層上。

在本創作之半導體裝置之一實施例中，更包含源極與汲極，分別設置於上述之閘極之兩側，其中源極與汲極分別穿過阻障層而與通道層相互接觸，介電層位於源極與汲極之間，且介電層與源極及汲極彼此相間隔。

在本創作之半導體裝置之一實施例中，更包含鈍化層，覆蓋於閘極、源極與汲極以外之表面。

在本創作之半導體裝置之一實施例中，更包含通道空乏區與二維電子氣體，其中通道空乏區對應於介電層而形成於通道層；二維電子氣體形成於通道層與阻障層之接面處，且二維電子氣體位於源極與通道空乏區之間以及汲極與通道空乏區之間。

在本創作之半導體裝置之一實施例中，上述之阻障層之厚度是在20奈米至40奈米之範圍間。

在本創作之半導體裝置之一實施例中，上述之通道層之材質為GaN。

在本創作之半導體裝置之一實施例中，上述之基板之材料是選自矽、碳化矽、藍寶石及其組合。

綜上所述，在本創作之半導體裝置之一實施例中，根據介電層之固定的鋁濃度來決定阻障層之鋁濃度的變化趨勢，並使阻障層之鋁濃度可自與介電層相接之介面朝向相對之一面來依據變化趨勢作漸變，以使介電層之固定的鋁濃度可與和阻障層相接之介面處的鋁濃度間的差異不大，進而達到改善阻障層與介電層間之晶格不匹配與漏電流之問題。

以下在實施方式中詳細敘述本創作之詳細特徵以及優點，其內容足以使任何熟習相關技藝者瞭解本創作之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本創作相關之目的及優點。

請參閱第1圖與第2圖，分別為本創作之一實施例之半導體裝置於形成介電層前的側面剖視圖以及於形成介電層後的側面剖視圖，揭露一半導體裝置100。半導體裝置100包含基板110、緩衝層120、通道層130、阻障層140與介電層150，茲分述如下。

基板110具有第一表面110a以及相對於第一表面110a之第二表面110b。在本實施例中，基板110之材質可為與第III族氮化物之晶格較為匹配之碳化矽（SiC）。雖然碳化矽之晶格匹配度較高且具有較高之熱傳導性，但其價格價為昂貴，因此，在另一實施例中，基板110之材質亦可為藍寶石（Sapphire）或矽（Si）等材質，然本創作並不以此為限，亦即任何適當之材質，例如：氮化鋁鎵（AlGaN）、氮化鋁（AlN）、砷化鎵（GaAs）、氧化鋅（ZnO）等皆可作為基板110使用。

緩衝層120形成於基板110之第二表面110b上，用以緩和在異質接面時之其結晶轉換之晶格缺陷的影響，因此，緩衝層120亦可稱為晶格緩和層。在本實施例中，緩衝層之120之材質可為第III-V族之元素所形成之化合物，例如：氮化鋁、氮化鎵等，然本創作非僅限於此。於此，緩衝層之120可以磊晶（Epitaxial）技術成長於基板110之第二表面110b上。

通道層130形成於緩衝層120上。在本實施例中，通道層130之材質可為第III族氮化物，例如：氮化鎵，且通道層130之能隙大於緩衝層120之能隙。於此，通道層130可為未摻雜的本質層，例如本質氮化鎵層，然本創作非以此為限，通道層130亦可為非故意摻雜，而所述非故意摻雜係因用於形成通道層130之前驅物所造成。

此外，通道層130亦可以磊晶技術，例如：有機金屬氣相磊晶法（MOVPE）或稱之為有機金屬氣相沉積法（MOCVD），成長於緩衝層120上。在本實施例中，通道層130之厚度可在1微米至10微米之範圍間。

阻障層140形成於通道層130之上。於此，阻障層140可利用磊晶技術成長於通道層130之上。阻障層140具有一第三表面140a與相對於第三表面140a之一第四表面140b。於此，阻障層140是以其第三表面140a作為與通道層130相接之接觸面，而以其第三表面140a朝向通道層130而設置於通道層130上。

阻障層140之材質可為第III族氮化物，且其能隙大於通道層130之能隙，例如：氮化鋁鎵、氮化鋁銦鎵（AlInGaN）、氮化鋁等。

於此，阻障層140之材質是採用Al_X Ga_1-X N，其中0＜X≤0.4。此外，阻障層140具有一漸變之鋁濃度，且其漸變方向AR係指阻障層140之第四表面140b朝向第三表面140a之方向。換言之，在阻障層140之不同深度（此指阻障層140中與第四表面140b之間的距離）處，其鋁原子的濃度不同。在本實施例中，阻障層140之鋁濃度係依據第四表面140b朝向第三表面140a之方向漸變，亦即其鋁濃度係依據深度之不同而呈現一漸增或漸減之變化。而其漸變之方式（即，呈漸增或漸減之趨勢）可視後續之介電層150而定，故留待後述。

在本實施例中，阻障層140之厚度可在15奈米至50奈米之範圍間。其中，阻障層140之厚度較佳地可在20奈米至40奈米之範圍間。

由於通道層130與阻障層140於其形成異質結構之介面會有極化不連續的產生，進而促使具有高遷移速率之傳導電子可於通道層130內形成薄層，此薄層即為二維電子氣體（2DEG）132。於此，二維電子氣體132係位於通道層130與阻障層140之介面處。其中，二維電子氣體132之電子濃度係與阻障層140之厚度以及阻障層140之鋁含量有關。有關二維電子氣體132的形成原因已見於諸多先前技術文獻中，故於此不再贅述。

介電層150形成於阻障層140之第四表面140b上。在本實施例中，介電層150可利用磊晶技術成長於阻障層140之上。於此，介電層150與阻障層140可為連續製程，換言之，介電層150與阻障層140可以磊晶技術一次製成以降低介電層150與阻障層140間之介面處缺陷。在本實施例中，介電層150之厚度可在1奈米至100奈米之範圍間。

由於形成於阻障層140上之介電層150會產生相反於原先之極化方向的極化效應，而可將位介電層150之下的二維電子氣體132之電子濃度降低。換言之，介電層150可用以空乏位於其下之二維電子氣體132，而於通道層130形成通道空乏區131，如第2圖所示。

在本實施例中，介電層150具有高摻雜濃度。於此，介電層150可摻雜P型摻雜物，例如：鎂、鈣、鋅等而形成P型之介電層150。

在一實施態樣中，介電層150之材質可為Al_Z Ga_1-Z N，其中0＜Z≤1。當Z＞X時，即介電層150之鋁濃度大於阻障層140之鋁濃度（最大鋁濃度）時，阻障層140之鋁濃度係依據漸變方向AR呈現漸減變化。換言之，此時阻障層140之鋁濃度係依據其第四表面140b朝向其第三表面140a之方向並隨其深度漸增而逐漸降低，故阻障層140可於第四表面140b處具有最大之鋁濃度，並在第三表面140a處具有最小之鋁濃度。此時，由於介電層150之鋁濃度與阻障層140之第四表面140b處的鋁濃度差異不大或較為相近，介電層150與阻障層140二者介面處附近的晶格常數相近，因而可改善阻障層140與介電層150之間的晶格不匹配與漏電流之問題。

當Z＜X時，即介電層150之鋁濃度小於阻障層140之鋁濃度（最大鋁濃度）時，阻障層140之鋁濃度係依據漸變方向AR呈現漸增變化。換言之，此時阻障層140之鋁濃度係依據其第四表面140b朝向其第三表面140a之方向並隨其深度漸增而逐漸增加，故阻障層140可於第四表面140b處具有最小之鋁濃度，並在第三表面140a處具有最大之鋁濃度。此時，由於介電層150之鋁濃度與阻障層140之第四表面140b處的鋁濃度差異不大或較為相近，介電層150與阻障層140二者介面處附近的晶格常數相近，因而可達到改善阻障層140與介電層150之間的晶格不匹配與漏電流之問題。

在另一實施態樣中，介電層150之材質可為GaN。此時，由於介電層150之鋁濃度係小於阻障層140之鋁濃度（最大鋁濃度），故阻障層140之鋁濃度係依據漸變方向AR呈現漸增變化。換言之，此時阻障層140之鋁濃度係依據其第四表面140b朝向其第三表面140a之方向並隨其深度漸增而逐漸增加，故阻障層140可於第四表面140b處具有最小之鋁濃度，並在第三表面140a處具有最大之鋁濃度。此時，由於介電層150之鋁濃度與阻障層140之第四表面140b處的鋁濃度差異不大或較為相近，而可達到改善阻障層140與介電層150之間的晶格不匹配與漏電流之問題。

以下，接續說明如何利用上述所示之半導體裝置100製成常關型（Normally Off）高電子遷移速率電晶體（High Electron Mobility Transistor，HEMT）。

請參閱第3圖。首先，於半導體裝置100上分別定義出閘極G1、源極S1與汲極D1之預定設置位置。由於具有高摻雜之介電層150會造成通道層130之二維電子氣體132之濃度降低，因此，需移除閘極G1之預定設置位置外的所有介電層150，而僅保留閘極G1之預定設置位置處的介電層150，以製成所需之常關型高速電晶體。是以，本創作可藉由此保留的介電層150來空乏對應於此區域之通道層130中之二維電子氣體132，以於通道層130中形成所需之通道空乏區131。

此外，移除源極S1與汲極D1之預定位置處的阻障層140與局部之通道層130，以使後續所形成之源極S1與汲極D1可穿過阻障層140並與阻障層140及通道層130相接觸。於此，可透過半導體之蝕刻技術來移除閘極G1之預定設置位置外的所有介電層150以及源極S1與汲極D1之預定位置處的阻障層140與局部之通道層130，而形成概如第3圖所示之形體。

請參閱第4圖。接續，分別於對應之預定設置位置形成閘極G1、源極S1與汲極D1。在一實施態樣中，閘極G1可透過蕭特基接觸製程而形成於保留之介電層150之上。其中，閘極G1之製程金屬可為鈦、鉑、鉻、鎳、鎢、金或其合金等金屬。

此外，在一實施態樣中，源極S1與汲極D1可透過歐姆接觸製程而分別形成於其預定設置位置。其中，源極S1與汲極D1之製程金屬可為鈦、鋁、鎳、金等金屬。

如第4圖所示，所形成之源極S1與汲極D1係分別位於閘極G1之兩側，且位於閘極G1下之介電層150係與源極S1及汲極D1彼此相間隔。其中，介電層150係以一第一間距X1與源極S1相間隔，並以一第二間距X2與汲極D1相間隔。在一實施態樣中，第一間距X1大致上相等於第二間距X2。而在另一實施態樣中，第一間距X1係小於第二間距X2。

此外，如第4圖所示，二維電子氣體132係形成於源極S1與通道空乏區131之間且與源極S1電性連接，並形成於汲極D1與通道空乏區131之間且與汲極D1電性連接。

請參閱第5圖，半導體裝置100更可包含鈍化層160，覆蓋於閘極G1、源極S1與汲極D1之外的表面上，鈍化層160的材質可以是氮化矽（Si₃ N₄ ）或者是二氧化矽（SiO₂ ）。於此，鈍化層160可利用電漿輔助氣相沉積法（Plasma-enhanced chemical vapor deposition, PECVD）、原子層沉積法（atomic layer deposition, ALD）、電子束蒸鍍法（electron beam evaporation）等方式來形成，藉以保護半導體裝置100。

在一實施態樣中，鈍化層160是全面覆蓋於阻障層140、介電層150、閘極G1、源極S1與汲極D1之上後，再利用蝕刻技術將位於閘極G1、源極S1與汲極D1上之鈍化層160移除，以露出閘極G1、源極S1與汲極D1之頂面，而利於後續之拉線製程。

綜上所述，在本創作之半導體裝置之一實施例中，根據介電層之固定的鋁濃度來決定阻障層之鋁濃度的變化趨勢，並使阻障層之鋁濃度可自與介電層相接之介面朝向相對之一面來依據變化趨勢作漸變，以使介電層之固定的鋁濃度可與和阻障層相接之介面處的鋁濃度間的差異不大，進而達到改善阻障層與介電層間之晶格不匹配與漏電流之問題。

雖然本創作的技術內容已經以較佳實施例揭露如上，然其並非用以限定本創作，任何熟習此技藝者，在不脫離本創作之精神所作些許之更動與潤飾，皆應涵蓋於本創作的範疇內，因此本創作之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體裝置
110‧‧‧基板
110a‧‧‧第一表面
110b‧‧‧第二表面
120‧‧‧緩衝層
130‧‧‧通道層
131‧‧‧通道空乏區
132‧‧‧二維電子氣體
140‧‧‧阻障層
140a‧‧‧第三表面
140b‧‧‧第四表面
150‧‧‧介電層
160‧‧‧鈍化層
AR‧‧‧漸變方向
D1‧‧‧汲極
G1‧‧‧閘極
S1‧‧‧源極
X1‧‧‧第一間距
X2‧‧‧第二間距

[第1圖]為本創作之一實施例之半導體裝置於形成介電層前的側面剖視圖。 [第2圖]為本創作之一實施例之半導體裝置於形成介電層後的側面剖視圖。 [第3圖]為本創作之一實施例之半導體裝置的側面剖視圖（一）。 [第4圖]為本創作之一實施例之半導體裝置的側面剖視圖（二）。 [第5圖]為本創作之一實施例之半導體裝置的側面剖視圖（三）。

100‧‧‧半導體裝置

110‧‧‧基板

110a‧‧‧第一表面

110b‧‧‧第二表面

120‧‧‧緩衝層

130‧‧‧通道層

131‧‧‧通道空乏區

132‧‧‧二維電子氣體

140‧‧‧阻障層

150‧‧‧介電層

160‧‧‧鈍化層

AR‧‧‧漸變方向

D1‧‧‧汲極

G1‧‧‧閘極

S1‧‧‧源極

X1‧‧‧第一間距

X2‧‧‧第二間距

Claims (10)

1. 一種半導體裝置，包含： 一基板，具有一第一表面與相對於該第一表面之一第二表面； 一緩衝層，設置於該基板之該第二表面上； 一通道層，設置於該緩衝層上； 一阻障層，具有一第三表面與相對於該第三表面之一第四表面，該阻障層係以該第三表面朝向該通道層而設置於該通道層上，該阻障層之材質係為Al_X Ga_1-X N，其中0＜X≤0.4，其中該阻障層之鋁濃度係依據該第四表面朝向該第三表面之方向漸變；及 一介電層，設置於該阻障層之該第四表面上。
2. 如請求項1所述的半導體裝置，其中該介電層之材質係為GaN，且該阻障層之鋁濃度係依據該第四表面朝向該第三表面之方向呈漸增變化。
3. 如請求項1所述的半導體裝置，其中該介電層之材料係為Al_Z Ga_1-Z N，其中0＜Z≤1，當Z＞X時，該阻障層之鋁濃度係依據該第四表面朝向該第三表面之方向呈漸減變化，當Z＜X時，該阻障層之鋁濃度係依據該第四表面朝向該第三表面之方向呈漸增變化。
4. 如請求項1所述的半導體裝置，更包含一閘極，設置於該介電層上。
5. 如請求項4所述的半導體裝置，更包含一源極與一汲極，分別設置於該閘極之兩側，其中該源極與該汲極穿過該阻障層以與該通道層接觸，該介電層位於該源極與該汲極之間，且該介電層與該源極及該汲極相間隔。
6. 如請求項5所述的半導體裝置，更包含一鈍化層，覆蓋於該閘極、該源極與該汲極以外之表面。
7. 如請求項5所述的半導體裝置，更包含一通道空乏區與一二維電子氣體，該通道空乏區對應於該介電層而形成於該通道層，該二維電子氣體形成於該通道層與該阻障層之界面上，且該二維電子氣體位於該源極與該通道空乏區之間以及該汲極與該通道空乏區之間。
8. 如請求項1所述的半導體裝置，其中該阻障層之厚度係在20奈米至40奈米之範圍間。
9. 如請求項1所述的半導體裝置，其中該通道層之材質係為GaN。
10. 如請求項1所述的半導體裝置，其中該基板之材料係選自矽、碳化矽、藍寶石及其組合。