KR101487080B1 - 고전자 이동도 트랜지스터 및 그 형성 방법 - Google Patents

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Abstract

고전자 이동도 트랜지스터(HEMT)는 제1 대역갭을 갖는 제1 Ⅲ-Ⅴ족 화합물층, 제1 Ⅲ-Ⅴ족 화합물층 위에 있으며 제2 대역갭을 갖는 제2 Ⅲ-Ⅴ족 화합물층을 포함한다. 제2 대역갭은 제1 대역갭보다 작다. HEMT는 제2 Ⅲ-Ⅴ족 화합물층 위에 있으며 제3 대역갭을 갖는 제3 Ⅲ-Ⅴ족 화합물층을 더 포함하며, 제3 대역갭은 제1 대역갭보다 크다. 게이트 전극은 제3 Ⅲ-Ⅴ족 화합물층 위에서 형성된다. 소스 영역 및 드레인 영역은 제3 Ⅲ-Ⅴ족 화합물층 위에서 게이트 전극의 양측면 상에 존재한다.

Description

고전자 이동도 트랜지스터 및 그 형성 방법{HIGH ELECTRON MOBILITY TRANSISTOR AND METHOD OF FORMING THE SAME}
본 발명은 고전자 이동도 트랜지스터 및 그 형성 방법에 관한 것이다.
반도체 기술에서, 높은 이동도 값들로 인해, 고전력 전계 효과 트랜지스터, 고주파수 트랜지스터, 및 고전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT)와 같은 다양한 집적 회로 디바이스들을 형성하기 위해 Ⅲ족-Ⅴ족(또는 Ⅲ-Ⅴ족) 반도체 화합물들이 이용된다. HEMT는 상이한 대역갭들을 갖는 두 개의 물질들 사이의 접합(즉, 헤테로접합) 가까이에 매우 얇은 층을 병합시킨 전계 효과 트랜지스터이다. 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; MOSFET)의 경우에 일반적인 것으로서, 이러한 얇은 층은, 도핑 영역을 대신하여, 채널로서 역할을 한다. MOSFET와는 대조적으로, HEMT는 고전자 이동도, 고주파수에서 신호를 송신하는 능력 등을 비롯한 많은 수의 매력적인 특성들을 갖는다.
HEMT의 채널을 형성하는 얇은 층은 매우 높은 밀도의 고이동성 도전 전자들을 포함하므로, 이것은 채널에 매우 낮은 저항력을 가져다 준다. 이러한 얇은 층은 이차원 전자 가스(Two-Dimensional Electron Gas; 2DEG)로서 알려져 있다. HEMT의 성능은 2DEG에서의 캐리어 밀도와 밀접히 관련되어 있으며, 캐리어 밀도가 높을수록, 그 성능은 보다 양호하게 얻어질 수 있다.
몇몇의 실시예들에 따르면, HEMT는 제1 대역갭을 갖는 제1 Ⅲ-Ⅴ족 화합물층, 제1 Ⅲ-Ⅴ족 화합물층 위에 있으며 제2 대역갭을 갖는 제2 Ⅲ-Ⅴ족 화합물층을 포함한다. 제2 대역갭은 제1 대역갭보다 작다. HEMT는 제2 Ⅲ-Ⅴ족 화합물층 위에 있으며 제3 대역갭을 갖는 제3 Ⅲ-Ⅴ족 화합물층을 더 포함하며, 제3 대역갭은 제1 대역갭보다 크다. 게이트 전극은 제3 Ⅲ-Ⅴ족 화합물층 위에서 형성된다. 소스 영역 및 드레인 영역은 제3 Ⅲ-Ⅴ족 화합물층 위에서 게이트 전극의 양측면 상에 존재한다.
다른 실시예들에 따르면, HEMT는, GaN층, GaN층과 접촉하면서 GaN층 위에 있는 InGaN층, InGaN층과 접촉하면서 InGaN층 위에 있는 AlGaN층, AlGaN층 위에 있는 유전체 패시베이션층, AlGaN층 위에 있는 게이트 전극, 및 AlGaN층 위에 있는 소스 영역 및 드레인 영역을 포함한다. 소스 영역 및 드레인 영역은 게이트 전극의 양측면상에 있다. 소스 영역 및 드레인 영역은 유전체 패시베이션층을 관통하여 AlGaN층과 접촉한다.
또다른 실시예들에 따르면, HEMT를 형성하는 방법은, 제1 대역갭을 갖는 제1 Ⅲ-Ⅴ족 화합물층을 에피택셜방식으로 성장시키는 단계, 제1 대역갭보다 작은 제2 대역갭을 갖는 제2 Ⅲ-Ⅴ족 화합물층을 제1 Ⅲ-Ⅴ족 화합물층 위에서 에피택셜방식으로 성장시키는 단계, 제1 대역갭보다 큰 제3 대역갭을 갖는 제3 Ⅲ-Ⅴ족 화합물층을 제2 Ⅲ-Ⅴ족 화합물층 위에서 에피택셜방식으로 성장시키는 단계, 제3 Ⅲ-Ⅴ족 화합물층 위에 게이트 전극을 형성하는 단계, 및 소스 영역 및 드레인 영역을 제3 Ⅲ-Ⅴ족 화합물층 위에서 게이트 전극의 양측면 상에 형성하는 단계를 포함한다.
본 발명개시의 실시예들에 따른 HEMT는 낮은 접촉 저항, 높은 캐리어 밀도, 및 높은 이동도를 갖는다. 따라서, 도 9에서의 HEMT의 구동 전류는 높다.
실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1 내지 도 9는 몇몇의 예시적인 실시예들에 따른 고전자 이동도 트랜지스터(HEMT)의 제조시의 중간 단계들의 단면도들이다.
도 10은 예시적인 실시예들에 따른 HEMT를 형성하기 위한 개략적인 공정 흐름을 도시한다.
도 11은 다양한 구조물들의 대역도들의 비교를 도시한다.
이하에서는 본 발명개시의 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 실시예들은 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 발명개시의 예시에 불과하며, 본 발명개시의 범위를 한정시키려는 것은 아니다.
다양한 예시적인 실시예들에 따른 고전자 이동도 트랜지스터(HEMT) 및 그 형성 방법이 제공된다. HEMT를 형성하는 중간 단계들이 도시된다. 본 실시예들의 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 참조 번호들은 동일한 엘리먼트들을 지정하는데 이용된다. HEMT를 형성하기 위한 공정은 도 10에서 도시된 예시적인 공정 흐름(100)을 언급하면서 발견될 수 있다. 추가적인 공정 단계들이 도 10에서의 공정(100) 이전에, 그 도중에, 및 그 이후에 제공될 수 있다. 다양한 도면들은 본 발명개시의 개념들의 보다 나은 이해를 위해 단순화되었다.
도 1 내지 도 9는 예시적인 실시예들에 따른 HEMT의 형성에 있어서의 중간 단계들의 단면도들을 도시한다. 기판(20)의 일부분의 단면도인 도 1을 참조하면, 기판(20)은 웨이퍼(10)의 일부일 수 있다. 몇몇의 실시예들에서, 기판(20)은 실리콘 카바이드(SiC) 기판, 사파이어 기판, 실리콘 기판 등을 포함한다. 기판(20)은 벌크 물질로 형성된 벌크 기판일 수 있거나, 또는 상이한 물질들로 형성된 복수의 층들을 포함한 복합 기판일 수 있다.
몇몇의 실시예들에 따르면, 버퍼층(22)이 제일먼저 기판(20) 위에서 형성되는데, 버퍼층(22)은 후속하여 형성되는 상위층들을 위한 버퍼 및/또는 천이층으로서 역할을 한다. 각각의 단계는 도 10에서의 단계(101)로서 도시된다. 버퍼층(22)은 금속 유기 기상 에피택시(Metal Organic Vapor Phase Epitaxy; MOVPE)를 이용하여 에피택셜방식으로 성장될 수 있다. 버퍼층(22)은 후속하여 형성된 Ⅲ-Ⅴ족 화합물층들(26; 도 3 참조) 및 (28; 도 4 참조)과 기판(20) 사이의 격자 부정합을 감소시키기 위한 계면으로서 기능할 수 있다. 몇몇의 실시예들에서, 버퍼층(22)은 약 10 나노미터(㎚)와 약 300㎚ 사이의 범위의 두께를 갖는 알루미늄 질화물(AlN)층을 포함한다. 버퍼층(22)은 단일층 또는 복수의 층들을 포함할 수 있다. 예를 들어, 버퍼층(22)은 약 950℃와 약 1,050℃ 사이의 온도에서 형성된 저온 AlN층(22A)과, 약 1,050℃와 약 1,150℃ 사이의 온도에서 형성된 고온 AlN층(22B)을 포함할 수 있다. 몇몇의 실시예들에서, 버퍼층(22A)은 약 10 나노미터(㎚)와 약 100㎚ 사이의 범위의 두께를 가지며, 버퍼층(22B)은 약 100 나노미터(㎚)와 약 200㎚ 사이의 범위의 두께를 갖는다.
도 2를 참조하면, Ⅲ-Ⅴ족 화합물층(24)이 버퍼층(22) 위에서 형성된다. 각각의 단계는 또한 도 10에서의 단계(101)로서 도시된다. Ⅲ-Ⅴ족 화합물층(24)이 또한 버퍼층으로서 역할을 할 수 있고, 따라서 이것을 이후부터는 버퍼층(24)이라고 부른다. 버퍼층(24)은 예컨대 MOVPE를 이용하여 에피택셜방식으로 성장될 수 있다. 버퍼층(24)은 알루미늄 갈륨 질화물(AlGaN)층을 포함할 수 있으며, 이것은 약 500㎚ 내지 약 1,000㎚ 의 범위의 두께를 가질 수 있다. 버퍼층(24)은 등급화된 버퍼층일 수 있는데, 이것은 버퍼층(24)의 전체 두께 또는 일부분에 걸쳐 층 깊이에 따라 각각의 알루미늄 및/또는 갈륨 내용물의 상대적 양들이 변동한다는 것을 의미한다. 상대적 양들은 기판(20)으로부터의 거리에 따라 격자 파라미터를 감소시키기 위해 점진적으로 변동될 수 있다. 예를 들어, 도 2는 세 개의 하위층들(24A, 24B, 24C)을 개략적으로 도시하는데, 하위층들(24A, 24B, 24C)에서의 알루미늄 및/또는 갈륨의 퍼센티지들은 서로 상이하다. 몇몇의 예시적인 실시예들에서, 하위층(24A)은 약 65퍼센트와 약 85퍼센트 사이의 알루미늄 퍼센티지를 갖고, 하위층(24B)은 약 35퍼센트와 약 60퍼센트 사이의 알루미늄 퍼센티지를 가지며, 하위층(24C)은 약 10퍼센트와 약 30퍼센트 사이의 알루미늄 퍼센티지를 갖는다.
도 3을 참조하면, 제1 Ⅲ-Ⅴ족 화합물층(26)이 버퍼층(24) 위에서 성장된다(도 10에서의 단계(102)). 몇몇의 실시예들에서, Ⅲ-Ⅴ족 화합물층(26)은 갈륨 질화물(GaN)층이다. GaN층(26)은 예컨대 MOVPE를 이용하여 에피택셜방식으로 성장될 수 있으며, 이 동안에는 갈륨 함유 전구체와 질소 함유 전구체가 이용된다. 갈륨 함유 전구체는 트리메틸갈륨(TMG), 트리에틸갈륨(TEG), 또는 다른 적절한 갈륨 함유 화학물질들을 포함할 수 있다. 질소 함유 전구체는 암모니아(NH3), 터셔리뷰틸아민(TBAm), 페닐히드라진, 또는 다른 적절한 화학물질들을 포함할 수 있다. 몇몇의 예시적인 실시예들에서, Ⅲ-Ⅴ족 화합물층(26)은 약 0.5 미크론 내지 약 10 미크론 범위의 두께를 갖는다. Ⅲ-Ⅴ족 화합물층(26)은 또한 GaN보다는 GaAs 또는 InP를 포함할 수 있거나, 또는 GaAs층 또는 InP층을 포함할 수 있다. 몇몇의 실시예들에서, Ⅲ-Ⅴ족 화합물층(26)은 약 3.0 eV와 약 3.5 eV 사이의 대역갭을 가질 수 있고, GaN을 포함한 경우에는 예컨대 약 3.4 eV일 수 있다.
도 4를 참조하면, 제2 Ⅲ-Ⅴ족 화합물층(28)이 Ⅲ-Ⅴ족 화합물층(26) 위에서 형성되고, Ⅲ-Ⅴ족 화합물층(26)과 접촉할 수 있다(도 10에서의 단계(104)). Ⅲ-Ⅴ족 화합물층(28)은 Ⅲ-Ⅴ족 화합물층(26) 및 그 위에 있는 Ⅲ-Ⅴ족 화합물층(32)(도 5 참조)의 대역갭들보다 작은 대역갭을 갖는 Ⅲ-Ⅴ족 화합물 물질로 형성된다. 몇몇의 실시예들에서, Ⅲ-Ⅴ족 화합물층(28)은 약 3.0 eV보다 작은 대역갭을 가질 수 있고, 약 2.6 eV와 약 2.8 eV 사이일 수 있다. Ⅲ-Ⅴ족 화합물층(28)의 예시적인 물질은 InGaN을 포함할 수 있다. InGaN층(28)은 예컨대 MOVPE를 이용하여 에피택셜방식으로 성장될 수 있으며, 이 동안에는 인듐 함유 전구체, 갈륨 함유 전구체, 및 질소 함유 전구체가 이용된다. 인듐 함유 전구체는 트리메틸인듐(TMI), 트리에틸인듐(TEI), 또는 다른 적절한 화학물질들을 포함할 수 있다. 갈륨 함유 전구체와 질소 함유 전구체는 GaN층(26)을 형성하기 위해 이용된 것과 동일한 후보 물질들로부터 선택될 수 있다. 인듐의 원자 퍼센트는 결과적인 InGaN층(28)의 대역갭, 전도 대역, 및 가전자 대역에 영향을 미치며, 따라서 희망하는 대역갭과 같은 희망하는 특성들을 달성하기 위해 적절한 퍼센티지가 선택된다. 몇몇의 예시적인 실시예들에서, InGaN층(28)에서의 인듐 퍼센티지는 약 5원자퍼센트보다 클 수 있거나, 또는 약 9원자퍼센트보다 클 수 있다. 인듐 퍼센티지는 또한 약 9 퍼센트와 약 18 퍼센트 사이일 수 있다. Ⅲ-Ⅴ족 화합물층(28)의 두께는 약 1㎚ 내지 약 3㎚ 사이의 범위에 있을 수 있지만, 다른 두께들이 이용될 수 있다. InGaN층(28)은 도핑되지 않을 수 있다. 대안적으로, InGaN층(28)은 InGaN층(28)을 형성하기 위해 이용된 전구체로 인해 n형 도펀트들로 약하게 도핑되는 것과 같이 의도성 없이 도핑된다.
도 5를 참조하면, 도너 공급층인 제3 Ⅲ-Ⅴ족 화합물층(32)이 Ⅲ-Ⅴ족 화합물층(28) 상에서 성장되고 Ⅲ-Ⅴ족 화합물층(28)과 접촉할 수 있다. 각각의 단계는 도 10에서의 단계(106)로서 도시된다. Ⅲ-Ⅴ족 화합물층(32)은 Ⅲ-Ⅴ족 화합물층(26)과 Ⅲ-Ⅴ족 화합물층(28)의 대역갭들보다 큰 대역갭을 갖는다. 계면(31)이 Ⅲ-Ⅴ족 화합물층(28)과 Ⅲ-Ⅴ족 화합물층(32) 사이에서 형성된다. 이차원 전자 가스(2DEG)로서 알려진 캐리어 채널(30)이 Ⅲ-Ⅴ족 화합물층(28)에서 형성되어 계면(31) 근처에 위치한다. 몇몇의 실시예들에서, Ⅲ-Ⅴ족 화합물층(32)은 AlGaN층이다. 다른 실시예들에서, Ⅲ-Ⅴ족 화합물층(32)은 AlGaAs층 또는 AlInP층을 포함할 수 있다. 몇몇의 실시예들에서, Ⅲ-Ⅴ족 화합물층(32)은 약 3.6 eV보다 큰 대역갭을 가지며, AlGaN을 포함한 경우 예컨대 약 3.8 eV와 약 4.2 eV 사이일 수 있다.
Ⅲ-Ⅴ족 화합물층(32)은 MOVPE를 통해서 Ⅲ-Ⅴ족 화합물층(28) 위에서 에피택셜방식으로 성장될 수 있다. Ⅲ-Ⅴ족 화합물층(32)은, AlGaN으로 형성된 경우, 알루미늄 함유 전구체, 갈륨 함유 전구체, 및 질소 함유 전구체를 이용하여 성장될 수 있다. 알루미늄 함유 전구체는 트리메틸알루미늄(TMA), 트리에틸알루미늄(TEA), 또는 다른 적절한 화학물질들을 포함할 수 있다. 갈륨 함유 전구체와 질소 함유 전구체는 GaN층(26)을 형성하기 위해 이용된 것과 동일한 후보 전구체들로부터 선택될 수 있다. 몇몇의 예시적인 실시예들에서, AlGaN층(32)은 약 10 ㎚ 내지 약 50 ㎚ 범위의 두께를 갖는다.
다음으로, 도 6에서 도시된 바와 같이, 유전체 패시베이션층(34)이 Ⅲ-Ⅴ족 화합물층(32)의 윗면 위에서 증착되고, Ⅲ-Ⅴ족 화합물층(32)의 윗면과 접촉할 수 있다(도 10에서의 단계(108)). 몇몇의 예시적인 실시예들에서, 유전체 패시베이션층(34)은 약 100Å 내지 약 5,000Å 범위의 두께를 갖는다. 예시적인 유전체 패시베이션층(34)은 실리콘 질화물 및/또는 실리콘 산화물을 포함한다. 유전체 패시베이션층(34)은, 실리콘 질화물을 포함한 경우, SiH4 및 NH3 가스들을 이용한 플라즈마 없이 저압 화학적 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD)법을 수행함으로써 형성될 수 있다. 유전체 패시베이션층(34)은 후속 공정들에서 생성된 플라즈마로부터의 손상으로부터 아래에 있는 Ⅲ-Ⅴ족 화합물층(32)을 보호한다.
다음으로, 도 7을 참조하면, AlGaN층(32)의 윗면의 일부분을 노출시키기 위해, 개구(35)가 예컨대 에칭을 통해 유전체 패시베이션층(34)에서 형성된다. 몇몇의 예시들에서, 유전체 패시베이션층(34)은 실리콘 질화물을 포함하고, 개구(35)는 에천트 가스로서 예컨대 BCl3를 포함한 드라이 에칭 환경에서 에칭된다.
도 7을 계속해서 참조하면, 몇몇의 실시예들에서, 게이트 유전체층(36)이 유전체 패시베이션층(34) 위에서 증착된다(도 10에서의 단계(110)). 대안적인 실시예들에서는, 어떠한 게이트 유전체층도 형성되지 않고, 따라서 도 10에서의 단계(110)는 점선 박스로 나타난다. 게이트 유전체층(36)은 또한 개구(35) 내로 연장하며, 따라서 Ⅲ-Ⅴ족 화합물층(32)과 접촉하면서 Ⅲ-Ⅴ족 화합물층(32)과 오버랩하는 부분을 포함한다. 더 나아가, 게이트 유전체층(36)은 유전체 패시베이션층(34)의 측벽들상의 부분들과, 유전체 패시베이션층(34)과 오버랩하는 부분들을 포함한다. 게이트 유전체층(36)은 결과적인 HEMT(42)(도 9 참조)의 문턱 전압을 보다 높은 레벨로 증가시킬 수 있고, 각각의 게이트 전극(38)(도 9 참조)으로부터 Ⅲ-Ⅴ족 화합물층(32)으로의 누설 전류를 방지할 수 있다. 결과적으로, HEMT(42)는 다양한 응용들을 위한 보다 높은 동작 전압들 아래에서 동작될 수 있다.
몇몇의 실시예들에서, 게이트 유전체층(36)은 약 3 ㎚ 내지 약 50 ㎚ 범위의 두께를 갖는다. 게이트 유전체층(36)의 예시적인 물질들은 실리콘 산화물, 실리콘 질화물, 갈륨 산화물, 알루미늄 산화물, 스칸듐 산화물, 지르코늄 산화물, 란타늄 산화물, 하프늄 산화물, 및 이들의 조합들로부터 선택될 수 있다. 몇몇의 실시예들에서, 게이트 유전체층(36)은 원자층 증착(Atomic Layer Deposition; ALD)을 이용하여 형성된다. 다른 실시예들에서, 게이트 유전체층(36)은 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 또는 저압 화학적 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD)을 이용하여 형성된다.
도 8은 게이트 유전체층(36) 위의 게이트 전극(38)의 형성 이후의 웨이퍼(10)의 단면도를 도시한다(도 10에서의 단계(112)). 게이트 전극(38)은 개구(35)(도 7 참조) 내로 연장하는 부분을 포함하며, 유전체 패시베이션층(34) 및 게이트 유전체층(36)과 오버랩하는 부분들(존재하는 경우)을 더 포함할 수 있다. 따라서 게이트 유전체층(36)은 게이트 전극(38)을 유전체 패시베이션층(34)과 Ⅲ-Ⅴ족 화합물층(32)으로부터 분리시킨다. 몇몇의 실시예들에서, 게이트 전극(38)의 형성은 게이트 유전체층(36) 위에 블랭킷 게이트 전극층을 증착하고 도 7에서 도시된 개구(35)를 채우고, 게이트 전극층에 대해 리소그래피 및 에칭 공정들을 수행하여 게이트 전극(38)을 정의하는 것을 포함한다. 몇몇의 실시예들에서, 게이트 전극(38)은 예컨대 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), 및 텅스텐(W)을 비롯한 각각의 화합물들 또는 내화금속을 포함하는 도전성 물질층을 포함한다. 다른 예시들에서, 게이트 전극(38)은 니켈(Ni), 금(Au), 구리(Cu), 또는 이들의 합금들을 포함한다.
상술한 실시예들에서, 게이트 유전체층(36)이 형성된다. 대안적인 실시예들에서, 게이트 유전체층(36)은 생략되며, 게이트 전극(38)은 유전체 패시베이션층(34) 및 Ⅲ-Ⅴ족 화합물층(32)과 접촉한다. 결과적인 구조물은 게이트 유전체층(36)이 형성되지 않는다는 점을 제외하고, 도 8에서 도시된 실시예들과 본질적으로 동일하다.
도 9는 금속 피처들(40)이 형성된 후의 웨이퍼(10)의 단면도를 도시한다(도 10에서의 단계(114)). (금속 피처들(40)에 의해 점유된) 두 개의 개구들은 예컨대, 게이트 유전체층(36) 및 유전체 패시베이션층(34) 모두에 대해 수행된 리소그래피 및 에칭 공정들에 의해, 게이트 전극(38)의 양측면 상에 형성된다. 따라서 게이트 전극(38)의 양측면 상의 Ⅲ-Ⅴ족 화합물층(32)의 부분들은 노출된다. 금속 피처들(40)의 몇몇의 예시적인 형성 공정에서, 게이트 유전체층(36)(및 유전체 패시베이션층(34)) 위에 금속층(미도시됨)이 증착되며, 금속층은 게이트 유전체층(36) 및 유전체 패시베이션층(34)에 있는 개구들을 채운다. 금속층은 또한 Ⅲ-Ⅴ족 화합물층(32)과 접촉한다. 포토레지스트층(미도시됨)이 금속층 위에서 형성되고 그런 후 패턴화된다. 그 후 패턴화된 포토레지스트층은 금속층을 아래에 있는 게이트 유전체층(36) 또는 유전체 패시베이션층(34)으로 패턴화하기 위한 에칭 마스크로서 이용된다. 금속층의 남아있는 부분들은 금속 피처들(40)이다. 금속 피처들(40)의 형성 이후 포토레지스트층은 제거된다. 금속 피처들(40)은 결과적인 HEMT(42)의 소스 및 드레인 영역들의 적어도 일부분들로서 구성된다. 상술한 실시예들에서, 게이트 유전체(36), 게이트 전극(38), 금속 피처들(40) 및 캐리어 채널(30)은 HEMT(42)를 형성한다. 전압이 게이트 전극(38)에 인가될 때, 디바이스 전류는 조절될 수 있다.
몇몇의 실시예들에서, 금속 피처들(40)은 하나 이상의 도전성 물질들을 포함한다. 예를 들어, 금속 피처들(40)은 Ti, Co, Ni, W, Pt, Ta, Pd, Mo, TiN, AlCu 합금, 및 이들의 합금들을 포함할 수 있다. 다른 예시들에서, 금속 피처들(40) 각각은 바닥 Ti/TiN층, 바닥 Ti/TiN층 위에 있는 AlCu층, 및 AlCu층 위에 있는 최상단 Ti층을 포함한다. 금속층의 형성 방법은 ALD 또는 물리적 기상 증착(physical vapor deposition; PVD) 공정들을 포함한다. 몇몇의 실시예들에서, 금속 피처들(40), Ⅲ-Ⅴ족 화합물층(32) 및 Ⅲ-Ⅴ족 화합물층(28)이 반응하여 금속간 화합물(41)을 형성하도록, 열 어닐링 공정이 금속 피처들(40)에 적용될 수 있다. 따라서 금속간 화합물(41)(이것은 또한 HEMT(42)의 소스 및 드레인 영역들의 일부분들을 형성한다)은 채널(30)의 양끝에 연결되고, 캐리어 채널(30)에 대한 보다 효율적인 전기적 연결을 제공한다.
Ⅲ-Ⅴ족 화합물층(32)과 Ⅲ-Ⅴ족 화합물층(28) 사이에는 대역갭 불연속성이 존재하여, Ⅲ-Ⅴ족 화합물층(28)에서 고이동성 도전 전자들의 매우 얇은층(30)을 생성시킨다. 이러한 얇은 층(30)을 개략적으로 도시된 이차원 전자 가스(2DEG)라고 부른다. 2DEG(30)는 캐리어 채널을 형성하는데, 이것은 HEMT(42)의 채널이다. 2DEG의 캐리어 채널은 Ⅲ-Ⅴ족 화합물층(28)에서 Ⅲ-Ⅴ족 화합물층(28)과 Ⅲ-Ⅴ족 화합물층(32) 사이의 계면(31) 근처에 위치한다. 캐리어 채널은 Ⅲ-Ⅴ족 화합물층(28)이 도핑되지 않거나 또는 의도성 없이 도핑되기 때문에 고전자 이동도를 부분적으로 가지며, 전자들은 불순물들과의 충돌없이 또는 불순물들과의 실질적으로 감소된 충돌을 갖고 자유롭게 이동할 수 있다.
도 11은 세 개의 샘플 구조들의 대역도들을 개략적으로 도시하며, 세 개의 샘플 구조들의 전도 대역들이 비교된다. 제1 대역도는 AlGaN층과 GaN층 사이에서 형성된 2DEG를 갖는 제1 샘플 구조를 도시한다. 제2 대역도는 AlGaN층과 GaN층 사이에서 형성된 2DEG를 갖고, AlGaN층과 GaN층 사이에 추가적인 AlN층이 삽입된 제2 샘플 구조를 도시한다. 제3 대역도는 AlGaN층과 GaN층 사이에서 형성된 2DEG를 갖고, 본 발명개시의 실시예들에 따라 AlGaN층과 GaN층 사이에 추가적인 InGaN층이 삽입된 제3 샘플 구조를 도시한다. 제1 대역도와 제3 대역도를 비교하면, 제3 샘플 구조의 대역차 ΔEc3는 대역차 ΔEc1보다 큰 것이 관찰되는데, 이것은 제3 샘플 구조에서의 전자들에 대한 속박이 제1 샘플 구조에서보다 크다는 것을 의미한다. InGaN층에서의 인듐 퍼센티지를 조정함으로써, 대역차 ΔEc3는 희망하는 하이 레벨로 조정될 수 있다. 이에 따라, 실시예들에서의 캐리어 이동도는 제1 샘플 구조에서보다 크다. 마찬가지로, (AlGaN층과 GaN층 사이의 AlN층을 포함하는) 제2 대역도는 대역차 ΔEc1에 비해 증가된 대역차 ΔEc2를 갖는다. 하지만, AlN은 GaN의 대역갭보다 상당히 높은 대역갭을 가지며, 따라서 제2 대역도에서의 배리어(44)로 인해, HEMT의 소스 및 드레인 영역들과 각각의 채널을 형성하는 (도 9에서의 도면부호 40에 대응하는) 금속 피처들 사이의 옴접촉 저항은 높다. 유리하게도, 제3 대역도에서는, 제2 대역도에서 나타나는 높은 배리어(44)는 존재하지 않는다. 이에 따라, 본 발명개시의 실시예들에 따른 HEMT는 낮은 접촉 저항, 높은 캐리어 밀도, 및 높은 이동도를 갖는다. 따라서, 도 9에서의 HEMT(42)의 구동 전류는 높다.
실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 실시예들의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다. 또한, 각각의 청구항은 개별적인 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합은 본 발명개시의 범위내에 있다.

Claims (10)

  1. 고전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT)에 있어서,
    제1 Ⅲ-Ⅴ족 화합물층;
    상기 제1 Ⅲ-Ⅴ족 화합물층 위의 제2 Ⅲ-Ⅴ족 화합물층;
    상기 제2 Ⅲ-Ⅴ족 화합물층 위의 제3 Ⅲ-Ⅴ족 화합물층;
    상기 제3 Ⅲ-Ⅴ족 화합물층 위의 게이트 전극; 및
    상기 제3 Ⅲ-Ⅴ족 화합물층 위에서 상기 게이트 전극의 양측면 상에 있는 소스 영역 및 드레인 영역
    을 포함하며,
    상기 제1 Ⅲ-Ⅴ족 화합물층, 상기 제2 Ⅲ-Ⅴ족 화합물층, 및 상기 제3 Ⅲ-Ⅴ족 화합물층은, 이차원 전자 가스(Two-Dimensional Electron Gas; 2DEG)가 상기 제2 Ⅲ-Ⅴ족 화합물층에서 상기 제2 Ⅲ-Ⅴ족 화합물층과 상기 제3 Ⅲ-Ⅴ족 화합물층 사이의 계면 근처에서 이 계면으로부터 미리 결정된 거리 내에 형성되도록 구성되고,
    상기 소스 영역 및 상기 드레인 영역은 상기 제3 Ⅲ-Ⅴ족 화합물층을 관통하고,
    상기 소스 영역 및 상기 드레인 영역은,
    상기 제3 Ⅲ-Ⅴ족 화합물층 위의 금속부들; 및
    상기 금속부들의 개별 금속부들 하부에 연결되어 있는 금속간 화합물들을 포함하며, 상기 금속간 화합물들은 상기 금속부들, 상기 제2 Ⅲ-Ⅴ족 화합물층, 및 상기 제3 Ⅲ-Ⅴ족 화합물층으로부터 형성된 합금을 포함하는 것인, 고전자 이동도 트랜지스터(HEMT).
  2. 제1항에 있어서, 상기 제3 Ⅲ-Ⅴ족 화합물층 위에 배치된 유전체 패시베이션층을 더 포함하며, 상기 소스 영역 및 드레인 영역은 상기 유전체 패시베이션층을 관통하여 상기 제3 Ⅲ-Ⅴ족 화합물층과 접촉하는 것인, 고전자 이동도 트랜지스터(HEMT).
  3. 제1항에 있어서, 상기 제3 Ⅲ-Ⅴ족 화합물층과 상기 게이트 전극 사이에 배치된 부분을 포함한 게이트 유전체를 더 포함하는, 고전자 이동도 트랜지스터(HEMT).
  4. 제1항에 있어서, 상기 제2 Ⅲ-Ⅴ족 화합물층은 인듐을 포함하고, 상기 제3 Ⅲ-Ⅴ족 화합물층은 알루미늄을 포함한 것인, 고전자 이동도 트랜지스터(HEMT).
  5. 고전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT)에 있어서,
    갈륨 질화물(GaN)층;
    상기 GaN층 위에서 상기 GaN층과 접촉하는 인듐 갈륨 질화물(InGaN)층;
    상기 InGaN층 위에서 상기 InGaN층과 접촉하는 알루미늄 갈륨 질화물(AlGaN)층;
    상기 AlGaN층 위의 유전체 패시베이션층;
    상기 AlGaN층 위의 게이트 전극; 및
    상기 AlGaN층 위의 소스 영역 및 드레인 영역
    을 포함하고,
    상기 소스 영역 및 상기 드레인 영역은 상기 게이트 전극의 양측면 상에 있고,
    상기 소스 영역 및 상기 드레인 영역은 상기 유전체 패시베이션층을 관통하여 상기 AlGaN층과 접촉하며,
    상기 소스 영역 및 상기 드레인 영역은,
    상기 AlGaN층 위의 금속부들; 및
    상기 금속부들의 개별 금속부들 하부에 연결되어 있는 금속간 화합물들을 포함하는 것이고, 상기 금속간 화합물들은 상기 AlGaN층 및 상기 InGaN층 내로 연장하는 것이며, 상기 금속간 화합물들은 상기 금속부들, 상기 AlGaN층, 및 상기 InGaN층으로부터 형성된 합금을 포함하는 것인, 고전자 이동도 트랜지스터(HEMT).
  6. 제5항에 있어서, 상기 게이트 전극과 상기 AlGaN층 사이에 게이트 유전체를 더 포함하며,
    상기 게이트 유전체는,
    상기 유전체 패시베이션층 위의 제1 부분, 및
    상기 유전체 패시베이션층 내의 개구에 있는 제2 부분을 더 포함하며,
    상기 소스 영역 및 상기 드레인 영역은 상기 게이트 유전체의 상기 제1 부분을 관통하고,
    상기 제2 부분은 상기 게이트 전극을 상기 AlGaN층으로부터 이격시키는 것인, 고전자 이동도 트랜지스터(HEMT).
  7. 제5항에 있어서,
    상기 GaN층 아래에 있는 버퍼층; 및
    상기 버퍼층 아래에 있는 기판
    을 더 포함하는, 고전자 이동도 트랜지스터(HEMT).
  8. 고전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT)를 형성하는 방법에 있어서,
    제1 대역갭을 갖는 제1 Ⅲ-Ⅴ족 화합물층을 에피택셜방식으로 성장시키는 단계;
    상기 제1 대역갭보다 작은 제2 대역갭을 갖는 제2 Ⅲ-Ⅴ족 화합물층을 상기 제1 Ⅲ-Ⅴ족 화합물층 위에서 에피택셜방식으로 성장시키는 단계;
    상기 제1 대역갭보다 큰 제3 대역갭을 갖는 제3 Ⅲ-Ⅴ족 화합물층을 상기 제2 Ⅲ-Ⅴ족 화합물층 위에서 에피택셜방식으로 성장시키는 단계;
    상기 제3 Ⅲ-Ⅴ족 화합물층 위에 게이트 전극을 형성하는 단계; 및
    소스 영역 및 드레인 영역을 상기 제3 Ⅲ-Ⅴ족 화합물층 위에서 상기 게이트 전극의 양측면 상에 형성하는 단계를 포함하고,
    상기 소스 영역 및 상기 드레인 영역은 상기 제3 Ⅲ-Ⅴ족 화합물층을 관통하고,
    상기 소스 영역 및 상기 드레인 영역은,
    상기 제3 Ⅲ-Ⅴ족 화합물층 위의 금속부들; 및
    상기 금속부들의 개별 금속부들 하부에 연결되어 있는 금속간 화합물들을 포함하며,
    상기 소스 영역 및 상기 드레인 영역을 형성하는 단계는, 상기 금속부들, 상기 제2 Ⅲ-Ⅴ족 화합물층, 및 상기 제3 Ⅲ-Ⅴ족 화합물층이 반응하여 상기 금속간 화합물들을 형성하도록 상기 금속부들에 열 어닐링 공정을 적용하는 단계를 포함하는 것인, 고전자 이동도 트랜지스터(HEMT) 형성 방법.
  9. 제8항에 있어서,
    상기 게이트 전극을 형성하는 단계 이전에, 상기 제3 Ⅲ-Ⅴ족 화합물층과 접촉하는 유전체 패시베이션층을 상기 제3 Ⅲ-Ⅴ족 화합물층 위에서 형성하는 단계;
    상기 유전체 패시베이션층을 패턴화하여 개구를 형성하는 단계; 및
    상기 게이트 전극을 형성하는 단계를 수행하는 단계
    를 더 포함하며,
    상기 제3 Ⅲ-Ⅴ족 화합물층의 일부분은 상기 개구를 통해 노출되며,
    상기 게이트 전극은 상기 개구 내로 연장하는 것인, 고전자 이동도 트랜지스터(HEMT) 형성 방법.
  10. 제9항에 있어서,
    상기 개구가 형성된 후, 및 상기 게이트 전극의 형성 단계가 수행되기 전에, 게이트 유전체층을 형성하는 단계를 더 포함하며, 상기 게이트 유전체층은 상기 개구 내로 연장하는 제1 부분과, 상기 유전체 패시베이션층과 오버랩하는 제2 부분을 포함한 것인, 고전자 이동도 트랜지스터(HEMT) 형성 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9525054B2 (en) 2013-01-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
US8916427B2 (en) * 2013-05-03 2014-12-23 Texas Instruments Incorporated FET dielectric reliability enhancement
SG11201603049WA (en) * 2013-10-18 2016-05-30 Agency Science Tech & Res Semiconductor device fabrication
US9620362B2 (en) 2015-04-29 2017-04-11 Taiwan Semiconductor Manufacutring Co., Ltd. Seed layer structure for growth of III-V materials on silicon
US10530360B2 (en) * 2016-02-29 2020-01-07 Infineon Technologies Austria Ag Double gate transistor device and method of operating
US10276681B2 (en) 2016-02-29 2019-04-30 Infineon Technologies Austria Ag Double gate transistor device and method of operating
WO2017190643A1 (zh) * 2016-05-06 2017-11-09 杭州电子科技大学 一种新型iii-v异质结场效应晶体管
US9673311B1 (en) * 2016-06-14 2017-06-06 Semiconductor Components Industries, Llc Electronic device including a multiple channel HEMT
CN106024881A (zh) * 2016-07-26 2016-10-12 中国科学院半导体研究所 双异质氮化镓基场效应晶体管结构及制作方法
KR102238369B1 (ko) * 2016-08-18 2021-04-08 레이던 컴퍼니 이온 주입을 이용한 고저항 나이트라이드 버퍼층의 반도체 물질 성장
JP6925117B2 (ja) * 2016-11-18 2021-08-25 エア・ウォーター株式会社 化合物半導体基板の製造方法および化合物半導体基板
US10515867B2 (en) * 2017-11-14 2019-12-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US11011614B2 (en) * 2018-06-29 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor (HEMT) device and method of forming same
KR101940772B1 (ko) 2018-07-13 2019-01-21 서재원 식판 자동 투입장치
KR101999771B1 (ko) 2018-07-20 2019-07-12 주식회사 대양에스티 식기세척기용 식기투입기
CN112242441A (zh) * 2019-07-16 2021-01-19 联华电子股份有限公司 高电子迁移率晶体管
JP7439536B2 (ja) * 2020-01-28 2024-02-28 富士通株式会社 半導体装置
US11888054B2 (en) 2020-12-18 2024-01-30 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
CN113130644B (zh) * 2020-12-18 2023-03-24 英诺赛科(苏州)科技有限公司 半导体器件以及制造半导体器件的方法
CN115132585A (zh) * 2021-03-29 2022-09-30 联华电子股份有限公司 高电子迁移率晶体管及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100034919A (ko) * 2008-09-25 2010-04-02 전자부품연구원 스위치용 고전자 이동도 트랜지스터 및 그 제조방법
KR20100138871A (ko) * 2008-03-19 2010-12-31 스미또모 가가꾸 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP2011009493A (ja) 2009-06-26 2011-01-13 Toshiba Corp 半導体装置およびその製造方法
JP2011044647A (ja) 2009-08-24 2011-03-03 Sharp Corp Ｉｉｉ族窒化物系電界効果トランジスタおよびその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727531B1 (en) * 2000-08-07 2004-04-27 Advanced Technology Materials, Inc. Indium gallium nitride channel high electron mobility transistors, and method of making the same
US6593193B2 (en) * 2001-02-27 2003-07-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP3986887B2 (ja) * 2002-05-17 2007-10-03 松下電器産業株式会社 半導体装置
US7417267B2 (en) * 2004-09-24 2008-08-26 International Rectifier Corporation Non-planar III-nitride power device having a lateral conduction path
US20060226442A1 (en) * 2005-04-07 2006-10-12 An-Ping Zhang GaN-based high electron mobility transistor and method for making the same
US20070018199A1 (en) * 2005-07-20 2007-01-25 Cree, Inc. Nitride-based transistors and fabrication methods with an etch stop layer
US7709269B2 (en) * 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
US8399911B2 (en) * 2006-06-07 2013-03-19 Imec Enhancement mode field effect device and the method of production thereof
JP5088325B2 (ja) * 2006-09-29 2012-12-05 富士通株式会社 化合物半導体装置およびその製造方法
JP5401758B2 (ja) * 2006-12-12 2014-01-29 サンケン電気株式会社 半導体装置及びその製造方法
US7838904B2 (en) * 2007-01-31 2010-11-23 Panasonic Corporation Nitride based semiconductor device with concave gate region
KR20100051647A (ko) * 2007-07-24 2010-05-17 스미또모 가가꾸 가부시키가이샤 반도체 장치, 반도체 장치의 제조 방법, 고 캐리어 이동도 트랜지스터 및 발광 장치
KR101387706B1 (ko) 2007-08-17 2014-04-23 삼성전자주식회사 반도체 칩 패키지, 그 제조 방법 및 이를 포함하는 전자소자
KR20090120215A (ko) 2008-05-19 2009-11-24 삼성전기주식회사 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
KR20100131180A (ko) 2009-06-05 2010-12-15 삼성전자주식회사 반도체 패키지, 반도체 모듈 및 반도체 패키지의 제조방법
US8575660B2 (en) * 2009-10-14 2013-11-05 International Rectifier Corporation Group III-V semiconductor device with strain-relieving interlayers
US9378965B2 (en) * 2009-12-10 2016-06-28 Infineon Technologies Americas Corp. Highly conductive source/drain contacts in III-nitride transistors
US8936976B2 (en) * 2009-12-23 2015-01-20 Intel Corporation Conductivity improvements for III-V semiconductor devices
US9525054B2 (en) 2013-01-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100138871A (ko) * 2008-03-19 2010-12-31 스미또모 가가꾸 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
KR20100034919A (ko) * 2008-09-25 2010-04-02 전자부품연구원 스위치용 고전자 이동도 트랜지스터 및 그 제조방법
JP2011009493A (ja) 2009-06-26 2011-01-13 Toshiba Corp 半導体装置およびその製造方法
JP2011044647A (ja) 2009-08-24 2011-03-03 Sharp Corp Ｉｉｉ族窒化物系電界効果トランジスタおよびその製造方法

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