KR20100051647A - 반도체 장치, 반도체 장치의 제조 방법, 고 캐리어 이동도 트랜지스터 및 발광 장치 - Google Patents

반도체 장치, 반도체 장치의 제조 방법, 고 캐리어 이동도 트랜지스터 및 발광 장치 Download PDF

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스미또모 가가꾸 가부시키가이샤
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Abstract

본 발명은, 반도체 장치, 반도체 장치의 제조 방법, 고 캐리어 이동도 트랜지스터 및 발광 장치를 제공하는 것을 목적으로 한다. 반도체 장치는, N 및 Ga을 함유하는 반도체층과, 상기 반도체층에 오믹 접속되는 도전층과, 상기 반도체층과 상기 도전층과의 계면에 금속이 분포되어 존재하는 금속 분포 영역과, 상기 반도체층에 상기 금속의 원자가 침입하여 존재하는 금속 침입 영역을 구비한다.

Description

반도체 장치, 반도체 장치의 제조 방법, 고 캐리어 이동도 트랜지스터 및 발광 장치{SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE MANUFACTURING METHOD, HIGH CARRIER MOBILITY TRANSISTOR AND LIGHT EMITTING DEVICE}
본 발명은, 반도체 장치, 반도체 장치의 제조 방법, 고 캐리어 이동도 트랜지스터 및 발광 장치에 관한 것이다. 특히, 본 발명은, 반도체층에 오믹 접속되는 전극의 접촉 저항을 저감하는 반도체 장치, 반도체 장치의 제조 방법, 고 캐리어 이동도 트랜지스터 및 발광 장치에 관한 것이다.
B. Jacob 외 지음, 「Optimisation of the Ti/Al/Ni/Au ohmic contact on AlGaN/GaN FET structures」, 결정 성장에 관한 논문, 241권, 2002년, 15-18은 AlGaN 및 GaN의 반도체 구조를 갖는 전계 효과 트랜지스터에 있어서, 금속 전극의 콘택트 저항을 저감하는 금속막 조성, 금속막 두께 및 어닐링의 조건을 개시한다. 이 문헌에 따르면, 금속막 조성으로서 Ti, Al, Ni 및 Au의 적층 구조를 채용하여 각 층의 막 두께를 각각 30 ㎚, 180 ㎚, 40 ㎚ 및 150 ㎚로 한다. 그리고, 질소 가스 분위기에서의 RTA(Rapid Thermal Annealing) 처리를 900℃, 30초의 조건으로 실행함으로써, 7.3×10-7 Ωcm2 특성 접촉 저항을 얻을 수 있었다고 보고되어 있다.
상기 문헌에 개시된 기술에 따르면, 금속 콘택트의 구조 및 RTA의 처리 조건을 최적화함으로써 접촉 저항의 저감을 실현할 수 있다. 그러나, 이 문헌에도 개시된 바와 같이, 최적의 조건에서 벗어나면 접촉 저항은 현저히 증대된다. 이 문헌은 어디까지나 접촉 저항 저감을 중점으로 한 금속 콘택트의 특정 조건 하에서의 최적화 조건을 개시하고 있는 것에 불과하다. 제조 조건에 민감하지 않은 금속 콘택트의 접촉 저항 저감 기술의 제공이 요구된다.
상기 과제를 해결하기 위해서, 본 발명의 제1 형태에 있어서는, N 및 Ga을 함유하는 반도체층과, 반도체층에 오믹 접속되는 도전층과, 반도체층과 도전층과의 계면에 금속이 분포되어 존재하는 금속 분포 영역과, 반도체층에 금속 원자가 침입하여 존재하는 금속 침입 영역을 구비하는 반도체 장치를 제공한다.
또한, 상기 발명의 개요는, 본 발명의 필요한 특징 전체를 열거한 것은 아니다. 또한, 이들 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
도 1은 본 실시형태의 반도체 장치(100)의 일부 단면을 나타낸 도면.
도 2는 반도체 장치(100)의 제조 공정에서의 단면의 일례를 나타낸 도면.
도 3은 반도체 장치(100)의 제조 공정에서의 단면의 일례를 나타낸 도면.
도 4는 반도체 장치(100)의 제조 공정에서의 단면의 일례를 나타낸 도면.
도 5는 반도체 장치(100)의 제조 공정에서의 단면의 일례를 나타낸 도면.
도 6은 반도체 장치(100)의 제조 공정에서의 단면의 일례를 나타낸 도면.
도 7은 표 1에 나타내는 특성 접촉 저항 및 Ti 침입 깊이를 Au막 두께의 함수로서 나타낸 도면.
도 8은 실시예 2 및 실시예 5 내지 실시예 7의 특성 접촉 저항을 열처리 온도의 함수로서 나타낸 도면.
도 9는 실시예 2의 제조 조건에 따른 반도체 장치(100)의 콘택트 부분을 관찰한 TEM상을 나타낸 도면.
도 10은 도 9의 TEM상과 동일 시야에서의 EDX에 의한 Ti 맵핑상을 나타낸 도면.
도 11은 도 9의 TEM상과 동일 시야에서의 EDX에 의한 Ga 맵핑상을 나타낸 도면.
도 12는 도 9의 TEM상과 동일 시야에서의 EDX에 의한 Al 맵핑상을 나타낸 도면.
도 13은 비교예 1에서의 TEM상을 나타낸 도면.
도 14는 도 13의 TEM상과 동일 시야에서의 EDX에 의한 Ti 맵핑상을 나타낸 도면.
도 15는 도 13의 TEM상과 동일 시야에서의 EDX에 의한 Ga 맵핑상을 나타낸 도면.
도 16은 도 13의 TEM상과 동일 시야에서의 EDX에 의한 Al 맵핑상을 나타낸 도면.
도 17은 본 실시형태의 반도체 장치(100)의 일례로서의 발광 장치(300)를 나타낸 도면.
도 18은 본 실시형태의 반도체 장치(100)의 일례로서의 고 캐리어 이동도 트랜지스터(400)를 나타낸 도면.
이하, 발명의 실시형태를 통해 본 발명을 설명하지만, 이하의 실시형태는 특허청구범위에 관한 발명을 한정하는 것은 아니다. 또한, 실시형태 내에서 설명되어 있는 특징의 조합 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
도 1은 본 실시형태의 반도체 장치(100)의 일부 단면을 도시한다. 본 실시형태의 반도체 장치(100)는 예컨대 FET(Field Effect Transistor)이어도 좋고, 도 1에 도시된 단면은 예컨대 FET의 소스 또는 드레인의 콘택트 부분을 나타낸다. 반도체 장치(100)는, 기판(102), 제1 반도체층(104), 제2 반도체층(106), 도전층(108), 금속 분포 영역(110) 및 금속 침입 영역(112)을 구비한다.
기판(102)은, 예컨대 단결정 Al2O3(사파이어), SiC, Si 등이어도 좋고, 이들 단결정 Al2O3 등의 표면에 GaN 단결정의 에피택셜 성장층을 포함하여도 좋다. 에피택셜 성장법으로서, 예컨대 유기 금속 기상 성장법, 분자선 에피택셜 성장법을 예시할 수 있다.
제1 반도체층(104) 및 제2 반도체층(106)은 N 및 Ga을 함유하는 반도체층의 일례이다. 제1 반도체층(104) 및 제2 반도체층(106)의 계면은 N 및 Ga을 함유하는 반도체의 이종(hetero) 접합 계면의 일례이다. 제1 반도체층(104) 및 제2 반도체층(106)에는 Ga와 치환하여 혼정(混晶, mixed crystal)을 구성하는 3족 원소, 예컨대 Al이 함유되어도 좋다. 구체적으로는, 제1 반도체층(104) 및 제2 반도체층(106)으로서, AlxGa1-xN(0≤x≤1)로 표시되는 반도체층을 들 수 있다. 제1 반도체층(104)으로서, 예컨대 GaN층(상기 식에서, x=0)을 예시할 수 있다. 제2 반도체층(106)으로서, 예컨대 AlxGa1-xN(0<x<1)층을 예시할 수 있다.
GaN층 및 AlGaN층은 예컨대 유기 금속 기상 성장법 또는 분자선 에피택셜 성장법 등의 에피택셜 성장법에 의해 형성할 수 있다. GaN층 및 AlGaN층은 불순물이 도입되지 않는 진성(眞性) 반도체층이어도 좋고, P형 또는 N형의 전도형(傳導型)이 되는 불순물이 도입되어도 좋다.
도전층(108)은 제2 반도체층(106)에 오믹 접속된다. 도전층(108)은 반도체 장치(100)의 오믹 콘택트 전극으로서 기능한다. 또한, 도전층(108)은 금속 침입 영역(112)을 사이에 두고 제1 반도체층(104)에 오믹 접속되어도 좋다. 도전층(108)의 주성분으로서 Al을 예시할 수 있다. 도전층(108)은, 예컨대 금속 스퍼터링 또는 증착에 의한 막 형성과 포토리소그래피법을 이용한 패터닝에 의해 형성할 수 있다.
도전층(108)은 예컨대 Al의 단일층이어도 좋고, 복수의 재료가 적층된 다층 적층 구조이어도 좋다. 예컨대 도전층(108)의 상층에 도전성의 중간층 및 캡층이 형성되어도 좋다. 중간층은 도전층(108)과 캡층 사이의 접착층 또는 상용(相溶) 방지층으로서 기능시킬 수 있고, 캡층은 도전층(108)의 산화 방지층 또는 볼업(ball-up) 방지층으로서 기능시킬 수 있다. 중간층으로서, Ni, Ta, Nb, W, Pt, Mo 또는 Au를 예시할 수 있다. 캡층으로서, Ni, Ta, Nb, W, Pt, Mo 또는 Au를 예시할 수 있다.
금속 분포 영역(110)은 제2 반도체층(106)과 도전층(108)과의 계면에 존재하고, 금속 분포 영역(110)에는 금속이 균일하게 분포되어 존재한다. 금속 분포 영역(110)에 분포되는 금속으로서, Ti을 예시할 수 있다. 또한, 금속 분포 영역(110)에 분포되는 금속은 금속 분포 영역(110)에만 존재하지 않고, 도전층(108)에 존재하여도 좋다.
금속 침입 영역(112)은 적어도 제2 반도체층(106)에 존재하며, 금속 침입 영역(112)에는 금속 분포 영역(110)에 분포되는 금속과 동종의 금속 원자가 침입하여 존재한다. 금속 침입 영역(112)은 제2 반도체층(106)을 관통하여 제1 반도체층(104)에도 존재하여도 좋다. 또한, 도 1에 있어서 금속 침입 영역(112)의 단면 형상을 의사적(擬似的)으로 원형으로 표시하지만, 원형에 한정되는 것은 아니다.
본 실시형태의 반도체 장치(100)에서는, 반도체층인 제2 반도체층(106)에 금속 침입 영역(112)이 형성되기 때문에, 오믹 콘택트 전극으로서 기능하는 도전층(108)의 콘택트 저항을 저감할 수 있다. 이 콘택트 저항의 저감 효과는, 금속 침입 영역(112)의 형성이라는 물리적인 성상(性狀)에 따라 얻어지는 것으로서, 제조 프로세스 조건의 최적화 등에 의해 얻어지는 효과를 초월한다.
금속 침입 영역(112)에 침입하는 금속으로서 Ti을 예시할 수 있다. Ti은, 제1 반도체층(104) 또는 제2 반도체층(106)에 함유되는 N와 화합하여 TiN을 구성하여도 좋다. TiN은 일함수가 작기 때문에, 금속 침입 영역(112) 내의 Ti이 TiN을 구성함으로써, 금속과 반도체 사이의 장벽을 저감하고, 콘택트 저항을 더 저감할 수 있다.
금속 침입 영역(112)은, 반도체층인 제2 반도체층(106)에서의 계면과 평행한 면내에서 불균일하게 형성되어 있다. 이에 따라, 금속 침입 영역(112)과 제1 반도체층(104) 또는 제2 반도체층(106)과의 접촉 면적이 커져 콘택트 저항을 저감할 수 있다. 또한, 금속 침입 영역(112)은, 제2 반도체층(106)에서의 침입 깊이가 6 ㎚ 이상인 영역에 도달하여 형성되어 있다. 이에 따라, 금속 침입 영역(112)의 반도체층 내에서의 접촉 면적을 증대시켜 콘택트 저항을 저감할 수 있다.
금속 침입 영역(112)은, 제1 반도체층(104)과 제2 반도체층(106)과의 접합 계면 즉 이종 접합 계면에 도달하여 형성되어도 좋다. 이 이종 접합 계면에 2차원 전자 가스를 형성하여 채널로 하는 고전자 이동도 트랜지스터와 같은 디바이스에 적용하면, 도전층(108)과 채널 영역 사이를 낮은 저항의 금속 침입 영역(112)으로 접속할 수 있다. 그 결과, 도전층(108)으로부터 채널 영역에 이르는 경로의 저항을 저감할 수 있다.
금속 침입 영역(112)은, 이 이종 접합 계면에 도달하지 않는 반도체층의 영역 즉 제2 반도체층(106)에 형성되어도 좋다. 예컨대 복수의 이종 접합에 의해 양자 우물을 형성하는 경우에, 이 양자 우물 내에서의 침입 금속에 의한 캐리어의 산란을 억제할 수 있다.
금속 침입 영역(112)에 침입하는 금속은 도전층(108)에 비하여 금속 침입 영역(112)에 많이 존재하여도 좋다. 또한, 금속 침입 영역(112)에서의 금속의 농도는 몰분률 1% 이상 100% 미만의 범위이어도 좋다. 금속 침입 영역(112)에서의 Ga의 농도는 금속 침입 영역(112) 이외의 제1 반도체층(104) 및 제2 반도체층(106)에서의 Ga의 농도보다 낮아도 좋으며, 예컨대 50% 이상 낮게 형성되어도 좋다. 금속 침입 영역(112)은, 그 주위에 3족 원소 예컨대 Al이 존재하여도 좋다. 즉, 제1 반도체층(104) 및 제2 반도체층(106)에 있어서, 금속 침입 영역(112)을 둘러쌈으로써, 3족 원소 예컨대 Al이 존재하여도 좋다.
이들 금속 침입 영역(112)의 특징적인 성상은, 금속 분포 영역(110) 및 금속 침입 영역(112)이 이하와 같은 방법에 의해 형성됨으로써 얻어진다. 즉, 제1 반도체층(104) 및 제2 반도체층(106)의 상층에 금속(예컨대, Ti)을 주성분으로 하는 금속층을 형성한다. 이 금속층을 구성하는 금속(예컨대, Ti)의 확산을 방지하는 확산방지층을 형성한다. 도전층(108)을 형성하여 금속층, 확산 방지층 및 도전층(108)을 열처리함으로써 금속 분포 영역(110) 및 금속 침입 영역(112)이 더 형성된다. 확산 방지층을 구성하는 재료는, 도전층(108)을 구성하는 재료 예컨대 Al의 융점보다 높은 융점을 가질 수 있다.
도 2 내지 도 6은 반도체 장치(100)의 제조 공정에서의 단면의 일례를 나타낸다. 도 2에 도시된 바와 같이, 예컨대 사파이어로 예시되는 기판(102) 상에 예컨대 GaN으로 예시되는 제1 반도체층(104)을 형성한 후에, 예컨대 AlGaN으로 예시되는 제2 반도체층(106)을 더 형성한다. 제1 반도체층(104) 및 제2 반도체층(106)은, 유기 금속 기상 성장법, 분자선 에피택셜 성장법 등의 에피택셜 성장법에 의해 형성할 수 있다. 제1 반도체층(104)의 막 두께로서 예컨대 2 ㎛를 예시할 수 있고, 제2 반도체층(106)의 막 두께로서 30 ㎚를 예시할 수 있다. 제1 반도체층(104) 및 제2 반도체층(106)에는, 반도체 장치(100)의 디바이스 구성에 따라 적절하게 도너 또는 억셉터가 되는 불순물을 도입할 수 있다.
도 3에 도시된 바와 같이, 제2 반도체층(106)의 상면에 패터닝된 레지스트막(120)을 형성한다. 레지스트막(120)은, 제2 반도체층(106) 상의 전면에 레지스트를 도포하고, 도전층(108)을 형성하는 영역에 개구가 형성되도록 포토리소그래피에 의해 패터닝한다. 또한, 도전층(108)을 형성하기 위한 레지스트막(120)의 형성 전에 반도체 장치(100)의 디바이스 구성에 따른 프로세스를 완료할 수 있다. 예컨대 FET의 소스 영역 및 드레인 영역에의 불순물 이온 주입 및 어닐링, 게이트 전극의 형성 등의 프로세스를 완료하여도 좋다.
도 4에 도시된 바와 같이, 레지스트막(120)을 형성한 제2 반도체층(106)의 상면에 금속층(130), 확산 방지층(132), 도전층(134), 중간층(136) 및 캡층(138)을 순차적으로 형성한다. 금속층(130), 확산 방지층(132), 도전층(134), 중간층(136) 및 캡층(138)은, 예컨대 증착법, 스퍼터링법 그 밖의 금속 박막 퇴적법에 의해 형성할 수 있다. 금속층(130)은, 금속 분포 영역(110) 및 금속 침입 영역(112)을 형성하는 금속을 포함한다. 확산 방지층(132)은, 금속층(130)을 구성하는 금속의 확산을 방지한다. 도전층(134)은, 가공되어 도전층(108)이 된다.
금속층(130)을 주로 구성하는 금속으로서 Ti을 예시할 수 있고, Ti층의 막 두께로서 20 ㎚를 예시할 수 있다. 도전층(134)을 주로 구성하는 재료로서 Al을 예시할 수 있고, Al층의 막 두께로서 180 ㎚를 예시할 수 있다. 중간층(136)을 주로 구성하는 금속으로서 Ni를 예시할 수 있고, Ni층의 막 두께로서 25 ㎚를 예시할 수 있다. 캡층(138)을 주로 구성하는 금속으로서 Au를 예시할 수 있고, Au막의 막 두께로서 30 ㎚를 예시할 수 있다. 또한, 중간층(136) 및 캡층(138)을 구성하는 재료로서, 그 밖에 Ta, Nb, W, Pt 또는 Mo을 적용할 수 있다.
확산 방지층(132)을 구성하는 재료는, 도전층(134)을 구성하는 재료의 융점보다 높은 융점을 갖는다. 확산 방지층(132)은 도전층(134)보다 높은 융점을 갖기 때문에, 도전층(134)이 용융되는 상태에 있어서도 금속층(130)을 구성하는 금속의 도전층(134)으로의 확산을 방지할 수 있다. 확산 방지층(132)을 주로 구성하는 재료로서 Au, Ag, Cu, W, Mo, Cr, Nb, Pt, Pd 및 Si를 예시할 수 있지만, 상기 예시한 금속 중 Au, Ag, Cu, Pt, Pd, Si가 바람직하다. 확산 방지층(132)을 주로 구성하는 재료로서 Au, Ag, Cu, Si가 보다 바람직하며, 특히 Au가 바람직하다.
확산 방지층(132)은, 상기 예시한 Au, Ag, Cu, W, Mo, Cr, Nnb, Pt, Pd 및 Si로부터 선택된 어느 하나의 재료 또는 이들의 합금, 또는 이들의 질화물 또는 산화물이어도 좋다. 이들 중에서도, 어떤 금속, 또는 이들의 합금이 바람직하다. 확산 방지층(132)은, 10 ㎚ 이상 500 ㎚ 이하, 바람직하게는 15 ㎚ 이상 200 ㎚ 이하, 더욱 바람직하게는 25 ㎚ 이상 80 ㎚ 이하의 막 두께로 형성할 수 있다.
도 5에 도시된 바와 같이, 예컨대 레지스트막(120)을 박리하여 패터닝된 금속층(140), 확산 방지층(142), 도전층(144), 중간층(146) 및 캡층(148)을 형성한다. 여기서는 레지스트막(120)을 박리시킴에 따른 리프트 오프법에 의한 패터닝을 예시하지만, 드라이에칭 등에 의해 패터닝을 실행하여도 좋다.
도 6에 도시된 바와 같이, 금속층(140), 확산 방지층(142), 도전층(144), 중간층(146) 및 캡층(148)의 형성 후에, 예컨대 RTA에 의한 열처리를 행한다. 이 열처리에 의해 금속층(140)은 용융 또는 연화되고, 금속층(140)을 구성하는 금속은 제1 반도체층(104) 및 제2 반도체층(106)으로 확산된다. 한편, 금속층(140)의 상층에는 확산 방지층(142)이 존재하기 때문에, 도전층(144) 방향으로의 금속층(140)을 구성하는 금속의 확산은 억제된다. 그 때문에 금속층(140)을 구성하는 금속은, 보다 강한 농도 구배의 영향을 받아 제1 반도체층(104) 및 제2 반도체층(106)의 방향으로 확산된다. 이 결과, 금속 분포 영역(110) 및 금속 침입 영역(112)이 형성된다.
상기 열처리에 의해 도전층(144)도 용융 또는 연화되어 확산 방지층(142), 중간층(146) 및 캡층(148)이 원래의 형태를 남기지 않을 정도로 융합되는 경우가 있다. 이러한 경우, 열처리의 결과 형성되는 도전층(108)은, 도전층(144)을 구성하는 원소에 부가하여 이들 확산 방지층(142), 중간층(146) 및 캡층(148)을 구성하는 원소를 포함하여 형성되게 된다. 또한, 중간층(146) 및 캡층(148)을 형성하지 않는 경우도 본 실시형태의 반도체 장치(100)를 구성하는 것은 가능하고, 이러한 경우에는 열처리의 결과 형성된 도전층(108)에 중간층(146) 및 캡층(148)을 구성하는 원소를 포함하지 않는 것은 물론이다.
열처리는, 650℃ 이상 900℃ 이하의 온도 범위에서 실행할 수 있고, 750℃ 이상 900℃ 이하의 온도 범위가 바람직하며, 790℃ 이상 870℃ 이하의 온도 범위가 더욱 바람직하다. 본 실시형태에서의 열처리의 조건으로서, 질소 분위기, 열처리 온도 800℃, 처리 시간 30초를 예시할 수 있다. 이상과 같은 처리에 의해 도 1에 도시된 콘택트 부분을 갖는 반도체 장치(100)를 제조할 수 있다.
표 1은, 상기한 바와 같이 하여 제조한 반도체 장치(100)에서의 콘택트 부분의 접촉 저항의 평가 결과를 나타낸다. 실시예 1 내지 실시예 4에 있어서, 확산 방지층(142)[확산 방지층(132)]인 Au층의 막 두께를 변화시켜 접촉 저항을 평가하였다. 또한, 각 실시예에서의 콘택트 부분의 단면을, TEM(Transmission Electron Microscope) 및 EDX(Energy Dispersive X-ray spectrometer)로 관찰하여 금속 침입 영역(112)의 크기를 Ti 침입 깊이로서 평가하였다.
Figure pct00001
실시예 1 내지 실시예 4에 있어서, 금속층(140)[금속층(130)]인 Ti층의 막 두께를 20 ㎚, 도전층(144)[도전층(134)]인 Al층의 막 두께를 180 ㎚로 하였다. 또한 실시예 1 내지 실시예 4에 있어서, 중간층(146)[중간층(136)]인 Ni층의 막 두께를 25 ㎚, 캡층(148)[캡층(138)]인 Au층의 막 두께를 30 ㎚로 하였다. 확산 방지층(142)[확산 방지층(132)]인 Au층의 막 두께는, 실시예 1에서는 60 ㎚, 실시예 2에서는 30 ㎚, 실시예 3에서는 20 ㎚, 실시예 4에서는 10 ㎚로 하였다. 열처리는 어느 실시예에 있어서나 질소 분위기, 800℃, 30초의 조건에서의 RTA 처리로 하였다.
접촉 저항으로서, TLM(Transmission Line Model)법에 의한 특성 접촉 저항을 2단자 프로빙에 의해 평가하였다. Ti 침입 깊이는 TEM에 의한 단면 관찰 및 동일 시야에서의 EDX에 의한 Ti 프로파일의 관찰로부터, Ti 농도가 높은 영역을 금속 침입 영역(112)으로서 특정하여 이 금속 침입 영역(112)의 깊이 방향으로의 도달 거리로서 평가하였다. 또한, 비교예 1로서, 확산 방지층(142)[확산 방지층(132)]을 구비하지 않는 것을 작성하여 실시예와 동일하게 평가하였다.
도 7은 표 1에 나타내는 특성 접촉 저항 및 Ti 침입 깊이를 Au막 두께의 함수로서 나타낸다. 특성 접촉 저항은 대수(對數)로 나타낸다. 도 7에 있어서, 검정 사각형(■)의 플롯은 대수 특성 접촉 저항의 실측치를 나타내고 있고, 검정 원형(●)의 플롯은 Ti 침입 깊이의 실측치를 나타내고 있다. ×표는 비교예 1의 특성 접촉 저항치를 나타내고 있다. 실선(202) 및 실선(204)은 대수 특성 접촉 저항의 실험 직선을 나타내고 있고, 파선(206)은 Ti 침입 깊이의 실험 곡선을 나타낸다.
도 7로부터, 확산 방지층(142)[확산 방지층(132)]인 Au층의 막 두께가 클수록 특성 접촉 저항이 저하되고 있는 것을 알 수 있다. 또한, Au 막 두께가 클수록 Ti 침입 깊이가 커지는 것을 알 수 있다. 이 결과는 확산 방지층(142)[확산 방지층(132)]의 접촉 저항 저하에 대한 효과를 직접 나타내고 있고, Ti 침입 깊이가 클수록 특성 접촉 저항이 저하되는 것을 나타내고 있다.
또한, 도 7의 결과는 10 ㎚ 정도의 Au 막 두께로, 비교예 1의 절반 정도의 접촉 저항으로 저감시킬 수 있는 것을 나타내고 있고, Au 막 두께가 10 ㎚ 이상으로 큰 접촉 저항 저감 효과를 얻을 수 있는 것을 나타내고 있다. 또한, 실선(202) 및 실선(204)의 실험 직선은, Au 막 두께가 20 ㎚∼30 ㎚의 범위에 있을 때 대수 특성 접촉 저항의 변곡점이 존재하는 것을 나타내고 있다. 이것은, 접촉 저항 저감의 메커니즘이 변화하고 있는 것을 시사하고 있는 것으로 생각된다. 이러한 시사는, 파선(206)의 실험 곡선이 Au 막 두께 30 ㎚ 부근을 경계로 변곡되고 있는 것으로부터도 판독할 수 있다. 즉, 60 ㎚를 크게 초과하여 Au 막 두께를 증가시켰다고 해도 큰 접촉 저항의 저감 효과를 바라기 어려워지는 것을 시사하고 있다.
이상으로부터, 접촉 저항 저감의 효과를 얻기 위해서는, 확산 방지층(142)[확산 방지층(132)]인 Au층의 막 두께를 10 ㎚ 이상 바람직하게는 25 ㎚ 이상으로 하는 것이 좋고, Au 막 두께의 상한치는 가공 용이성을 고려하여 500 ㎚ 이하로 하는 것이 바람직하다. Au 막 두께가 30 ㎚ 이상이 되면 접촉 저항 저감의 효과가 감퇴되는 것 및 가공 용이성을 더욱 고려하여 Au 막 두께의 상한치는 200 ㎚ 이하 또는 80 ㎚ 이하로 하는 것이 더욱 바람직하다.
표 2는, 열처리 온도 이외의 반도체 장치(100)의 제조 조건을 실시예 2와 동일하게 한 반도체 장치(100)에서의 콘택트 부분의 접촉 저항의 평가 결과를 나타낸다. 실시예 5, 실시예 6 및 실시예 7의 각 열처리 온도는 750℃, 850℃, 900 ℃로 하였다.
Figure pct00002
도 8은 실시예 2 및 실시예 5 내지 실시예 7의 특성 접촉 저항을 열처리 온도의 함수로서 나타낸다. 검정 원형(●) 플롯은 실측치를 나타내고, 실선은 실험 곡선을 나타낸다. 도 8로부터, 특성 접촉 저항을 작게 하는 최적의 열처리 온도가 있는 것을 알 수 있다. 열처리 온도는 750℃ 이상 900℃ 이하의 온도 범위가 바람직하고, 790℃ 이상 870℃ 이하의 온도 범위가 더욱 바람직하다.
Figure pct00003
표 3은 반도체 장치(100)에서의 콘택트 부분의 접촉 저항의 평가 결과 및 Ti 침입 깊이를 나타낸다. 표 3에 있어서, 실시예 8은, Al 조성 0.465의 AlGaN층을 형성한 기판(HEMT용 에피택셜 기판)을 이용하여 실시예 1과 동일한 제조 조건에 따라 작성한 반도체 장치(100)의 예이다. HEMT용 에피택셜 기판은, 예컨대 NTT 어드밴스 테크놀로지 주식회사의 AlGaN/GaN 에피택셜 웨이퍼(제품명)로서 입수할 수 있다.
표 3에 있어서, 실시예 9는, Al 조성 0.24의 AlGaN층을 형성한 기판(HEMT 에피택셜 기판)을 이용하여 실시예 1과 동일한 제조 조건에 따라 작성한 반도체 장치(100)의 예이다. 표 3에 있어서, 실시예 10은 Al 조성이 0인 에피택셜 기판을 이용하여 실시예 1과 동일한 제조 조건에 따라 작성한 반도체 장치(100)의 예이다. 실시예 10의 에피택셜 기판은 n형의 전도형으로 하였다. n형을 부여하는 Si의 농도는 2.0×18 cm-3로 제어하였다.
접촉 저항으로서, TLM(Transmission Line Model)법에 의한 특성 접촉 저항을 4단자 프로빙에 의해 평가하였다. Ti 침입 깊이는, TEM에 의한 단면 관찰 및 동일 시야에서의 EDX에 의한 Ti 프로파일의 관찰로부터, Ti 농도가 높은 영역을 금속 침입 영역(112)으로서 특정하고, 이 금속 침입 영역(112)의 깊이 방향으로의 도달 거리를 평가하였다.
비교예 2로서, Al 조성 0.465의 AlGaN층을 형성한 기판(HEMT용 에피택셜 기판)을 이용하여 표 1의 비교예 1과 동일한 제조 조건에 따라 반도체 장치를 작성하였다. 비교예 3으로서, Al 조성이 0인 에피택셜 기판을 이용하여 표 1의 비교예 1과 동일한 제조 조건에 따라 반도체 장치를 작성하였다. 비교예 3의 에피택셜 기판은 실시예 10과 동일하게 n형의 전도형으로 하였다. 비교예 2 및 비교예 3을 실시예 8 내지 실시예 10과 동일하게 평가하였다.
Al 조성 0.35 이상의 AlGaN층을 형성한 기판(HEMT용 에피택셜 기판)은 와이드 밴드 갭이 실현되기 때문에 실용상 유리한 기판으로서 기대되지만, 접촉 저항이 커질 것으로 예상된다. 그러나, 본 실시형태의 기술을 이용하면, 표 3의 실시예 8에 나타내는 바와 같이, Al 조성 0.35 이상의 AlGaN층을 형성한 기판(HEMT용 에피택셜 기판)을 이용하여도, 실시예 9에 나타내는 Al 조성이 0.24 정도인 종전의 반도체 장치(100)와 같은 정도의 저항치로 저감할 수 있다. 또한, Al 조성이 큰 AlGaN층을 형성한 기판(HEMT용 에피택셜 기판)을 이용한 경우에도, Al 조성이 0.24정도인 종전의 반도체 장치(100)와 같은 정도의 저항치로 저감할 수 있는 것을 기대할 수 있다. 즉, 본 실시형태의 기술은, 와이드 밴드 갭과, 콘택트 저항이 낮은 오믹 접속과의 양쪽을 실현할 수 있다.
또한, Al 조성이 각각 0.465, 0.24, 0인 실시예 8 및 비교예 2, 실시예 1 및 비교예 1, 실시예 10 및 비교예 3의 각 특성 접촉 저항의 비교 결과로부터, 이하의 사항을 고찰할 수 있다. 즉, Al 조성이 0.465인 실시예 8과 비교예 2를 비교하면, 실시예 8의 접촉 저항은 비교예 2의 접촉 저항보다도 10-2배 정도 작고, Al 조성이 0.24인 실시예 1과 비교예 1을 비교하면, 실시예 1의 접촉 저항은 비교예 1의 접촉 저항보다 10-1배 정도 작다. 또한, Al 조성이 0인 AlGaN층을 형성하지 않는 HEMT용 에피택셜 기판을 이용한 실시예 10과 비교예 3을 비교하면, 실시예 10의 접촉 저항은 비교예 3의 접촉 저항보다도 0.8배 정도 작다.
상기 결과는, 어느 Al 조성의 HEMT용 에피택셜 기판을 이용한 경우라도, 본 실시형태의 기술의 적용에 의해 접촉 저항이 작아진 것을 나타내고, Al 조성이 커짐에 따라 본 실시형태의 기술에 의한 효과가 커지는 것을 나타내고 있다. 즉, Al 조성이 0, 0.24, 0.465로 커짐에 따라 본 실시형태의 기술을 적용하는 실시예와 비교예와의 접촉 저항의 감소 정도는 0.8배, 0.1배, 0.01배로 커지고, Al 조성이 0.465를 초과하여 더욱 커진 경우에도, 접촉 저항의 감소의 정도가 더욱 커지는 것을 기대할 수 있다.
도 9는 실시예 2의 제조 조건에 따른 반도체 장치(100)의 콘택트 부분을 관찰한 TEM상을 나타낸다. 제1 반도체층(104)과 제2 반도체층(106)의 경계를 판독하기 어렵기 때문에 동일 영역으로서 부호를 붙이고 있지만, 제1 반도체층(104)의 상층에 제2 반도체층(106)이 형성되어 있다. 제2 반도체층(106)의 상층에는 도전층(108)이 형성되어 있다. 제2 반도체층(106)과 도전층(108)과의 경계에는 계면(IF)이 형성된다.
도 10은 도 9의 TEM상과 동일 시야에서의 EDX에 의한 Ti 맵핑상을 나타낸다. Ti 농도가 클수록 희게 표시된다. 도 9로부터, 제2 반도체층(106)과 도전층(108)과의 계면(IF)에 희게 표시되는 영역, 즉 금속 분포 영역(110)이 형성되어 있는 것을 알 수 있다. 또한, 제1 반도체층(104) 및 제2 반도체층(106)의 영역에 희게 표시되는 원형의 영역, 즉 금속 침입 영역(112)이 형성되어 있는 것을 알 수 있다. 도 10에 도시된 바와 같이 금속 침입 영역(112)은 계면(IF)이 속하는 평면에 있어서 불균일하게 형성되어 있다.
도 11은 도 9의 TEM상과 동일 시야에서의 EDX에 의한 Ga 맵핑상을 나타낸다. Ga 농도가 클수록 희게 표시된다. 도 11로부터, 금속 침입 영역(112)이 형성되어 있는 영역의 Ga 농도가 저하되고 있는 것을 알 수 있다. 본 실시예 2에서의 금속 침입 영역(112)에서의 Ga 농도의 저하는, 금속 침입 영역(112)이 아닌 영역에 비하여 10%∼43%로 저하되고 있는 것으로 측정된다.
도 12는 도 9의 TEM상과 동일 시야에서의 EDX에 의한 Al 맵핑상을 나타낸다. Al 농도가 클수록 희게 표시된다. 도 12로부터, 금속 침입 영역(112)의 주위가 Al에 의해 둘러싸여 있는 것을 알 수 있다.
도 13은 비교예 1에서의 TEM상을 나타낸다. 도 13에 있어서 제1 반도체층(104)과 제2 반도체층(106)과의 경계를 판별할 수 있기 때문에 부호를 구분하여 표시하였다. 도 9와 마찬가지로, 제2 반도체층(106)의 상층에 도전층(108)이 형성되고, 제2 반도체층(106)과 도전층(108)과의 경계에는 계면(IF)이 형성되어 있다.
도 14는 도 13의 TEM상과 동일 시야에서의 EDX에 의한 Ti 맵핑상을 나타낸다. Ti 농도가 클수록 희게 표시된다. 비교예 1에 있어서는, 도 10에 도시된 바와 같은 금속 침입 영역(112)이 형성되어 있지 않은 것을 알 수 있다. 이것으로부터도 접촉 저항의 저감은 금속 침입 영역(112)이 형성되는 것에 기인한다는 것이 강하게 지지된다. 또한, 비교예 1에서의 Ti의 침입 깊이는 5 ㎚ 이하로 관측된다.
또한, 도 14에 도시된 바와 같이, 비교예 1에 있어서는, Ti 농도가 높은 영역은 도전층(108)에 형성되어 있다. 한편, 도 10에 도시된 바와 같이, 실시예 2에 있어서는, Ti 농도가 높은 영역은 도전층(108)이 아니라 제1 반도체층(104) 및 제2 반도체층(106)에 형성되어 있다. 즉, 실시예 2에 있어서는, Ti은 도전층(108)보다 제1 반도체층(104) 및 제2 반도체층(106)에 많이 존재한다. 도 14 및 도 10을 대비하면, 확산 방지층(142)[확산 방지층(132)인 Au층의 존재에 의해, Ti의 도전층(108)으로의 확산이 억제되는 한편, Ti의 제1 반도체층(104) 및 제2 반도체층(106)으로의 주입이 발생되고 있는 것을 알 수 있다.
도 15는 도 13의 TEM상과 동일 시야에서의 EDX에 의한 Ga 맵핑상을 나타낸다. Ga 농도가 클수록 희게 표시된다. 또한, 도 16은 도 13의 TEM상과 동일 시야에서의 EDX에 의한 Al 맵핑상을 나타낸다. Al 농도가 클수록 희게 표시된다. 도 15 및 도 16에 있어서는, 도 11 및 도 12에 도시된 바와 같은 금속 침입 영역(112)에 특징적인 원소 프로파일은 전혀 표시되어 있지 않은 것을 알 수 있다.
이상 설명한 본 실시형태의 반도체 장치(100)에 따르면, 도전층(108) 하부의 반도체층과의 콘택트 부분에, 금속 분포 영역(110) 및 금속 침입 영역(112)이 형성된다. 이에 따라, 콘택트 부분의 접촉 저항이 현저히 저감된다. 또한, 그 효과는 금속 침입 영역(112)이라는 특징적인 도전 영역이 반도체와 도전층(전극)과의 계면에 형성됨으로써 얻어지는 것으로서, 열처리 조건 등을 최적화함으로써 접촉 저항을 더 저감시킬 수 있다는 가능성을 포함하는 것은 물론이다.
도 17은 본 실시형태의 반도체 장치(100)의 일례로서의 발광 장치(300)를 나타낸다. 발광 장치(300)는 제1 반도체층(302), 제2 반도체층(304), 제3 반도체층(306), 전극(308), 금속 분포 영역(310), 금속 침입 영역(312), 투명 전극(314) 및 콘택트 패드(316)를 구비한다.
제1 반도체층(302)은 N 및 Ga을 함유하는 예컨대 제1 전도형으로서 n형의 반도체층이어도 좋고, 제2 반도체층(304)은, 제1 반도체층(302)과 제1 이종 접합을 형성하는, N 및 Ga을 함유하는 예컨대 n형의 반도체층이어도 좋다. 제2 반도체층(304)은 캐리어의 재결합에 의한 방사광을 발생시킨다. 제3 반도체층(306)은 제2 반도체층(304)과 제2 이종 접합을 형성한다, N 및 Ga을 함유하는 예컨대 제2 전도형으로서 p형의 반도체층이어도 좋다.
전극(308)은 제1 반도체층(302)과 오믹 접속된다. 금속 분포 영역(310)은 제1 반도체층(302)과 전극(308)과의 계면에 금속 예컨대 Ti이 분포되어 존재한다. 금속 침입 영역(312)은 제1 반도체층(302)에 금속 예컨대 Ti이 침입하여 존재한다. 투명 전극(314)은 제3 반도체층(306)에 접하여 형성되고, 접촉 패드(316)는 투명 전극(314)에 콘택트한다.
발광 장치(300)는, 전극(308)과 투명 전극(314) 사이에 전류를 흐르게 함으로써, 제2 반도체층(304)에서 캐리어의 재결합을 일으키고, 이에 따라 발광한다. 발광 장치(300)에 있어서, 전극(308)과 제1 반도체층(302) 사이에는 금속 분포 영역(310) 및 금속 침입 영역(312)이 형성되어 있다. 이 때문에, 오믹 콘택트의 접촉 저항을 저감할 수 있다. 발광 장치(300)에 있어서는, 소비전력의 저감, 발열량의 저감, 발광 효율의 향상이 요구되고 있고, 접촉 저항의 저감에 의해 이들 요구를 만족시킬 수 있는 효과를 기대할 수 있다.
또한, 투명 전극(314) 대신에 전극(308)과 동일한 전극을 구성할 수 있다. 즉, 투명 전극(314)을 대신하는 전극이 제3 반도체층(306)과 오믹 접속되어도 좋고, 투명 전극(314)을 대신하는 전극과 제3 반도체층(306)과의 계면에 금속 분포 영역이 형성되어도 좋다. 그리고, 제3 반도체층(306)에 예컨대 Ti을 침입시켜 금속 침입 영역을 형성하여도 좋다. 또한, 금속 침입 영역(312)은 제1 이종 접합 또는 제2 이종 접합의 계면에 도달하여 형성되어도 좋다.
도 18은 본 실시형태의 반도체 장치(100)의 일례로서의 고 캐리어 이동도 트랜지스터(400)를 나타낸다. 고 캐리어 이동도 트랜지스터(400)는, 기판(402)과, 버퍼층(404)과, 기판(402)의 상층에 형성되어 N 및 Ga을 함유하는 비도핑 반도체층(406)과, 비도핑 반도체층(406)보다 밴드 갭이 커서 비도핑 반도체층(406)과 이종 접합을 형성하는 불순물이 도핑된 도핑 반도체층(408)과, 비도핑 반도체층(406)과 도핑 반도체층(408)과의 이종 접합 계면에 형성된 채널 영역(410)과, 도핑 반도체층(408)과 쇼트키 접속되는 게이트 전극(424)과, 도핑 반도체층(408)과 오믹 접속되는 소스 전극(412)과, 도핑 반도체층(408)과 오믹 접속되는 드레인 전극(418)과, 도핑 반도체층(408)과 소스 전극(412)과의 계면에 금속이 분포되어 존재하는 금속 분포 영역(414)과, 도핑 반도체층에 금속 원자가 침입하여 존재하는 금속 침입 영역(416)과, 도핑 반도체층(408)과 드레인 전극(418)과의 계면에 금속이 분포되어 존재하는 금속 분포 영역(420)과, 도핑 반도체층(408)에 금속 원자가 침입하여 존재하는 금속 침입 영역(422)을 구비한다.
고 캐리어 이동도 트랜지스터(400)에 따르면, 소스 전극(412)과 도핑 반도체층(408)과의 계면에 금속 분포 영역(414) 및 금속 침입 영역(416)이 형성된다. 그리고, 드레인 전극(418)과 도핑 반도체층(408)과의 계면에 금속 분포 영역(420) 및 금속 침입 영역(422)이 형성된다. 이 결과, 소스 드레인 사이의 온 저항을 저감할 수 있다. 고주파 영역에서 동작하는 고 캐리어 이동도 트랜지스터(400)에 있어서, 온 저항의 저감은 고주파 동작을 확보하는 데에 있어서 특히 효과가 크다. 또한, 금속 침입 영역(416), 금속 침입 영역(422)은 채널 영역(410)에 도달하여 형성되어도 좋다.
이상, 본 발명을 실시형태를 이용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시형태에 기재한 범위에 한정되지 않는다. 상기 실시형태에, 다양한 변경 또는 개량을 가할 수 있는 것이 당업자에게 있어서 분명하다. 그와 같은 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이 특허청구범위의 기재로부터 분명하다.
본 발명에 따르면, 반도체층에 오믹 접속되는 전극의 접촉 저항을 저감하는 반도체 장치, 반도체 장치의 제조 방법, 고 캐리어 이동도 트랜지스터 및 발광 장치가 제공된다.
100 : 반도체 장치 106 : 제2 반도체층
112 : 금속 침입 영역 132 : 확산 방지층
102 : 기판 104 : 제1 반도체층
108 : 도전층 110 : 금속 분포 영역
120 : 레지스트막 130 : 금속층
134 : 도전층 136 : 중간층
138 : 캡층 140 : 금속층
142 : 확산 방지층 144 : 도전층
146 : 중간층 148 : 캡층
300 : 발광 장치 302 : 제1 반도체층
304 : 제2 반도체층 306 : 제3 반도체층
308 : 전극 310 : 금속 분포 영역
312 : 금속 침입 영역 314 : 투명 전극
316 : 콘택트 패드 400 : 고 캐리어 이동도 트랜지스터
402 : 기판 404 : 버퍼층
406 : 비도핑 반도체층 408 : 도핑 반도체층
410 : 채널 영역 412 : 소스 전극
414 : 금속 분포 영역 416 : 금속 침입 영역
418 : 드레인 전극 420 : 금속 분포 영역
422 : 금속 침입 영역 424 : 게이트 전극

Claims (30)

  1. N 및 Ga을 함유하는 반도체층과,
    상기 반도체층에 오믹 접속되는 도전층과,
    상기 반도체층과 상기 도전층과의 계면에 금속이 분포되어 존재하는 금속 분포 영역과,
    상기 반도체층에 상기 금속의 원자가 침입하여 존재하는 금속 침입 영역을 구비하는 반도체 장치.
  2. 제1항에 있어서, 상기 금속 침입 영역은, 상기 반도체층에서 상기 계면과 평행한 면내에서 불균일하게 형성되어 있는 것인 반도체 장치.
  3. 제1항에 있어서, 상기 금속 침입 영역은, 상기 반도체층에서 침입 깊이가 6 ㎚ 이상인 영역에 도달하여 형성되어 있는 것인 반도체 장치.
  4. 제1항에 있어서, 상기 반도체층은, N 및 Ga을 함유하는 반도체의 이종(hetero) 접합 계면을 가지며, 상기 금속 침입 영역은, 상기 이종 접합 계면에 도달하여 형성되어 있는 것인 반도체 장치.
  5. 제1항에 있어서, 상기 반도체층은, N 및 Ga을 함유하는 반도체의 이종 접합 계면을 가지며, 상기 금속 침입 영역은, 상기 이종 접합 계면에 도달하지 않는 상기 반도체층의 영역에 형성되어 있는 것인 반도체 장치.
  6. 제1항에 있어서, 상기 금속은, 상기 도전층에 비하여 상기 금속 침입 영역에 많이 존재하는 것인 반도체 장치.
  7. 제1항에 있어서, 상기 금속 침입 영역에서의 상기 금속의 농도는, 몰분률 1% 이상 100% 미만의 범위인 것인 반도체 장치.
  8. 제1항에 있어서, 상기 금속 침입 영역에서의 Ga의 농도는, 상기 금속 침입 영역 이외의 상기 반도체층에서의 Ga의 농도보다 낮은 것인 반도체 장치.
  9. 제8항에 있어서, 상기 금속 침입 영역에서의 Ga의 농도는, 상기 금속 침입 영역 이외의 상기 반도체층에서의 Ga의 농도보다 50% 이상 낮은 것인 반도체 장치.
  10. 제1항에 있어서, 상기 반도체층에는, Ga과 치환하여 혼정(混晶)을 구성하는 3족 원소가 포함되고, 상기 반도체층에서 상기 금속 침입 영역을 둘러쌈으로써 상기 3족 원소가 존재하는 것인 반도체 장치.
  11. 제10항에 있어서, 상기 3족 원소가 Al인 것인 반도체 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 도전층의 상층에 형성되고, 상기 도전층의 산화를 방지하는 도전성의 캡층과,
    상기 도전층과 상기 캡층 사이에 형성된 도전성의 중간층을 더 구비하는 것인 반도체 장치.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 금속이 Ti인 것인 반도체 장치.
  14. 제13항에 있어서, 상기 Ti은 상기 반도체층에 함유되는 N와 화합하여 TiN을 구성하고 있는 것인 반도체 장치.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 도전층의 주성분이 Al인 것인 반도체 장치.
  16. 제1항에 있어서, 상기 금속 분포 영역 및 상기 금속 침입 영역은, 상기 반도체층의 상층에 상기 금속을 주성분으로 하는 금속층, 상기 금속의 확산을 방지하는 확산 방지층 및 상기 도전층을 순차 형성하고, 상기 금속층, 상기 확산 방지층 및 상기 도전층을 열처리함으로써 형성되는 것인 반도체 장치.
  17. 제16항에 있어서, 상기 확산 방지층을 구성하는 재료는, 상기 도전층을 구성하는 재료의 융점보다 높은 융점을 갖는 것인 반도체 장치.
  18. N 및 Ga을 함유하는 반도체층을 형성하는 단계와,
    상기 반도체층의 상층에 금속층을 형성하는 단계와,
    상기 금속층의 상층에 상기 금속층을 구성하는 금속의 확산을 방지하는 확산 방지층을 형성하는 단계와,
    상기 확산 방지층의 상층에 도전층을 형성하는 단계와,
    상기 반도체층, 상기 금속층, 상기 확산 방지층 및 상기 도전층을 열처리하는 단계를 구비하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서, 상기 확산 방지층을 구성하는 재료는, 상기 도전층을 구성하는 재료의 융점보다 높은 융점을 갖는 것인 반도체 장치의 제조 방법.
  20. 제18항 또는 제19항에 있어서, 상기 도전층을 형성한 후에, 도전성의 중간층 및 상기 도전층의 산화를 방지하는 도전성의 캡층을 형성하는 단계를 더 구비하는 것인 반도체 장치의 제조 방법.
  21. 제18항 내지 제20항 중 어느 한 항에 있어서, 상기 금속층을 주로 구성하는 금속이 Ti인 것인 반도체 장치의 제조 방법.
  22. 제18항 내지 제21항 중 어느 한 항에 있어서, 상기 도전층을 주로 구성하는 재료가 Al인 것인 반도체 장치의 제조 방법.
  23. 제18항 내지 제22항 중 어느 한 항에 있어서, 상기 확산 방지층을 주로 구성하는 재료가 Au, Ag, Cu, W, Mo, Cr, Nb, Pt, Pd 및 Si로부터 선택된 어느 재료 또는 이들의 합금, 또는, 이들의 질화물 또는 산화물인 것인 반도체 장치의 제조 방법.
  24. 제23항에 있어서, 상기 확산 방지층을 주로 구성하는 재료가 Au인 것인 반도체 장치의 제조 방법.
  25. 제24항에 있어서, 상기 확산 방지층의 막 두께를 10 ㎚ 이상 500 ㎚ 이하, 바람직하게는 15 ㎚ 이상 200 ㎚ 이하, 더욱 바람직하게는 25 ㎚ 이상 80 ㎚ 이하로 형성하는 것인 반도체 장치의 제조 방법.
  26. 제25항에 있어서, 상기 열처리는, 650℃ 이상 900℃ 이하의 온도 범위에서 실행하는 것인 반도체 장치의 제조 방법.
  27. 기판과,
    상기 기판의 상층에 형성되고, N 및 Ga을 함유하는 비도핑 반도체층과,
    상기 비도핑 반도체층보다 밴드 갭이 크고, 상기 비도핑 반도체층과 이종 접합을 형성하는 불순물이 도핑된 도핑 반도체층과,
    상기 비도핑 반도체층과 상기 도핑 반도체층과의 이종 접합 계면에 형성된 채널 영역과,
    상기 도핑 반도체층과 쇼트키 접속되는 게이트 전극과,
    상기 도핑 반도체층과 오믹 접속되는 소스 전극 및 드레인 전극과,
    상기 도핑 반도체층과 상기 소스 전극 및 상기 드레인 전극과의 계면에 금속이 분포되어 존재하는 금속 분포 영역과,
    상기 도핑 반도체층에 상기 금속의 원자가 침입하여 존재하는 금속 침입 영역
    을 구비하는 고 캐리어 이동도 트랜지스터.
  28. 제27항에 있어서, 상기 금속 침입 영역이 상기 채널 영역에 도달하여 형성되어 있는 것인 고 캐리어 이동도 트랜지스터.
  29. N 및 Ga을 함유하는 제1 전도형의 제1 반도체층과,
    상기 제1 반도체층과 제1 이종 접합을 형성하고, 캐리어의 재결합에 의한 방사광을 발생하며, N 및 Ga을 함유하는 제1 전도형 제2 반도체층과,
    상기 제2 반도체층과 제2 이종 접합을 형성하고, N 및 Ga을 함유하는 제2 전도형의 제3 반도체층과,
    상기 제1 반도체층 또는 상기 제3 반도체층과 오믹 접속되는 전극과,
    상기 제1 반도체층 또는 상기 제3 반도체층과 상기 전극과의 계면에 금속이 분포되어 존재하는 금속 분포 영역과,
    상기 제1 반도체층 또는 상기 제3 반도체층에 상기 금속의 원자가 침입하여 존재하는 금속 침입 영역
    을 구비하는 발광 장치.
  30. 제29항에 있어서, 상기 금속 침입 영역이 상기 제1 이종 접합 또는 상기 제2 이종 접합의 계면에 도달하여 형성되어 있는 것인 발광 장치.
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