KR20090120215A - 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법 - Google Patents

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KR20090120215A
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권영도
백종환
홍주표
이종윤
전형진
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Abstract

본 발명은 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 관한 것으로, 본 발명은 반도체 칩의 일면에 딥핑 공정에 의해 재배선층 및 절연층의 상부면에 형성된 제1 보호층과 솔더볼의 외면을 감싸며 형성된 제2 보호층으로 이루어진 보호층을 형성함으로써 공정이 단순화되고 경제성이 있는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법을 제공한다.
웨이퍼, 패키지, 솔더볼, 본딩패드, 반도체 칩, 절연층, 보호층, 딥핑

Description

웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법{Wafer level chip scale package and fabricating method of the same}
본 발명은 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 딥핑(dipping) 공정에 의해 보호층이 형성된 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이를 가능하게 하는 기술 중의 하나가 바로 패키지 기술이며, 이에 따라 근래에 개발된 패키지의 한 종류로 반도체 칩의 본딩패드(bonding pad)의 재배치(redistribution) 또는 재배선(rerouting)을 이용하는 소위 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package; WLCSP)가 있다.
이러한 웨이퍼 레벨 칩 스케일 패키지는 개별 칩(Chip) 레벨로 절단하기 전 웨이퍼 레벨에서 재배선층 및 솔더볼 형성 공정 등을 일괄적으로 진행한 후, 솔더볼이 형성된 웨이퍼를 칩 레벨로 절단하여 제조하는 패키지로서, 복수개의 반도체 칩이 웨이퍼 상에서 동시에 패키지로 조립되기 때문에, 제조비용이 절감될 뿐만 아 니라, 반도체 칩의 면적이 곧 패키지의 면적이 되어 패키지가 더욱 소형화될 수 있는 장점을 갖는다.
도 1은 종래의 일 예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다.
도 1을 참조하면, 종래기술에 따른 웨이퍼 레벨 칩 스케일 패키지(10)는 상부면에 본딩패드(12)와 패시베이션층(13)이 형성된 반도체 칩(11), 반도체 칩(11)의 상부면에 형성된 절연층(14), 본딩패드(12)로부터 절연층(14) 상으로 연장되며, 일단에 접속패드(17)가 형성된 재배선층(16), 재배선층(16)과 절연층(14) 상에 형성된 제2 절연층(18), 접속패드(17)에 형성된 솔더볼(19)을 포함하는 것을 특징으로 한다.
한편, 이러한 웨이퍼 레벨 칩 스케일 패키지(10)는 솔더볼(19)을 매개로 모기판(mother board) 상에 플립 칩 본딩(flip chip bonding) 되어 사용되는데, 이때 웨이퍼 레벨 칩 스케일 패키지(10)를 보호하기 위해 언더필 수지(underfill resin)라 불리는 열경화성 포장수지층을 웨이퍼 레벨 칩 스케일 패키지(10)와 모기판 사이에 충진하였다.
그러나, 이러한 언더필에 의해 포장수지층을 형성하는 방법은 생산성이 낮고, 생산비용이 높을 뿐만 아니라, 열경화성수지에 의해 패키지(10)와 모기판이 굳어져 버리기 때문에 이후에 리페어(repair) 할 수 없는 문제점이 있었다.
따라서, 웨이퍼 레벨 상태에서 포장수지층을 형성하는 방법이 제안되고 있으 며, 도 2에는 종래의 다른 예에 따른 포장수지층을 갖는 웨이퍼 레벨 칩 스케일 패키지(50)가 도시되어 있다.
도 2를 참조하면, 종래의 다른 예에 따른 포장수지층을 갖는 웨이퍼 레벨 칩 스케일 패키지(50)는 웨이퍼 레벨에서 솔더볼(59)을 포함하여 재배선층(56)과 절연층(54)을 봉합하는 포장수지층(60)이 형성된 것을 특징으로 한다. 이때, 포장수지층(60)은 프린팅 방식 또는 스핀코트(spin coat) 방식에 의해 형성되었다.
그러나, 프린팅 방식에 의해 포장수지층(60)을 형성하는 경우, 솔더볼(59)의 단부를 노출시키기 위해 고가의 장비와 재료가 필요한 노광공정이 필요하고, 포장수지층(60)의 두께 편차가 발생하는 문제점이 있었다.
또한, 스핀코트 방식에 의해 포장수지층(60)을 형성하는 경우에도 솔더볼(59)의 단부를 노출시키기 위해 고가의 장비와 재료가 필요한 노광 공정이 필요하고, 포장수지층(60)의 두께 편차가 발생할 뿐만 아니라, 일정 폭을 갖는 포장수지층(60)을 형성하는데 많은 시간이 소요되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명은 간단한 딥핑 공정에 의해 보호층이 형성된 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법을 제공하기 위한 것이다.
본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지는,
상부면에 본딩패드가 형성된 반도체 칩;
상기 본딩패드를 제외한 상기 반도체 칩의 상부면에 형성된 절연층;
상기 절연층 상에 일단이 상기 본딩패드와 연결되고 타단에 접속패드를 갖는 재배선층;
상기 접속패드에 형성된 솔더볼; 및
상기 솔더볼을 포함하여 상기 재배선층과 상기 절연층이 봉합되도록 형성된 보호층를 포함하고,
상기 보호층은 상기 재배선층 및 상기 절연층의 상부면에 형성된 제1 보호층과 상기 솔더볼의 외면을 감싸며 형성된 제2 보호층으로 이루어지는 것을 특징으로 한다.
여기서, 상기 솔더볼은 그 상측 단부가 노출되어 랜드부가 형성된 것을 특징으로 한다.
또한, 상기 제1 보호층은 상기 솔더볼보다 높이가 낮게 형성된 것을 특징으로 한다.
본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법은,
(A) 웨이퍼 레벨에서 칩 상에 본딩패드를 노출시키는 개구부를 갖는 절연층을 형성하는 단계;
(B) 상기 절연층 상에 일단이 상기 본딩패드와 연결되고 타단에 접속패드를 갖는 재배선층을 형성하는 단계;
(C) 상기 접속패드에 솔더볼을 형성하는 단계; 및
(E) 상기 솔더볼을 포함하여 상기 접속패드를 제외한 상기 재배선층 및 상기 절연층의 상부면을 봉합하는 보호층을 형성하는 단계를 포함하고,
상기 보호층은 상기 재배선층 및 상기 절연층의 상부면에 형성된 제1 보호층과 상기 솔더볼의 외면을 감싸며 형성된 제2 보호층으로 이루어지는 것을 특징으로 한다.
이때, 상기 (E) 단계에서, 상기 보호층은 딥핑조 내에 수용된 미경화 상태의 절연수지에 담그는 딥핑(dipping) 공정에 의해 형성되는 것을 특징으로 한다.
또한, 상기 보호층은 1차 딥핑 공정에 의해 미경화 보호층을 형성한 후 상기 미경화 보호층을 반경화시킨 뒤, 그 위에 다시 2차 딥핑 공정에 의해 미경화 보호층을 형성하는 공정을 반복 실시함으로써 형성되는 것을 특징으로 한다.
또한, 상기 (E) 단계 이후에, (F) 상기 솔더볼의 상측 단부를 노출시켜 랜드부를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 (F) 단계에서, 상기 랜드부는 상기 솔더볼의 상측 단부에 형성된 상기 제2 보호층, 또는 상기 솔더볼의 상측, 또는 상기 제2 보호층 및 상기 솔더볼의 상측을 제거함으로써 형성되는 것을 특징으로 한다.
또한, 상기 제2 보호층, 또는 상기 솔더볼의 상측, 또는 상기 제2 보호층 및 상기 솔더볼의 상측은 플라즈마 표면 처리 기술 또는 CMP(Chemical Mechanical Polishing)기술에 의해 제거되는 것을 특징으로 한다.
또한, 상기 (F) 단계에서, 상기 랜드부는 상기 제2 보호층이 자중에 의해 흘러내려 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법
본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지는 반도체 칩 상에 형성되는 보호층을 재배선층 및 절연층 상부면에 형성된 제1 보호층과 솔더볼 외면에 형성된 제2 보호층으로 구분하여, 응력이 집중되어 크랙이 발생할 수 있는 솔더볼에는 그 외면을 감싸도록 제2 보호층을 형성하여 응력집중현상을 완화하고, 재배선층과 절연층에는 필요한 높이 만큼 제1 보호층을 형성함으로써 필요한 만큼의 보호층을 형성하여 보호층의 낭비를 감소시키는 효과를 갖는다.
또한, 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법은 딥핑 공정에 의해 보호층을 형성함으로써 공정을 단순화시키고, 비용을 감소시킨다.
또한, 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법은 미경화 절연수지가 자중에 의해 흘러내리는 홀딩 타임을 부여하여 솔더볼에 랜드부를 형성함으로써 랜드부를 형성하기 위해 별도의 다른 공정이 필요 없게 된다.
또한, 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법은 딥핑 공정에 의해 종래 제2 절연층 및 포장수지층을 한번에 동시에 형성함으로써 공정이 단순화된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명의 바람직한 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이고, 도 4 내지 도 10은 본 발명의 바람직한 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 3은 본 발명의 바람직한 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도로서, 이를 참조하여 본 발명의 바람직한 실시예에 따른 웨이퍼 레벨 패키지(100)에 대해 설명하면 다음과 같다.
본 발명의 바람직한 실시예에 따른 웨이퍼 레벨 패키지(100)는 반도체 칩(101), 절연층(104), 재배선층(106), 솔더볼(108), 및 보호층(111)을 포함하는 것을 특징으로 한다.
반도체 칩(101)은 집적회로(도시하지 않음)가 내재된 실리콘 소재의 칩 몸체 상부면에 집적회로와 전기적으로 연결되는 본딩패드(102)가 형성되고, 본딩패드(102)가 노출되도록 칩 몸체의 상부면에 패시베이션층(103)이 형성된 구조를 갖는다.
여기서, 패시베이션층(103)은 예를 들어, 얇은 절연막, 즉 실리콘 디옥사이드(SiO2)로 구성되는 제1 절연막(미도시)과 제2 절연막(미도시), 및 실리콘 니트라이드(SiN)로 구성되는 제3 절연막(미도시)의 박층 접합(lamination)에 의해 구성되어 높은 내열성 및 높은 전기 절연성을 갖는다. 이러한 패시베이션층(103)의 표면은 반도체 칩(101)의 표면으로 기능한다.
한편, 본딩패드(102)는 알루미늄과 같은 금속으로 이루어진다.
절연층(104)은 재생처리시에 발생하는 열이나 기계적 응력으로부터 반도체 칩(101)의 패시베이션층(103)이나 활성면을 보호하기 위한 것으로, 반도체 칩(101)의 상부면에 본딩패드(102)가 노출되도록 형성된다. 여기서, 절연층(104)은 폴리이미드, 에폭시 등으로 이루어진다.
재배선층(106)은 반도체 칩(101)에 형성된 본딩패드(102)로부터 다른 위치의 보다 큰 접속패드로 배선을 유도하기 위한 것으로서, 본딩패드(102)로부터 절연층(104) 상에 연장되게 형성된다.
여기서, 재배선층(106)은 그 일단이 본딩패드(102)와 접속되어 있으며, 타단에는 솔더볼 또는 외부접속단자와 연결되는 접속패드(107)가 형성되어 있다. 또한, 재배선층(106)은 알루미늄(Al), 구리(Cu), 니켈(Ni), 금(Au) 등의 도전성 금속으로 이루어진다.
솔더볼(108)은 재배선층(106)과 연결되는 반도체 칩(101)을 외부시스템과 연결하는 외부 접속단자(exteranally connecting terminal) 또는 다른 솔더볼과 연결되는 도전성 접속단자 역할을 하기 위한 것으로서, 재배선층(106)의 접속패드(107)에 형성된다.
여기서, 솔더볼(108)의 상측 단부에는 외부 접속단자 등과 연결되도록 노출된 랜드부(112)가 형성된다.
보호층(111)은 반도체 칩 상에 형성된 층들을 보호하기 위한 것으로서, 솔더볼(108)을 포함하여 재배선층(106)과 절연층(104)이 봉합되도록 형성된다.
여기서, 보호층(111)은 재배선층(106)과 절연층(104) 상에 형성된 제1 보호층(111A) 및 솔더볼(108)의 외면을 감싸며 형성된 제2 보호층(111B)으로 구성된다.
또한, 보호층(111)은 딥핑공정에 의해 형성되며, 포토 레지스트(photo-resist), 폴리이미드, 에폭시, 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)로 이루어질 수 있다.
도 4 내지 도 10은 본 발명의 바람직한 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 설명하기 위한 각 공정별 단면도로서, 이를 참조하여 본 발명의 바람직한 실시에에 따른 웨이퍼 레벨 패키지(100)의 제조방법을 설명하면 다음과 같다.
먼저, 도 4에 나타난 바와 같이, 웨이퍼 레벨에서 반도체 칩(101) 상에 본딩패드(102)를 노출시키는 개구부(105)를 갖는 절연층(104)을 형성한다.
이때, 반도체 칩(101)은 집적회로(도시하지 않음)가 내재된 실리콘 소재의 칩 몸체 상부면에 집적회로와 전기적으로 연결되는 본딩패드(102)가 형성되고, 본딩패드(102)가 노출되도록 칩 몸체의 상부면에 패시베이션층(103)이 형성된 구조를 가지며, 이러한 본딩패드(102)와 패시베이션층(103)의 형성은 패브리케이션(Fabrication; FAB) 공정에서 실시된다.
또한, 절연층(104)은 반도체 칩(101)의 본딩패드(102)가 노출되도록 개구부(105)를 가지며, 패시베이션층(103) 상에 형성된다.
여기서, 개구부(105)는 절연층(104)에 감광성 수지층을 형성하고, 포토리소그래피 기술을 이용하여 본딩패드(102) 부분이 노출되도록 감광성 수지층을 패터닝 하여 형성된다. 물론, 다른 공지의 방법으로 개구부(105)를 형성하는 것 또한 본 발명의 범주 내에 포함된다 할 것이다.
다음, 도 5에 나타난 바와 같이, 재배선층(106)을 형성한다. 이때, 재배선층(106)은 본딩패드(102)와 접속되어 절연층(104) 상으로 연장되게 형성되며, 연장된 부분에는 접속패드(107)가 형성된다.
그러나, 비록 도 5에는 재배선층(106) 상부에 접속패드(107)가 형성되는 것으로 도시되어 있으나, 별도의 접속패드 없이 재배선층(106)의 단부가 접속패드(107)로서의 기능을 수행하는 것도 가능하다 할 것이다.
다음, 도 6에 나타난 바와 같이, 접속패드(107)에 접속단자로서의 기능을 수행하는 솔더볼(108)을 형성한다.
이때, 솔더볼(108)은 공지의 솔더 볼 어태치 툴(solder ball attach tool)을 이용하여 접속패드(107)에 도팅(dotting)된 플럭스(flux)에 의해 접속패드(107)에 부착된다. 물론, 다른 공지의 방법으로 솔더볼(108)을 형성하는 것 또한 본 발명의 범주 내에 포함된다 할 것이다.
다음, 도 7에 나타난 바와 같이, 솔더볼(108)을 포함하여 접속패드(107)를 제외한 재배선층(106) 및 절연층(104)의 상부면이 봉합되도록 보호층을 형성하기 위해 미경화 상태의 절연수지(110)가 수용된 딥핑조(109)에 딥핑(dipping)시킨다.
이때, 반도체 칩(101)의 일 표면상에 1차 딥핑에 의해 미경화 보호층을 형성하고, 이 미경화 보호층을 반경화 상태로 한 뒤 그 위에 다시 2차 딥핑에 의해 미경화 보호층을 형성하는 공정을 차례로 반복 실시함으로써 보호층을 형성하는 것이 바람직하며, 이에 따라 원하는 두께를 갖는 보호층을 형성할 수 있다.
또한, 미경화 상태의 절연수지(110)는 미경화 상태의 포토 레지스트, 폴리이미드, 에폭시, 에폭시 몰딩 컴파운드 등으로 이루어질 수 있으며, 딥핑 공정에 의해 반도체 칩(101)의 일 표면상에 형성되기 위해 일정한 점성을 가지고 있는 것이 바람직하다.
다음, 도 8에 나타난 바와 같이, 딥핑 공정에 의해 솔더볼(108)을 포함하여 접속패드(107)를 제외한 재배선층(106) 및 절연층(104)의 상부면을 봉합하는 보호층(111)이 형성된다.
이때, 딥핑 공정 후의 보호층(111)은 재배선층(106) 및 절연층(104)의 상부면에 일정 폭을 가지고 형성될 뿐만 아니라 솔더볼(108)의 외면 전체를 감싸며 형성된다.
다음, 도 9에 나타난 바와 같이, 솔더볼(108)이 접속단자로서의 기능을 수행할 수 있도록 상측 단부에 랜드부(112)를 형성하기 위해 일정시간의 홀딩 타임(holding time)을 두면, 솔더볼(108)의 외면, 특히 상측에 형성된 절연수지는 자중에 의해 흘려내려 자동적으로 랜드부(112)가 형성될 것이다.
이때, 미경화 상태의 절연수지를 경화상태로 만들기 위해서는 일정시간이 필요하고, 이 과정에서 자동적으로 솔더볼(108)의 상측에 형성된 절연수지가 자중에 의해 흘려내려 랜드부(112)가 형성되는 것이므로 공정 진행 중에 별도의 홀딩 타임이 요구되는 것이 아니므로 공정시간이 별도로 증가하지는 않을 것이다.
또한, 도 9에 나타난 바와 같이, 자중에 의해 절연수지가 흘러내린 경우, 보호층(111)은 재배선층(106) 및 절연층(104)의 상부면에 형성된 제1 보호층(111A)과 솔더볼(108)의 상측 단부를 제외하고 솔더볼(108)의 외면에 형성된 제2 보호층(111B)의 형태를 갖는다.
즉, 응력집중현상이 발생하는 솔더볼(108)에는 그 외면을 감싸도록 제2 보호층(111B)이 형성되고, 응력집중현상이 약한 재배선층(106) 및 절연층(104)의 상부에는 필요한 폭 만큼의 제1 보호층(111A)을 형성함으로써 보호층(111)에 사용되는 절연수지의 양을 감소시킬 수 있게 된다.
이와 같은 제조공정에 의해 도 3에 도시한 바와 같은 웨이퍼 레벨 칩 스케일 패키지(100)가 제조된다.
한편, 도 10에 도시한 바와 같이, 도 9에 도시한 바와 같이 홀딩 타임에 의해 랜드부(112)가 형성되지 않을 경우 솔더볼(108)이 접속단자로서의 기능을 수행하도록 솔더볼(108)의 상측 단부에 형성된 제2 보호층(111B), 또는 솔더볼(108)의 상측, 또는 솔더볼(108)의 상측 단부에 형성된 제2 보호층(111B) 및 솔더볼(108) 의 상측을 제거하여 랜드부(112)를 형성하는 공정을 수행할 수 있다.
이때, 상기 제거공정은 플라즈마 표면 처리 기술 또는 CMP(Chemical Mechanical Polishing) 기술에 의해 수행된다.
비록, 도 10에는 보호층(111) 상에 노출된 솔더볼(108)의 단부를 모두 제거하는 것으로 도시되어 있으나, 솔더볼(108)의 상측 단부에 형성된 절연수지만 제거하는 것도 본 발명의 범주 내에 포함된다고 할 것이다.
한편, 도시하지는 않았으나, 이 솔더볼(108)에 외부접속단자(미도시)를 연결하는 공정을 수행할 수 있다. 이때, 외부접속단자는 솔더볼(108)의 상측 단부에 형성된 랜드부(112)에 형성되며, 솔더볼(108)은 반도체 칩(101)과 연결된 재배선층(106)과 외부접속단자를 연결하는 접속단자로서의 역할을 수행할 뿐만 아니라 수직방향의 응력 완충 역할을 수행하게 된다. 한편, 외부접속단자는 제2 솔더볼일 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
도 1은 종래의 일 예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다.
도 2는 종래의 다른 예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다.
도 3은 본 발명의 바람직한 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 단면도이다.
도 4 내지 도 10은 본 발명의 바람직한 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 설명하기 위한 각 공정별 단면도이다.
<도면의 주요부분의 설명>
101 : 반도체 칩 102 : 본딩패드
104 : 절연층 106 : 재배선층
107 : 접속패드 108 : 솔더볼
109 : 딥핑조 110 : 미경화 상태의 절연수지
111 : 보호층 112 : 랜드부

Claims (10)

  1. 상부면에 본딩패드가 형성된 반도체 칩;
    상기 본딩패드를 제외한 상기 반도체 칩의 상부면에 형성된 절연층;
    상기 절연층 상에 일단이 상기 본딩패드와 연결되고 타단에 접속패드를 갖는 재배선층;
    상기 접속패드에 형성된 솔더볼; 및
    상기 솔더볼을 포함하여 상기 재배선층과 상기 절연층이 봉합되도록 형성된 보호층를 포함하고,
    상기 보호층은 상기 재배선층 및 상기 절연층의 상부면에 형성된 제1 보호층과 상기 솔더볼의 외면을 감싸며 형성된 제2 보호층으로 이루어지는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  2. 청구항 1에 있어서,
    상기 솔더볼은 그 상측 단부가 노출되어 랜드부가 형성된 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  3. 청구항 1에 있어서,
    상기 제1 보호층은 상기 솔더볼보다 높이가 낮게 형성된 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  4. (A) 웨이퍼 레벨에서 칩 상에 본딩패드를 노출시키는 개구부를 갖는 절연층을 형성하는 단계;
    (B) 상기 절연층 상에 일단이 상기 본딩패드와 연결되고 타단에 접속패드를 갖는 재배선층을 형성하는 단계;
    (C) 상기 접속패드에 솔더볼을 형성하는 단계; 및
    (E) 상기 솔더볼을 포함하여 상기 접속패드를 제외한 상기 재배선층 및 상기 절연층의 상부면을 봉합하는 보호층을 형성하는 단계를 포함하고,
    상기 보호층은 상기 재배선층 및 상기 절연층의 상부면에 형성된 제1 보호층과 상기 솔더볼의 외면을 감싸며 형성된 제2 보호층으로 이루어지는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  5. 청구항 4에 있어서,
    상기 (E) 단계에서,
    상기 보호층은 딥핑조 내에 수용된 미경화 상태의 절연수지에 담그는 딥핑(dipping) 공정에 의해 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  6. 청구항 5에 있어서,
    상기 보호층은 1차 딥핑 공정에 의해 미경화 보호층을 형성한 후 상기 미경 화 보호층을 반경화시킨 뒤, 그 위에 다시 2차 딥핑 공정에 의해 미경화 보호층을 형성하는 공정을 반복 실시함으로써 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  7. 청구항 4에 있어서,
    상기 (E) 단계 이후에,
    (F) 상기 솔더볼의 상측 단부를 노출시켜 랜드부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  8. 청구항 7에 있어서,
    상기 (F) 단계에서,
    상기 랜드부는 상기 솔더볼의 상측 단부에 형성된 상기 제2 보호층, 또는 상기 솔더볼의 상측, 또는 상기 제2 보호층 및 상기 솔더볼의 상측을 제거함으로써 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  9. 청구항 8에 있어서,
    상기 제2 보호층, 또는 상기 솔더볼의 상측, 또는 상기 제2 보호층 및 상기 솔더볼의 상측은 플라즈마 표면 처리 기술 또는 CMP(Chemical Mechanical Polishing)기술에 의해 제거되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  10. 청구항 7에 있어서,
    상기 (F) 단계에서,
    상기 랜드부는 상기 제2 보호층이 자중에 의해 흘러내려 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
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