KR101690371B1 - 몰딩 화합물 내에 리세스들을 가진 집적 팬아웃 패키지 구조 - Google Patents

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KR101690371B1
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리-휴이 쳉
쥬이-핀 헝
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Abstract

패키지는 제1 다이와 제2 다이를 포함한다. 제1 다이는 제1 기판과 이 제1 기판 위에 가로 놓이는 제1 금속 패드를 포함한다. 제2 다이는 제2 기판과 이 제2 기판 위에 가로 놓이는 제2 금속 패드를 포함한다. 몰딩 화합물은 그 안에 제1 다이 및 제2 다이를 몰딩한다. 몰딩 화합물은 제1 다이 및 제2 다이 사이의 제1 부분과, 상기 제1 부분을 둘러싸는 링을 형성할 수 있는 제2 부분을 갖는다. 제1 부분과 제2 부분은 제1 다이의 반대 측에 있다. 제1 부분은 제1 상면을 가진다. 제2 부분은 제1 상면보다 더 높은 제2 상면을 갖는다.

Description

몰딩 화합물 내에 리세스들을 가진 집적 팬아웃 패키지 구조{INTEGRATED FAN-OUT PACKAGE STRUCTURES WITH RECESSES IN MOLDING COMPOUND}
본 발명은 반도체 분야에 관한 것이다.
반도체 기술의 발전에 따라, 반도체 칩/다이가 점점 더 작아지고 있다. 그 동안 더 많은 기능들이 반도체 다이 안에 집적되어야 한다. 따라서, 반도체 다이는 점점 더 많은 수의 I/O 패드가 더 작은 영역 안에 패킹되게 하여야 하며, I/O 패드의 밀도는 시간이 지남에 따라 빠르게 증가한다. 그 결과, 반도체 다이의 패키징은 더욱 어렵게 되었고, 이는 패키징 수율에 악영향을 미친다.
종래의 패키징 기술은 2가지 카테고리로 나누어질 수 있다. 첫 번째 카테고리에서, 웨이퍼 상의 다이들은 쏘잉되기(sawed) 전에 패키징된다. 이 패키징 기술은 더 큰 처리량과 더 적은 비용과 같은 일부 이로운 특징을 갖는다. 또한, 적은 언더필(underfill) 또는 몰딩 화합물이 필요하다. 그러나, 이 패키징 기술은 또한 단점도 갖는다. 전술한 바와 같이, 다이의 크기가 점점 더 작아지고 있으며, 각각의 패키지는 오로지 각각의 다이의 I/O 패드들이 각자의 다이의 표면 바로 위의 영역에 한정되는 팬인(fan-in) 유형의 패키지일 수 있다. 다이의 제한된 영역과 함께, I/O 패드의 피치(pitch)의 제한으로 인해 I/O 패드의 수는 제한된다. 패드의 피치가 감소된다면, 솔더 브릿지(solder bridge)가 발생할 수 있다. 또한, 고정된 볼 크기 요건 하에, 솔더 볼은 특징 크기를 가져야 하며, 이는 이어서 다이의 표면 상에 패키징될 수 있는 솔더 볼의 수를 제한한다.
패키징의 다른 카테고리에서는, 다이들이 패키징되기 전에 웨이퍼로부터 쏘잉되며, "KGD(Known-good-dies)"만 패키징된다. 이 패키징 기술의 이로운 특징은 팬아웃(fan-out) 패키지를 형성할 수 있는 가능성이며, 이는 다이 상의 I/O 패드들이 다이보다 더 큰 영역으로 재분배될 수 있고 따라서 다이의 표면 상에 패킹되는 I/O 패드의 수가 증가될 수 있음을 의미한다.
본 실시예 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1 내지 도 12a는 일부 예시적인 실시예에 따른 INFO(Integrated Fan-Out) 패키지의 제조에 있어서의 중간 단계들의 단면도들이다.
도 12b는 예시적인 실시예들에 따른 INFO 패키지의 평면도를 예시한다.
본 개시의 실시예를 형성하고 사용하는 것이 아래에 보다 상세하게 설명된다. 그러나, 실시예는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 많은 적용 가능한 개념을 제공하는 것임을 이해해야 한다. 설명되는 구체적 실시예는 예시적인 것이며, 본 개시의 범위를 한정하지 않는다.
다양한 예시적인 실시예에 따라 팬아웃 재분배(redistribution) 라인을 포함하는 집적 팬아웃(Integrated Fan-Out; InFO) 패키지 및 이를 형성하는 방법이 제공된다. InFO 패키지를 형성하는 중간 단계들이 예시된다. 실시예의 변형이 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 동일한 참조 번호는 동일한 구성요소를 지정하는데 이용된다.
도 1 내지 도 12a는 일부 예시적인 실시예에 따라 패키지 구조를 제조하는데 있어서의 중간 단계의 단면도이다. 도 1을 참조하면, 캐리어(20)가 제공되고, 캐리어(20) 상에 폴리머 베이스층(22)이 적층된다. 캐리어(20)는 블랭크(blank) 유리 캐리어, 블랭크 세라믹 캐리어 등일 수 있다. 다른 타입의 폴리머들이 사용될 수 있지만, 폴리머 베이스층(22)은 ABF(Ajinomoto Buildup Film), 폴리이미드, PBO(PolyBenzOxazole), BCB(BenzoCycloButene), 솔더 레지스트(SR) 막, DAF(Die-Attach Film) 등으로 형성될 수 있다. 폴리머 베이스층(22)은 평탄한 상면을 갖는다.
도 2는 폴리머 베이스층(22) 상의 디바이스 다이(100 및 200)의 배치를 예시한다. 일부 실시형태들에서, 부가적인 접착층(미도시)은, 각각의 디바이스 다이(100 및 200)를 폴리머 베이스층(22)에 부착하기 위하여 디바이스 다이(100 및 200)의 각각의 아래에 배치된다. 대안적인 실시예들에서, 부가적인 접착층은 배치되지 않으며, 디바이스 다이(100 및 200)는 폴리머 베이스층(22)과 접촉한다. 디바이스 다이(100 및 200)는 내부에 로직 트랜지스터들을 포함하는 로직 디바이스 다이일 수 있다. 일부 예시적인 실시예에서, 디바이스 다이(100 및 200)는 모바일 애플리케이션을 위해 설계되고, CPU(Central Computing Unit) 다이, PMIC(Power Management Integrated Circuit) 다이, TRX(Transceiver) 다이 등을 포함할 수 있다. 디바이스 다이(100 및 200)는 서로 상이한 구조를 가질 수 있거나 또는 서로 동일한 구조를 가질 수 있다. 각 디바이스 다이(100 및 200)는 접착층과 접촉하는 반도체 기판(120/220)을 포함하며, 여기서 반도체 기판(120/220)의 후면은 접착층과 접촉한다. 반도체 기판(120 및 220)은 일부 실시예들에서 실리콘 기판일 수 있다. 일부 실시예에서, 각 디바이스 다이(100)들 및 이웃하는 디바이스 다이(200)들 중 하나는 서로 가까이에 예를 들어, 약 150 ㎛ 보다 작은 거리(D1)에 위치된다. 거리(D1)는 또한 약 25㎛보다 더 클 수 있다.
디바이스 다이(100 및 200)는 도 2에 개략적으로 예시된다. 도 3은 디바이스 다이(100)의 단면도를 예시하며, 여기서 더 많은 세부사항이 예시된다. 도 3에 도시된 바와 같이, 디바이스 다이(100)는 반도체 기판(120)을 포함한다. 반도체 기판(120)은 벌크 실리콘 기판 또는 실리콘-온-인슐레이터 기판일 수 있는 반면에 3족, 4족, 5족 원소를 포함하는 다른 반도체 재료가 또한 사용될 수 있다. 트랜지스터(개략적으로 도면 부호 121로 예시됨)와 같은 집적 회로 디바이스들은 반도체 기판(120)의 표면에 형성된다.
디바이스 다이(100)는 반도체 기판(120) 위의 ILD(Inter-Layer Dielectric)(122) 및 ILD(122) 위의 금속층(124)을 더 포함할 수 있다. 금속 라인(126) 및 비아(128)는 유전체 층(125) 내에 형성된다. 동일한 레벨에서의 금속 라인의 결합은 이하에서 금속층으로 지칭된다. 이에 따라, 복수의 금속층(124)은 비아(128)를 통하여 서로 접속된다. 일부 실시예에서, 유전체 층(125)은 로우-k 유전체 재료로 형성된다. 로우-k 유전체 재료의 유전체 상수(k 값)는 예컨대 약 3.0 미만 또는 약 2.5 미만일 수 있다. 금속 라인(126) 및 비아(128)는 구리 또는 구리 합금으로 형성될 수 있지만, 이들은 또한 다른 금속들로 형성될 수 있다.
디바이스 다이(200)(도 2)는 디바이스 다이(100)의 구조와 유사한 구조를 가질 수 있지만, 디바이스 다이(100 및 200)의 구조는 또한 서로 상이할 수 있다. 따라서, 디바이스 다이(200)의 특징부(feature)의 재료 및 구조는, 도 3을 참조하여 설명되는 바와 같이 디바이스 다이(100)의 유사한 특징부를 참조하여 찾아질 수 있다. 디바이스 다이(200)의 유사한 특징부는 숫자 “2”로 시작하는 참조 부호로 마킹되고, 이러한 특징부는 숫자 “1”로 시작하는 참조 부호를 가진 디바이스 다이(100)의 특징부에 대응한다. 디바이스 다이(200)의 특징부의 일부는 도 7 및 도 12a에 개략적으로 예시된다.
도 3을 다시 참조하면, 금속 패드(130)는 금속층(124) 위에 형성되고, 금속 라인(126) 및 비아(128)에 전기적으로 연결될 수 있다. 금속 패드(130)는 알루미늄 패드 또는 알루미늄-구리 패드일 수 있으므로, 이하에서는 대안적으로 알루미늄 패드(130)로 지칭될 수 있지만, 다른 금속 재료들이 사용될 수 있다. 패시베이션 층(132)은 금속층(124) 위에 형성된다. 패시베이션 층(132)의 일부는 알루미늄 패드(130)의 에지 부분을 커버할 수 있다. 알루미늄 패드(130)의 중앙 부분은 패시베이션 층(132)의 개구를 통하여 노출된다. 패시베이션 층(132)은 단일층 또는 복합층일 수 있고, 비다공성 재료로 형성될 수 있다. 일부 실시예에서, 패시베이션 층(132)은 산화 실리콘층(미도시) 및 이 산화 실리콘 위의 질화 실리콘층(미도시)을 구비하는 복합층이다. 대안적으로, 패시베이션 층(132)은 USG(Un-doped Silicate Glass), 실리콘 산질화물 및/또는 기타로 형성된다. 설명 전반에 걸쳐서, 패시베이션 층(132)의 상면(132A)은 이하에서 디바이스 다이(100)의 상면으로 지칭된다.
패시베이션 층(132) 및 금속 패드(130) 위에 보호막(134)이 존재한다. 일부 실시예들에서, 보호막(134)은 BG(Backside Grinding) 테이프, 폴리이미드 및 접착제를 포함하는 라미네이팅 테이프, UV(Ultra-Violet) 테이프 등을 포함한다. 보호막(134)은 디바이스 다이(100)의 제조에 이용되는 동일한 막일 수 있다. 예컨대, 디바이스 다이(100)의 형성시에, 패시베이션 층(132)의 형성 이후에, 백사이드 그라인딩 테이프가 패시베이션 층(132)에 부착되므로, 기판(120)의 백사이드는 다이(100) 및 각각의 웨이퍼를 얇게 하기 위하여 그라인딩된다. 그라인딩 이후에, 각각의 웨이퍼는 다른 다이들로부터 다이(100)를 분리하기 위하여 백사이드 그라인딩 테이프와 함께 쏘잉(saw)된다. 하나의 백사이드 그라인딩 테이프가 패시베이션 층(132)에 부착되어 남겨져서, 보호막(134)이 된다.
도 4를 참조하면, 몰딩 재료(42)가 디바이스 다이(100 및 200)에 몰딩된다. 몰딩 재료(42)는 디바이스 다이(100 및 200) 사이의 갭을 충전하고, 폴리머 베이스층(22)과 접촉될 수 있다. 몰딩 재료(42)는 몰딩 화합물, 몰딩 언더필, 에폭시 또는 수지를 포함할 수 있다. 몰딩 재료(42)의 상면은 보호막(134 및 234)의 상면보다 더 높고, 이는 각각 디바이스 다이(100 및 200)를 커버한다.
다음으로, 그라인딩 단계는, 보호막(134 및 234)이 노출될 때 까지, 몰딩 재료(42)의 과잉 부분을 제거하기 위하여 수행된다. 이에 따른 구조가 도 5에 도시된다. 몰딩 재료(42)는 디바이스 다이(100 및 200) 사이의 부분(42A), 이 부분(42A)과 디바이스 다이(100 및 200)를 둘러싸는 부분(42B)(도 12b도 참조)을 포함한다. 몰딩 재료 부분(42A)은 보호 막(134 및 234)의 상면과 실질적으로 높이가 같은 상면을 갖는다. 이에 따라서, 몰딩 재료 부분(42A)은 디바이스 다이(100)의 상면(132A) 및/또는 디바이스 다이(200)의 상면(232A) 위에 상부 부분(42’)을 포함한다. 몰딩 재료 부분(42A)의 상부 부분(42’)의 두께(T1)는 예를 들어, 약 3㎛와 약 40㎛ 사이의 범위에 있을 수 있다. 그라인딩 이후에, 몰딩 재료(42)는 높이(H1)를 가지며, 이는 약 80㎛ 보다 더 클 수 있으며, 약 80㎛와 약 280㎛ 사이의 범위를 가질 수 있다.
도 6은 몰딩 재료 부분(42A)의 리세싱을 예시한다. 일부 실시예에서, 리세싱은 개략적으로 예시되는 바와 같이, 레이저 드릴을 통하여 수행된다. 둘러싸는 부분(42B)은 리세싱되지 않는다. 이에 따라, 나머지 몰딩 재료 부분(42A)의 상면(42A1)은 둘러싸는 부분(42B)의 상면(42Ｂ1)보다 낮다.
도 7은 디바이스 다이(100 및 200) 및 몰딩 재료(42)의 확대도를 예시한다. 도 7에 도시된 바와 같이, 리세싱 이후에, 몰딩 재료 부분(42A)의 상면(42A1)은 디바이스 다이(100)의 상면(132A) 및/또는 디바이스 다이(200)의 상면(232A)과 높이가 같게 될 수 있다. 대안적인 실시예들에서, 상면(42A1)은 상면(132A 및/또는 232A)보다 더 높을 수 있다. 다른 대안적인 실시예에서, 상면(42A1)은 상면(132A 및/또는 232A)보다 더 낮을 수 있다. 예시된 바와 같이, 상면(42A1)은 또한 금속 패드(130 및/또는 230)의 바닥면 보다 낮을 수 있다. 점선(43)은 여러가지 실시예들에서의 상면(42A1)의 몇몇 허용가능한 위치를 예시한다. 대안적으로 논의되는 바와 같이, 나머지 몰딩 재료 부분(42A)은 높이(H3)를 가지며, 여기서 높이(H3)는, 디바이스 다이(100)의 높이(H2)(두께) 및 디바이스 다이(200)의 높이(H2’)보다 더 크거나, 이와 동일하거나, 또는 이보다 작을 수 있다. 일부 실시예들에서, 높이 차(H1 - H3)는 약 2㎛와 약 35㎛ 사이에 있다. 높이(H3)는 일부 예시적인 실시예들에서 약 50㎛보다 더 클 수도 있다.
그 후, 보호 막(134 및 234)은 도 8에 도시된 바와 같이 제거될 수 있다. 패시베이션 층(132 및 232)(도 7 참조) 및 금속 패드(130 및 230)가 노출된다. 만일 몰딩 재료 부분(42A)이 리세스되지 않으면, 점선(45)에 의해 예시된 바와 같이, 몰딩 재료 부분(42A)의 돌출 부분은 다이(100 및 200)의 상면 위에 돌출되는 험프(hump)를 형성하며, 이는 몰딩 재료 부분(42A)의 반대 측에 있게 된다. 험프는 보호막(134 및 234)의 두께와 동일한 높이를 갖는다. 이에 따라서, 험프의 높이는 약 3㎛와 약 40㎛ 사이의 범위를 가질 수 있다. 이와 같이 험프는 디바이스 다이(100 및 200)의 길이와 동일한 길이를 갖는 길고 키가 큰 벽을 형성한다. 그러므로, 험프가 제거되지 않은 상태로 남겨지면, 험프는 이후의 포토리소그래피 공정들에 영향을 주며, 결과적으로 만들어진 패키지에 크랙을 야기할 수 있다.
다음으로, 도 9를 참조하면, 재배선 라인(Redistribution Line; RDL)(44)은 금속 패드(130 및 230)에 연결하기 위하여 몰딩 재료(42) 위에 형성된다. RDL(44)은 또한 금속 패드(130 및 230)를 상호 접속할 수 있다. 여러가지 실시예들에 따르면, 하나 또는 복수의 유전체 층(46)은, 유전체 층(46) 내에 RDL(44)을 형성하면서, 도 8에 도시된 구조 위에 형성된다. 도 9는 RDL(44) 및 유전체 층(46)의 개략도를 예시하는 반면에, RDL(44) 및 유전체 층(46)의 세부사항은 도 12a에서 찾아질 수 있다. 일부 예시적인 형성 프로세스에서, RDL(44)의 하나의 층 및 유전체 층(46)의 형성은 블랭킷 구리 시드층을 형성하는 단계, 블랭킷 구리 시드층 위에 마스크 층을 형성 및 패터닝하는 단계, RDL(44)을 형성하기 위하여 도금을 수행하는 단계, 마스크 층을 제거하는 단계, RDL(44)에 의해 커버되지 않은 블랭크 구리 시드층의 일부를 제거하기 위하여 플래시 에칭을 수행하는 단계를 포함한다. RDL(44)은 알루미늄, 구리, 텅스텐, 니켈을 포함하는 금속 또는 금속 합금 및/또는 이들의 합금을 포함할 수 있다.
도 12a는 RDL(44) 및 유전체 층(46)의 더욱 상세한 도면을 예시한다. 도 12a에서, 2개의 층의 RDL(44)(도면 부호 44A 및 44B를 포함함)이 예시된다. 이들 실시예에서의 유전체 층(46)(도면 부호 46A 및 46B를 포함함)은 폴리이미드, BCB(BenzoCycloButene), PBO(PolyBenzOxazole) 등을 구비할 수 있다. 대안적으로, 유전체 층(46)은 산화 실리콘, 질화 실리콘, 탄화 규소, 실리콘 산질화물 등과 같은 무기(non-organic) 유전체 재료를 포함할 수 있다.
도 10은 일부 예시적인 실시예들에 따른 전기 커넥터(48)의 형성을 예시한다. 전기 커넥터(48)의 형성은, RDL(44) 상에 UBM(Under-Bump Metallurgy)(47)를 형성하는 것, UBM(47)의 노출 부분 상에 솔더 볼을 배치하는 것, 그 후 솔더 볼을 리플로우하는 것을 포함할 수 있다. 대안적인 실시예들에서, 전기 커넥터(48)의 형성은, RDL(44) 또는 UBM(47) 위에 솔더 영역을 형성하기 위하여 도금 단계를 수행하고, 그 후 솔더 영역을 리플로우하는 것을 포함한다. 전기 커넥터(48)는 또한 금속 필러, 또는 금속 필러와 솔더 캡을 포함할 수 있고, 이는 또한 도금을 통하여 형성될 수 있다. 전기 커넥터(48)가 솔더 볼인 실시예들에서, 솔더 볼(48)의 하부 부분은 몰딩 화합물(54) 내에서 몰딩될 수 있는 반면에, 솔더 볼(48)의 상부 부분은 노출된다. 설명 전반에 걸쳐서, 디바이스 다이(100 및 200), 몰딩 재료(42) 및 위에 가로놓인 RDL(44) 및 유전체 층(46)을 포함하는 결합 구조는 패키지(50)로서 지칭되며, 이는 복합 웨이퍼일 수 있다.
다음으로, 패키지(50)는 캐리어(20)로부터 접착 해제된다. 폴리머 베이스층(22) 및 접착층(만일 있다면)은 또한 패키지(50)로부터 제거된다. 이에 따른 구조가 도 11에 도시된다. 대안적인 실시예에서, 폴리머 베이스층(22)은 제거되지 않으며, 결과적으로 생성된 패키지에 남겨진다. 접착 해제의 결과로서, 몰딩 재료(42) 및 디바이스 다이(100 및 200)의 후면이 노출된다. 다음으로, 패키지(50)는 다이싱 테이프(52)에 추가로 부착되며, 전기 커넥터(48)는 다이싱 테이프(52) 쪽을 향하고 있고, 이와 접촉할 수 있다.
다음으로, 패키지(50)는 복수의 패키지(60)들로 쏘잉된다. 도 12a 및 도 12b는 패키지(60)들 중 하나의 단면도 및 평면도를 예시한다. 도 12a에 도시된 바와 같이, 폴리머 층들일 수 있는 하나 이상의 유전체 층(46)(도면 부호 46A 및 46B를 포함함)은 패시베이션 층(132 및 232) 위에 있고, 디바이스 다이(100) 바로 위의 영역으로부터 디바이스 다이(200) 바로 위의 영역까지 연속적으로 연장된다. 유전체 층(46)은 폴리이미드, PBO, BCB 등을 포함하는 폴리머 층일 수 있다. RDL(44)은 RDL(44A) 및 RDL(44B)와 같은 하나 이상의 층을 포함할 수 있고, 이들은 유전체 층(46)에 형성된다. 몰딩 재료 부분(42A)의 상면(42A1)은 유전체 층(46A)의 바닥면과 접촉한다. 몰딩 재료 부분(42A)의 상면(42A1)은 몰딩 재료(42)의 부분(42B)의 상면(42B1)보다 낮고, 이러한 부분(42B)은 양쪽 디바이스 다이(100 및 200)를 둘러싸는 링을 형성한다.
도 12b에 도시된 바와 같이, 몰딩 재료(42)의 부분(42A 및 42B)을 예시한다. 부분(42B)은 부분(42A) 및 디바이스 다이(100 및 200)를 둘러싸는 링을 형성한다. 또한, 몰딩 재료(42A)의 반대 단부는, 연속적인 몰딩 재료를 형성하기 위하여 링 부분(42B)에 연결된다.
본 개시의 실시예들에 있어서, 동일한 패키지 내에 밀접하게 위치된 디바이스 다이들 사이의 몰딩 화합물의 부분을 리세싱함으로써, 몰딩 재료의 험프가 제거된다. 험프에 의해 야기된 프로세스 문제점(후속 리소그래피 공정에 관한 것 등) 및 험프에 의해 야기된 패키지 크랙이 제거된다.
일부 실시예들에 따르면, 패키지는 제1 다이와 제2 다이를 포함한다. 제1 다이는 제1 기판과 이 제1 기판 위에 가로 놓이는 제1 금속 패드를 포함한다. 제2 다이는 제2 기판과 이 제2 기판 위에 가로 놓이는 제2 금속 패드를 포함한다. 몰딩 화합물은 그 안에 제1 다이 및 제2 다이를 몰딩한다. 몰딩 화합물은 제1 다이 및 제2 다이 사이의 제1 부분과, 상기 제1 부분을 둘러싸는 링을 형성할 수 있는 제2 부분을 갖는다. 제1 부분과 제2 부분은 제1 다이의 반대 측에 있다. 제1 부분은 제1 상면을 가진다. 제2 부분은 제1 상면보다 더 높은 제2 상면을 갖는다.
다른 실시예들에 따르면, 패키지는 제1 다이 및 제2 다이를 포함한다. 제1 다이는, 제1 기판, 이 제1 기판 위의 제1 금속 패드, 및 제1 금속 패드의 에지 부분을 커버하는 제1 패시베이션 층을 포함하며, 제1 금속 패드의 중앙 부분이 제1 패시베이션 층에 의해 커버되어 있지 않다. 제1 패시베이션 층은 제1 상면을 갖는다. 제2 다이는 제2 기판, 이 제2 기판 위의 제2 금속 패드, 및 제2 금속 패드의 에지 부분을 커버하는 제2 패시베이션 층을 포함하며, 제2 금속 패드의 중앙 부분이 제2 패시베이션 층에 의해 커버되어 있지 않다. 제2 패시베이션 층은 제2 상면을 포함한다. 몰딩 화합물은 그 안에 제1 다이 및 제2 다이를 몰딩한다. 몰딩 화합물은 제1 다이와 제2 다이 사이의 제1 부분을 포함하며, 여기서 제1 부분은 제3 상면을 포함하며, 제2 부분은, 몰딩 화합물의 제1 부분, 제1 다이 및 제2 다이를 둘러싸는 링을 형성한다. 제2 부분은 제1 상면보다 더 높은 제2 상면을 갖는다.
또 다른 실시예들에 따르면, 방법은 캐리어 위에 제1 다이 및 제2 다이를 배치하는 것을 포함하며, 여기서 제1 다이는 제1 기판과 이 제1 기판 위의 제1 금속 패드를 포함하며, 제2 다이는 제2 기판과 이 제2 기판 위의 제2 금속 패드를 포함한다. 방법은 몰딩 화합물 내에 제1 다이 및 제2 다이를 몰딩하는 것 및 몰딩 화합물을 그라인딩하는 것을 더 포함한다. 그라인딩 이후에, 몰딩 화합물의 제1 부분이 리세싱되며, 여기서 몰딩 화합물의 제1 부분은 제1 다이와 제2 다이 사이에 있으며, 몰딩 화합물의 제2 부분은 리세싱되지 않는다. 그 후, 재배선 라인은 제1 금속 패드 및 제2 금속 패드 위에 형성되며, 이들과 전기적으로 연결된다.
실시예 및 이의 이점이 상세하게 기재되었지만, 이는 첨부된 청구항에 정의되는 실시예의 사상 및 범위에서 벗어나지 않고서 이에 다양한 변경, 치환 및 대안이 행해질 수 있다는 것을 이해하여야 한다. 또한, 본 출원의 범위는 명세서에 기재된 프로세스, 기계, 제조, 및 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정되고자 하지 않는다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 나중에 개발될, 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계가 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하는 것으로 의도된다. 또한, 각각의 청구항은 개별 실시예를 구성하고, 다양한 청구항 및 실시예의 조합이 본 개시의 범위 내에 속한다.

Claims (10)

  1. 패키지로서,
    제1 기판과 상기 제1 기판 위에 가로 놓이는(overlying) 제1 금속 패드를 구비하는 제1 다이와,
    제2 기판을 구비하는 제2 다이와,
    내부에 상기 제1 다이와 상기 제2 다이를 몰딩하는 몰딩 화합물을 포함하며,
    상기 몰딩 화합물은,
    상기 제1 다이와 상기 제2 다이 사이의 제1 부분으로서, 제1 상면(top surface)을 구비하는 상기 제1 부분과,
    제2 부분으로서, 상기 제1 부분과 상기 제2 부분은 제1 다이의 대향 측에 있으며, 상기 제2 부분은 제1 상면보다 더 높은 제2 상면을 갖는, 상기 제2 부분을 포함하고,
    상기 몰딩 화합물은 상기 제1 다이 및 상기 제2 다이 위에 배치되지 않는 것인, 패키지.
  2. 제1항에 있어서, 상기 몰딩 화합물의 제2 부분은 상기 몰딩 화합물의 링 부분으로 구성되며, 상기 링 부분은 상기 몰딩 화합물의 제1 부분, 상기 제1 다이, 및 상기 제2 다이를 둘러싸며, 상기 링 부분의 모든 상면은 상기 제2 상면과 동일 평면 상에 있는 것인 패키지.
  3. 제1항에 있어서, 상기 제1 다이는,
    상기 제1 금속 패드의 에지 부분을 커버하는 패시베이션 층으로서, 상기 제1 금속 패드의 중앙 부분이 상기 패시베이션 층에 의해 커버되지 않는, 상기 패시베이션 층을 더 구비하며, 상기 제1 상면은 상기 패시베이션 층의 상면과 높이가 같은 것인 패키지.
  4. 제1항에 있어서, 상기 제1 다이는,
    상기 제1 금속 패드의 에지 부분을 커버하는 패시베이션 층으로서, 상기 제1 금속 패드의 중앙 부분이 상기 패시베이션 층에 의해 커버되지 않는, 상기 패시베이션 층을 더 구비하며, 상기 제1 상면은 상기 패시베이션 층의 상면보다 더 높은 것인 패키지.
  5. 제1항에 있어서, 상기 제1 다이는,
    상기 제1 금속 패드의 에지 부분을 커버하는 패시베이션 층으로서, 상기 제1 금속 패드의 중앙 부분이 상기 패시베이션 층에 의해 커버되지 않는, 상기 패시베이션 층을 더 구비하며, 상기 제1 상면은 상기 패시베이션 층의 상면보다 낮은 것인 패키지.
  6. 제1항에 있어서,
    상기 제1 다이를 오버래핑하는 영역으로부터 상기 제2 다이를 오버래핑하는 영역으로 연속적으로 연장되는 폴리머 층으로서, 상기 제1 상면은 상기 폴리머 층의 바닥면과 접촉하는, 상기 폴리머 층과,
    상기 폴리머 층을 관통하여 상기 제1 금속 패드에 전기적으로 연결되는 제1 재배선(redistribution) 라인과,
    상기 제2 다이 내에 그리고 상기 제2 기판 위에 있는 제2 금속 패드와,
    상기 폴리머 층을 관통하여 상기 제2 금속 패드에 전기적으로 연결되는 제2 재배선 라인을 더 포함하는 패키지.
  7. 패키지에 있어서,
    제1 다이로서,
    제1 기판;
    상기 제1 기판 위의 제1 금속 패드; 및
    상기 제1 금속 패드의 에지 부분을 커버하는 제1 패시베이션 층으로서, 상기 제1 금속 패드의 중앙 부분은 상기 제1 패시베이션 층에 의해 커버되지 않으며, 상기 제1 패시베이션 층은 제1 상면을 포함하는, 상기 제1 패시베이션 층을 구비하는 제1 다이와,
    제2 다이로서,
    제2 기판;
    상기 제2 기판 위의 제2 금속 패드; 및
    상기 제2 금속 패드의 에지 부분을 커버하는 제2 패시베이션 층으로서, 상기 제2 금속 패드의 중앙 부분은 상기 제2 패시베이션 층에 의해 커버되지 않으며, 상기 제2 패시베이션 층은 제2 상면을 포함하는, 상기 제2 패시베이션 층을 구비하는 제2 다이와,
    내부에 상기 제1 다이 및 상기 제2 다이를 몰딩하는 몰딩 화합물
    을 구비하며,
    상기 몰딩 화합물은,
    상기 제1 다이와 상기 제2 다이 사이에 있고, 제3 상면을 포함하는 제1 부분; 및
    상기 몰딩 화합물의 제1 부분, 상기 제1 다이, 및 상기 제2 다이를 둘러싸는 링을 형성하며, 상기 제3 상면보다 더 높은 제4 상면을 갖는 제2 부분을 구비하는 것인 패키지.
  8. 제7항에 있어서,
    상기 몰딩 화합물의 제1 부분의 2 개의 반대 단부는 상기 몰딩 화합물의 제 2 부분에 연속적으로 연결되며, 상기 제1 부분과 상기 제2 부분은 동일한 재료로 형성되는 것인 패키지.
  9. 제7항에 있어서, 상기 제3 상면은 상기 제1 상면과 상기 제2 상면 중 하나와 높이가 같거나 또는 이보다 낮은 것인 패키지.
  10. 패키지를 제조하는 방법에 있어서,
    캐리어 위에 제1 다이를 배치하는 단계로서, 상기 제1 다이는 제1 기판과 상기 제1 기판 위의 제1 금속 패드를 포함하는, 상기 제1 다이를 배치하는 단계와,
    상기 캐리어 위에 제2 다이를 배치하는 단계로서, 상기 제2 다이는 제2 기판과 상기 제2 기판 위의 제2 금속 패드를 포함하는, 상기 제2 다이를 배치하는 단계와,
    몰딩 화합물 내에 상기 제1 다이 및 상기 제2 다이를 몰딩하는 단계와,
    상기 몰딩 화합물을 그라인딩하는 단계 - 상기 그라인딩하는 단계 이후에, 상기 몰딩 화합물은 상기 제1 다이 및 상기 제2 다이 위에 배치되지 않음 - 와,
    상기 그라인딩하는 단계 이후에, 상기 몰딩 화합물의 제1 부분을 리세싱하는 단계로서, 상기 제1 부분은 상기 제1 다이와 상기 제2 다이 사이에 있고, 상기 몰딩 화합물의 제2 부분은 리세싱되지 않으며, 상기 제1 부분과 상기 제2 부분은 제1 다이의 대향 측에 있는 것인, 상기 제1 부분을 리세싱하는 단계와,
    상기 제1 금속 패드와 상기 제2 금속 패드 위에 있고, 이들과 전기적으로 연결되는 재배선 라인을 형성하는 단계를 포함하는, 패키지를 제조하는 방법.

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