KR102170575B1 - 휨 감소를 위한 인포 패키지 지지 - Google Patents

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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/732—Location after the connecting process
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    • H01L2224/9222—Sequential connecting processes
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    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
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    • H01L2924/15192—Resurf arrangement of the internal vias
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
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Abstract

방법은, 캡슐화 물질로 제1 디바이스 다이 및 제2 디바이스 다이를 캡슐화하는 단계; 제1 디바이스 다이 및 제2 디바이스 다이 위에 이들과 전기적으로 결합되어 있는 재배선 라인을 형성하는 단계; 및 패키지를 형성하기 위해 재배선 라인 위에 브릿지 다이 - 패키지는 제1 디바이스 다이, 제2 디바이스 다이, 및 브릿지 다이를 포함함 - 를 본딩하는 단계를 포함한다. 브릿지 다이는 제1 디바이스 다이와 제2 디바이스 다이를 전기적으로 상호 결합한다. 제1 디바이스 다이, 제2 디바이스 다이, 및 브릿지 다이는 더미 서포트 다이에 의해 지지된다.

Description

휨 감소를 위한 인포 패키지 지지{SUPPORTING INFO PACKAGES TO REDUCE WARPAGE}
본 출원은, 발명의 명칭이 "Supporting InFO Packages to Reduce Warpage"이고, 2018년 6월 29일에 출원된 미국 특허 가출원 No. 62/692,115의 이익을 주장하며, 그 내용이 참조에 의해 여기에 통합된다.
반도체 기술의 발전에 의해, 반도체 칩/다이는 점점 더 작아지고 있다. 그 동안에, 더 많은 기능을 반도체 다이에 집적되어야 한다. 따라서, 반도체 다이는 점점 더 많은 수의 I/O 패드를 더 작은 영역에 패킹할 필요가 있고, I/O 패드의 밀도는 시간이 지남에 따라 빠르게 상승한다. 결과적으로, 반도체 다이의 패키징이 더욱 어려워지고, 패키징의 수율에 악영향을 미친다.
종래 패키징 기술은 2개의 카테고리로 분할될 수 있다. 제1 카테고리에서, 웨이퍼 상의 다이는 절단되기 전에 패키징된다. 이 패키징 기술은 높은 처리량 및 낮은 비용 등의 몇가지 유리한 특징을 갖는다. 또한, 적은 언더필 또는 몰딩 콤파운드가 요구된다. 그러나, 이 패키징 기술은 단점도 가지고 있다. 다이의 사이즈가 점점 작아지기 때문에, 각 패키지는 각 다이의 I/O 패드가 각각의 다이의 표면 바로 위의 영역으로 제한되는 팬-인 타입 패키지만이 될 수 있다. 다이의 제한된 영역에서는, I/O 패드의 피치의 제한으로 인해 I/O 패드의 수가 제한된다. 패드의 피치가 감소되면 솔더 브리지(solder bridge)가 발생할 수 있다. 또한, 솔더 볼(solder ball)은, 다이의 표면 상에 패킹될(packed) 수 있는 솔더 볼의 수를 제한하는 특정 사이즈를 가져야 한다.
패키징의 다른 카테고리에서는 다이가 패키징되기 전에 웨이퍼로부터 절단된다. 이 패키징 기술의 유리한 특징은, 다이 상의 I/O 패드를 다이보다 더 큰 영역으로 재분배할 수 있으며, 이에 따라 다이의 표면 상에 패킹되는 I/O 패드의 수가 증가될 수 있는 팬 아웃 패키지를 형성할 수 있다는 것이다. 이 패키징 기술의 또 다른 유리한 특징은, "known-good-dies"가 패키징되고 결함이 있는 다이가 폐기되므로 결함이 있는 다이에서 비용과 노력을 낭비하지 않는다는 것이다. 팬 아웃 패키지는 휨(warpage)이 발생한다. 이것은, 패키지 기판에 팬 아웃 패키지의 본딩을 어렵게하고, 각각의 솔더 접합(solder join)이 실패할 수 있다.
방법은, 캡슐화 물질로 제1 디바이스 다이 및 제2 디바이스 다이를 캡슐화하는 단계; 제1 디바이스 다이 및 제2 디바이스 다이 위에 이들과 전기적으로 결합되어 있는 재배선 라인을 형성하는 단계; 및 패키지를 형성하기 위해 재배선 라인 위에 브릿지 다이 - 패키지는 제1 디바이스 다이, 제2 디바이스 다이, 및 브릿지 다이를 포함함 - 를 본딩하는 단계를 포함한다. 브릿지 다이는 제1 디바이스 다이와 제2 디바이스 다이를 전기적으로 상호 결합한다. 제1 디바이스 다이, 제2 디바이스 다이, 및 브릿지 다이는 더미 서포트 다이에 의해 지지된다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 7a는 일부 실시형태에 따른 InFO(Integrated Fan-Out) 패키지의 형성에서의 중간 스테이지의 단면도를 도시한다.
도 7b는 일부 실시형태에 따른 도 7a에 도시된 InFO 패키지의 상면도를 도시한다.
도 8, 도 9a, 도 10 내지 도 13, 및 도 14a는, 일부 실시형태에 따른 InFO 패키지의 형성에서의 중간 스테이지의 단면도를 도시한다.
도 14b는 일부 실시형태에 따른 도 14a에 도시된 InFO 패키지의 상면도를 도시한다.
도 15는 일부 실시형태에 따른 도 14a에 도시된 InFO 패키지의 일부의 확대도를 도시한다.
도 16 내지 도 18은 일부 실시형태에 따른 InFO 패키지의 형성에서의 중간 스테이지의 단면도를 도시한다.
도 19는 일부 실시형태에 따른 InFO 패키지를 형성하기 위한 프로세스 흐름을 도시한다.
도 20은 일부 실시형태에 따른 InFO 패키지를 형성하기 위한 프로세스 흐름을 도시한다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래에 놓인", "밑에", "하부", "위에 놓인", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
InFO(Integrated Fan-Out) 패키지 및 그 형성 방법이 다양한 실시형태에 따라 제공된다. 일부 실시형태에 따른 InFO 패키지를 형성하는 중간 스테이지가 예시된다. 일부 실시형태의 몇가지 변형이 논의된다. 다양한 도면과 예시적 실시형태를 통해, 유사한 도면부호가 유사한 엘리먼트를 표기하는데 사용된다.
도 1 내지 도 7a는 본 개시의 일부 실시형태에 따른 InFO 패키지의 형성에서의 중간 스테이지의 단면도를 도시한다. 도 1 내지 도 7a에 도시된 단계들은 또한, 도 19에 도시된 바와 같은 프로세스 흐름(200)에 개략적으로 반영된다.
도 1을 참조하면, 캐리어(carrier)(20)가 제공되고, 릴리즈 필름(release film)(22)이 캐리어(20)에 코팅된다. 캐리어 (20)는 투명한 물질로 형성될 수 있고, 유리 캐리어, 세라믹 캐리어, 유기 캐리어 등이 될 수 있다. 캐리어(20)는 라운드 상면 형상을 가질 수 있고, 실리콘 웨이퍼의 사이즈를 가질 수 있다. 예컨대, 캐리어920)는 8 인치 직경, 12 인치 직경 등을 가질 수 있다. 릴리즈 필름(22)은 캐리어(20)의 상부 표면 위에 있다. 릴리즈 필름(22)은 LTHC(Light-To-Heat-Conversion) 코팅 물질로 형성될 수 있다. 릴리즈 필름(22)은 코팅을 통해 캐리어(20) 상에 도포될 수 있다. 본 개시의 일부 실시형태에 따르면, 광/방사선(레이저 등)의 열 하에서 LTHC 코팅이 분해될 수 있고, 이에 따라 그 위에 형성된 구조체로부터 캐리어(20)를 릴리즈(release)할 수 있다. 본 개시의 일부 실시형태에 따르면, LTHC 코팅은 카본 블랙(carbon black)(탄소 입자), 솔벤트(solvent), 실리콘 필러(silicon filler), 및/또는 에폭시를 포함한다. 에폭시는 폴리이미드 또는 아크릴(Acrylic) 등의 다른 폴리머를 포함할 수 있다.
도 1은 캐리어(20) 상의 디바이스(24A 및 24B)의 배치/부착을 도시한다. 각 프로세스는 도 19에 도시된 프로세스 흐름에서 프로세스(202)로서 도시된다. 디바이스(24A 및 24B)는 디바이스 다이가 될 수 있고, 이에 따라 이하 디바이스 다이(24A 및 24B)라고 지칭되며, 디바이스(24A 및 24B)는 또한, 패키지, 집적 패시브 디바이스(integrated passive device) 등의 다른 타입의 패키지 콤포넌트가 될 수 있다. 디바이스 다이(24A 및 24B)는 접착 필름인 다이 부착 필름(Die-Attach Film; DAF)(26)을 통해 LTHC 코팅(22)에 부착된다. DAF(26)는, 디바이스 다이(24A 및 24B)가 LTHC 코팅(22) 상에 배치되기 전에, 디바이스 다이(24A 및 24B) 상에 미리 부착될 수 있다. 디바이스 다이(24A 및 24B)는 DAF(26)와 물리적으로 접촉하는 후방 표면(하방을 향하는 표면)을 가진 반도체 기판(28A 및 28B)을 포함할 수 있다. 디바이스 다이(24A 및 24B)는 각각 반도체 기판(28A 및 28B)의 전방 표면(상방을 향하는 표면)에 집적 회로 디바이스(예컨대, 트랜지스터를 포함하는 액티브 디바이스 등)(30A 및 30B)를 포함할 수 있다. 본 개시의 일부 실시형태에 따르면, 디바이스 다이(24A 및 24B) 중 하나(또는 양자)는, CPU(Central Processing Unit) 다이, GPU(Graphic Processing Unit) 다이, 모바일 애플리케이션 다이, MCU(Micro Control Unit) 다이, IO(input-output) 다이, BB(BaseBand) 다이, 또는 AP(Application processor) 다이가 될 수 있는 로직 다이(logic die)이다. 디바이스 다이(24A 및 24B)는 또한, 각각 상호접속 구조체(32A 및 32B), 금속 필라(metal pillar)(34), 및 유전체 층(36)을 포함할 수 있다. 디바이스 다이(24A 및 24B) 사이의 거리(S1)는 약 50 μm보다 클 수 있고, 약 50 μm 내지 약 780 μm의 범위가 될 수 있다. 디바이스 다이(24A 및 24B)의 두께(T1)는 약 730 μm보다 작을 수 있다.
일부 실시형태에 따르면, 금속 필라(34)(구리 필라 등)는 디바이스 다이(24A 및 24B)의 일부로서 미리 형성되고, 금속 필라(34)는 집적 회로 디바이스(30A 및 30B)에 전기적으로 결합된다. 본 개시의 일부 실시형태에 따르면, 상부 유전체 층을 형성하기 위해 이웃하는 금속 필라(34) 사이의 갭에 유전체 물질(36)이 충전된다. 유전체 층(36)은 또한, 금속 필라(34)를 커버하고 보호하는 부분을 포함할 수 있다. 본 개시의 일부 실시형태에 따르면, 상부 유전체 층(36)은 PBO(polybenzoxazole) 또는 폴리이미드 등의 폴리머로 형성될 수 있다.
다음으로, 도 2를 참조하면, 디바이스 다이(24A 및 24B)는 캡슐화 물질(40)로 캡슐화된다. 각 프로세스는 도 19에 도시된 프로세스 흐름에서 프로세스(204)로서 도시된다. 캡슐화 물질(40)은 디바이스 다이(24A 및 24B) 사이의 갭에 충전된다. 캡슐화 물질(40)은 몰딩 콤파운드, 몰딩 언더필, 에폭시, 및/또는 수지를 포함할 수 있다. 캡슐화 물질(40)의 상부 표면은 디바이스 다이(24A 및 24B)가 캡슐화되는 시간에 금속 필라(34)의 상단부(top end)보다 더 높을 수 있다. 캡슐화 물질(40)은 폴리머, 수지, 에폭시 등이 될 수 있는 베이스 물질, 및 베이스 물질 내의 필러 입자(filler particle)(미도시)를 포함할 수 있다. 필러 입자 및 베이스 물질은 도 15의 필러 입자(40A) 및 베이스 물질(40B)과 유사할 수 있다. 필러 입자는 SiO2, Al2O3, 실리카 등의 유전체 입자가 될 수 있고 구 형상(spherical shape)을 가질 수 있다. 또한, 구형 필러 입자(spherical filler particle)들은 동일 또는 상이한 직경을 가질 수 있다.
후속 단계에서, 도 2에도 도시된 바와 같이, 금속 필라(34)가 노출될 때까지, CMP(Chemical Mechanical Polish) 프로세스 또는 기계적 연마 프로세스 등의 평탄화 프로세스가 수행되어 캡슐화 물질(40) 및 유전체 층(36)이 얇아진다. 평탄화 프로세스로 인해, 금속 필라(34)의 상부 표면은 캡슐화 물질(40)의 상부 표면과 실질적으로 동일 평면에 있다.
도 3은 재배선 라인(Redistribution Line; RDL)의 하나 이상의 층 및 개별 유전체 층을 포함하는, 전방 측 재배선 구조체의 형성을 도시한다. 각 프로세스는 도 19에 도시된 프로세스 흐름에서 프로세스(206)로서 도시된다. 도 3을 참조하면, 유전체 층(42)이 첫번째로 형성된다. 본 개시의 일부 실시형태에 따르면, 유전체 층(42)은 PBO, 폴리이미드 등의 폴리머로 형성된다. 형성 프로세스는 유동 가능 형태로 유전체 층(42)을 코팅하는 단계와 이어서 유전체 층(42)을 경화시키는 단계를 포함한다. 본 개시의 대체 실시형태에 따르면, 유전체 층(42)은 실리콘 질화물, 실리콘 산화물 등의 무기 유전체 물질로 형성된다. 형성 방법은 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition), PECVD(Plasma-Enhanced Chemical Vapor Deposition), 또는 다른 적용 가능한 성막 방법을 포함할 수 있다. 이어서 예컨대 포토 리소그래피 프로세스를 통해 개구[RDL(44)의 비아 부분에 의해 점유됨]가 형성된다. 유전체 층(42)이 PBO, 폴리이미드, 또는 BCB(benzocyclobutene) 등의 감광 물질로 형성되는 일부 실시형태에 따르면, 개구의 형성은 리소그래피 마스크(미도시)를 사용한 유전체 층(42)의 광 노출 및 유전체 층(42)의 현상(developing)을 포함한다. 금속 필라(34)는 개구를 통해 노출된다.
RDL(44)은 유전체 층(42) 위에 형성된다. RDL(44)은, 금속 필라(34)에 접속하기 위해 유전체 층(42) 내에 형성된 비아 부분 및 유전체 층(42) 위의 금속 트레이스 부분(metal trace portion)을 포함한다. 본 개시의 일부 실시형태에 따르면, 금속 시드 층(미도시)을 성막하는 단계, 금속 시드 층 위에 포토 레지스트(미도시)를 형성하고 패터닝하는 단계, 및 금속 시드 층 위에 구리 및/또는 알루미늄 등의 금속 물질을 도금하는 단계를 포함하는, 도금 프로세스로 RDL(44)이 형성된다. 금속 시드 층 및 도금된 금속 물질은 동일 물질 또는 상이한 물질로 형성될 수 있다. 이어서, 패터닝된 포토 레지스트가 제거되고, 패터닝된 포토 레지스트에 의해 이전에 커버된 금속 시드 층의 부분을 에칭하는 단계가 후속된다.
이어서, RDL(44) 위에 유전체 층(46)이 형성되고, 유전체 층(46) 내의 개구의 형성이 후속된다. 이에 따라, RDL(44)의 일부 부분이 개구를 통해 노출된다. PBO, 폴리이미드, BCB, 또는 다른 유기 또는 무기 물질을 포함할 수 있는 유전체 층(42)을 형성하기 위한 동일한 후보 물질로부터 선택된 물질을 사용하여 유전체 층(46)이 형성될 수 있다. 이어서, RDL(48)이 형성된다. RDL(48)도 RDL(44) 및 유전체 층(46) 바로 위의 금속 라인 부분과 접촉하기 위해 유전체 층(46) 내의 개구로 연장되는 비아 부분을 포함한다. RDL(48)의 형성은, 시드 층을 형성하는 단계, 패터닝된 마스크를 형성하는 단계, RDL(48)을 도금하는 단계, 및 이어서 패터닝된 마스크 및 시드 층의 원하지 않는 부분을 제거하는 단계를 포함하는, RDL(44)의 형성과 동일하게 될 수 있다.
도 3은 또한 유전체 층(50)의 형성을 도시한다. 유전체 층(50)은 유전체 층(42 및 46)을 형성하기 위한 동일한 후보 물질 그룹으로부터 선택된 물질로 형성될 수 있다. 예컨대, 유전체 층(50)은 PBO, 폴리이미드, 또는 BCB를 사용하여 형성될 수 있다. 예시된 실시형태에서, RDL(48)의 부분인 하부 금속 패드를 노출시키기 위해 유전체 층(50) 내에 개구(52)가 형성된다.
도 4를 참조하면, 본 개시의 일부 실시형태에 따르면, RDL(48) 내의 금속 패드와 접촉하기 위해 유전체 층(50) 내의 개구로 연장되도록 UBM(54)이 형성된다. UBM(54)은 니켈, 구리, 티타늄, 또는 이들의 다중 층으로 형성될 수 있다. 일부 실시형태에 따르면, UBM(54)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 일부 실시형태에 따르면, 도 4에 도시된 바와 같이, RDL(44 및 48)의 2개의 층이 있다. 대체 실시형태에 따르면, RDL의 하나의 층 또는 RDL의 3개 이상의 층이 있다.
이어서, 전기 커넥터(56)가 형성된다. 각 프로세스는 도 19에 도시된 프로세스 흐름에서 프로세스(208)로서 도시된다. 전기 커넥터(56)의 형성은, UBM(54)의 노출 부분 상에 솔더 볼을 배치하는 단계, 및 이어서 솔더 볼을 리플로우하는(reflowing) 단계를 포함할 수 있다. 결과적으로, 전기 커넥터(56)는, 솔더 영역이며, 때로는 C4 범프로 지칭된다. 본 개시의 대체 실시형태에 따르면, 전기 커넥터(56)의 형성은 UBM(54) 위에 솔더 층을 형성하기 위한 도금 스텝(plating step)을 수행하는 단계 및 이어서 솔더 층을 리플로우하는 단계를 포함한다. 전기 커넥터(56)는 또한, 넌솔더 금속 필라(non-solder metal pillar), 또는 금속 필라, 및 도금을 통해 형성될 수도 있는 넌솔더 금속 필라 위의 솔더 캡(solder cap)을 포함할 수 있다. 본 명세서에서, 구조체 상부 릴리즈 필름(22)은, 복수의 디바이스 다이(24A 및 24B)를 포함하는 복합 웨이퍼(이하, 복합 웨이퍼(60)로도 지칭됨)인, 패키지(60)로 지칭된다.
후속 단계에서, 도 5에 도시된 바와 같이, 복합 웨이퍼(60)는 캐리어(20)로부터 디본딩(de-bonding)된다. 릴리즈 필름(22)이 분해되고 복합 웨이퍼(60)가 캐리어 (20)로부터 분리될 수 있도록, 디본딩은 레이저 빔을 릴리즈 필름(22) 상에 투영하는 단계를 포함할 수 있다. 이어서, 복합 웨이퍼(60)는 스크라이브 라인(62)을 따라 복수의 패키지(64)로 절단되고, 패키지(64) 중 하나가 도 6에 도시되어 있다. 각 프로세스는 도 19에 도시된 프로세스 흐름에서 프로세스(210)로서 도시된다. 일부 실시형태에 따르면, DAF(26)를 제거하기 위해 연마 프로세스가 수행된다. 점선(61) 아래의 복합 웨이퍼(60)의 부분(63)이 제거되도록, 복합 웨이퍼(60)에 연마 프로세스가 수행될 수 있다. 다른 실시형태에 따르면, 연마 프로세스가 수행되지 않는다. 따라서, 패키지(64)는 부분(63)을 포함하거나 포함하지 않을 수 있다.
도 6은 패키지(64)에 대한 브릿지 다이(66)의 본딩을 도시한다. 각 프로세스는 도 19에 도시된 프로세스 흐름에서 프로세스(212)로서 도시된다. 본 개시의 일부 실시형태에 따르면, 브릿지 다이(66)는 솔더 영역(76)을 통해 UBM(54)에 부착된다. 본 개시의 일부 실시형태에 따르면, 브릿지 다이(66)에는 트랜지스터 및 다이오드와 같은 액티브 디바이스가 없다. 브릿지 다이(66)에는 커패시터, 변압기, 인덕터, 저항기 등의 패시브 디바이스가 있거나 없을 수 있다. 본 개시의 대체 실시형태에 따르면, 브릿지 다이(66)는 몇몇 액티브 디바이스 및/또는 패시브 디바이스(미도시)를 포함하고, 액티브 디바이스는 반도체 기판(67)의 상부 표면에 형성될 수 있다.
브릿지 다이(66)는 기판(67) 및 상호접속 구조체(68)를 포함할 수 있다. 기판(67)은 반도체 기판(실리콘 기판, 실리콘 탄소 기판 등) 또는 실리콘 산화물 기판 등의 유전체 기판이 될 수 있다. 상호접속 구조체(68)는 유전체 층(70) 및 유전체 층(70) 내의 금속 라인과 비아(72)를 포함한다. 유전체 층(70)은 IMD(Inter-Metal Dielectric) 층을 포함할 수 있다. 본 개시의 일부 실시형태에 따르면, 유전체 층(70)들 중 일부는 약 3.0, 또는 약 2.5보다 낮은 유전 상수(k값)를 갖는 로우-k 유전체 물질로 형성된다. 유전체 층(70)은 Black Diamond(Applied Materials의 등록 상표), 카본 함유 로우-k 유전체 물질, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등으로 형성될 수 있다. 본 개시의 일부 실시형태에 따르면, 유전체 층(70)의 형성은, 포로겐 함유 유전체 물질을 성막하는 단계, 이어서 포로겐을 드라이브 아웃(drive out)하고 이에 따라 유지된 유전체 층(70)이 다공성이 되게 하기 위한 경화 프로세스를 수행하는 단계를 포함한다. 실리콘 카바이드, 실리콘 질화물 등으로 형성될 수 있는 에치 스탑 층(미도시)은 IMD 층(70)들 사이에 형성되고, 간략함을 위해 도시되지 않는다.
금속 라인과 비아(72)는 유전체 층(70) 내에 형성된다. 형성 프로세스는 싱글 다마신 프로세스 및 듀얼 다마신 프로세스를 포함할 수 있다. 브릿지 다이(66)는 패시베이션 층(70으로도 표시됨)을 더 포함할 수 있다. 패시베이션 층은 유해 화학 물질 및 수분의 악영향으로부터 로우 k 유전체 층(존재한다면) 및 금속 라인/비아(72)를 격리시키는 기능을 갖는다. 패시베이션 층은 실리콘 산화물, 실리콘 질화물, USG(Undoped Silicate Glass) 등의 넌 로우(non-low) k 유전체 물질로 형성될 수 있다. 패시베이션 층에 알루미늄 패드(예컨대, 알루미늄 구리로 형성될 수 있음) 등의 금속 패드가 존재할 수 있다. 본드 패드(또는 금속 범프)(74)는 브릿지 다이(66)의 표면에 형성된다. 브릿지 다이(66)는 예컨대 솔더 영역(76)을 통해 UBM(54)에 본딩된다. 언더필(미도시)은 브릿지 다이(66)와 패키지(64) 사이의 갭으로 분배될(dispensed) 수 있다.
브릿지 다이(66)는 디바이스 다이(24A)의 금속 필라(34)를 디바이스 다이(24B)의 금속 필라(34)에 전기적으로 상호접속시킨다. 또한, 브릿지 다이(66)는 디바이스 다이(24A)와 오버랩되는 제1 부분 및 디바이스 다이(24b)와 오버랩되는 제2 부분을 포함할 수 있다. 브릿지 다이(66)는 예컨대 약 50 μm보다 작은 두께를 갖고 얇게 될 수 있다.
도 7a를 참조하면, 서포트 다이(80)가 패키지(64)에 부착되어 패키지(64)를 형성한다. 각 프로세스는 도 19에 도시된 프로세스 흐름에서 프로세스(214)로서 도시된다. 서포트 다이(80)는 액티브 디바이스(트랜지스터 및 다이오드 등) 및 패시브 디바이스(저항기, 커패시터, 및 인덕터 등)가 형성되지 않은 블랭크 다이일 수 있기 때문에 명세서 전반에 걸쳐 더미 서포트 다이라고도 지칭된다. 또한, 서포트 다이(80)에는 임의의 금속 라인, 비아 등이 형성되지 않을 수 있다. 서포트 다이(80)는 실리콘의 영률(Young's modulus)(약 165 GPa 내지 약 179 GPa)과 같거나 더 큰 영률을 가질 수 있는 강성 물질로 형성된다. 더미 서포트 다이(80)의 두께(T2)는, 패키지(64)의 휨이 원하는 값까지 감소되도록, 상부 패키지(64)의 적절한 기계적 지지를 제공하기에 충분히 크다. 두께(T2)는 약 50 μm보다 크게 될 수 있고, 약 50 μm 내지 약 730 μm의 범위가 될 수 있다. 또한, 디바이스 다이(24A/24B)와 더미 서포트 다이(80)의 전체 두께(T1+T2)는 약 780 μm보다 작게 될 수 있다.
또한, 더미 서포트 다이(80)는 양호한 열 전도성을 가질 수 있다. 더미 서포트 다이(80)의 열 전도성은 상부 디바이스 다이 내의 반도체 기판(실리콘 기판 등)의 열 전도성에 근접하게 될 수 있다(예컨대, 90 퍼센트 보다 높음). 예컨대, 실리콘은 약 148 W/(m*K)와 동일한 열 전도성을 갖고, 이에 따라 더미 서포트 다이(80)의 열 전도성은 약 135 W/(m*K)보다 크게 또는 더 높게 될 수 있다. 높은 열 전도성을 갖는 더미 서포트 다이(80)로 인해, 결과로 얻어진 구조체에서의 열 소산이 개선된다.
본 개시의 일부 실시형태에 따르면, 더미 서포트 다이(80)는 금속이나 금속 합금, 반도체 물질, 또는 유전체 물질로 형성된다. 예컨대, 금속을 포함할 때, 더미 서포트 다이(80)는 구리, 알루미늄, 니켈, 스테인레스 강 등으로 형성될 수 있고, 이에 따라 일부 실시형태에 따라, 금속 필름/플레이트가 된다. 반도체 물질로 형성될 때, 더미 서포트 다이(80)는 블랭킷 실리콘 다이(blanket silicon die)가 될 수 있다. 유전체 물질로 형성될 때, 더미 서포트 다이(80)는 세라믹으로 형성될 수 있다. 또한, 더미 서포트 다이(80)의 물질은 균질하게 될 수 있다. 예컨대, 전체 더미 서포트 다이(80)는, 더미 서포트 다이(80)의 모든 부분에서 동일한 엘리먼트를 포함하고 엘리먼트의 원자 백분율이 더미 서포트 다이(80) 전체에 걸쳐 균일한, 동일 물질로 형성될 수 있다. 더미 서포트 다이(80)가 실리콘으로 형성되는 일부 실시형태에 따르면, 더미 서포트 다이(80)에 p 타입 또는 n 타입 불순물이 도핑된다. 더미 서포트 다이(80)가 실리콘으로 형성되는 대체 실시형태에 따르면, 더미 서포트 다이(80)에 p 타입 불순물 또는 n 타입 불순물이 도핑되지 않는다.
일부 실시형태에 따르면, 예컨대 약 1.0 W/(m*K)보다 높거나, 약 5.0 W/(m*K)보다 높은 비교적 높은 열 전도성을 가진 TIM(Thermal Interface Material)으로 접착제(82)가 형성된다.
또한, 패키지 기판, 인쇄 회로 기판, 패키지 등이 될 수 있는 패키지 콤포넌트(85)에 패키지(64)가 본딩된다. 각 프로세스는 도 19에 도시된 프로세스 흐름에서 프로세스(216)로서 도시된다. 결과로 얻어진 패키지는 패키지(87)이라 지칭된다. 패키지(64)에 대한 패키지 콤포넌트(85)의 본딩은 솔더 영역을 포함할 수 있는 전기 커넥터(56)를 통해 이루어질 수 있다.
도 7b는 패키지(84)의 일부 부분의 상면도를 도시한다. 일부 실시형태에 따르면, 더미 서포트 다이(80)는 4개 방향(+X, -X, +Y, 및 -Y)으로 패키지(64)의 엣지를 넘어 연장되는 연장 부분을 갖고, 연장 부분은 연장 폭(W1 및 W2)을 갖는다. 연장 폭(W1 및 W2)은 약 50 μm보다 크게 될 수 있고, 약 50 μm 내지 약 100 μm의 범위가 될 수 있다. 더미 서포트 다이(80)의 길이 및 폭을 패키지(64)의 각각의 길이 및 폭보다 크게 증가시키는 것은 패키지(84)의 휨에 대한 저항을 향상시킨다.
일부 실시형태에 따르면, 연장 폭(W2)은 연장 폭(W1)과 동일하다. 본 개시의 일부 실시형태에 따르면, 패키지(64) 및 더미 서포트 다이(80)는 모두, 길이(Lpkg) 및 길이(Lpkg)보다 작은 폭(Wpkg)을 갖는 패키지(84)와 함께 연장된다. 예컨대, 비(ratio)(Lpkg/Wpkg)는 약 1.5보다 크게 될 수 있다. 패키지(84)의 긴 측(side)은 짧은 측보다 더 휘기 쉽고, 짧은 측보다 긴 측에 (적어도 동일하거나) 더 많은 지지가 필요할 수 있다. 일부 실시형태에 따르면, 더미 서포트 다이(80)(및 패키지(84))가 패키지(64)보다 덜 연장되도록, 연장 폭(W2)이 연장 폭(W1)보다 크다. 본 개시의 일부 실시형태에 따르면, 연장 폭(W1 및 W2) 모두는 넌제로 값(non-zero value)을 갖는다. 비(W2/W1)는, 길이Lpkg) 및 폭(Wpkg) 사이의 차이에 대한 적절한 보상을 제공하도록, 비(Lpkg/Wpkg)와 동일하거나 더 크게 될 수 있다. 예컨대, 비(W2/W1)는 약 1.5보다 크게 될 수 있다.
다른 실시형태에 따르면, 폭(W2)은 약 50 μm보다 크고, 약 50 μm 내지 약 100 μm의 범위가 될 수 있다. 한편, 폭(W1)은 0 μm과 동일하다. 이것은, 패키지(84)의 푸티지(footage)를 지나치게 증가시키지 않고 연장된 패키지(84)의 휨에 대한 저항을 향상시킨다.
도 8 내지 도 14a는 본 개시의 일부 실시형태에 따른 InFO 패키지의 형성에서의 중간 스테이지의 단면도를 도시한다. 명시적으로 다르게 나타내지 않으면, 이들 실시형태에서의 콤포넌트의 물질 및 형성 방법은 유사한 콤포넌트와 본질적으로 동일하고, 유사한 콤포넌트는 도 1 내지 도 7a 및 도 7b에 도시된 실시형태에서 유사한 도면부호로 표시된다. 따라서, 도 8 내지 도 14a 및 도 14b에 도시된 콤포넌트의 형성 프로세스와 물질에 관한 세부사항은 도 1 내지 도 7a 및 도 7b에 도시된 실시형태의 논의에서 확인될 수 있다. 도 8 내지 도 14a에 도시된 단계들은 또한, 도 20에 도시된 프로세스 흐름(300)에 개략적으로 반영된다.
도 8을 참조하면, 캐리어(20) 상에 코팅된 릴리즈 필름(22) 위에 더미 서포트 다이(80)가 배치된다. 각 프로세스는 도 20에 도시된 프로세스 흐름에서 프로세스(302)로서 도시된다. 이어서, 도 9a를 참조하면, 캡슐화 물질(86)을 분배하는 것 및 경화시키는 것을 포함하여, 캡슐화 물질(86)이 형성된다. 각 프로세스는 도 20에 도시된 프로세스 흐름에서 프로세스(304)로서 도시된다. 캡슐화 물질(86)의 상부 표면이 더미 서포트 다이(80)의 상부 표면과 평평하게 되도록, CMP 프로세스 또는 기계적 연마 프로세스 등의 평탄화 프로세스가 수행된다. 대체 실시형태에 따르면, 캡슐화 물질(86)의 형성 및 대응하는 평탄화 프로세스가 생략된다.
도 9b는 도 9a에 도시된 구조체의 상면도를 도시한다. 일부 실시형태에 따르면, 더미 서포트 다이(80)는, 더미 서포트 다이(80A) 및 대응하는 더미 서포트 다이(80A)의 반대 측 상의 더미 서포트 다이(80B)를 포함한다. 더미 서포트 다이(80B)는 더미 서포트 다이(80A)보다 더 연장될 수 있다. 더미 서포트 다이(80A 및 80B)는 개별적이고, 집합적으로는 더미 서포트 다이(80)로 지칭된다.
도 10은 DAF(26)를 통해 더미 서포트 다이(80) 상에 배치되는 디바이스 (다이)(24A 및 24B)의 배치를 도시한다. 각 프로세스는 도 20에 도시된 프로세스 흐름에서 프로세스(306)로서 도시된다. 캡슐화 물질(86)이 형성된 일부 실시형태에 따르면, 디바이스 다이(24A 및 24B)의 일부 부분은 캡슐화 물질(86)과 오버랩된다. 캡슐화 물질(86)이 형성되지 않은 다른 실시형태에 따르면, 디바이스 다이(24A 및 24B)의 일부 부분은 이 스테이지에서 보류된다(suspended).
도 11은 캡슐화 물질(40)의 분배 및 경화를 포함하는 캡슐화 물질(40) 내의 디바이스 다이(24A 및 24B)의 캡슐화 및 금속 필라(34)를 드러내기 위한 평탄화의 수행을 도시한다. 각 프로세스는 도 20에 도시된 프로세스 흐름에서 프로세스(308)로서 도시된다. 캡슐화 물질(86)이 이미 형성된 일부 실시형태에 따르면, 캡슐화 물질(40)과 캡슐화 물질(86) 사이에 구별 가능 인터페이스(distinguishable interface)가 있다. 예컨대, 도 15는 도 11에서의 확대된 영역(88)을 도시한다. 캡슐화 물질(86)은 베이스 물질(86B) 및 베이스 물질(86B) 내의 필러 입자(86A)를 포함한다. 캡슐화 물질(40)은 베이스 물질(40B) 및 베이스 물질(40B) 내의 필러 입자(40A)를 포함한다. 캡슐화 물질(40)이 평탄화 된 캡슐화 물질(86) 상에 캡슐화되고, 평탄화가 캡슐화 물질(86)과 접촉하는 캡슐화 물질(40)의 부분에 대해 수행되지 않기 때문에, 캡슐화 물질(86)과 접촉하는 구형 입자(40A)는 캡슐화 물질(86)과 접촉하는 라운드형 표면을 가진 라운드형이다. 비교로서, 캡슐화 물질(40)과 접촉하는 캡슐화 물질(86)의 부분은 도 9a에 도시된 단계에서 평탄화된다. 따라서, 캡슐화 물질(40)과 접촉하는 구형 입자(86A)는 평탄화 동안 부분적으로 절단되고, 따라서 캡슐화 물질(40)과 접촉하는 실질적으로 평탄한 상부 표면(라운드형 상부 표면이 아님)을 가질 것이다.
캡슐화 물질(86)이 형성되지 않은 다른 실시형태에 따르면, 캡슐화 물질(40)은 더미 서포트 다이(80A 및 80B) 사이의 갭에 충전될 것이다. 따라서, 캡슐화 물질(40)은 더미 서포트 다이(80A 및 80B)와 동일 평면인 저부(lower portion) 및 디바이스 다이(24A 및 24B)와 동일 평면이 상부(upper portion)를 포함한다. 캡슐화 물질(40)의 하부와 상부는 공통 프로세스로 형성되고 동일 물질을 사용하기 때문에, 이들 실시형태에 따라 하부와 상부 사이에 구별 가능한 인터페이스가 존재하지 않는다.
도 12는 유전체 층(42, 46, 및 50), 및 RDL(44 및 48)을 포함하는 복합 웨이퍼(60)의 연속 형성을 도시한다. 각 프로세스는 도 20에 도시된 프로세스 흐름에서 프로세스(310)로서 도시된다. UBM(54) 및 전기 커넥터(56)도 형성된다. 각 프로세스는 도 20에 도시된 프로세스 흐름에서 프로세스(312)로서 도시된다. 후속 단계에서, 복합 웨이퍼(60)는 캐리어(20)로부터 디본딩되고, 이어서 개별 패키지(64)로 절단된다. 각 프로세스는 도 20에 도시된 프로세스 흐름에서 프로세스(314)로서 도시된다. 결과로 얻어진 패키지(64) 중 하나가 도 13에 도시되어 있다.
후속 단계에서, 도 14a에 도시된 바와 같이, 디바이스 다이(24A 및 24B)를 전기적으로 상호접속시키기 위해, 브릿지 다이(66)가 패키지(64)에 본딩된다. 각 프로세스는 도 20에 도시된 프로세스 흐름에서 프로세스(316)로서 도시된다. 이에 따라, 패키지(84)가 형성된다. 이어서, 패키지 기판, 인쇄 회로 기판, 패키지 등이 될 수 있는 패키지 콤포넌트(85)에 패키지(64)가 본딩된다. 결과로 얻어진 패키지는 패키지(87)이라 지칭된다.
도 14b는 패키지(84)의 일부 부분의 상면도를 도시한다. 일부 실시형태에 따르면, 상부 구조체를 협력하여 지지하는 몇개의 더미 서포트 다이(80)가 있다. 더미 서포트 다이(80B)의 길이(LB)는 패키지(84)의 길이(Lpkg)보다 작다. 길이차(Lpkg-LB)는 약 50 μm보다 크게 될 수 있고, 약 50 μm 내지 약 100 μm의 범위가 될 수 있다. 더미 서포트 다이(80B)의 폭(WB)은 패키지(84)의 폭(Wpkg)의 약 1/4 이상이 될 수 있다. 더미 서포트 다이(80A)의 폭(WA)은 약 10 μm보다 크게 될 수 있다. 더미 서포트 다이(80A 및 80B) 사이의 공간(S2)은 약 10 μm보다 크게 될 수 있다. 더미 서포트 다이(80A)의 길이(LA)와 브릿지 다이(66)의 길이(LSB)의 길이차(LA-LSB)는 약 100 μm보다 크게 될 수 있고, 약 100 μm 내지 약 200 μm의 범위가 될 수 있다.
하나의 대형 더미 서포트 다이보다 복수의 더미 서포트 다이를 채택하는 것은 원하는 값으로 휨을 조정하는 유리한 특징을 갖는다. 예컨대, 패키지(84)가 패키지 콤포넌트(85)(도 14a)에 접합되면(joined), 패키지 콤포넌트(85)도 열 사이클 동안 휘어진다. 패키지(84)와 패키지 콤포넌트(85)가 동일 방향을 향해(예컨대, 양자 모두 엣지 부분보다 낮은 중간 부분으로) 휘어지면, 패키지(84)가 전혀 휘어지지 않는 것이 아니라, 패키지(84)가 패키지 콤포넌트(85)와 동일한 정도의 휨을 갖는 것이 바람직할 수 있다. 이것은, 패키지 콤포넌트(85)가 휘어지고 패키지(84)가 휘어지지 않는 경우에 냉간 접합 또는 솔더 브릿징(solder bridging)이 발생할 수도 있기 때문이다. 3개의 더미 서포트 다이를 형성하는 것은, 브릿지 다이(66)를 지지하기 위해 브릿지 다이(66) 바로 아래에 더미 서포트 다이(80A)를 제공할 수 있다. 한편, 패키지(84) 및 패키지 콤포넌트(85)가 열 사이클에서 동일한 정도의 휨을 갖도록, 패키지(84)의 휨을 조정하기 위해, 더미 서포트 다이(80B)의 길이(LB) 및 폭(WB)이 조정될 수 있다.
도 16 내지 도 18은 일부 실시형태에 따른 패키지(87)의 형성에서의 중간 스테이지를 도시한다. 도 16은 복합 웨이퍼(60)의 형성을 도시한다. 상부 디바이스 다이(24A 및 24B)를 지지하기 위해 도 1 내지 도 4에 도시된 바와 같은 캐리어(20)가 서포트 웨이퍼(80)(도 16)로 대체되는 것을 제외하고, 복합 웨이퍼(60)의 형성 프로세스는 도 1 내지 도 4에 도시된 것과 본질적으로 동일하게 될 수 있다. 또한, 서포트 웨이퍼(80)와 상부 DAF(26) 사이에 릴리즈 필름이 형성되지 않는다.
도 16에 도시된 바와 같은 패키지(84)를 형성하기 위한 프로세스 세부사항, 구조, 및 물질은 도 1 내지 도 4를 참조한 논의에서 확인할 수 있고, 여기에서 반복하지 않는다. 도 16에 도시된 바와 같은 재구성된 웨이퍼(60)가 형성된 후에, 스크라이브 라인(62)을 따라 다이 절단 프로세스(die-saw process)가 수행되어, 도 17에 도시된 바와 같은 패키지(84)가 얻어진다. 개별 복합(재구성된) 웨이퍼(60)(도 16)가 절단되면, 서포트 웨이퍼(80)도 절단되고, 서포트 웨이퍼(80)의 조각(piece)은 결과로 얻어진 패키지(84) 내에 남는다. 서포트 웨이퍼(80)의 조각은 서포트 다이(80)로도 지칭된다. 본 개시의 일부 실시형태에 따르면, 서포트 웨이퍼/다이(80)의 물질은 이전 실시형태에서 논의된 바와 같은 후보 물질들의 동일 그룹으로부터 선택된다. 서포트 다이(80) 및 상부 디바이스 다이(24A/24B)의 두께는 이전 단락에서 논의된 것과 유사할 수 있고, 여기에서 반복되지 않는다. 상부 캡슐화 물질(40)을 따라 서포트 웨이퍼(80)가 절단되기 때문에, 서포트 다이(80)의 엣지는 캡슐화 물질(40)의 각각의 엣지와 동일 평면에 있다. 또한, DAF(26)는 서포트 다이(80) 및 디바이스 다이(24A/24B)를 접촉하는 양측의 표면(opposite surface)들을 가질 수 있다.
도 18을 참조하면, 패키지 기판, 인쇄 회로 기판, 패키지 등이 될 수 있는 패키지 콤포넌트(85)에 패키지(84)가 본딩된다. 결과로 얻어진 패키지는 패키지(87)이라 지칭된다.
상기 실시형태들에서, 일부 프로세스 및 피쳐(feature)들은 본 개시의 일부 실시형태에 따라 논의되었다. 다른 피처들 및 프로세스들도 포함될 수 있다. 예컨대, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스팅 구조체가 포함될 수 있다. 테스팅 구조체는 예컨대 3D 패키징 또는 3DIC의 테스팅, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재분배 층에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스팅은 중간 구조체 및 최종 구조체에서 수행될 수 있다. 또한, 여기에 개시된 구조 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 알려진 양호한 다이의 중간 검증을 통합하는 테스트 방법과 관련하여 사용될 수 있다.
본 발명의 실시형태는 몇가지 유익한 피처(feature)를 갖는다. 멀티 스태킹 패키지가 매우 얇게 될 수 있다. 얇은 멀티 스태킹 패키지는 휨이 발생하기 쉽고, 길쭉한 디바이스 다이가 사용될 때 휨이 악화된다. 따라서, 견고한 더미 서포트 다이가 기계적 지지를 제공하기 위해 멀티 스태킹 패키지에 추가되어 휨이 감소된다. 더미 서포트 다이는 또한 양호한 열 전도성을 갖는 물질로 형성되어, 더미 서포트 다이가 패키지로부터 열을 쉽게 전도할 수 있고, 멀티 스태킹 패키지의 열 소산이 개선된다.
본 개시의 일부 실시형태에 따른 방법은, 캡슐화 물질로 제1 디바이스 다이 및 제2 디바이스 다이를 캡슐화하는 단계; 제1 디바이스 다이 및 제2 디바이스 다이 위에 이들과 전기적으로 결합되어 있는 재배선 라인을 형성하는 단계; 및 패키지를 형성하기 위해 재배선 라인 위에 브릿지 다이 - 패키지는 제1 디바이스 다이, 제2 디바이스 다이, 및 브릿지 다이를 포함함 - 를 본딩하는 단계를 포함한다. 브릿지 다이는 제1 디바이스 다이와 제2 디바이스 다이를 전기적으로 상호 결합한다. 제1 디바이스 다이, 제2 디바이스 다이, 및 브릿지 다이는 더미 서포트 다이에 의해 지지된다. 실시형태에서, 지지하는 단계는 접착제를 통해 더미 서포트 다이를 패키지에 부착하는 단계를 포함한다. 실시형태에서, 방법은, 패키지를 형성하기 위해 캡슐화 물질을 절단하는 단계를 더 포함하고, 더미 서포트 다이는 절단 후에 패키지에 부착된다. 실시형태에서, 더미 서포트 다이는 패키지의 제1 엣지 및 제2 엣지를 넘어 연장되고, 더미 서포트 다이는 패키지의 제3 엣지 및 제4 엣지와 동일 평면에 있는 양측의 엣지를 포함하고, 제3 엣지 및 제4 엣지는 서로 평행하며, 제1 엣지 및 제2 엣지에 수직이다. 실시형태에서, 더미 서포트 다이는 4개의 방향으로 패키지의 4개의 엣지를 넘어 연장된다. 실시형태에서, 더미 서포트 다이는 블랭크 실리콘 다이를 포함한다. 실시형태에서, 더미 서포트 다이는 금속 다이를 포함한다. 실시형태에서, 방법은, 캐리어 상에 더미 서포트 다이를 배치하는 단계; 추가 캡슐화 물질로 더미 서포트 다이를 캡슐화하는 단계; 및 더미 서포트 다이 및 추가 캡슐화 물질 상에 제1 디바이스 다이 및 제2 디바이스 다이를 배치하는 단계를 더 포함한다.
본 개시의 일부 실시형태에 따른 방법은, 캡슐화 물질로 제1 디바이스 다이 및 제2 디바이스 다이를 캡슐화하는 단계; 제1 디바이스 다이 및 제2 디바이스 다이 위에 재배선 라인을 형성하는 단계; 제1 디바이스 다이 및 제2 디바이스 다이 위에 이들과 재배선 라인을 통해 전기적으로 결합되어 있는 전기 커넥터를 형성하는 단계; 캡슐화 물질 상에 싱큘레이션 - 제1 디바이스 다이 및 제2 디바이스 다이는 패키지로 절단됨 - 을 수행하는 단계; 및 패키지를 더미 서포트 다이에 부착하는 단계를 포함한다. 실시형태에서, 더미 서포트 다이는 4개의 측 방향 각각으로 패키지의 엣지를 넘어 연장된다. 실시형태에서, 패키지의 평면도에서, 패키지는 길게 연장되고, 긴 엣지 및 긴 엣지에 수직이고 긴 엣지보다 짧은 짧은 엣지를 포함하고, 더미 서포트 다이는 짧은 엣지를 넘어 연장되고, 긴 엣지와 동일한 높이의 엣지를 갖는다. 실시형태에서, 방법은, 브릿지 다이를 패키지에 본딩하는 단계를 더 포함하고, 브릿지 다이는 제1 디바이스 다이 및 제2 디바이스 다이와는 반대편에 있는 재배선 라인 측 상에 있다. 실시형태에서, 더미 서포트 다이는 더미 실리콘 다이를 포함한다. 실시형태에서, 더미 서포트 다이는 금속 다이를 포함한다.
본 개시의 일부 실시형태에 따른 패키지는, 제1 디바이스 다이; 제2 디바이스 다이; 제1 디바이스 다이 및 제2 디바이스 다이를 내부에 캡슐화하는 제1 캡슬화 물질; 제1 디바이스 다이 및 제2 디바이스 다이 위에서 이들과 전기적으로 결합되어 있는 복수의 재배선 라인; 재배선 라인 위에서 본딩되며, 제1 디바이스 다이와 제2 디바이스 다이를 전기적으로 상호 결합하는 브릿지 다이; 및 제1 디바이스 다이 및 제2 디바이스 다이 아래에 부착되어 있는 더미 서포트 다이를 포함한다. 실시형태에서, 브릿지 다이는 제1 디바이스 다이와 오버랩되는 제1 부분 및 제2 디바이스 다이와 오버랩되는 제2 부분을 포함한다. 실시형태에서, 패키지는 제1 디바이스 다이 및 제2 디바이스 다이를 더미 서포트 다이에 부착하는 접착 필름을 더 포함한다. 실시형태에서, 패키지는 더미 서포트 다이를 내부에 캡슐화하는 제2 캡슐화 물질을 더 포함한다. 실시형태에서, 제1 캡슐화 물질은 제2 캡슐화 물질과 접촉하고, 그 사이에는 구별 가능한 인터페이스를 갖는다. 실시형태에서, 더미 서포트 다이는 제1 캡슐화 물질의 엣지를 넘어 측방으로 연장된다.
1) 본 개시의 실시형태에 따른 방법은, 캡슐화 물질로 제1 디바이스 다이 및 제2 디바이스 다이를 캡슐화하는 단계; 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 위에 이들과 전기적으로 결합되어 있는 재배선 라인을 형성하는 단계; 패키지를 형성하기 위해 상기 재배선 라인 위에 브릿지 다이(bridge die) - 상기 패키지는 상기 제1 디바이스 다이, 상기 제2 디바이스 다이, 및 상기 브릿지 다이를 포함하고, 상기 브릿지 다이는 상기 제1 디바이스 다이와 상기 제2 디바이스 다이를 전기적으로 상호 결합함 - 를 본딩하는 단계; 및 더미 서포트 다이로 패키지를 지지하는 단계를 포함한다.
2) 본 개시의 실시형태에 따른 방법에 있어서, 상기 지지하는 단계는 접착제를 통해 상기 패키지에 상기 더미 서포트 다이를 부착하는 단계를 포함한다.
3) 본 개시의 실시형태에 따른 방법에 있어서, 상기 더미 서포트 다이를 상기 패키지에 부착하는 단계는, 상기 브릿지 다이와는 반대편에 있는 상기 패키지 측에 상기 더미 서포트 다이를 부착하는 단계를 포함한다.
4) 본 개시의 실시형태에 따른 방법은, 상기 패키지를 형성하기 위해 상기 캡슐화 물질을 절단하는(sawing) 단계를 더 포함하고, 상기 더미 서포트 다이는 상기 절단하는 단계 후에 상기 패키지에 부착된다.
5) 본 개시의 실시형태에 따른 방법은, 상기 패키지를 형성하기 위해 상기 캡슐화 물질을 절단하는 단계를 더 포함하고, 상기 절단하는 단계에서, 서포트 웨이퍼가 절단되고, 상기 더미 서포트 다이가 상기 서포트 웨이퍼의 일부이다.
6) 본 개시의 실시형태에 따른 방법은, 다이 부착 필름을 사용하여 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 상기 서포트 웨이퍼에 부착하는 단계를 더 포함한다.
7) 본 개시의 실시형태에 따른 방법은, 캐리어 상에 상기 더미 서포트 다이를 배치하는 단계; 추가 캡슐화 물질로 상기 더미 서포트 다이를 캡슐화하는 단계; 및 상기 더미 서포트 다이 및 상기 추가 캡슐화 물질 상에 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 배치하는 단계를 더 포함한다.
8) 본 개시의 실시형태에 따른 방법에 있어서, 상기 지지하는 단계는 상기 브릿지 다이와는 반대편에 있는 상기 패키지 측으로부터 상기 캐리어를 디본딩(de-bonding)하는 단계를 더 포함한다.
9) 본 개시의 다른 실시형태에 따른 방법은, 캡슐화 물질로 제1 디바이스 다이 및 제2 디바이스 다이를 캡슐화하는 단계; 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 위에 재배선 라인을 형성하는 단계; 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 위에 놓여 이들과 전기적으로 결합되어 있는 전기 커넥터를 형성하는 단계; 상기 캡슐화 물질에 대하여 싱귤레이션(singulation)을 수행 - 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이는 패키지로 절단됨 - 하는 단계; 및 상기 패키지를 더미 서포트 다이에 부착하는 단계를 포함한다.
10) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 더미 서포트 다이는 4개의 측 방향 각각으로 상기 패키지의 엣지를 넘어 연장된다.
11) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 패키지의 평면도에서, 상기 패키지는 길게 연장되고, 긴 엣지 및 상기 긴 엣지에 수직이고 상기 긴 엣지보다 짧은 짧은 엣지를 포함하고, 상기 더미 서포트 다이는 상기 짧은 엣지를 넘어 연장되고, 긴 엣지와 동일한 높이의 엣지를 갖는다.
12) 본 개시의 다른 실시형태에 따른 방법은, 브릿지 다이를 상기 패키지에 본딩하는 단계를 더 포함하고, 상기 브릿지 다이는 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이와는 반대편에 있는 상기 재배선 라인 측 상에 있다.
13) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 더미 서포트 다이는, 상기 제1 디바이스 다이와 오버랩되는 제1 부분 및 상기 제2 디바이스 다이와 오버랩되는 제2 부분을 갖도록 본딩된다.
14) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 패키지를 더미 서포트 다이에 부착하는 단계는, 서포트 웨이퍼를 상기 패키지에 부착하는 단계; 및 상기 캡슐화 물질 및 상기 서포트 웨이퍼를 절단하는 단계를 포함하고, 상기 서포트 웨이퍼의 피스(piece)는 상기 더미 서포트 다이를 형성한다.
15) 본 개시의 또 다른 실시형태에 따른 패키지는, 제1 디바이스 다이; 제2 디바이스 다이; 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 내부에 캡슐화하는 제1 캡슐화 물질; 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 위에 이들과 전기적으로 결합되어 있는 복수의 재배선 라인; 상기 재배선 라인 위에서 본딩되며, 상기 제1 디바이스 다이와 상기 제2 디바이스 다이를 전기적으로 상호 결합하는 브릿지 다이; 및 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 아래에 부착되어 있는 더미 서포트 다이를 포함한다.
16) 본 개시의 또 다른 실시형태에 따른 패키지에 있어서, 상기 브릿지 다이는, 상기 제1 디바이스 다이와 오버랩되는 제1 부분; 및 상기 제2 디바이스 다이와 오버랩되는 제2 부분을 포함한다.
17) 본 개시의 또 다른 실시형태에 따른 패키지는, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 상기 더미 서포트 다이에 부착하는 접착 필름을 더 포함한다.
18) 본 개시의 또 다른 실시형태에 따른 패키지는, 상기 더미 서포트 다이를 캡슐화하는 제2 캡슐화 물질을 더 포함한다.
19) 본 개시의 또 다른 실시형태에 따른 패키지에 있어서, 상기 제1 캡슐화 물질은 상기 제2 캡슐화 물질과 접촉하고, 그 사이에는 구별 가능한 인터페이스를 갖는다.
20) 본 개시의 또 다른 실시형태에 따른 패키지에 있어서, 상기 더미 서포트 다이는 상기 제1 캡슐화 물질의 엣지를 넘어서 측방으로 연장된다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 방법에 있어서,
    캡슐화 물질로 제1 디바이스 다이 및 제2 디바이스 다이를 캡슐화하는 단계;
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 위에 재배선 라인을 형성하는 단계;
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 위에 상기 재배선 라인을 통해 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이에 전기적으로 결합되어 있는 전기 커넥터를 형성하는 단계;
    상기 캡슐화 물질에 대하여 싱귤레이션(singulation)을 수행하는 단계 - 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이는 패키지로 절단(saw)됨 - ;
    상기 패키지를 더미 서포트 다이에 부착하는 단계를 포함하고, 상기 패키지의 상면도에서, 상기 패키지는 장방형이되(elogated) 긴 엣지 및 짧은 엣지 - 상기 짧은 엣지는 상기 긴 엣지에 수직이고 상기 긴 엣지보다 짧음 - 를 포함하고, 상기 더미 서포트 다이는 상기 짧은 엣지를 넘어서 연장하되 상기 긴 엣지와 동일 평면상에 있는 엣지를 구비하는 것인, 방법.
  2. 제1항에 있어서,
    상기 패키지에 브릿지 다이(bridge die) - 상기 브릿지 다이는, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이와, 상기 재배선 라인의 반대 측에 있음 - 를 본딩하는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서,
    상기 더미 서포트 다이는, 상기 제1 디바이스 다이에 의해 오버랩되는 제1 부분, 및 상기 제2 디바이스 다이에 의해 오버랩되는 제2 부분을 포함하는 것인, 방법.
  4. 제1항에 있어서, 상기 더미 서포트 다이는 50 μm와 100 μm 사이의 범위에 있는 거리만큼 상기 짧은 엣지를 넘어서 연장하는 것인, 방법.
  5. 제1항에 있어서, 상기 더미 서포트 다이는 균질한(homogeneous) 금속 다이, 균질한 유전체 다이 또는 균질한 반도체 다이 중 적어도 하나인 것인, 방법.
  6. 방법에 있어서,
    접착 필름을 통해 블랭크 다이를 패키지에 부착하는 단계로서, 상기 패키지는,
    제1 디바이스 다이;
    제2 디바이스 다이;
    제1 디바이스 다이 및 제2 디바이스 다이를 캡슐화하는 캡슐화 물질 - 상기 접착 필름의 반대 측들이 상기 캡슐화 물질 및 상기 블랭크 다이와 물리적으로 접촉함 - ; 및
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 위에서 이들과 전기적으로 결합되어 있는 복수의 재배선 라인을 포함하는 것인, 상기 부착하는 단계; 및
    상기 패키지에 패키지 콤포넌트를 본딩하는 단계를 포함하고, 상기 블랭크 다이 및 상기 패키지 콤포넌트는 상기 패키지의 반대 측들에 위치되는 것인, 방법.
  7. 제6항에 있어서,
    브릿지 다이를 본딩하는 단계를 더 포함하고, 상기 브릿지 다이의 제1 부분은 상기 제1 디바이스 다이와 오버랩하되 상기 제1 디바이스 다이에 본딩되고, 상기 브릿지 다이의 제2 부분은 상기 제2 디바이스 다이와 오버랩하되 상기 제2 디바이스 다이에 본딩되는 것인, 방법.
  8. 제6항에 있어서,
    상기 패키지와 동일한 복수의 패키지를 포함하는 재구성된 웨이퍼로부터 상기 패키지를 절단하는 단계를 더 포함하고, 상기 블랭크 다이는 상기 절단하는 단계 이후에 상기 패키지에 부착되는 것인, 방법.
  9. 방법에 있어서,
    캡슐화 물질 내에 제1 디바이스 다이 및 제2 디바이스 다이를 캡슐화하는 단계;
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 위에 재배선 라인을 형성하는 단계;
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 위에 상기 재배선 라인을 통해 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이와 전기적으로 결합되어 있는 전기 커넥터를 형성하는 단계;
    상기 캡슐화 물질에 대하여 싱귤레이션을 수행하는 단계 - 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이는 패키지로 절단됨 - ; 및
    상기 패키지를 더미 서포트 다이에 부착하는 단계를 포함하고, 상기 더미 서포트 다이는 4개의 측방향 각각으로 상기 패키지의 엣지를 넘어 연장하는 것인, 방법.
  10. 패키지에 있어서,
    제1 디바이스 다이;
    제2 디바이스 다이;
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 내부에 캡슐화하는 제1 캡슐화 물질;
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 위에 이들과 전기적으로 결합되어 있는 복수의 재배선 라인;
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 위에서 상기 재배선 라인을 통해 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이에 전기적으로 결합되는 전기 커넥터; 및
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이 아래에 부착되어 있는 더미 서포트 다이를 포함하고, 상기 패키지의 상면도에서, 상기 제1 캡슐화 물질은 장방형이되 긴 엣지 및 짧은 엣지 - 상기 짧은 엣지는 상기 긴 엣지에 수직이고 상기 긴 엣지보다 짧음 - 를 포함하고, 상기 더미 서포트 다이는 상기 짧은 엣지를 넘어서 연장하되 상기 긴 엣지와 동일 평면상에 있는 엣지를 구비하는 것인, 패키지.
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