CN113035827B - 半导体封装装置及其制造方法 - Google Patents

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Abstract

本公开提供了半导体封装装置及其制造方法，通过利用分割方法，将大尺寸扇出封装(例如，水平截面尺寸大于40毫米*40毫米的封装)划分为小尺寸后再进行扇出制程，并配合扇出基板(FOSub，Fan‑out Substrate)钻孔技术，将分割后的小尺寸扇出封装及基板(Substrate)进行串接并导通，而分割后的小尺寸扇出封装之间则通过桥接重布线层彼此连接。在增加I/O数量的同时，将扇出部分(即，重布线层部分)面积减小，相对大尺寸扇出型封装可以提高产品良率并降低产品成本。

Description

半导体封装装置及其制造方法
技术领域
本公开涉及半导体封装技术领域，具体涉及半导体封装装置及其制造方法。
背景技术
随着产品复杂度增加，扇出型(Fan-out)封装的输入/输出(I/O，Input/Output)数越来越多，I/O数变多将导致扇出型封装向大单元尺寸(Unit size)设计的趋势。而扇出型封装的尺寸越大，对应良率会更低而且成本将更高。
发明内容
本公开提出了半导体封装装置及其制造方法。
第一方面，本公开提供了一种半导体封装装置，包括：
衬底；
桥接重布线层，设置于所述衬底上；
第一重布线层和第二重布线层，均设置于所述衬底和所述桥接重布线层上，且分别通过导电导孔与所述桥接重布线层电连接，所述第一重布线层和所述第二重布线层通过所述桥接重布线层实现电连接；
第一裸晶片和第二裸晶片，分别设置于所述第一重布线层和所述第二重布线层上，且分别与所述第一重布线层和所述第二重布线层电连接；
封装材，位于所述衬底上且包覆所述桥接重布线层、所述第一重布线层、所述第二重布线层、所述第一裸晶片和所述第二裸晶片。
在一些可选的实施方式中，所述第一重布线层和第二重布线层分别通过导电导孔与所述桥接重布线层电连接，包括：所述第一重布线层和所述第二重布线层分别具有第一导电通孔和第二导电通孔，且分别通过所述第一导电通孔和所述第二导电通孔电连接所述桥接重布线层。
在一些可选的实施方式中，所述第一重布线层和所述第二重布线层分别具有第三导电通孔和第四导电通孔，且分别通过所述第三导电通孔和所述第四导电通孔电连接所述衬底。
在一些可选的实施方式中，所述第一导电通孔、所述第二导电通孔、所述第三导电通孔和所述第四导电通孔的孔壁设置种子层，孔内设置有金属层。
在一些可选的实施方式中，所述第一导电通孔、所述第二导电通孔、所述第三导电通孔和所述第四导电通孔的孔径在5到20微米之间。
在一些可选的实施方式中，所述半导体封装装置的最大表面的面积大于2500平方毫米。
在一些可选的实施方式中，所述桥接重布线层、所述第一重布线层和所述第二重布线层的线宽/线距在2/2到5/5微米之间。
在一些可选的实施方式中，所述半导体封装装置还包括：第一粘合层，设置于所述桥接重布线层和所述衬底上表面之间。
在一些可选的实施方式中，所述半导体封装装置还包括：第二粘合层，设置于所述衬底和所述第一重布线层以及所述第二重布线层之间。
在一些可选的实施方式中，所述桥接重布线层、所述衬底和所述第二粘合层三者之间形成空隙。
在一些可选的实施方式中，所述衬底下表面设置有电连接件。
第二方面，本公开提供了一种制造半导体封装装置的方法，包括：
提供衬底、桥接重布线结构、第一重布线结构和第二重布线结构，所述桥接重布线结构包括桥接载板和设置于所述桥接载板上的桥接重布线层，所述第一重布线结构包括第一载板和设置于所述第一载板上的第一重布线层，所述第二重布线结构包括第二载板和设置于所述第二载板上的第二重布线层；
将所述桥接重布线结构固定于所述衬底上后移除所述桥接载板；
将所述第一重布线结构和所述第二重布线结构分别固定于所述桥接重布线层和所述衬底，以使得所述第一重布线结构和所述第二重布线结构部分位于所述衬底上部分位于所述桥接重布线层上；
去除所述第一载板和所述第二载板；
分别在所述第一重布线层和所述第二重布线层背离所述衬底的表面向所述衬底方向开导孔，以及在开的导孔内形成导电材料得到导电导孔，以使得所述第一重布线层和所述第二重布线层均通过导电导孔与所述桥接重布线层电连接，所述第一重布线层和所述第二重布线层通过所述桥接重布线层实现电连接；
将所述第一裸晶片和所述第二裸晶片分别键合到所述第一重布线层和所述第二重布线层；
模封以形成封装材，所述封装材位于所述衬底上且包覆所述桥接重布线层、所述第一重布线层、所述第二重布线层、所述第一裸晶片和所述第二裸晶片。
在一些可选的实施方式中，所述分别在所述第一重布线层和所述第二重布线层背离所述衬底的表面向所述衬底方向开导孔，以及在开的导孔内形成导电材料得到导电导孔，以使得所述第一重布线层和所述第二重布线层均通过导电导孔与所述桥接重布线层电连接，包括：
分别在所述第一重布线层和所述第二重布线层背离所述衬底的表面向所述衬底方向开第一导电通孔和第二导电通孔，以及在所述第一导电通孔和所述第二导电通孔内形成导电材料，以使得所述第一重布线层和所述第二重布线层分别通过所述第一导电通孔和所述第二导电通孔与所述桥接重布线层电连接。
在一些可选的实施方式中，所述分别在所述第一重布线层和所述第二重布线层背离所述衬底的表面向所述衬底方向开导孔，以及在开的导孔内形成导电材料得到导电导孔，以使得所述第一重布线层和所述第二重布线层均通过导电导孔与所述桥接重布线层电连接，还包括：
分别在所述第一重布线层和所述第二重布线层背离所述衬底的表面向所述衬底方向开第三导电通孔和第四导电通孔，以及在所述第三导电通孔和所述第四导电通孔内形成导电材料，以使得所述第一重布线层和所述第二重布线层分别通过所述第三导电通孔和所述第四导电通孔与所述衬底电连接。
在一些可选的实施方式中，所述在所述第一导电通孔和所述第二导电通孔内形成导电材料，包括：
分别在所述第一导电通孔和所述第二导电通孔的孔壁形成种子层，以及在所述第一导电通孔和所述第二导电通孔内电镀金属以形成金属层。
在一些可选的实施方式中，所述在所述第三导电通孔和所述第四导电通孔内形成导电材料，包括：
分别在所述第三导电通孔和所述第四导电通孔的孔壁形成种子层，以及在所述第三导电通孔和所述第四导电通孔内电镀金属以形成金属层。
在一些可选的实施方式中，所述将所述桥接重布线层固定于所述衬底上，包括：通过第一粘合层将所述桥接重布线层固定于所述衬底上。
在一些可选的实施方式中，所述将所述第一重布线结构和所述第二重布线结构分别固定于所述桥接重布线层和所述衬底，以使得所述第一重布线结构和所述第二重布线结构部分位于所述衬底上部分位于所述桥接重布线层上，包括：
将第二粘合层，层压于所述衬底和所述桥接重布线层上；
将所述第一重布线结构和所述第二重布线结构置于所述第二粘合层上，以使得所述第一重布线结构和所述第二重布线结构部分位于所述衬底上部分位于所述桥接重布线层上。
现有技术中为了提高扇出型封装的I/O数量，图1所示的半导体封装装置100为目前常见的扇出型封装。如图1所示，半导体封装装置100包括从下到上设置的衬底101、重布线层102和晶片103与104。其中，为了实现将晶片103和104进行扇出以及实现晶片103和104之间电连接，需要经过底部的扇出线路即重布线层102，且重布线层102的尺寸较大，通常重布线层102的尺寸要大于晶片103和104尺寸之和。在制作扇出线路即重布线层102的过程中，重布线层102尺寸越大，制程上制作难度越大，良率也越低，且相对成本也越高。
为了提高扇出型封装在满足高I/O的同时不降低良率，本公开提供的半导体封装装置及其制造方法，通过利用分割方法，将大尺寸扇出封装(例如，水平截面尺寸大于40毫米*40毫米的封装)划分为小尺寸后再进行扇出制程，并配合扇出基板(FOSub，Fan-outSubstrate)钻孔技术，将分割后的小尺寸扇出封装及基板(Substrate)进行串接并导通，而分割后的小尺寸扇出封装之间则通过桥接重布线层彼此连接。在增加I/O数量的同时，将扇出部分(即，重布线层部分)面积减小，相对大尺寸扇出型封装可以提高产品良率并降低产品成本。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
图1是现有技术中的半导体封装装置的一个实施例的纵向截面结构示意图；
图2根据本公开的半导体封装装置的一个实施例的纵向截面结构示意图；
图3是根据本公开的半导体封装装置的一个实施例中桥接重布线层、第一粘合层和空隙部分的局部放大截面结构示意图；
图4A-4I是根据本公开的一个实施例在各个阶段制造的半导体封装装置的纵向截面结构示意图。
符号说明：
101-衬底； 203-第一重布线层；
102-重布线层； 2031-第一导电通孔；
103-第一裸晶片； 20311-第一导电通孔种子层；
104-第二裸晶片； 20312-第一导电通孔金属层；
202-桥接重布线层； 2032-第三导电通孔；
205-封装材； 20321-第三导电通孔种子层；
206-第一粘合层； 20322-第三导电通孔金属层；
207-第二粘合层； 204-第二重布线层；
208-空隙； 2041-第二导电通孔；
209-电连接件； 20411-第三导电通孔种子层；
210-第一载板； 20412-第三导电通孔金属层；
211-第二载板； 2042-第四导电通孔；
212-桥接载板； 20421-第四导电通孔种子层；
20422-第四导电通孔金属层。
具体实施方式
下面结合附图和实施例对说明本发明的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本发明所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外，为了便于描述，附图中仅示出了与有关发明相关的部分。
需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
还需要说明的是，本公开的实施例对应的纵向截面可以为对应前视图方向截面，横向截面可以为对应右视图方向截面，而水平截面可以为对应上视图方向截面。
另外，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
参考图2，图2示出了根据本公开的半导体封装装置的一个实施例200的纵向截面结构示意图。
如图2所示，半导体封装装置200包括：衬底101，桥接重布线层202，第一重布线层203、第二重布线层204、第一裸晶片103、第二裸晶片104和封装材205。其中：
衬底101可以是各种类型的衬底，本公开对此不做具体限定。衬底101可包括有机物和/或无机物，其中有机物例如可以是：聚酰胺纤维(Polyamide，PA)、聚酰亚胺(Polyimide，PI)、环氧树脂(Epoxy)、聚对苯撑苯并二噁唑(Poly-p-phenylenebenzobisoxazole，PBO)纤维、FR-4环氧玻璃布层压板、PP(PrePreg，预浸材料或称为半固化树脂、半固化片)、ABF(Ajinomoto Build-up Film)等，而无机物例如可以是硅(Si),玻璃(glass)，陶瓷(ceramic)，氧化硅，氮化硅，氧化钽等。
衬底101还可以是例如印刷电路板，比如纸基铜箔层合物、复合铜箔层合物或聚合物浸渍的玻璃纤维基铜箔层合物等。
衬底101还可包括互连结构(Interconnection)，比如导电迹线(Conductivetrace)、导电导孔(Conductive Via)等。这里，导电导孔可以是通孔、埋孔或盲孔，且通孔、埋孔或盲孔中可以填充例如金属或金属合金的导电材料，这里，金属例如可以是金(Au)、银(Ag)、铝(Al)、镍(Ni)、钯(Pd)、铜(Cu)或其合金。
桥接重布线层202设置于衬底101上。桥接重布线层202可以是由导电迹线和介电材料(Dielectric)组成的重布线层(RDL，Redistribution Layer)。
第一重布线层203和第二重布线层204，均设置于衬底101和桥接重布线层202上，且分别通过导电导孔(Conductive via)与桥接重布线层202电连接，第一重布线层203和第二重布线层204之间通过桥接重布线层202实现电连接。第一重布线层203和第二重布线层204也可以分别是由导电迹线和介电材料组成的重布线层。这里，导电导孔可以是通孔、埋孔或盲孔，且通孔、埋孔或盲孔中可以填充例如金属或金属合金的导电材料，这里，金属例如可以是金(Au)、银(Ag)、铝(Al)、镍(Ni)、钯(Pd)、铜(Cu)或其合金。
第一裸晶片103和第二裸晶片104，分别设置于第一重布线层203和第二重布线层204上，且分别与第一重布线层203和第二重布线层204电连接。第一裸晶片103和第二裸晶片104可以为实现相同或不同功能、以及尺寸相同或不同的裸晶片(Die)。
封装材205，位于衬底101上且包覆桥接重布线层202、第一重布线层203、第二重布线层204、第一裸晶片103和第二裸晶片104，用于保护半导体封装装置1a。封装材205可以由各种模封材料(Molding Compound)形成。例如，模封材料可包括环氧树脂(Epoxy resin)、填充物(Filler)、催化剂(Catalyst)、颜料(Pigment)、脱模剂(Release Agent)、阻燃剂(Flame Retardant)、耦合剂(Coupling Agent)、硬化剂(Hardener)、低应力吸收剂(LowStress Absorber)、粘合促进剂(Adhesion Promoter)、离子捕获剂(Ion Trapping Agent)等。
本公开提供的上述实施例提供的半导体封装置200可以实现的技术效果包括但不限于：将预制的小尺寸的第一重布线层和第二重布线层通过桥接重布线层进行串接，以实现大尺寸的扇出封装，由于减少了重布线层的尺寸，继而降低制作难度，减少制作成本并可提高产品良率，以及增加了产品I/O。
在一些可选的实施方式中，第一重布线层203和第二重布线层204可以分别具有第一导电通孔2031和第二导电通孔2041，且分别通过第一导电通孔2031和第二导电通孔2041电连接桥接重布线层202。这里，第一导电通孔2031和第二导电通孔2041可以分别为贯穿第一重布线层203和第二重布线层204且电连接桥接重布线层202的导电通孔，继而第一重布线层203可以通过第一导电通孔2031、桥接重布线层202、第二导电通孔2041电连接第二重布线层204。
在一些可选的实施方式中，第一重布线层203和第二重布线层204可以分别具有第三导电通孔2032和第四导电通孔2042，且分别通过第三导电通孔2032和第四导电通孔2042电连接衬底101。这里，第三导电通孔2032和第四导电通孔2042可以分别为贯穿第一重布线层203和第二重布线层204且电连接衬底101的导电通孔。因而第一重布线层203可以通过第三导电通孔2032电连接衬底101，进一步第一裸晶片103可以通过第一重布线层203、第三导电通孔2032电连接衬底101，以及第一重布线层204可以通过第四导电通孔2042电连接衬底101，进一步第二裸晶片104可以通过第二重布线层204、第四导电通孔2042电连接衬底101。
在一些可选的实施方式中，上述第一导电通孔2031、第二导电通孔2041、第三导电通孔2032和第四导电通孔2042的孔壁可以设置种子层，而孔内可设置有金属层。如图2中所示，第一导电通孔2031可以设置有种子层20311和金属层20312。第二导电通孔2041可以设置有种子层20411和金属层20412。第三导电通孔2032可以设置有种子层20321和金属层20322。第四导电通孔2042可以设置有种子层20421和金属层20422。这里，种子层例如可以钛(Ti)，钨(W)，镍(Ni)等，而金属层例如可以是金(Au)、银(Ag)、铝(Al)、镍(Ni)、钯(Pd)、铜(Cu)或其合金。这里，第一导电通孔2031和第三导电通孔2032中设置的种子层可以提高其中金属层与第一重布线层203中介电材料的接合力。第二导电通孔2041和第四导电通孔2042中设置的种子层可以提高其中金属层与第二重布线层204中介电材料的接合力。
在一些可选的实施方式中，第一导电通孔2031、第二导电通孔2041、第三导电通孔2032和第四导电通孔2042的孔径可以在5到20微米之间。
在一些可选的实施方式中，半导体封装装置200的水平截面的最大面积大于2500平方毫米。即，例如半导体封装装置200的水平截面若为正方形，其边长大于等于50毫米。从而半导体封装装置200的面积相对较大，可以容纳更多的I/O。
在一些可选的实施方式中，桥接重布线层202、第一重布线层203和第二重布线层204的线宽/线距在2/2到5/5微米之间。
在一些可选的实施方式中，半导体封装装置200还可以包括：第一粘合层206，设置于桥接重布线层202和衬底101上表面之间。第一粘合层206可以采用各种粘合材料，用于将桥接重布线层202粘合到衬底101的上表面。即，桥接重布线层202可以为预制后利用第一粘合层206粘合到衬底101上，而正是由于桥接重布线层202为预制后利用第一粘合层206粘合到衬底101上，而不是在衬底101上即时制作的，可以提高半导体封装装置的产品良率，提高制作速度继而提高产能。
在一些可选的实施方式中，半导体封装装置200还可以：第二粘合层207，设置于衬底101和第一重布线层203以及第二重布线层204之间。第二粘合层207可以采用各种粘合材料，用于将第一重布线层203以及第二重布线层204粘合到衬底101的上表面。即，第一重布线层203以及第二重布线层204可以为预制后利用第二粘合层207粘合到衬底101上，而正是由于第一重布线层203以及第二重布线层204为预制后利用第二粘合层207粘合到衬底101上，而不是在衬底101上即时制作的，可以提高半导体封装装置的产品良率，提高制作速度继而提高产能。
在一些可选的实施方式中，如图3所示，桥接重布线层202、衬底101和第二粘合层207三者之间可以形成空隙208。这是由于，桥接重布线层202为预制后放置到第二粘合层207上，继而会因放置操作而在桥接重布线层202、衬底101和第二粘合层207三者之间形成空隙208。而正是由于桥接重布线层202为预制后放置到第二粘合层207上的，而不是在第二粘合层207之上即时制作的，可以提高半导体封装装置的产品良率，提高制作速度继而提高产能。
在一些可选的实施方式中，衬底101下表面可设置有电连接件209。电连接件209用于实现衬底101下表面与外界的电连接。例如，电连接件(Electrical connector)209可以是焊料球(Solder ball)、焊料凸块(Solder bump)、导电柱(Conductive Pillar)、焊垫(Solder Pad)等。这样，半导体封装装置200中第一裸晶片103可以通过第一重布线层203、桥接重布线层202、衬底101和电连接件209实现与外界的电连接。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H和图4I是根据本公开的一些实施例的在各个阶段制造的半导体封装装置4a、4b、4c、4d、4e、4f、4g、4h和4i的纵向截面结构示意图。为了更好地理解本公开的各方面，已简化各图。
第一步，提供衬底101、桥接重布线结构、第一重布线结构和第二重布线结构。如图4A所示。
这里，桥接重布线结构包括桥接载板(Carrier)212和设置于桥接载板212上的桥接重布线层202，第一重布线结构包括第一载板210和设置于第一载板210上的第一重布线层203，第二重布线结构包括第二载板211和设置于第二载板211上的第二重布线层204。
第二步，将桥接重布线结构固定于衬底101上后去除桥接载板212。
如图4B所示，可以利用第一粘合层206将桥接重布线层202粘合于衬底101上。制程上可以采用激光或类似技术实现去除桥接载板212。
第二步，将第一重布线结构和第二重布线结构分别固定于桥接重布线层202和衬底101，以使得第一重布线结构和第二重布线结构部分位于衬底101上部分位于桥接重布线层202上。
例如，可以先如图4B所示，将第二粘合层207设置于衬底101和桥接重布线层202上。再如图4C所示，将第一重布线结构和第二重布线结构放置在第二粘合层207上，并通过第二粘合层固定于桥接重布线层202和衬底101上。
第三步，去除第一载板210和第二载板211。
具体如图4C所示。制程上可以采用激光或类似技术实现去除第一载板210和第二载板211。
第四步，分别在第一重布线层203和第二重布线层204背离衬底101的表面向衬底101方向开导孔，以及在开的导孔内形成导电材料得到导电导孔，以使得第一重布线层203和第二重布线层204均通过所开的导孔与桥接重布线层202电连接，且第一重布线层203和第二重布线层204通过桥接重布线层202实现电连接。
具体如图4E和图4F所示。
例如，可以采用激光钻孔或类似技术实现开导孔。而在开的导孔内形成导电材料可采用例如溅射(sputtering)，电镀(plating)，化学镀(Electroless plating)等或类似技术现在导孔内形成种子层再形成金属层，其中种子层可以是例如钛(Ti)，钨(W)，镍(Ni)等，而金属层可以是例如金(Au)、银(Ag)、铝(Al)、镍(Ni)、钯(Pd)、铜(Cu)或其合金。
在一些可选的实施方式中，第四步也可以是：分别在第一重布线层203和第二重布线层204背离衬底101的表面向衬底101方向开第一导电通孔2031和第二导电通孔2041，以及在第一导电通孔2031和第二导电通孔2041内形成导电材料，以使得第一重布线层203和第二重布线层204分别通过第一导电通孔2031和第二导电通孔2041与桥接重布线层202电连接。具体如图4E和图4F所示。还可以分别在第一导电通孔2031和第二导电通孔2041的孔壁形成种子层20311、20411，以及在第一导电通孔2031和第二导电通孔2041内电镀金属以形成金属层20312、20412。
在一些可选的实施方式中，第四步也可以是：分别在第一重布线层203和第二重布线层204背离衬底101的表面向衬底101方向开第三导电通孔2032和第四导电通孔2042，以及在第三导电通孔2032和第四导电通孔2042内形成导电材料，以使得第一重布线层203和第二重布线层204分别通过第三导电通孔2032和第四导电通孔2042与衬底101电连接。具体如图4E和图4F所示。还可以分别在第三导电通孔2032和第四导电通孔2042的孔壁形成种子层20321、20421，以及在第三导电通孔2032和第四导电通孔2042内电镀金属以形成金属层20322、20422。
第五步，将第一裸晶片103和第二裸晶片104分别键合到第一重布线层203和第二重布线层204。
具体如图4G所示，在键合制程上例如可以采用倒装芯片焊接(Flip ChipBonding，FCB)、热压焊接(Thermal Compression Bonding，FCB)或类似技术。还可以在键合后在第一裸晶片103和第一重布线层203之间，以及第二裸晶片104和第二重布线层204之间填充底部填充剂(Underfill)以提高第一裸晶片103与第一重布线层203的接合力以及第二裸晶片104与第二重布线层204的结合力。
第六步，模封以形成封装材205。
具体如图4H所示，封装材205位于衬底101上且包覆桥接重布线层202、第一重布线层203、第二重布线层204、第一裸晶片103和第二裸晶片104，以实现完成封装得到半导体封装装置且对封装内各元件进行固定于保护。
尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书限定的本公开的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本公开中的技术再现与实际实施之间可能存在区别。可存在未特定说明的本公开的其它实施例。应将说明书和图示视为说明性的，而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此些修改都落入在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本公开。

Claims (9)

1.一种半导体封装装置，包括：
衬底；
桥接重布线层，设置于所述衬底上；
第一重布线层和第二重布线层，均设置于所述衬底和所述桥接重布线层上，且分别通过导电导孔与所述桥接重布线层电连接，所述第一重布线层和所述第二重布线层通过所述桥接重布线层实现电连接；
第一裸晶片和第二裸晶片，分别设置于所述第一重布线层和所述第二重布线层上，且分别与所述第一重布线层和所述第二重布线层电连接；
封装材，位于所述衬底上且包覆所述桥接重布线层、所述第一重布线层、所述第二重布线层、所述第一裸晶片和所述第二裸晶片。
2.根据权利要求1所述的半导体封装装置，其中，所述第一重布线层和第二重布线层分别通过导电导孔与所述桥接重布线层电连接，包括：
所述第一重布线层和所述第二重布线层分别具有第一导电通孔和第二导电通孔，且分别通过所述第一导电通孔和所述第二导电通孔电连接所述桥接重布线层。
3.根据权利要求2所述的半导体封装装置，其中，所述第一重布线层和所述第二重布线层分别具有第三导电通孔和第四导电通孔，且分别通过所述第三导电通孔和所述第四导电通孔电连接所述衬底。
4.根据权利要求3所述的半导体封装装置，其中，所述第一导电通孔、所述第二导电通孔、所述第三导电通孔和所述第四导电通孔的孔壁设置种子层，孔内设置有金属层。
5.根据权利要求4所述的半导体封装装置，其中，所述第一导电通孔、所述第二导电通孔、所述第三导电通孔和所述第四导电通孔的孔径在5到20微米之间。
6.根据权利要求1所述的半导体封装装置，其中，所述半导体封装装置还包括：
第一粘合层，设置于所述桥接重布线层和所述衬底上表面之间。
7.根据权利要求1所述的半导体封装装置，其中，所述半导体封装装置还包括：
第二粘合层，设置于所述衬底和所述第一重布线层以及所述第二重布线层之间，所述桥接重布线层、所述衬底和所述第二粘合层三者之间形成空隙。
8.一种制造半导体封装装置的方法，包括：
提供衬底、桥接重布线结构、第一重布线结构和第二重布线结构，所述桥接重布线结构包括桥接载板和设置于所述桥接载板上的桥接重布线层，所述第一重布线结构包括第一载板和设置于所述第一载板上的第一重布线层，所述第二重布线结构包括第二载板和设置于所述第二载板上的第二重布线层；
将所述桥接重布线结构固定于所述衬底上后移除所述桥接载板；
将所述第一重布线结构和所述第二重布线结构分别固定于所述桥接重布线层和所述衬底，以使得所述第一重布线结构和所述第二重布线结构部分位于所述衬底上部分位于所述桥接重布线层上；
去除所述第一载板和所述第二载板；
分别在所述第一重布线层和所述第二重布线层背离所述衬底的表面向所述衬底方向开导孔，以及在开的导孔内形成导电材料得到导电导孔，以使得所述第一重布线层和所述第二重布线层均通过导电导孔与所述桥接重布线层电连接，所述第一重布线层和所述第二重布线层通过所述桥接重布线层实现电连接；
将第一裸晶片和第二裸晶片分别键合到所述第一重布线层和所述第二重布线层；
模封以形成封装材，所述封装材位于所述衬底上且包覆所述桥接重布线层、所述第一重布线层、所述第二重布线层、所述第一裸晶片和所述第二裸晶片。
9.根据权利要求8所述的方法，其中，所述分别在所述第一重布线层和所述第二重布线层背离所述衬底的表面向所述衬底方向开导孔，以及在开的导孔内形成导电材料得到导电导孔，以使得所述第一重布线层和所述第二重布线层均通过所开的导电导孔与所述桥接重布线层电连接，包括：
分别在所述第一重布线层和所述第二重布线层背离所述衬底的表面向所述衬底方向开第一导电通孔和第二导电通孔，以及在所述第一导电通孔和所述第二导电通孔内形成导电材料，以使得所述第一重布线层和所述第二重布线层分别通过所述第一导电通孔和所述第二导电通孔与所述桥接重布线层电连接。
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