CN219917165U - 半导体封装装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 238000004806 packaging method and process Methods 0.000 title abstract description 14
- 229910000679 solder Inorganic materials 0.000 claims abstract description 41
- 230000009286 beneficial effect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 192
- 239000000758 substrate Substances 0.000 description 86
- 238000000034 method Methods 0.000 description 24
- 239000003989 dielectric material Substances 0.000 description 20
- 239000000463 material Substances 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 238000000465 moulding Methods 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 9
- 239000012792 core layer Substances 0.000 description 8
- 239000012778 molding material Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- 239000012790 adhesive layer Substances 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000004593 Epoxy Substances 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- WWTBZEKOSBFBEM-SPWPXUSOSA-N (2s)-2-[[2-benzyl-3-[hydroxy-[(1r)-2-phenyl-1-(phenylmethoxycarbonylamino)ethyl]phosphoryl]propanoyl]amino]-3-(1h-indol-3-yl)propanoic acid Chemical compound N([C@@H](CC=1C2=CC=CC=C2NC=1)C(=O)O)C(=O)C(CP(O)(=O)[C@H](CC=1C=CC=CC=1)NC(=O)OCC=1C=CC=CC=1)CC1=CC=CC=C1 WWTBZEKOSBFBEM-SPWPXUSOSA-N 0.000 description 3
- QBWKPGNFQQJGFY-QLFBSQMISA-N 3-[(1r)-1-[(2r,6s)-2,6-dimethylmorpholin-4-yl]ethyl]-n-[6-methyl-3-(1h-pyrazol-4-yl)imidazo[1,2-a]pyrazin-8-yl]-1,2-thiazol-5-amine Chemical compound N1([C@H](C)C2=NSC(NC=3C4=NC=C(N4C=C(C)N=3)C3=CNN=C3)=C2)C[C@H](C)O[C@H](C)C1 QBWKPGNFQQJGFY-QLFBSQMISA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000004743 Polypropylene Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 229940126208 compound 22 Drugs 0.000 description 3
- 229940125846 compound 25 Drugs 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- RNFJDJUURJAICM-UHFFFAOYSA-N 2,2,4,4,6,6-hexaphenoxy-1,3,5-triaza-2$l^{5},4$l^{5},6$l^{5}-triphosphacyclohexa-1,3,5-triene Chemical compound N=1P(OC=2C=CC=CC=2)(OC=2C=CC=CC=2)=NP(OC=2C=CC=CC=2)(OC=2C=CC=CC=2)=NP=1(OC=1C=CC=CC=1)OC1=CC=CC=C1 RNFJDJUURJAICM-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 239000006096 absorbing agent Substances 0.000 description 2
- 239000002318 adhesion promoter Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000007822 coupling agent Substances 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000003063 flame retardant Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052755 nonmetal Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ICXAPFWGVRTEKV-UHFFFAOYSA-N 2-[4-(1,3-benzoxazol-2-yl)phenyl]-1,3-benzoxazole Chemical compound C1=CC=C2OC(C3=CC=C(C=C3)C=3OC4=CC=CC=C4N=3)=NC2=C1 ICXAPFWGVRTEKV-UHFFFAOYSA-N 0.000 description 1
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 125000000524 functional group Chemical group 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000005340 laminated glass Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000005289 physical deposition Methods 0.000 description 1
- 239000000049 pigment Substances 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 239000004848 polyfunctional curative Substances 0.000 description 1
- 229920001155 polypropylene Polymers 0.000 description 1
- 239000002516 radical scavenger Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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Abstract
本申请提出了一种半导体封装装置，包括：主动面相向设置的第一芯片与第二芯片，以及设置于所述第一芯片与所述第二芯片之间的重布线层，所述重布线层中包括堆叠通孔，所述堆叠通孔电性连接所述第一芯片与所述第二芯片。本申请取得的有益效果包括：第一方面，移除了第一芯片和第二芯片之间的间隙，解决了应力导致线路裂纹的问题；第二方面，第一芯片和第二芯片透过堆叠通孔直上直下传递信号，可以缩短电信号路径，提高电性能；第三方面，还可以借由堆叠通孔在堆叠过程中的偏移拉开焊料凸块的间距，以此避免焊料桥接的风险。
Description
技术领域
本申请涉及半导体封装技术领域，具体涉及一种半导体封装装置。
背景技术
FOCoS-B(Fan-Out Chip on Substrate-Bridge，扇出型基板上芯片桥接封装)结构中，至少两个功能芯片并排设置，功能芯片(Function dies)之间的讯号透过下方的桥接芯片(Bridge die)传递，而桥接芯片的设置会横跨不同功能芯片之间的间隙(Gap)，且桥接芯片表面的桥接线路(Bridge line)朝向功能芯片，则功能芯片之间间隙的应力会延伸至桥接芯片表面的桥接线路，由于桥接线路为细线路，容易产生线路裂纹(Line crack)。
实用新型内容
本申请提出了一种半导体封装装置，用于改善FOCoS-B结构中桥接芯片表面的桥接线路容易受到来自功能芯片之间间隙的应力而产生裂纹的问题。
为实现上述目的，本申请采用如下技术方案：一种半导体封装装置，包括：主动面相向设置的第一芯片与第二芯片，以及设置于所述第一芯片与所述第二芯片之间的重布线层，所述重布线层中包括堆叠通孔，所述堆叠通孔电性连接所述第一芯片与所述第二芯片。
在一些可选的实施方式中，所述重布线层包括设置于所述第一芯片的主动面的第一重布线层，所述第一重布线层中的通孔朝向所述第一芯片的方向孔径渐缩。
在一些可选的实施方式中，所述重布线层还包括设置于所述第二芯片的主动面的第二重布线层，所述第二重布线层中的通孔朝向所述第二芯片的方向孔径渐缩。
在一些可选的实施方式中，所述第一重布线层与所述第二重布线层通过焊料凸块电性连接。
在一些可选的实施方式中，所述的半导体封装装置还包括一空腔，所述第一芯片容纳于所述空腔内。
在一些可选的实施方式中，所述重布线层包括设置于所述第一芯片的主动面的第一重布线层，所述第一重布线层与所述空腔开口表面齐平。
在一些可选的实施方式中，所述重布线层包括设置于所述第一芯片的主动面的第一重布线层，所述第一重布线层低于所述空腔开口表面。
在一些可选的实施方式中，所述第一重布线层包括导电柱，所述导电柱的表面与所述空腔开口表面齐平。
在一些可选的实施方式中，所述重布线层包括设置于所述第一芯片的主动面的第一重布线层，所述第一重布线层利用打线做电性连接。
在一些可选的实施方式中，所述堆叠通孔包括多层通孔，其中连续两层的通孔至少有部分重叠以完成电性连接。
为了解决FOCoS-B结构中桥接芯片表面的桥接线路容易受到来自功能芯片之间间隙的应力而产生裂纹的问题，本申请提出了一种半导体封装装置，通过移除功能芯片之间的间隙来解决该问题。具体的，本申请通过将第一芯片和第二芯片主动面相向、上下设置，并在中间设置重布线层(Redistributed layer，RDL)，使第一芯片和第二芯片透过重布线层中设置的堆叠通孔(Stacked via)实现电性连接，以此，第一方面，将并排设置改为上下设置，移除了第一芯片和第二芯片之间的横向的间隙，解决了间隙的应力导致桥接线路裂纹的问题，第二方面，第一芯片和第二芯片透过堆叠通孔直上直下传递信号，可以缩短电信号路径，提高电性能。
另外，FOCoS-B结构中功能芯片与桥接芯片之间透过细间距(Fine pitch)的焊料凸块(Solder bump)对接，在回流焊(Reflow)过程中，焊料凸块(Solder bump)有受热膨胀而造成焊料桥接(Solder Bridge)的风险。而本申请中，还可以借由堆叠通孔在堆叠过程中的偏移或针对焊料凸块(Solder bump)做布线规划(Lay out)拉开焊料凸块的间距，以此避免焊料桥接的风险。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1是根据本申请一个实施例的半导体封装装置1a的纵向截面结构示意图；
图2是图1的局部放大图；
图3是根据本申请一个实施例的半导体封装装置3a的纵向截面结构示意图；
图4是根据本申请一个实施例的半导体封装装置4a的纵向截面结构示意图；
图5是根据本申请一个实施例的半导体封装装置5a的纵向截面结构示意图；
图6是根据本申请一个实施例的半导体封装装置的第一芯片的制造步骤的示意图；
图7是根据本申请一个实施例的半导体封装装置的基板的制造步骤的示意图；
图8-图9是根据本申请一个实施例的半导体封装装置的第二芯片的制造步骤的示意图；
图10是根据本申请一个实施例的半导体封装装置的装配步骤的示意图。
附图标记/符号说明：
11-第一芯片；12-第二芯片；121-连接垫；13-第一重布线层；14-第二重布线层；15-堆叠通孔；16-焊料凸块；17-基板；170-基板核心层；171-第一基板线路图案；172-第二基板线路图案；173-介电材料层；19-空腔；20-导通孔；21-打线；22-第一模封材；23-焊料球；24-导电柱；25-第二模封材；26-导热垫；30-晶圆；31-微焊垫；32-介电层；33-种子层；34-通孔；35-光刻胶；36-线路图案；37-粘着层；38-载板；40-刀具。
具体实施方式
下面结合附图和实施例对说明本申请的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本申请所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明创造，而非对该发明创造的限定。另外，为了便于描述，附图中仅示出了与有关发明创造相关的部分。
应容易理解，本申请中的“在...上”、“在...之上”和“在...上面”的含义应该以最广义的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还意味着包括存在两者之间的中间部件或层的“在某物上”。
此外，为了便于描述，本文中可能使用诸如“在...下面”、“在...之下”、“下部”、“在...之上”、“上部”等空间相对术语来描述一个元件或部件与附图中所示的另一元件或部件的关系。除了在图中描述的方位之外，空间相对术语还意图涵盖装置在使用或操作中的不同方位。设备可以以其他方式定向(旋转90°或以其他定向)，并且在本文中使用的空间相对描述语可以被同样地相应地解释。
本文中所使用的术语“层”是指包括具有一定厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构的范围的程度。此外，层可以是均质或不均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在其之间的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。基板(substrate)可以是一层，可以在其中包括一个或多个层，和/或可以在其上、之上和/或之下具有一个或多个层。一层可以包括多层。例如，半导体层可以包括一个或多个掺杂或未掺杂的半导体层，并且可以具有相同或不同的材料。
本文中使用的术语“基板(substrate)”是指在其上添加后续材料层的材料。基板本身可以被图案化。添加到基板顶部的材料可以被图案化或可以保持未图案化。此外，基板可以包括各种各样的半导体材料，诸如硅、碳化硅、氮化镓、锗、砷化镓、磷化铟等。可替选地，基板可以由非导电材料制成，诸如玻璃、塑料或蓝宝石晶片等。进一步可替选地，基板可以具有在其中形成的半导体装置或电路。
需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本申请可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本申请可实施的范畴。
还需要说明的是，本申请的实施例对应的纵向截面可以为对应前视图方向截面，横向截面可以为对应右视图方向截面，水平截面可以为对应上视图方向截面。
另外，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
参考图1-图2，图1是根据本申请一个实施例的半导体封装装置1a的纵向截面结构示意图，图2示图1中虚线框部分的局部放大图。如图1-图2所示，本申请实施例的半导体封装装置1a包括：主动面相向设置的第一芯片11与第二芯片12，以及设置于第一芯片11与第二芯片12之间的重布线层。其中，重布线层可包括设置于第一芯片11的主动面的第一重布线层13，第一重布线层13中可以包括堆叠通孔15，堆叠通孔15电性连接第一芯片11与第二芯片12。
这里，第一芯片11和第二芯片12可以是各种类型、功能的芯片。示例性的，第一芯片11可以是专用集成芯片(Application Specific Integrated Circuit，ASIC)，第二芯片12可以是高带宽存储芯片(High Bandwidth Memory，HBM)。示例性的，第一芯片11位于下方，主动面朝上；第二芯片12位于第一芯片11的上方，主动面朝下。在垂直方向是，第一芯片11和第二芯片12至少部分重叠。
这里，第一重布线层13可以是由导电材料和介电材料(Dielectric)组成的重布线层(Redistribution Layer，RDL)。需要说明的是，制程上可以采用当前已知或未来开发的重布线层形成技术，本申请对此不做具体限定，例如可采用包括但不限于光刻、电镀(plating)，化学镀(Electroless plating)等形成重布线层。这里，介电材料可包括有机物和/或无机物，其中有机物例如可以是：聚酰胺纤维(Polyamide，PA)、聚酰亚胺(Polyimide，PI)、环氧树脂(Epoxy)、聚对苯撑苯并二噁唑(Poly-p-phenylene benzobisoxazole，PBO)纤维、FR-4环氧玻璃布层压板、PP(PrePreg，预浸材料或称为半固化树脂、半固化片)、ABF(Ajinomoto Build-up Film)等，而无机物例如可以是硅(Si)，玻璃(glass)，陶瓷(ceramic)，氧化硅，氮化硅，氧化钽等。导电材料可包括种子层和金属层。这里，种子层例如可以是钛(Ti)，钨(W)，镍(Ni)等，而金属层例如可以是金(Au)、银(Ag)、铝(Al)、镍(Ni)、钯(Pd)、铜(Cu)或其合金。
这里，第一重布线层13可以是多层结构，例如包括至少三层导电材料和至少两层介电材料，介电材料中可以形成有通孔(via)来实现不同层导电材料的电性连接。本实施例中，至少两层通孔(via)纵向堆叠、电性连接，构成堆叠通孔(Stacked via)15。换句话说，堆叠通孔15包括多层(至少两层)通孔(via)，其中任意连续两层(相邻两层)的通孔(via)在竖直方向上至少有部分重叠以完成电性连接，即，相邻两层的通孔(via)是直接电性连接。
在一些可选的实施方式中，堆叠通孔15可以形成于第一重布线层13的边缘区域。
在一些可选的实施方式中，重布线层还包括设置于第二芯片12的主动面的第二重布线层14。第二重布线层14同样可以由导电材料和介电材料(Dielectric)组成，其详细介绍可以参考对第一重布线层13的说明，这里不再赘述。
在一些可选的实施方式中，第一重布线层13中的通孔朝向第一芯片11的方向孔径渐缩，第二重布线层14中的通孔朝向第二芯片12的方向孔径渐缩。
在一些可选的实施方式中，第一重布线层13与第二重布线层14通过焊料凸块(Solder bump)16电性连接。可选的，焊料凸块16直接设置在堆叠通孔15上，以此，第一芯片11可依次透过堆叠通孔15、焊料凸块16和第二重布线层14与第二芯片12电性连接。
在一些可选的实施方式中，本申请实施例的半导体封装装置1a还包括基板17，基板17表面形成有空腔19，第一芯片11可容纳在空腔19内。这里，第一芯片11的背面朝向空腔19的底部，第一芯片11的主动面朝向空腔19的开口。
在一些可选的实施方式中，第一芯片11的背面可通过粘着层37粘结于空腔19的底部。
在一些可选的实施方式中，第一芯片11的主动面上设置的第一重布线层13与空腔19的开口表面齐平或大致齐平。换句话说，第一重布线层13的顶面与基板17的顶面齐平或大致齐平。
在一些可选的实施方式中，第二芯片12可以跨接在第一重布线层13与基板17上方，即，横跨设置在第一芯片11余基板17之间间隙的上方。在竖直方向上，第二芯片12的一部分与第一芯片11重叠，一部分与基板17重叠。
在一些可选的实施方式中，第二芯片12以倒装芯片键合(Flip chip bond，FCB)方式设置在第一重布线层13与基板17上方，并电性连接第一重布线层13与基板17。
在一些可选的实施方式中，第一重布线层13可以利用打线21做电性连接，通过打线21电连接至基板17的顶面。
在一些可选的实施方式中，基板17的顶面具有第一基板线路图案171，底面具有第二基板线路图案172。可选的，第一基板线路图案171的线路密度高于第二基板线路图案172的线路密度，即，相对而言，第一基板线路图案171为细线路，第二基板线路图案172为粗线路。基板17中可以包括有导通孔20，导通孔20电性连接第一基板线路图案171和第二基板线路图案172。
在一些可选的实施方式中，基板17可包括基板核心层170以及设置在基板核心层170上的介电材料层173，空腔19可以从介电材料层173的顶面贯穿至底面，显露出下方的基板核心层170，即，空腔19形成于介电材料层173内。
在一些可选的实施方式中，基板17的介电材料层173中可以有至少一个导通孔20形成于第二芯片12的下方，并通过焊料凸块16与第二芯片12电连接。
在一些可选的实施方式中，本申请实施例的半导体封装装置1a还包括第一模封材22。第一模封材22包覆第二芯片12、第一芯片11、第一重布线层13、第二重布线层14和打线21，并填充于空腔19内，以及，包覆焊料凸块16。
这里，第一模封材22可以由模封材料(Molding Compound)形成。示例性的，模封材料可包括环氧树脂(Epoxy resin)、填充物(Filler)、催化剂(Catalyst)、颜料(Pigment)、脱模剂(Release Agent)、阻燃剂(Flame Retardant)、耦合剂(Coupling Agent)、硬化剂(Hardener)、低应力吸收剂(Low Stress Absorber)、粘合促进剂(Adhesion Promoter)、离子捕获剂(Ion Trapping Agent)等。
在一些可选的实施方式中，第二芯片12可以被第二模封材25包覆，第二模封材25被第一模封材22包覆。构成第二模封材25的模封材料，可以与第一模封材22相同，也可以不同。
在一些可选的实施方式中，本申请实施例的半导体封装装置1a还包括设置于基板17底面的第二基板线路图案172上的焊料球(Solder ball)23，焊料球23被配置成连接外部装置，例如PCB(Printed Circuit Board，印制电路板)。
在一些可选的实施方式中，本申请实施例的半导体封装装置1a中部分组件的尺寸范围如下：
第一芯片11和第二芯片12的宽度和长度约为数十微米～数百微米，厚度约为20微米～200微米；
粘着层37的厚度约为5微米～50微米；
重布线层(包括第一重布线层13和第二重布线层14)中介电层的厚度约为5微米～20微米，线路宽度约为1微米～20微米，线路间距约为1微米～20微米，线路厚度约为5微米～100微米，种子层的厚度约为0.1微米～1微米；
焊料球23的直径约为5微米～100微米，间距约为10微米～200微米；
堆叠通孔15的通孔直径约为5微米～30微米，间距约为10微米～60微米；
介电材料层173的厚度约为50微米～300微米；
第一模封材22的厚度约为数百微米～数毫米；
导通孔20的直径约为20微米～100微米，间距约为30微米～200微米。
在一些可选的实施方式中，本申请的半导体封装装置1a可以使用PI(Polyimide，聚酰亚胺)、环氧树脂、ABF(Ajinomoto Build-up Film，味之素堆积膜)、PP(半固化片/聚丙烯)或/和丙烯酸树脂等非金属材料，以用于以下部件：(a)第一模封材22，(b)介电材料层173，(c)重布线层中的介电层，等。
在一些可选的实施方式中，本申请的半导体封装装置1a可以使用Cu(铜)、Au(金)、Ag(银)、Al(铝)、Pd(钯)、Pt(铂)和Ni(镍)及其合金等金属材料，以用于以下部件：(a)重布线层的线路层，(b)第一基板线路图案171和第二基板线路图案172，(c)打线21，(d)导通孔20，等。
以上，本申请实施例提出了一种半导体封装装置1a，半导体封装装置1a是一种FOOn Chip In Substrate(扇出芯片置入基板)封装结构，其基板17表面有一空腔(Cavity)19，第一芯片11主动面朝上放置于空腔19内，第一芯片11主动面设置有多层结构的第一重布线层(RDL)13，第一重布线层13可以与空腔19开口表面齐平，且第一重布线层13中可包括由多层通孔(via)纵向堆叠而成的堆叠通孔15，第二芯片12主动面朝下横跨设置于第一芯片11和基板17之间间隙的上方，第一芯片11与第二芯片12可通过第一重布线层13中的堆叠通孔15电性连接，借由堆叠通孔15直上直下传递讯号。
本申请实施例通过采用上述技术方案，取得的有益效果包括但不限于：第一方面，移除了第一芯片11和第二芯片12之间的间隙，解决了应力导致线路裂纹的问题；第二方面，第一芯片11和第二芯片12透过堆叠通孔15直上直下传递信号，可以缩短电信号路径，提高电性能；第三方面，还可以经扇出(Fan out)制程重新布焊料凸块(Solder bump)16的间距，即，借由堆叠通孔15在堆叠过程中的偏移扩大焊料凸块(Solder bump)16之间的间距，以此可以避免焊料桥接的风险。
本申请实施例的方案，通过堆叠通孔15实现第一芯片11和第二芯片12互连，可为多芯片、多功能的封装结构提供良好的性能应用。
本申请实施例中，第一芯片11上的第一重布线层13，其线宽和线间距最小均可以做到2μm以下，以提供足够的输入输出(I/O)端子，用于：提供细间距的连接端子结合堆叠通孔15，实现第一芯片11到第二芯片12的桥接；以及，提供扇出结构用来通过打线21与基板17电性连接。
本申请实施例中，第一芯片11设置于空腔19中，可以降低第二芯片12键合成品率损失，可以降低打线21高度，满足薄化需求。
本申请实施例可以单用单一的模封材料，通过晶圆级(WL)或面板级(PNL)工艺，制作成型底部填充料(MUF，molded underfill)，即第一模封材22，以此有助于降低成本，并有助于避免或降低翘曲。
参考图3，图3是根据本申请一个实施例的半导体封装装置3a的纵向截面结构示意图。图3所示的半导体封装装置3a类似于图1所示的半导体封装装置1a，不同之处在于：
半导体封装装置1a中，第一重布线层13完全覆盖第一芯片11的主动面；而半导体封装装置3a中，第一重布线层13部分覆盖第一芯片11的主动面，即第一芯片11的主动面的一部分未被第一重布线层13覆盖。
另外，半导体封装装置1a中，打线21的两端电连接于第一重布线层13和基板17的顶面之间；而半导体封装装置3a中，打线21的两端可以电连接于第一芯片11的主动面和基板17的顶面之间。
参考图4，图4是根据本申请一个实施例的半导体封装装置4a的纵向截面结构示意图。图4所示的半导体封装装置4a类似于图1所示的半导体封装装置1a，不同之处在于：
半导体封装装置4a中，第一重布线层13低于空腔19开口表面。而且，第一重布线层13包括设置于顶面的导电柱(Pillar)24，导电柱24的表面与空腔19开口表面齐平或大致齐平。
这里，可以有至少一个导电柱24用来连接第二芯片12，该至少一个导电柱24的下端电连接第一重布线层13中的堆叠通孔15，上端通过焊料凸块16与第二重布线层14电连接。
这里，还可以有至少一个导电柱24用来连接基板17，该至少一个导电柱24与打线21的一端电连接，打线21的另一端则电连接基板17的顶面。
参考图5，图5是根据本申请一个实施例的半导体封装装置5a的纵向截面结构示意图。如图5所示，本申请实施例的半导体封装装置5a包括：并排设置的第一芯片11与第二芯片12，设置于第一芯片11的主动面上的第一重布线层13，设置于第二芯片12的主动面上的第二重布线层14，以及电性连接于第一重布线层13和第二重布线层14之间的打线21。
在一些可选的实施方式中，本申请实施例的半导体封装装置5a还包括：基板17；第一芯片11与第二芯片12以主动面朝向基板17的方式设置，第一重布线层13与第二重布线层14可分别通过焊料凸块16电性连接至基板17的上表面。
在一些可选的实施方式中，第一芯片11与第二芯片12的背面分别设置有导热垫(Thermal pad)26，用于为第一芯片11与第二芯片12提供散热路径。导热垫26可以为具有较高导热系数的金属或非金属，包括但不限于铜及其合金。
在一些可选的实施方式中，本申请实施例的半导体封装装置5a还包括：第一模封材22，包覆第一芯片11、第二芯片12、第一重布线层13、第二重布线层14、以及焊料凸块16等。导热垫26的表面露出于第一模封材22的上表面。
在一些可选的实施方式中，本申请实施例的半导体封装装置5a还包括：设置于基板17下表面的焊料球23。焊料球23作为电连接件，被配置成连接外部装置，例如印制电路板(PCB)。
本申请实施例提出的半导体封装装置5a，借由打线21实现电性连接，取消了桥接线路，可以避免芯片间间隙的应力导致桥接线路产生线路裂纹的问题。
参考图6，图6是根据本申请一个实施例的半导体封装装置的第一芯片11的制造步骤的示意图。如图6所示，第一芯片11的制造步骤可包括：
步骤A1.提供晶圆30，晶圆30的主动面上形成有微焊垫(μpad)31。
步骤A2.于晶圆30的主动面上以层压或涂覆工艺设置一介电层(PA)32，介电层32覆盖微焊垫31。介电层32为感光材料，可以通过光刻(曝光)步骤使之图案化。
步骤A3.通过显影步骤使介电层32图案成形，定义出必要的线路图案以及贯穿介电层32、连接至微焊垫31的通孔34，然后通过例如物理沉积法(PVD)电镀出种子层33。
步骤A4.于种子层33上设置一层光刻胶35，并通过光刻步骤使之图案化。
步骤A5.通过显影步骤使光刻胶图案成形，然后通过电镀步骤形成一层线路图案36。该层线路图案36通过通孔34与微焊垫31电性连接。
步骤A6.移除光刻胶35，并通过蚀刻去除多余的种子层33，使电镀得到的线路图案36成形。
步骤A7.于线路图案36上设置一介电层32，并通过光刻步骤使之图案化。
步骤A8.重复步骤A3-A6，根据需要可重复步骤A3-A6一轮或多轮。
步骤A9.通过上述步骤，于晶圆30上形成多层介电层32和多层线路图案36。多层介电层32和多层线路图案36构成多层结构的第一重布线层13，第一重布线层13中还包括多层通孔34，其中，多层通孔34可纵向堆叠、电性连接，构成堆叠通孔15。
步骤A10.可于晶圆30底部设置一粘着层37，并利用刀具40通过切单工艺将晶圆30分割为多个独立的单元。
步骤A11.切单之后得到多个第一芯片11，第一芯片11的主动面上形成有第一重布线层13，第一重布线层13中形成堆叠通孔15，第一芯片11的背面设置有粘着层37。
参考图7，图7是根据本申请一个实施例的半导体封装装置的基板17的制造步骤的示意图。如图7所示，基板17的制造步骤可包括：
步骤B1.提供一基板核心层170，基板核心层170的表面可形成有第一基板线路图案171。
步骤B2.于基板核心层170上设置介电材料层173，并利用例如激光钻等工艺在介电材料层173上进行钻孔操作。
步骤B3.经钻孔操作于介电材料层173上形成空腔19，空腔19贯穿介电材料层173，显露出基板核心层170。本步骤还可以通过光刻、显影工艺形成通过介电材料层173的导通孔20，然后换可以通过例如PVD工艺形成一种子层33，使导通孔20的内壁金属化。
步骤B4.于种子层33上方例如以层压或涂覆工艺设置一层光刻胶35，并通过光刻工艺使之图案化。
步骤B5.通过显影工艺使光刻胶35图案成形，然后可通过电镀步骤于节点材料层173上形成第二基板线路图案172，并将导通孔20侧壁金属层加厚。形成的第二基板线路图案172可通过导通孔20与第一基板线路图案171电性连接。
步骤B6.移除光刻胶35，并通过蚀刻去除多余的种子层33。得到所需要的基板17，基板17包括第一基板线路图案171和第二基板线路图案172，其中，第二基板线路图案172的线路密度可低于第一基板线路图案171的线路密度，即，第一基板线路图案171为细线路，第二基板线路图案172位粗线路。
参考图8-图9，图8-图9是根据本申请一个实施例的半导体封装装置的第二芯片12的制造步骤的示意图。如图8-图9所示，第二芯片12的制造步骤可包括：
步骤C1.将第二芯片12置件于载板38上，第二芯片12的背面接触载板38，第二芯片12的主动面远离载板38，且第二芯片12的主动面具有连接垫121。
步骤C2.进行模封(Molding)，形成包覆第二芯片12的第二模封材25，第二芯片12的主动面从第二模封材25显露出来。
步骤C3.在第二芯片12的主动面上方以层压或涂覆工艺设置一介电层32，并通过光刻(曝光)工艺将介电层32图案化。
步骤C4.通过显影工艺使介电层32图案成形，形成贯穿介电层32、连接至连接垫121的通孔34，然后通过例如PVD工艺形成一种子层33，种子层33将通孔34金属化。
步骤C5.于种子层33上设置一层光刻胶35，并通过光刻步骤使之图案化。
步骤C6.通过显影步骤使光刻胶35图案成形，然后通过电镀步骤形成一层线路图案36。该层线路图案36通过通孔34与连接垫121电性连接。
步骤C7.移除光刻胶35，并通过蚀刻去除多余的种子层33，使电镀得到的线路图案36成形。
步骤C8.于线路图案36上设置又一介电层32，并通过光刻步骤使之图案化。
步骤C9.通过显影工艺使又一介电层32图案成形，形成连接至上一层线路图案36的通孔34，然后通过例如PVD工艺形成一种子层33，种子层33将通孔34金属化。
步骤C10.于种子层33上设置一层光刻胶35，并通过光刻步骤使之图案化。
步骤C11.通过显影步骤使光刻胶35图案成形，然后通过电镀步骤形成又一层线路图案36。该层线路图案36通过通孔34与上一层线路图案36电性连接。以及，于该层线路图案36上设置用于对外电性连接的焊料凸块16。至此，形成第二重布线层14。
步骤C12.移除光刻胶35，并通过蚀刻去除多余的种子层33，使电镀得到的又一线路图案36成形。
步骤C13.移除载板38。
步骤C14.利用刀具40通过切单工艺将各个第二芯片12分割开。
步骤C15.切单之后得到独立的第二芯片12，第二芯片12被第二模封材25包覆，第二芯片12的主动面上形成有第二重布线层14，第二重布线层14上设置有焊料凸块16。
参考图10，图10是根据本申请一个实施例的半导体封装装置的装配步骤的示意图。如图10所示，本申请实施例的半导体封装装置的装配步骤可包括：
S1.将第一芯片11置件于基板17的空腔19内，其中，第一芯片11的背面朝向空腔19的底部，通过粘着层37粘结于空腔19的底部；第一芯片11的主动面(设置有第一重布线层13)朝上。
S2.第一芯片11置于空腔19内部之后，第一重布线层13的顶面(上表面)与空腔19开口表面(即基板17上表面)齐平。本步骤将第二芯片12主动面朝下，以倒装芯片键合(Flipchip bond，FCB)方式设置在第一芯片11和基板17上方，并横跨第一芯片11和基板17之间的间隙，使第二芯片12主动面的第二重布线层14通过焊料凸块16与第一芯片11主动面的第一重布线层13电性连接。第一重布线层13中包括堆叠通孔15，第一芯片11可通过堆叠通孔15、焊料凸块16和第二重布线层14与第二芯片12电性连接。
S3.利用打线21将第一重布线层13与基板17做电性连接。
S4.利用打线21将第一重布线层13与基板17做电性连接。
S5.进行模封，形成包覆第一芯片11、第二芯片12和打线21，并填充空腔19的第一模封材22。
S6.进行植球，于基板17的底面设置若干焊料球23，焊料球23被配置成连接外部装置。
S7.通过切单工艺进行单体处理，形成本申请实施例的半导体封装装置。
以上，结合图6至图10介绍了本申请实施例的半导体封装装置的制造步骤。
概括来说，本申请实施例的制造步骤可包括：
A.在第一芯片11(例如ASIC)晶圆(Wafer)上形成多层重布线层(MultilayerRDL)，即第一重布线层13，在第一重布线层13形成必要的电路以及必要的堆叠通孔(stacked via)15，完成后切单。
B.在基板(SBT)17上覆盖上介电材料18，在介电材料18形成导通孔(Via)20与空腔(cavity)19，在介电材料18表面(包含Via与cavity)形成图案化金属细线路。
C.在第二芯片12(例如HBM)主动面形成第二重布线层14，于第二重布线层14上设置焊料凸块16。
S.将A步骤形成的切单产品，即带有第一重布线层13的第一芯片11，放置于B步骤形成的空腔19内，经过缜密设计，第一芯片11的第一重布线层13上表面与基板17上表面齐平；将第二芯片12横跨设置于第一芯片11与基板17之间的间隙(Gap)，并将第二芯片12做倒装芯片键合(FCB)与第一芯片11及基板17电性连接。第一芯片11上表面的第一重布线层13中的堆叠通孔15可以做为与第二芯片12做直上直下沟通的电路径。然后，将第一芯片11上表面的第一重布线层13与基板17通过打线21进行电性连接。以及，将产品模封。以及，对基板17底面的粗线路表面进行植球。最后，将产品切单。至此，得到本申请实施例的半导体封装装置。
尽管已参考本申请的特定实施例描述并说明本申请，但这些描述和说明并不限制本申请。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书限定的本申请的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本申请中的技术再现与实际实施之间可能存在区别。可存在未特定说明的本申请的其它实施例。应将说明书和图示视为说明性的，而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本申请的目标、精神以及范围。所有此些修改都落入在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本申请的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本申请。
Claims (10)
1.一种半导体封装装置，其特征在于，包括：主动面相向设置的第一芯片与第二芯片，以及设置于所述第一芯片与所述第二芯片之间的重布线层，所述重布线层中包括堆叠通孔，所述堆叠通孔电性连接所述第一芯片与所述第二芯片。
2.根据权利要求1所述的半导体封装装置，其特征在于，所述重布线层包括设置于所述第一芯片的主动面的第一重布线层，所述第一重布线层中的通孔朝向所述第一芯片的方向孔径渐缩。
3.根据权利要求2所述的半导体封装装置，其特征在于，所述重布线层还包括设置于所述第二芯片的主动面的第二重布线层，所述第二重布线层中的通孔朝向所述第二芯片的方向孔径渐缩。
4.根据权利要求3所述的半导体封装装置，其特征在于，所述第一重布线层与所述第二重布线层通过焊料凸块电性连接。
5.根据权利要求1所述的半导体封装装置，其特征在于，还包括一空腔，所述第一芯片容纳于所述空腔内。
6.根据权利要求5所述的半导体封装装置，其特征在于，所述重布线层包括设置于所述第一芯片的主动面的第一重布线层，所述第一重布线层与所述空腔开口表面齐平。
7.根据权利要求5所述的半导体封装装置，其特征在于，所述重布线层包括设置于所述第一芯片的主动面的第一重布线层，所述第一重布线层低于所述空腔开口表面。
8.根据权利要求7所述的半导体封装装置，其特征在于，所述第一重布线层包括导电柱，所述导电柱的表面与所述空腔开口表面齐平。
9.根据权利要求1所述的半导体封装装置，其特征在于，所述重布线层包括设置于所述第一芯片的主动面的第一重布线层，所述第一重布线层利用打线做电性连接。
10.根据权利要求1所述的半导体封装装置，其特征在于，所述堆叠通孔包括多层通孔，其中连续两层的通孔至少有部分重叠以完成电性连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320153957.4U CN219917165U (zh) | 2023-01-29 | 2023-01-29 | 半导体封装装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320153957.4U CN219917165U (zh) | 2023-01-29 | 2023-01-29 | 半导体封装装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN219917165U true CN219917165U (zh) | 2023-10-27 |
Family
ID=88433246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202320153957.4U Active CN219917165U (zh) | 2023-01-29 | 2023-01-29 | 半导体封装装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN219917165U (zh) |
-
2023
- 2023-01-29 CN CN202320153957.4U patent/CN219917165U/zh active Active
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |