KR102131759B1 - 통합 팬-아웃 패키지 및 통합 팬-아웃 패키지 형성 방법 - Google Patents

통합 팬-아웃 패키지 및 통합 팬-아웃 패키지 형성 방법 Download PDF

Info

Publication number
KR102131759B1
KR102131759B1 KR1020180074209A KR20180074209A KR102131759B1 KR 102131759 B1 KR102131759 B1 KR 102131759B1 KR 1020180074209 A KR1020180074209 A KR 1020180074209A KR 20180074209 A KR20180074209 A KR 20180074209A KR 102131759 B1 KR102131759 B1 KR 102131759B1
Authority
KR
South Korea
Prior art keywords
die
redistribution structure
redistribution
thermally conductive
conductive material
Prior art date
Application number
KR1020180074209A
Other languages
English (en)
Other versions
KR20190055709A (ko
Inventor
하오-잔 페이
웨이-유 첸
치아-셴 쳉
치-치앙 차오
쳉-팅 첸
치아-룬 창
치-웨이 린
시우-젠 린
칭-후아 시에
충-시 리우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20190055709A publication Critical patent/KR20190055709A/ko
Application granted granted Critical
Publication of KR102131759B1 publication Critical patent/KR102131759B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 구조체는, 몰딩 물질에 매립된 다이로서, 제1 사이드 상에 다이 커넥터를 구비한, 상기 다이; 상기 다이의 상기 제1 사이드에 있고, 상기 다이 커넥터를 통해 상기 다이에 전기적으로 연결되는 제1 재배선 구조체; 상기 제1 사이드에 반대편인 상기 다이의 제2 사이드에 있는 제2 재배선 구조체; 및 상기 제2 재배선 구조체 내의 열 전도성 물질을 포함하고, 상기 다이는 상기 열 전동성 물질과 상기 제1 재배선 구조체 사이에 개재되고, 상기 열 전도성 물질은 상기 제2 재배선 구조체를 통해 연장되고, 상기 열 전도성 물질은 전기적으로 격리된다.

Description

통합 팬-아웃 패키지 및 통합 팬-아웃 패키지 형성 방법{INTEGRATED FAN-OUT PACKAGES AND METHODS OF FORMING THE SAME}
본 출원은, 그 전체가 참조에 의해 여기에 포함된, 미국 가특허 출원 No. 62/586,587 (출원일: 2017. 11 15., 발명의 명칭: Integrated Fan-Out Packages and Methods of Forming the Same)에 대한 우선권을 주장한다.
다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적도에 있어서의 계속적인 향상으로 인해 반도체 산업은 급속한 성장을 경험하였다. 보통, 집적도에 있어서의 이러한 향상은 소정 면적으로 더 많은 콤포넌트들을 집적할 수 있게 하는 최소 피쳐 사이즈(minimum feature size)의 반복된 감소로부터 이루어진다. 전자 디바이스의 소형화에 대한 요구가 커짐에 따라, 반도체 다이의 더욱 작고 창의적인 패키징 기술이 필요하게 되었다.
이러한 패키징 기술의 예는 PoP(Package-on-Package) 기술이다. PoP 패키지에서, 상부 반도체 패키지는 하부 반도체 패키지의 상부에 적층되어 높은 레벨의 집적도 및 부품 밀도를 가능하게 한다. 다른 예는, 다수의 반도체 다이를 하나의 반도체 패키지에 패키징하여 반도체 디바이스에 통합 기능을 제공하는 다중 칩 모듈(Multi-Chip-Module; MCM) 기술이다.
향상된 패키징 기술의 높은 레벨의 집적은, 모바일 폰, 태블릿, 및 디지털 뮤직 플레이어와 같은 소형 폼 팩터 디바이스에 유리한, 향상된 기능과 작은 풋프린트를 가진 반도체 디바이스의 생산을 가능하게 한다. 다른 이점은, 반도체 패키지 내의 상호 작용 파트를 접속하는 도전성 경로의 길이가 짧아지는 것이다. 이것은, 회로들 간 상호 접속의 짧은 경로 지정이 신호 전파를 빠르게 하고 노이즈 및 크로스 토크(cross-talk)를 감소시키기 때문에, 반도체 디바이스의 전기적 성능을 향상시킨다.
반도체 구조체는, 몰딩 물질에 매립된 다이로서, 제1 사이드 상에 다이 커넥터를 구비한, 상기 다이; 상기 다이의 상기 제1 사이드에 있고, 상기 다이 커넥터를 통해 상기 다이에 전기적으로 연결되는 제1 재배선 구조체; 상기 제1 사이드에 반대편인 상기 다이의 제2 사이드에 있는 제2 재배선 구조체; 및 상기 제2 재배선 구조체 내의 열 전도성 물질을 포함하고, 상기 다이는 상기 열 전동성 물질과 상기 제1 재배선 구조체 사이에 개재되고, 상기 열 전도성 물질은 상기 제2 재배선 구조체를 통해 연장되고, 상기 열 전도성 물질은 전기적으로 격리된다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 8은 실시형태에 따른 다수의 제조 스테이지에서의 반도체 패키지의 단면도를 도시한다.
도 9 내지 11, 12a, 12b, 13 내지 15, 16a, 16b, 17 내지 23은 다수의 실시형태에 따른 다수의 반도체 패키지의 단면도를 도시한다.
도 24는 일부 실시형태들에 따른 반도체 패키지를 형성하는 방법의 플로우 차트를 도시한다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 도시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
본 개시의 실시형태들은 반도체 패키지, 및 반도체 패키지를 형성하는 방법, 특히 통합 팬 아웃(integrated fan-out; InFO) 반도체 패키지의 콘텍스트로 논의된다. 일부 실시형태에서, 반도체 패키지는, 몰딩 물질에 내장된 다이 및 다이의 양측(opposing sides) 상의 재배선 구조체(예컨대, 후면 재배선 구조체 및 전면 재배선 구조체)를 갖는다. 일부 실시형태에서, 후면 재배선 구조체의 유전체 층의 부분이 제거되어 후면 재배선 구조체 내에 하나 이상의 개구를 형성한다. 일부 실시형태에서, 하나 이상의 개구는 다이의 후면 바로 위에 있다. 도시된 실시형태에서, 구리 페이스트(paste), 은 페이스트, 또는 솔더 페이스트와 같은 금속 페이스트가 하나 이상의 개구에 형성되고, 후속 리플로우 프로세스에서 경화된다. 금속 페이스트의 열전도율이 높기 때문에 반도체 패키지의 방열성이 향상된다.
도 1 내지 8은 실시형태에 따른 다수의 제조 스테이지에서의 반도체 패키지(1100)의 단면도를 도시한다. 도 1에서, 캐리어(carrier)(101) 위에 재배선 구조체(110)가 형성된다. 재배선 구조체(110)는 하나 이상의 유전체 층(예컨대, 111 및 113) 내에 형성되는 도전성 피쳐(예컨대, 도전성 라인(115))를 포함한다. 도 1은 또한, 더미 금속 패턴(112)이 전기적으로 격리되는 재배선 구조체(110)의 더미 금속 패턴(112)을 도시한다. 도전성 필러(pillar)(119)는, 재배선 구조체(110) 위에 형성되어 재배선 구조체(110)에 전기적으로 연결된다.
캐리어(101)는 실리콘, 폴리머, 폴리머 화합물, 금속 포일, 세라믹, 유리, 유리 에폭시, 베릴륨 산화물, 테이프 등의 물질 또는 구조체 지지를 위한 다른 적합한 물질로 만들어질 수 있다. 캐리어(101) 위에 재배선 구조체(110)가 형성된다. 재배선 구조체(110)는 도전성 라인(예컨대, 115)의 하나 이상의 층들, 및 비아(미도시), 및 하나 이상의 유전체 층(예컨대, 111, 113) 등의 도전성 피쳐를 포함한다. 도 1에 2개의 유전체 층이 도시되어 있지만, 2개보다 많거나 적은 유전체 층이 재배선 구조체(110) 내에 형성될 수 있다. 마찬가지로, 도전성 라인의 하나 이상의 층 및 도전성 비아의 하나 이상의 층이 재배선 구조체(110) 내에 형성될 수 있다.
일부 실시형태에서, 재배선 구조체(110)가 형성되기 전에, 접착 층(미도시)이 캐리어(101) 위에 성막 또는 적층된다. 접착 층은, 감광성일 수 있고, 예컨대 후속 캐리어 디본딩(de-bonding) 프로세스에서 캐리어(101) 상에 UV(ultra-violet) 광을 비춤으로써 캐리어(101)로부터 용이하게 분리될 수 있다. 예컨대, 접착 층은 3M Company of St. Paul, Minnesota에 의해 제조된 LTHC(light-to-heat-conversion) 코팅이 될 수 있다.
이어서, 캐리어(101) 위에, 또는 형성된다면 접착 층(예컨대, LTHC 코팅) 위에 유전체 층(111)이 형성된다. 일부 실시형태에서, 유전체 층(111)은, 폴리벤조옥사졸(polybenzoxazole; PBO), 폴리이미드, 벤조사이클로부텐(benzocyclobutene; BCB) 등과 같은 폴리머; 실리콘 질화물과 같은 질화물; PSG(phosphosilicate glass), 붕규산 유리(borosilicate glass; BSG), 붕소 도핑된 인산염 유리(boron-doped phosphosilicate glass; BPSG) 등과 같은 산화물로 형성된다. 유전체 층(111)은 스핀 코팅, CVD(chemical vapor deposition), 라미네이팅 등 또는 이들의 조합과 같은 적합한 성막 프로세스에 의해 형성될 수 있다.
이어서, 유전체 층(111) 위에 재배선 구조체(110)의 도전성 피쳐(예컨대, 115, 112)가 형성된다. 일부 실시형태에서, 재배선 구조체(110)의 도전성 피쳐는 구리, 티타늄, 텅스텐, 알루미늄 등의 적합한 도전성 물질로 형성되는 도전성 라인(예컨대, 115) 및 더미 금속 패턴(예컨대, 112)를 포함한다. 일부 실시형태에서, 도전성 피쳐(예컨대, 도전성 라인(115) 및 더미 금속 패턴(112))은, 유전체 층(111) 위에 시드 층(미도시)을 형성하는 단계, 시드 층 위에 디자인된 패턴(예컨대, 개구)으로 패터닝된 포토레지스트를 형성하는 단계, 디자인된 패턴 내에 그리고 시드 층 위에 도전성 물질을 도금(예컨대, 전기 도금 또는 무전해 도금)하는 단계, 및 도전성 물질이 형성되지 않은 시드 층의 부분 및 포토레지스트를 제거하는 단계에 의해 형성된다. 재배선 구조체(110)를 형성하는 다른 방법들이 또한 가능하고 이 다른 방법들은 본 개시의 범위 내에 완전히 포함되는 것으로 의도된다.
도 1의 실시예에 도시된 바와 같이, 더미 금속 패턴(112)은 도전성 라인(115)을 형성하는 것과 동일한 물질을 사용하는 동일 프로세싱 단계로 형성된다. 더미 금속 패턴(112)은 전기적으로 격리된다(예컨대, 기능적 전기 회로에 접속되지 않음). 더미 금속 패턴(112)은, 다이(120)(도 2 참조)가 재배선 구조체(110)에 부착될 영역에 형성된다. 이하 더 상세히 논의되는 바와 같이, 더미 금속 패턴(112)은 형성된 반도체 패키지(1100)의 방열성(heat dissipation)을 바람직하게 향상시킬 수 있다. 일부 실시형태에서, 더미 금속 패턴(112)이 생략된다.
이어서, 유전체 층(113)은 도전성 피쳐(예컨대, 115 및 112) 위와 유전체 층(111) 위에 형성된다. 유전체 층(113)의 물질 및 유전체 층(113)의 형성 방법은 유전체 층(111)과 동일하거나 유사하게 될 수 있고, 이에 따라 세부사항을 반복하지 않는다. 이하 논의에서, 재배선 구조체(110)는 후면 재배선 구조체라고도 지칭될 수 있다.
도 1을 계속 참조하면, 도전성 필러(119)가 재배선 구조체(110) 위에 형성된다. 도전성 필러(119)는, 하부 도전성 피쳐(예컨대 구리 패드 또는 구리 라인)를 노출시키기 위해 재배선 구조체(110)의 최상부 유전체 층(예컨대, 113)에 개구를 형성하는 단계; 재배선 구조체(110)의 최상부 유전체 층 위와 개구 내에 시드 층을 형성하는 단계; 시드 층 위에 패터닝된 포토레지스트 - 패터닝된 포토레지스트 내의 각각의 개구가 형성될 도전성 필러(119)의 위치에 대응함 - 를 형성하는 단계; 예컨대 전기 도금 또는 무전해 도금을 사용하여 구리 등의 도전성 물질로 개구를 충전하는 단계; 애싱(ashing) 또는 스트리핑(stripping) 프로세스를 사용하여 포토레지스트를 제거하는 단계; 및 도전성 필러(119)가 형성되지 않은 시드 층의 부분을 제거하는 단계에 의해, 형성된다. 도전성 필러(119)를 형성하는 다른 방법들이 또한 가능하고 이 다른 방법들은 본 개시의 범위 내에 완전히 포함되는 것으로 의도된다.
본 개시의 다수의 실시형태는 후면 재배선 구조체(110)를 가진 반도체 패키지(예컨대, 1100, 1200, 1300, 1400, 1400A-1400H, 1100A-1100D)를 예시한다. 그러나, 본 개시의 원리는 후면 재배선 구조체가 없는 반도체 패키지에 적용 가능하다. 따라서, 개시된 각 실시형태(예컨대, 1100, 1200, 1300, 1400, 1400A-1400H, 1100A-1100D)의 후면 재배선 구조체(110)는 생략될 수 있다. 후면 재배선 구조체(110)가 형성되지 않는 실시형태에서, 도전성 필러(119)는, 캐리어(101) 위에 접착 층(예컨대, LTHC 코팅)을 형성하는 단계; 접착 층(예컨대, LTHC 코팅) 위에 유전체 층(예컨대, 111)을 형성하는 단계; 유전체 층(예컨대, 111) 위에 시드 층을 형성하는 단계; 시드 층 위에 패터닝된 포토레지스트 - 패터닝된 포토레지스트의 각각의 개구는 도전성 필러(119)가 형성될 위치에 대응함 - 를 형성하는 단계; 예컨대 전기 도금 또는 무전해 도금을 사용하여 구리와 같은 도전성 물질로 개구를 충전하는 단계; 예컨대 애싱 또는 스트리핑 프로세스를 사용하여 포토레지스트를 제거하는 단계; 및 도전성 필러(119)가 형성되지 않은 시드 층의 부분을 제거하는 단계를 포함하는 프로세싱에 의해 캐리어(101) 위에 형성될 수 있다. 후면 재배선 구조체(110)가 없는 실시형태에 대하여 이어지는 프로세싱 단계는 후면 재배선 구조체를 가진 실시형태에 대하여 이하에서 설명된 것과 유사할 수 있다. 본 개시를 읽은 통상의 기술자는 후면 재배선 구조체(110)가 없는 실시형태에서의 사용을 위해 이하의 설명을 수정할 수 있을 것이다. 이러한 수정 및 다른 수정은 본 개시의 범위 내에 완전히 포함되는 것으로 의도된다.
이어서, 도 2에서, 그 후면 상에 더미 금속 층(123)을 가진 반도체 다이(120)(다이, 또는 집적 회로(IC) 다이라고도 지칭됨)는 재배선 구조체(110)의 상부 표면에 부착된다. 재배선 구조체(110)에 다이(120)를 부착하기 위해 다이 접착 필름(die attaching film; DAF) 등의 접착 필름(118)이 사용될 수 있다.
재배선 구조체(110)에 접착되기 전에, 다이(120)는, 다이(120) 내에 집적 회로를 형성하기 위한 적용 가능한 제조 프로세스에 따라 프로세싱될 수 있다. 예컨대, 다이(120)는 집합적으로 엘리먼트(121)로 도시된 하나 이상의 상부 금속화 층 및 반도체 기판을 포함할 수 있다. 반도체 기판은 예컨대, 도핑되거나 도핑되지 않은 실리콘, 또는 SOI(semiconductor-on-insulator) 기판의 활성 층이 될 수 있다. 반도체 기판은, 게르마늄; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 아세나이드, 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합과 같은 다른 반도체 물질을 포함할 수 있다. 멀티-레이어(multi-layer) 또는 구배(gradient) 기판 등의 다른 기판이 사용될 수도 있다. 트랜지스터, 다이오드, 커패시터, 저항기 등의 디바이스들(미도시)은, 반도체 기판(118) 내에 그리고/또는 위에 형성될 수 있고, 예컨대 집적 회로를 형성하기 위해 반도체 기판 상의 하나 이상의 유전체 층 내의 금속화 층 예컨대 금속화 패턴에 의해 상호접속될 수 있다.
다이(120)는, 외부 커넥터가 만들어지는 알루미늄 패드 등의 패드(126)를 더 포함한다. 패드 (126)는 다이(120)의 액티브 사이드(active side) 또는 전면(front side)으로 지칭될 수 있는 것 위에 있다. 다이(120)는 다이(120)의 전면에 그리고 패드(126)의 부분 상에 패시베이션 필름(127)을 더 포함한다. 개구는 패시베이션 필름(127)을 통해 패드(126)로 연장된다. 도전성 필러(예컨대, 구리와 같은 금속을 포함함)와 같은 다이 커넥터(128)는 패시베이션 필름(127)을 통해 개구로 연장되고, 각각의 패드(126)에 기계적으로 그리고 전기적으로 연결된다. 다이 커넥터(128)는 예컨대, 도금 등에 의해 형성될 수 있다. 다이 커넥터(128)는 다이(120)의 집적 회로에 전기적으로 연결된다.
유전체 물질(129)은, 액티브 사이드 상에, 예컨대 패시베이션 필름(127) 및/또는 다이 커넥터(128) 상에 형성된다. 유전체 물질(129)은 다이 커넥터(128)를 측 방향으로 캡슐화하고, 유전체 물질(129)은 다이(120)와 측 방향으로 접한다. 유전체 물질(129)은, PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등의 폴리머; 실리콘 질화물 등의 질화물; 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등의 산화물; 또는 이들의 조합이 될 수 있고, 예컨대 스핀 코팅, 라미네이션 등에 의해 형성될 수 있다.
도 2는 또한, 다이(120)의 후면 상에 형성된 더미 금속 층(123)을 도시한다. 예컨대, 더미 금속 층(123)은 다이(120)의 후면과 동일한 사이즈(예컨대, 길이, 폭, 및 면적)를 가질 수 있다. 더미 금속 층(123)은, 구리 등의 방열성을 위해 적합한 금속을 포함할 수 있고, 도금, 스퍼터링, 코팅, 라미네이팅, 또는 다른 적합한 방법에 의해 다이(12)의 후면 위에 형성될 수 있다. 더미 금속층 (123)의 두께는 수 ?m(예컨대, 약 2 ?m) 내지 수십 ㎛(예컨대, 100 ?m 미만) 일 수 있으나, 다른 치수도 가능하다. 더미 금속 층(123)은 전기적으로 격리되어 있고, 이에 따라 도시된 실시형태에서, 임의의 기능 회로에 접속되지 않는다.
이어서, 도 3에서, 재배선 구조체(110) 위에, 다이(120)의 주위에, 그리고 도전성 필러(119) 주위에 몰딩 물질(130)이 형성된다. 몰딩 물질(130)은 에폭시, 유기 폴리머, 실리카 계 또는 유리 충전제가 첨가되거나 첨가되지 않은 폴리머, 또는 다른 물질을 예로서 포함할 수 있다. 일부 실시형태에서, 몰딩 물질(130)은 적용 시 겔(gel) 타입 액체인 액체 몰딩 콤파운드(liguid molding compound; LMC)를 포함한다. 몰딩 물질(130)은 적용 시 액체 또는 고체를 포함할 수도 있다. 대안적으로, 몰딩 물질(130)은 다른 절연 및/또는 캡슐화 물질을 포함할 수 있다. 몰딩 물질(130)은 일부 실시형태에서 웨이퍼 레벨 몰딩 프로세스를 사용하여 적용된다. 몰딩 물질(130)은 예컨대 압축 몰딩, 트랜스퍼 몰딩(transfer molding), 또는 다른 방법을 사용하여 몰딩될 수 있다.
이어서, 몰딩 물질(130)은 일부 실시형태에서 경화 프로세스를 사용하여 경화된다. 경화 프로세스는 어닐 프로세스 또는 다른 가열 프로세스를 사용하여 미리 결정된 시간 기간 동안 미리 결정된 온도로 몰딩 물질(130)을 가열하는 단계를 포함할 수 있다. 경화 프로세스는 또한, Uv(ultra-violet) 광 노출 프로세스, IR(infrared) 에너지 노출 프로세스, 이들의 조합, 또는 가열 프로세스와의 조합을 포함할 수 있다. 대안적으로, 몰딩 물질(130)은 다른 방법을 사용하여 경화될 수 있다. 일부 실시형태에서, 경화 프로세스는 포함되지 않는다.
이어서, 다이(120)의 전면 위에 몰딩 물질(130)의 초과 부분을 제거하기 위해 CMP(chemical and mechanical polish) 등의 평탄화 프로세스가 수행될 수 있다. 일부 실시형태에서, 평탄화 프로세스 후에, 몰딩 물질(130), 도전성 필러(119), 및 다이 커넥터(128)는 동일 상부 표면을 갖는다.
이어서 도 4를 참조하면, 몰딩 물질(130), 도전성 필러(119), 및 다이(120) 위에 재배선 구조체(140)(전면 재배선 구조체로 지칭될 수도 있음)가 형성된다. 재배선 구조체(140)는 하나 이상의 유전체 층(예컨대, 142, 144, 146, 및 148) 내에 형성되는 도전성 피쳐(예컨대, 도전성 라인(143), 비아(145))의 하나 이상의 층을 포함한다.
일부 실시형태에서, 하나 이상의 유전체 층(예컨대, 142, 144, 146, 및 148)은 PBO, 폴리이미드, BCB 등의 폴리머; 실리콘 질화물 등의 질화물; 실리콘 산화물, PSG, BSG, BPSG 등의 산화물로 형성된다. 하나 이상의 유전체 층은 스핀 코팅, CVD, 라미네이팅, 이들의 조합 등의 적합한 성막 프로세스에 의해 형성될 수 있다.
일부 실시형태에서, 재배선 구조체(140)의 도전성 피쳐는 구리, 티타늄, 텅스텐, 알루미늄 등의 적합한 도전성 물질로 형성되는 도전성 라인(예컨대, 143) 및 도전성 비아(예컨대, 145)를 포함한다. 재배선 구조체(140)는, 유전체 층을 형성하는 단계, 하부 도전성 피쳐를 노출시키기 위해 유전체 층 내에 개구를 형성하는 단계, 유전체 층 위에 그리고 개구 내에 시드 층(미도시)을 형성하는 단계, 시드 층 위에 디자인된 패턴으로 패터닝된 포토레지스트(미도시)를 형성하는 단계, 디자인된 패턴 내에 그리고 시드 층 위에 도전성 물질을 도금(예컨대 전기 도금 또는 무전해 도금)하는 단계, 및 도전성 물질이 형성되지 않은 시드 층의 부분 및 포토레지스트를 제거하는 단계에 의해 형성될 수 있다. 재배선 구조체(140)를 형성하는 다른 방법들이 또한 가능하고 이 다른 방법들은 본 개시의 범위 내에 완전히 포함되는 것으로 의도된다.
도 4의 재배선 구조체(140) 내의 유전체 층의 수와 도전성 피쳐의 층의 수는 비한정적 예시일 뿐이다. 유전체 층의 다른 수 및 도전성 피쳐의 층의 다른 수도 가능하며, 본 개시의 범위 내에 완전히 포함되는 것으로 의도된다.
도 4는 또한 재배선 구조체(140) 위에 형성되어 여기에 전기적으로 연결되는 언더 범프 금속화(under bump metallization; UBM) 구조체(147)를 도시한다. UBM 구조체(147)를 형성하기 위해, 재배선 구조체(140)의 도전성 피쳐(에컨대, 구리 라인 또는 구리 패드)를 노출시키도록, 재배선 구조체(140)의 최상부 유전체 층(예컨대, 142) 내에 개구가 형성된다. 개구가 형성된 후에, UBM 구조체(147)는 노출된 도전성 피쳐와 전기적으로 접촉하여 형성될 수 있다. 실시형태에서, UBM 구조체(147)는, 티타늄의 층, 구리의 층, 및 니켈의 층 등의 도전성 물질의 3개의 층을 포함한다. 그러나, UBM 구조체(147)의 형성을 위해 적합한, 크롬/크롬-구리 합금/구리/금의 어레인지먼트(arrangement), 티타늄/티타늄 텅스텐/구리의 어레인지먼트, 또는 구리/니켈/금의 어레인지먼트 등의 물질 및 층의 다수의 적합한 어레인지먼트가 있다. UBM 구조체(147)를 위해 사용될 수 있는 물질의 층 또는 임의의 적합한 물질은 본 개시의 범위 내에 완전히 포함되는 것으로 의도된다.
UBM 구조체(147)는, 최상부 유전체 층(예컨대, 142) 위에 그리고 최상부 유전체 층 내에 개구의 내부를 따라 시드 층을 형성하는 단계; 시드 층 위에 패터닝된 마스크 층(예컨대, 포토레지스트)을 형성하는 단계; 패터닝된 마스크 층의 개구 내에 그리고 시드 층 위에 도전성 물질(들)을 (예컨대, 도금에 의해) 형성하는 단계; 마스크 층을 제거하는 단계; 및 도전성 물질(들)이 형성되지 않은 시드 층의 부분을 제거하는 단계에 의해 형성될 수 있다. UBM 구조체(147)를 형성하는 다른 방법들이 또한 가능하고 이 다른 방법들은 본 개시의 범위 내에 완전히 포함되는 것으로 의도된다. 도 4에서의 UBM 구조체(147)의 상부 표면은 단지 예로서 평평하게 도시되었고, UBM 구조체(147)의 상부 표면은 평평하지 않을 수 있다. 예컨대, 각 UBM 구조체(147)의 부분(예컨대, 주변 부분)은 최상부 유전체 층(예컨대, 142) 위에 형성될 수 있고, 각 UBM 구조체(147)의 다른 부분(예컨대, 중심 부분)은, 통상의 기술자가가 인식하는 바와 같이, 대응하는 개구에 의해 노출되는 최상부 유전체 층의 측벽을 따라 등각으로 형성될 수 있다.
이어서, 도 5에서, 일부 실시형태에 따라, UBM 구조체(147) 위에 커넥터(155)가 형성된다. 커넥터(155)는, 솔더 볼(solder ball), 금속 필러(metal pillar), C4(controlled collapse chip connection) 범프(bump), 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형태 범프, 이들의 조합(예컨대, 솔더 볼이 부착된 금속 필러) 등이 될 수 있다. 커넥터(155)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일부 실시형태에서, 커넥터(155)는, 공융 물질(eutectic material)을 포함하고, 예로서 솔더 범프 또는 솔더 볼을 포함할 수 있다. 솔더 물질은, 예컨대 납 기반 솔더 용 Pb-Sn 조성물 등의 납 기반 및 무연 솔더; InSb를 포함하는 무연 솔더; 주석, 은, 및 구리(silver, and copper; SAC) 조성물; 및 공통 융점을 가지며 전기적 애플리케이션에서 도전성 솔더 접속을 형성하는 다른 공융 물질을 포함할 수 있다. 무연 솔더의 경우, 예로서 SAC 105(Sn 98.5 %, Ag 1.0 %, Cu 0.5 %), SAC 305, 및 SAC 405와 같은 다양한 조성의 SAC 솔더가 사용될 수 있다. 솔더 볼 등의 무연 커넥터는 은(Ag)의 사용 없이도, SnCu 조성물로 형성될 수 있다. 대안적으로, 무연 솔더 커넥터는, 구리의 사용 없이, 주석과 은, Sn-Ag를 포함할 수 있다. 커넥터(155)는 볼 그리드 어레이(ball grid array; BGA) 등의 그리드를 형성할 수 있다. 일부 실시형태에서, 커넥터(155)에 부분 구형을 부여하는 리플로우 프로세스가 수행될 수 있다. 대안적으로, 커넥터(155)는 다른 형상을 포함할 수 있다. 또한, 커넥터(155)는 예컨대 비구형 도전성 커넥터를 포함할 수 있다.
일부 실시형태에서, 커넥터(155)는, 솔더 물질을 갖지고 또는 솔더 물질 없이, 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성되는 금속 필러(예컨대, 구리 필러)를 포함한다. 금속 필러는 솔더가 없을 수 있고, 실질적으로 수직 측벽 또는 테이퍼진 측벽을 가질 수 있다.
도 5는 또한, 예컨대 UBM 구조체(147)를 통해 재배선 구조체(140)에 전기적으로 연결되는 IPD(integrated passive device) 등의 전기 디바이스(171)를 도시한다. 전기 디바이스(171)와 재배선 구조체(140) 사이에 도전성 조인트(conductive joint)(173)가 형성될 수 있다. 도전성 조인트(173)는 커넥터(155)와 동일 물질(예컨대, 솔더)로 형성될 수 있다. 또한, 전기 디바이스(171)와 재배선 구조체(140) 사이의 갭(gap)에 언더필 물질(underfill material)(175)이 형성될 수 있다.
이어서, 도 6에서, 반도체 패키지(1100)가 뒤집히고(flipped over), 커넥터(155)는 프레임(157)에 의해 지지되는 테이프(159)(예컨대, 다이싱 테이프)에 부착된다. 이어서, 캐리어(101)가, 에칭, 연삭, 또는 기계적 필 오프(peel off) 등의 적합한 프로세스에 의해 재배선 구조체(110)로부터 디본딩된다. 캐리어(101)와 재배선 구조체(110) 사이에 접착 층(예컨대, LTHC 필름)이 형성되는 실시형태에서, 캐리어(101)를 레이저 또는 UV 광에 노출시킴으로써 캐리어(101)가 디본딩된다. 레이저 또는 UV 광은 캐리어(101)에 결합하는 접착 층의 화학적 결합을 파괴하고, 캐리어(101)는 쉽게 분리될 수 있다.
캐리어(101)를 디본딩한 후에, 재배선 구조체(110)의 도전성 피쳐(114)(예컨대, 도전성 패드)를 노출시키기 위해 재배선 구조체(110)의 유전체 층(111) 내에 개구(116A)가 형성된다. 또한, 다이(120)의 후면 상의 더미 금속 층(123)의 부분을 노출시키기 위해 다이(120) 바로 위의 영역(300) 내에 개구(116B)가 형성된다. 도 6에 도시된 바와 같이, 더미 금속 패턴(112)을 포함하는 재배선 구조체(110)의 영역(300) 내에 개구(116B)가 형성된다. 일부 실시형태에서, 인접한 더미 금속 패턴(112) 사이에 개구(116B)가 형성된다. 또한, 주변 더미 금속 패턴(112P)(예컨대, 더미 금속 패턴의 중심으로부터 가장 먼 더미 금속 패턴)과 재배선 구조체(110)의 기능적 도전성 피쳐 사이에 개구(116B)가 형성될 수 있고, 기능적 도전성 피쳐는 반도체 패키지의 정상 동작 중에 이것을 통해 전류가 흐르는 도전성 라인 또는 도전성 비아를 의미한다. 환언하면, 기능적 도전성 피쳐는 넌 더미 도전성 피쳐(non-dummy conductive feature)이다.
개구(116)(예컨대, 116A, 116B)를 형성하기 위해, 레이저 드릴링 프로세스, 에칭 프로세스 등, 또는 이들의 조합이 사용될 수 있다. 일부 실시형태에서, 개구(116)를 형성하기 위해 적합한 에칭 프로세스 예컨대 플라즈마 에칭 프로세스가 사용된다. 일부 실시형태에서, 개구(116)를 형성하기 위해 사용되는 에칭 프로세스(예컨대, 플라즈마 에칭 프로세스)는 재배선 구조체(110)의 유전체 물질(들)에 대하여 선택적이다(예컨대, 높은 에칭 레이트(rate)를 가짐). 예시적 실시형태에서, 재배선 구조체(110) 위에 패터닝된 마스크 층(미도시)이 형성되고, 패터닝된 마스크 층의 패턴(예컨대, 개구)는 개구(116)의 위치에 대응한다. 이어서, 도전성 피쳐(예컨대, 114, 112, 및 123)를 실질적으로 제거하지 않고 패터닝된 마스크 층의 패턴에 의해 노출되는 재배선 구조체(110)의 유전체 물질(들)을 제거하기 위해 선택적 에칭 프로세스(예컨대, 플라즈마 에칭 프로세스)가 수행될 수 있다. 일부 실시형태에서, 도전성 피쳐(예컨대, 114, 112, 및 123)는 선택적 에칭 프로세스를 위한 에치 스탑 층으로서 작용한다. 따라서, 개구(116A 및 116B)가 상이한 프로세싱 단계(예컨대, 상이한 에칭 프로세스)에서 그리고/또는 다수의 마스크 층을 사용하여 형성될 수 있지만, 일부 실시형태에서, 개구(116A 및 116B)는 단일 마스크 층을 사용하여 동일 에칭 프로세스에서 형성된다.
도 6에 도시된 바와 같이, 개구(116A)가 형성된 후에, 더미 금속 패턴(112)으로부터 측 방향으로 오프셋된(예컨대, 영역 (300) 외부) 유전체 층(111)의 부분이 남는다. 대조적으로, 개구(116B)의 형성 중에 더미 금속 패턴(112) 바로 위에 (예컨대, 영역 (300)에서) 유전체 층(111)이 제거되고, 이에 따라 개구(116B)에 의해 더미 금속 패턴(112)의 상부 표면 및 측벽이 노출된다.
도 6에 도시된 바와 같이, 개구(116B)는 재배선 구조체(110)를 통해 그리고 접착 필름(118)을 통해 연장된다. 예시된 실시형태에서, 다이(120)에서 먼 더미 금속 층(123)의 표면에서 개구(116B)가 스탑되고, 이에 따라 더미 금속 층(123)을 통해 개구(116B)가 연장되지 않는다. 개구(116B)가 접착 필름(118)을 통해 연장되기 때문에, 접착 필름(118)은 개구(116B)가 형성된 후에 관통된 접착 필름으로 지칭될 수 있다.
도 6의 실시예에서, 영역(300)의 폭(W1)은 다이(120)의 폭(W2)보다 작다. 환언하면, 영역(300)의 경계는 다이(120)의 경계(예컨대, 측벽) 내에 있다. 일부 실시형태에서, 영역(300)의 경계와 다이(120)의 경계 사이의 오프셋(P)(예컨대, 거리)은 약 100 ?m 내지 약 200 ?m가 될 수 있지만, 다른 치수가 가능하고, 본 개시의 범위 내에 완전히 포함되는 것으로 의도된다. 일부 실시형태에서, 개구(116B)를 형성하기 위해 사용되는 레이저 드릴링 프로세스 또는 에칭 프로세스에서의 부정확성을 수용하도록 오프셋(P)이 선택된다. 따라서, 도 6에 도시된 실시예에서, 폭(P)를 가진 접착 필름의 부분은 재배선 구조체(110)와 더미 금속 층(123) 사이에 배치된다. 다른 실시형태에서, 영역(300)의 폭(W1)은 다이(120)의 폭(W2)과 동일하고, 이에 따라, 영역(300)의 경계는 다이(120)의 경계와 정렬된다(예컨대, P=0).
이어서, 도 7에서, 개구(116A) 내에 솔더 페이스트(164)가 형성되고, 개구(116B)(도 6 참조) 내에 열 전도성 물질(166)이 형성된다. 열 전도성 물질 (166)은 도시된 실시형태에서 금속 필러(예컨대, 은 입자, 구리 입자)가 분산된 에폭시와 같은 접착 물질을 포함할 수 있는 금속 페이스트이며, 이에 따라 열 전도성 물질(166)은 도전성이다. 접착 물질(예컨대, 에폭시)은 금속 필러를 위한 용매로서 지칭될 수도 있다. 일부 실시형태에서, 열 전도성 물질(166)은 양호한 열 전도성(예컨대, 15 W(watt)/(m-k)보다 큼) 및 높은 열 용량(heat capacity)(예컨대, 약 1 J/g ℃ 이상)을 갖는 도전성 물질(예컨대, 구리, 알루미늄, 은)을 포함한다. 비록 열 전도성 물질(166)의 조성(예컨대, 물질)에 따라, CVD, 스퍼터링, 도금, 디스펜싱, 분사, 인쇄, 열적 본딩 등의 다른 적절한 방법이 열 전도성 물질(166)을 형성하는데 사용될 수도 있지만, 예컨대 개구(116B) 내에 금속 페이스트를 성막함으로써 열 전도성 물질(166)이 형성될 수 있다. 일부 실시형태에서, 열 전도성 물질(166)은 양호한 열 전도성(예컨대, 15 W/(m-k)보다 큼) 및 높은 열 용량(heat capacity)(예컨대, 약 1 J/g ℃ 이상)을 갖는 유전체 물질이다.
본 명세서의 다양한 실시형태에서, 금속 페이스트가 열 전도성 물질(166)로서 사용되고, 이에 따라 열 전도성 물질(166)은 금속 페이스트(166)로도 지칭될 수 있고, 금속 페이스트 이외에 임의의 적합한 열 전도성 물질이 본 개시의 사상으로부터 벗어나지 않고 사용될 수 있다.
일부 실시형태에서, 금속 페이스트(166)는 재배선 구조체(110)의 유전체 물질(예컨대, 폴리머) 및 접착 필름(118)보다 높은 열 전도성을 갖는다. 예컨대, 금속 페이스트는 약 15 W/(m-k) 내지 약 30 W/(m-k)의 열 전도성을 가질 수 있다. 대조적으로, 재배선 구조체(110)의 유전체 물질(들)(예컨대, 폴리머) 및 접착 필름(118)(예컨대, DAF)은 매우 낮은 열 전도성을 갖는다. 예컨대, 접착 필름(118)으로서 사용되는 DAF의 열 전도성은 약 0.2 W/(m-k)가 될 수 있다. 상기 열 전도성 범위(예컨대, 약 15 W/(m-k) 내지 약 30 W/(m-k))는 비제한정 예일뿐이고, 다른 적합한 열 전도성 범위(이하 논의 참조)가 가능하고, 본 개시의 범위 내에 완전히 포함되는 것으로 의도된다.
일부 실시형태에서, 금속 페이스트(166)는 솔더 페이스트(164)와 상이하고, 구리 페이스트, 은 페이스트, 또는 솔더 페이스트(164)보다 더 높은 열 전도성을 가진 다른 금속 페이스트를 포함한다. 예컨대, 은 페이스트는 약 15 W/(m-k) 내지 약 95 W/(m-k)의 열 전도성을 갖고, 솔더 페이스트는 약 35 W/(m-k) 내지 약 65 W/(m-k)의 열 전도성을 갖는다. 다른 실시형태에서, 금속 페이스트(166)는 솔더 페이스트(164)와 동일하다. 즉, 솔더 페이스트는 개구(116A) 및 개구(116B) 양자를 충전하는데 사용된다. 금속 페이스트(166)(예컨대, 은 페이스트, 구리 페이스트, 또는 솔더 페이스트)는 접착 필름(118) 및 재배선 구조체(110)의 유전체 물질(예컨대, 폴리머)보다 열 전도성이 높기 때문에, 접착 필름(118)의 부분 및 재배선 구조체(110)의 유전체 물질의 부분을 금속 페이스트(166)로 대체함으로써 다이(120)의 방열성을 크게 향상시켜서, 형성되는 반도체 패키지의 신뢰성 및 성능을 향상시킬 수 있다.
이어서 도 8을 참조하면, 도 8에서의 반도체 패키지(1100)를 형성함으로써 PoP(package-on-package) 구조체로 반도체 패키지(1100)를 형성하기 위해, 메모리 디바이스를 포함하는 패키지와 같은 반도체 패키지(160)(상부 패키지라고도 지칭됨)는 도 7에 도시된 반도체 패키지(1100)에 부착된다.
도 8에 도시된 바와 같이, 반도체 패키지(160)는 기판(161) 및 기판(161)의 상부 표면에 부착된 하나 이상의 반도체 다이(162)(예컨대, 메모리 다이)를 갖는다. 일부 실시형태에서, 기판(161)은 실리콘, 갈륨 비소, SOI(silicon on insulator), 또는 다른 유사한 물질을 포함한다. 일부 실시형태에서, 기판(161)은 다층 회로 보드(multiple-layer circuit board)이다. 일부 실시형태에서, 기판(161)은 BT(bismaleimide triazine) 수지, FR-4(난연성 인 에폭시 수지 바인더와 직조된 섬유 유리 천으로 구성된 복합 재료), 세라믹, 유리, 플라스틱, 테이프, 필름, 또는 다른 지원 물질(supporting material)을 포함한다. 기판(161)은, 기판(161) 내에 그리고/또는 위에 도전성 피쳐(예컨대, 도전성 라인 및 비아, 미도시)를 포함할 수 있다. 도 8에 도시된 바와 같이, 기판(161)은 기판(161)의 상부 표면 및 하부 표면에 형성된 도전성 패드(163)를 갖고, 도전성 패드(163)는 기판(161)의 도전성 피쳐에 전기적으로 연결된다. 하나 이상의 반도체 다이(162)는 예컨대 본딩 와이어(167)에 의해 도전성 패드(163)에 전기적으로 연결된다. 에폭시, 유기 폴리머, 폴리머 등을 포함할 수 있는 몰딩 물질(165)이 기판(161) 위에 그리고 반도체 다이(162) 주위에 형성된다. 일부 실시형태에서, 몰딩 물질(165)은, 도 8에 도시된 바와 같이, 기판(161)과 인접할(conterminous) 수 있다.
일부 실시형태에서, 재배선 구조체(110)에 반도체 패키지(160)를 전기적으로 그리고 기계적으로 연결하기 위해 리플로우 프로세스가 수행된다. 도전성 패드(163)와 도전성 피쳐(114) 사이에는 반도체 패키지(160)의 외부 커넥터를 용융된 솔더 페이스트(164)로 본딩함으로써 형성될 수 있는 도전성 조인트(168)가 형성된다. 도 8은, 도전성 조인트(168)의 상부 부분(168U)과 도전성 조인트(168)의 하부 부분(168L) 사이의 인터페이스(168T)을 도시하고, 상부 부분(168U)은 반도체 패키지(160)의 외부 커넥터의 적어도 일부에 대응할 수 잇고, 하부 부분(168L)은 도전성 조인트(168)를 형성하는데 사용되는 솔더 페이스트(예컨대, 도 7의 164)의 적어도 일부에 대응할 수 있다. 간략함을 위해, 인터페이스(168T)는 후속 도면에 도시되지 않을 수 있다. 일부 실시형태에서, 도전성 조인트(168)는 솔더 영역, 도전성 필러(예컨대, 구리 필러의 적어도 단부 표면(end surface) 상에 솔더 영역을 가진 구리 필러), 또는 임의의 다른 적합한 도전성 조인트를 포함한다.
일부 실시형태에서, 금속 페이스트(166)이 경화된 금속 페이스트(166)로 변경되도록, 리플로우 프로세스는 또한 금속 페이스트(166)를 경화시킨다(예컨대, 단단하게 함). 도 8에 도시된 바와 같이, 경화된 금속 페이스트(166)는, 개구(116B)를 충전하고, 다이(120)의 후면 상의 더미 금속 층(132)에 물리적으로 접촉한다. 도 8에서, 더미 금속 층(123)에 물리적으로 접촉하는 표면인 경화된 금속 페이스트(166)의 최하부 표면은 다이(120)를 마주보는(facing) 재배선 구조체(110)의 하부 표면보다 더 다이(120)에 가깝다. 일부 실시형태에서, 리플로우 프로세스 후에, 전기적으로 격리된 열 전도성 피쳐를 형성하기 위해, 경화된 금속 페이스트(166), 더미 금속 패턴(112), 및 더미 금속 층(123)이 서로 접속되며, 열 전도성 피쳐는, 반도체 패키지(1100)를 위한 방열성 구조체로서 기능하고, 방열설 구조체로 지칭될 수도 있다. 본 개시의 다른 실시형태에서, 이하에 논의되는 바와 같이, 방열성 구조체가 경화된 금속 페이스트(166), 경화된 금속 페이스트(166)와 더미 금속 패턴(112), 또는 경화된 금속 페이스트(166)와 더미 금속 층(123)을 포함할 수 있는 경우에, 더미 금속 패턴(112) 및/또는 더미 금속 층(123)은 생략될 수 있다.
도 8의 실시예에서, 경화된 금속 페이스트(166)의 상부 표면은 재배선 구조체(110)의 최상부 유전체 층(예컨대, 111)의 상부 표면(111U)과 동일 평면이다. 이하 논의되는 바와 같이, 경화된 금속 페이스트(166)의 상부 표면은 또한, 상부 표면(111U)보다 높거나(예컨대, 다이(120)로부터 더 멈(further)), 낮게(예컨대, 다이(120)에 더 가까움) 될 수 있다.
도시되진 않았지만, 동일 프로세싱 단계에서 형성된 다른 이웃하는 반도체 패키지(미도시)로부터 반도체 패키지(1100)를 분리하기 위해 도전성 조인트(168)가 형성된 후에, 다이싱 프로세스가 수행될 수 있고, 이에 따라 복수의 개별 반도체 패키지(1100)가 형성된다. 이어서, 개별 반도체 패키지(1100)가 테이프(159)로부터 제거될 수 있다.
도 9 내지 11은 본 개시의 다양한 실시형태에 따른 반도체 패키지의 단면도를 도시한다. 도 9 내지 11에서, 다르게 특정되지 않으면, 유사한 도면부호는 도 1 내지 8에서의 유사한 파트(part)를 나타낸다. 예컨대, 동일 도면 부호를 가진 콤포넌트는 동일 또는 유사한 물질로 형성될 수 있고, 동일 또는 유사한 형성 방법을 사용하여 형성될 수 있다. 간략함을 위해, 세부사항은 반복되지 않을 수 있다.
도 9는, 도 8의 반도체 패키지(1100)와 유사하지만 다이(120)의 후면 상에 더미 금속 층(123)이 없는 반도체 패키지(1200)의 단면도를 도시한다. 따라서, 더미 금속 층(123) 없이 도 1 내지 8에 도시된 프로세싱이 수행된다. 예컨대, 개구(116B)(도 6 참조)의 형성 중에, 더미 금속 층(123)이 생략되기 때문에 다이(120)의 후면의 일부를 노출시키기 위해 개구(116B)가 형성된다. 도 9에 도시된 바와 같이, 경화된 금속 페이스트(166)는 다이(120)의 후면에 물질적으로 접촉한다. 도 9의 실시예에서, 경화된 금속 페이스트(166)의 상부 표면은 재배선 구조체(110)의 최상부 유전체 층(예컨대, 111)의 상부 표면(111U)과 동일 평면이다. 이하 논의되는 바와 같이, 경화된 금속 페이스트(166)의 상부 표면은 또한, 상부 표면(111U)보다 높거나, 낮게 될 수 있다.
도 10은, 재배선 구조체(110)가 더미 금속 패턴(112)을 갖지 않는 것을 제외하고 도 8의 반도체 패키지(1100)와 유사한 반도체 패키지(1300)의 단면도를 도시한다. 예컨대, 다이(120) 바로 위의 재배선 구조체(110)의 영역(예컨대, 도 6의 영역(300) 참조)에 금속 패턴(더미이거나 더미가 아님)이 형성되지 않는다. 도시된 실시형태에서, 관통 구멍을 형성하기 위해 다이(120) 바로 위의 재배선 구조체(110)의 부분이 제거되고, 관통 구멍은 금속 페이스트(166)로 충전된다.
도 10에 도시된 바와 같이, 경화된 금속 페이스트(166)는 다이(120)의 후면 상의 더미 금속 층(123)에 물질적으로 접촉한다. 도 10의 실시예에서, 경화된 금속 페이스트(166)의 상부 표면은 재배선 구조체(110)의 최상부 유전체 층(예컨대, 111)의 상부 표면(111U)과 동일 평면이다. 이하 논의되는 바와 같이, 경화된 금속 페이스트(166)의 상부 표면은 또한, 상부 표면(111U)보다 높거나, 낮게 될 수 있다.
도 11는, 도 10의 반도체 패키지(1300)와 유사하지만 다이(120)의 후면 상에 더미 금속 층(123)이 없는 반도체 패키지(1400)의 단면도를 도시한다. 도 11에 도시된 바와 같이, 경화된 금속 페이스트(166)는 다이(120)의 후면에 물질적으로 접촉한다. 도 11의 실시예에서, 경화된 금속 페이스트(166)의 상부 표면은 재배선 구조체(110)의 최상부 유전체 층(예컨대, 111)의 상부 표면(111U)과 동일 평면이다. 이하 논의되는 바와 같이, 경화된 금속 페이스트(166)의 상부 표면은 또한, 상부 표면(111U)보다 높거나, 낮게 될 수 있다.
개시된 실시형태의 변경이 가능하고 이 변경은 본 개시의 범위 내에 완전히 포함되는 것으로 의도된다. 예컨대, 리플로우 프로세스 후에, 경화된 금속 페이스트(166)의 상부 표면이 재배선 구조체(110)의 상부 유전체 층(예컨대, 111)의 상부 표면(111U)과 동일 평면(도 6에 도시됨), 상부 표면(111U)보다 높거나(예컨대, 다이(120)로부터 더 멈), 상부 표면(111U)보다 낮게(예컨대, 다이(120)에 더 가까움) 될 수 있도록, 금속 페이스트(166)의 양이 조정될 수 있다. 또한, 반도체 패키지(160)와 재배선 구조체(110) 사이의 갭(gap)에 언더필 물질(175)이 형성될 수 있다. 언더필 물질은 연속 언더필 물질(예컨대, 도 12a 및 2b의 169 참조)이거나, 언더필 물질의 불연속(예컨대, 물리적으로 분리된) 부분(예컨대, 도 16a 및 16b의 169 참조)을 포함할 수 있다. 도 8 내지 11에서의 개시된 실시형태 각각에 관하여 위에서 논의된 피쳐의 상이한 변경(예컨대, 경화된 금속 페이스트(166)의 상부 표면의 위치와 언더필 물질(169)의 형상)을 결함으로써, 추가 실시형태가 도출될 수 있다. 추가 실시형태 중 전부가 아닌 일부가 도 12a, 12b, 13 내지 15, 16a, 16b, 및 17 내지 23에 도시되어 있다.
도 12a, 12b, 13 내지 15는 본 개시의 다양한 실시형태에 따른 반도체 패키지의 단면도를 도시한다. 도 12a, 12b, 13 내지 15에서, 다르게 특정되지 않으면, 유사한 도면부호는 도 1 내지 11에서의 유사한 파트(part)를 나타낸다. 예컨대, 동일 도면 부호를 가진 콤포넌트는 동일 또는 유사한 물질로 형성될 수 있고, 동일 또는 유사한 형성 방법을 사용하여 형성될 수 있다. 간략함을 위해, 세부사항은 반복되지 않을 수 있다.
도 12a는, 도 11의 반도체 패키지(1400)와 유사하지만, 금속 페이스트(166)의 양(예컨대, 볼륨)이 조정되고, 반도체 패키지(160)와 재배선 구조체(110) 사이의 갭에 언더필 물질(169)이 형성된 반도체 패키지(1400A)의 단면도를 도시한다. 도 12b는 라인 A-A를 따른 도 12a에서의 반도체 패키지(1400A)의 단면도이고, 도 12a는 라인 B-B를 따른 도 12b에서의 반도체 패키지(1400A)의 단면도이다.
도 12a에 도시된 바와 같이, 경화된 금속 페이스트(166)는 다이(120)의 후면으로부터 반도체 패키지(160)의 기판(161)으로 연속적으로 연장된다. 환언하면, 경화된 금속 페이스트(166)는 다이(120) 및 기판(161)과 물리적으로 접촉한다. 도 12a는 또한, 반도체 패키지(160)와 재배선 구조체(110) 사이의 갭 내의 언더필 물질(169)을 도시한다. 언더필 물질(169)의 예시적 물질은 에폭시, 폴리머, 및 다른 적합한 유전체 물질을 포함하지만 이것에 한정되지 않는다. 언더필 재료 (169)는 예컨대 바늘 또는 분사 디스펜서(jetting dispenser)를 사용하여 반도체 패키지(160)와 재배선 구조체(110) 사이의 갭에 분배될 수 있다. 언더필 물질(169)을 경화시키기 위해 경화 프로세스가 수행될 수 있다. 도전성 조인트(168)의 스탠드오프 높이(standoff height)를 제어하기 위해 경화된 금속 페이스트(166)가 사용될 수 있다.
이제 도 12b를 참조하면, 언더필 물질(169)은 하나의 도전성 조인트(168)로부터 다른 도전성 조인트(168)로 연속적으로 연장된다. 또한, 언더필 물질(169)은 경화된 금속 페이스트(166)의 측벽(166S)을 따라 연속적으로 연장된다. 따라서, 언더필 물질(169)은 연속 체적의 유전체 물질이다. 환언하면, 언더필 물질(169)은 연속 유전체 물질(예컨대, 에폭시, 폴리머)로 구성된다. 도 12a 및 12b에 도시된 도전성 조인트(168)의 수는 한정이 아닌 예시이다. 다른 수도 가능하며 본 개시의 범위 내에 완전히 포함되는 것으로 의도된다.
도 13 내지 15는 도 12a의 반도체 패키지(1400A)와 유사하지만, 경화된 금속 페이스트(166)의 상부 표면(166U)이 반도체 패키지(160)의 기판(161) 아래에 있고 이에 따라 기판(161)에 접촉하지 않도록, 금속 페이스트(166)의 양(예컨대, 볼륨)이 조정 된(예컨대, 감소됨) 각각의 반도체 패키지(1400B, 1400C, 및 1400D)의 단면도를 도시한다. 특히, 도 13에서, 경화된 금속 페이스트(166)의 상부 표면(166U)은 기판(161)과 재배선 구조체(110)의 상부 유전체 층(예컨대, 111)의 상부 표면(111U) 사이에 있다. 도 14에서, 경화된 금속 페이스트(166)의 상부 표면(166U)은 재배선 구조체(110)의 상부 유전체 층(예컨대, 111)의 상부 표면(111U)과 동일 평면이다. 도 15에서, 경화된 금속 페이스트(166)의 상부 표면(166U)은 재배선 구조체(110)의 상부 유전체 층(예컨대, 111)의 상부 표면(111U)보다 다이(120)에 더 가깝다. 도 15에 도시된 바와 같이, 다이(120) 바로 위의 언더필 물질(169)의 부분은 다이(120) 바로 위에 있지 않은 언더필 물질(169)의 부분(예컨대, 도전성 조인트(168)에 접촉하는 부분)보다 다이(120)에 더 가깝다.
도 16a, 16b, 및 17 내지 19는 본 개시의 다양한 실시형태에 따른 반도체 패키지의 단면도를 도시한다. 도 16a, 16b, 및 17 내지 19에서, 다르게 특정되지 않으면, 유사한 도면부호는 도 1 내지 11에서의 유사한 파트(part)를 나타낸다. 예컨대, 동일 도면 부호를 가진 콤포넌트는 동일 또는 유사한 물질로 형성될 수 있고, 동일 또는 유사한 형성 방법을 사용하여 형성될 수 있다. 간략함을 위해, 세부사항은 반복되지 않을 수 있다.
도 16a는 도 12a의 반도체 패키지(1400A)와 유사하지만 언더필 물질(169)이 도전성 조인트(168) 주위에 형성된 불연속(예컨대, 물리적으로 분리됨) 부분을 포함하는 반도체 패키지(1400E)의 단면도를 도시한다. 도 16b는 라인 C-C를 따른 도 16a에서의 반도체 패키지(1400E)의 단면도이고, 도 16a는 라인 D-D를 따른 도 16b에서의 반도체 패키지(1400E)의 단면도이다.
도 16a에 도시된 바와 같이, 경화된 금속 페이스트(166)는 다이(120)의 후면으로부터 반도체 패키지(160)의 기판(161)으로 연속적으로 연장된다. 환언하면, 경화된 금속 페이스트(166)는 다이(120) 및 기판(161)과 물리적으로 접촉한다. 도 16a는 또한, 반도체 패키지(160)와 재배선 구조체(110) 사이의 갭 내의 언더필 물질(169)을 도시한다. 재배선 구조체(110)의 도전성 피쳐(114)에 반도체 패키지(160)의 외부 커넥터를 본딩하는데 사용되는 리플로우 프로세스 전에, 반도체 패키지(160)의 외부 커넥터 상에 에폭시 플럭스(epoxy flux)를 적용함으로써 언더필 물질(169)이 형성될 수 있다. 예컨대, 반도체 패키지(160)의 외부 커넥터는 리플로우 프로세스 전에 에폭시 플럭스에 침지될(dipped) 수 있다. 리플로우 프로세스 후에, 도 16b에 도시된 바와 같이, 에폭시 플럭스가 경화되어 서로 물리적으로 분리된 언더필 물질(169)의 개별 부분을 형성한다.
이제 도 16b를 참조하면, 언더필 물질(169)의 각 개별 부분은, 각각의 도전성 조인트(168)를 둘러싸고, 다른 도전성 조인트(168) 주위의 언더필 물질(169)의 다른 부분으로부터 물리적으로 분리된다. 도 16a 및 16b에 도시된 언더필 물질(169)의 개별 부분의 수 및 도전성 조인트(168)의 수는 한정이 아닌 예시이다. 다른 수도 가능하며 본 개시의 범위 내에 완전히 포함되는 것으로 의도된다.
도 17 내지 19는 도 16a의 반도체 패키지(1400A)와 유사하지만, 경화된 금속 페이스트(166)의 상부 표면(166U)이 반도체 패키지(160)의 기판(161) 아래에 있고 이에 따라 기판(161)에 접촉하지 않도록, 금속 페이스트(166)의 양(예컨대, 볼륨)이 조정된(예컨대, 감소됨) 각각의 반도체 패키지(1400F, 1400G, 및 1400H)의 단면도를 도시한다. 특히, 도 17에서, 경화된 금속 페이스트(166)의 상부 표면(166U)은 기판(161)과 재배선 구조체(110)의 상부 유전체 층(예컨대, 111)의 상부 표면(111U) 사이에 있다. 도 18에서, 경화된 금속 페이스트(166)의 상부 표면(166U)은 재배선 구조체(110)의 상부 유전체 층(예컨대, 111)의 상부 표면(111U)과 동일 평면이다. 도 19에서, 경화된 금속 페이스트(166)의 상부 표면(166U)은 재배선 구조체(110)의 상부 유전체 층(예컨대, 111)의 상부 표면(111U)보다 다이(120)에 더 가깝다. 도 19에 도시된 바와 같이, 경화된 금속 페이스트(166)와 기판(161) 사이의 거리(D1)는 기판(161)과 재배선 구조체(110)의 상부 유전체 층(예컨대, 111)의 상부 표면(111U) 사이의 거리(D2)보다 크다.
도 20 내지 23은 본 개시의 다양한 실시형태에 따른 반도체 패키지의 단면도를 도시한다. 도 20 내지 23에서, 다르게 특정되지 않으면, 유사한 도면부호는 도 1 내지 11에서의 유사한 파트(part)를 나타낸다. 예컨대, 동일 도면 부호를 가진 콤포넌트는 동일 또는 유사한 물질로 형성될 수 있고, 동일 또는 유사한 형성 방법을 사용하여 형성될 수 있다. 간략함을 위해, 세부사항은 반복되지 않을 수 있다.
도 20은, 도 8의 반도체 패키지(1100)와 유사하지만, 금속 페이스트(166)의 양(예컨대, 볼륨)이 조정되고(예컨대, 증가됨), 반도체 패키지(160)와 재배선 구조체(110) 사이의 갭에 언더필 물질(169)이 형성된 반도체 패키지(1100A)의 단면도를 도시한다.
도 20에 도시된 바와 같이, 경화된 금속 페이스트(166)는 다이(120)의 후면 상의 더미 금속 층(123)으로부터 반도체 패키지(160)의 기판(161)으로 연속적으로 연장된다. 환언하면, 경화된 금속 페이스트(166)는 더미 금속 층(123) 및 기판(161)과 물리적으로 접촉한다. 도 20은 또한, 반도체 패키지(160)와 재배선 구조체(110) 사이의 갭 내의 언더필 물질(169)을 도시한다. 언더필 물질(169)의 예시적 물질은 에폭시, 폴리머, 및 다른 적합한 비도전성 물질을 포함하지만 이것에 한정되지 않는다. 언더필 재료 (169)는 예컨대 바늘 또는 분사 디스펜서(jetting dispenser)를 사용하여 반도체 패키지(160)와 재배선 구조체(110) 사이의 갭에 분배될 수 있다. 언더필 물질(169)을 경화시키기 위해 경화 프로세스가 수행될 수 있다. 일부 실시형태에서, 언더필 물질(169)은 하나의 도전성 조인트(168)로부터 다른 도전성 조인트(168)로 연속적으로 연장된다. 또한, 도 12B와 마찬가지로, 언더필 물질(169)은 경화된 금속 페이스트(166)의 측벽(166S)을 따라 연속적으로 연장된다. 따라서, 언더필 물질(169)은 연속적이다. 환언하면, 언더필 물질(169)은 하나의 연속 유전체 물질(예컨대, 에폭시, 폴리머)로 구성된다.
도 21 내지 23은 도 20의 반도체 패키지(1100A)와 유사하지만, 경화된 금속 페이스트(166)의 상부 표면(166U)이 반도체 패키지(160)의 기판(161) 아래에 있고 이에 따라 기판(161)에 접촉하지 않도록, 금속 페이스트(166)의 양(예컨대, 볼륨)이 조정 된(예컨대, 감소됨) 각각의 반도체 패키지(1100B, 1100C, 및 1100D)의 단면도를 도시한다. 특히, 도 21에서, 경화된 금속 페이스트(166)의 상부 표면(166U)은 기판(161)과 재배선 구조체(110)의 상부 유전체 층(예컨대, 111)의 상부 표면(111U) 사이에 있다. 도 22에서, 경화된 금속 페이스트(166)의 상부 표면(166U)은 재배선 구조체(110)의 상부 유전체 층(예컨대, 111)의 상부 표면(111U)과 동일 평면이다. 도 23에서, 경화된 금속 페이스트(166)의 상부 표면(166U)은 재배선 구조체(110)의 상부 유전체 층(예컨대, 111)의 상부 표면(111U)보다 다이(120)에 더 가깝다. 도 23에 도시된 바와 같이, 다이(120) 바로 위의 언더필 물질(169)의 부분은 다이(120) 바로 위에 있지 않은 언더필 물질(169)의 부분(예컨대, 도전성 조인트(168)에 접촉하는 부분)보다 다이(120)에 더 가깝다.
위에서 예시된 다수의 실시형태는 한정이 아닌 예시를 위한 것이다. 개시된 실시형태의 추가 변경이 가능하고 이 변경은 본 개시의 범위 내에 완전히 포함되는 것으로 의도된다.
실시형태들은 장점을 성취할 수 있다. 낮은 열 전도성을 가진 접착 필름(118)의 부분 및 재배선 구조체(110)의 유전체 물질(들)의 부분을 높은 열 전도성을 갖는 금속 페이스트로 대체함으로써, 형성된 반도체 패키지의 방열성의 효과가 향상된다. 향상된 효율의 방열성은 반도체 패키지의 신뢰성 및 수명을 향상시키고 과열로 인한 고장을 감소시킨다. 향상된 효율의 방열성은 또한, 반도체 다이가 더 많은 열을 생성하는 높은 클럭 주파수(더 높은 성능)에서 동작할 수 있기 때문에, 높은 성능 및/또는 높은 집적 밀도를 가능하게 한다. 또한, 더 많은 트랜지스터가 반도체 패키지의 다이에 통합될 수 있고, 이에 따라 더 높은 집적 밀도 및 감소된 제조 비용을 가능하게 하며, 이는 방열 제한으로 인해 현재 개시된 구조체 없이는 이전에 가능하지 않을 수 있다.
도 24는 일부 실시형태들에 따른 반도체 디바이스를 제조하는 방법(3000)의 플로우 차트를 도시한다. 도 24에 도시된 실시형태 방법은 다수의 가능한 실시형태 방법의 예시일 뿐이라는 것을 이해해야 한다. 당업자는 많은 변형, 대안, 및 수정을 인식할 것이다. 예컨대, 도 24에 도시된 바와 같은 다양한 단계들이 추가, 제거, 대체, 재배치, 및 반복될 수 있다.
도 24를 참조하면, 단계 3010에서, 제1 재배선 구조체의 제1 사이드에 다이가 부착된다. 단계 3020에서, 제1 재배선 구조체의 제1 사이드 상에 도전성 필러가 형성된다. 단계 3030에서, 다이와 도전성 필러 사이에 몰딩 물질이 형성된다. 단계 3040에서, 다이, 도전성 필러, 및 몰딩 물질 위에 제2 재배선 구조체가 형성된다. 단계 3050에서, 제1 재배선 구조체 내에 제1 개구 - 제1 개구는 다이의 측방향 범위 내에 있고 제1 재배선 구조체를 통해 연장됨 - 가 형성된다. 단계 3060에서, 제1 개구에 전기적으로 격리된 금속 페이스트가 형성된다.
실시형태에서, 반도체 구조체는, 몰딩 물질에 매립된 다이로서, 제1 사이드 상에 다이 커넥터를 구비한, 상기 다이; 상기 다이의 상기 제1 사이드에 있고, 상기 다이 커넥터를 통해 상기 다이에 전기적으로 연결되는 제1 재배선 구조체; 상기 제1 사이드에 반대편인 상기 다이의 제2 사이드에 있는 제2 재배선 구조체; 및 상기 제2 재배선 구조체 내의 열 전도성 물질을 포함하고, 상기 다이는 상기 열 전동성 물질과 상기 제1 재배선 구조체 사이에 개재되고, 상기 열 전도성 물질은 상기 제2 재배선 구조체를 통해 연장되고, 상기 열 전도성 물질은 전기적으로 격리된다. 실시형태에서, 열 전도성 물질은 금속 입자가 분산된 접착 물질을 포함한다. 실시형태에서, 상기 반도체 구조체는, 상기 몰딩 물질을 통해 연장되는 금속 필러를 더 포함하고, 상기 금속 필러는 상기 제1 재배선 구조체를 상기 제2 재배선 구조체에 전기적으로 연결한다. 실시형태에서, 상기 열 전도성 물질은 상기 다이의 상기 제2 사이드와 물리적으로 접촉한다. 실시형태에서, 상기 제2 재배선 구조체는 더미 금속 패턴을 더 포함하고, 상기 더미 금속 패턴은 상기 열 전도성 물질과 접촉한다. 실시형태에서, 상기 반도체 구조체는, 상기 제2 재배선 구조체와 상기 다이 사이에 유전체 필름을 더 포함하고, 상기 유전체 필름은 상기 다이에 인접하고, 상기 열 전도성 물질은 상기 유전체 필름을 통해 연장된다. 실시형태에서, 상기 반도체 구조체는 상기 다이의 상기 제2 사이드 상에 배치된 더미 금속 층을 더 포함하고, 상기 더미 금속 층은 전기적으로 격리된다. 실시형태에서, 상기 열 전도성 물질은 상기 더미 금속 층과 물리적으로 접촉한다. 실시형태에서, 상기 제2 재배선 구조체는 더미 금속 패턴을 더 포함하고, 상기 열 전도성 물질은 더미 금속 패턴들 중 개별 패턴들 사이에 배치된다. 실시형태에서, 상기 반도체 구조체는, 상기 제2 재배선 구조체와 상기 더미 금속 층 사이의 유전체 필름을 더 포함하고, 상기 유전체 필름은 상기 더미 금속 층과 동일한 폭을 갖고, 상기 열 전도성 물질은 상기 유전체 필름을 통해 연장된다. 실시형태에서, 상기 다이로부터 멀리 떨어진 상기 열 전도성 물질의 표면은 상기 다이로부터 멀리 떨어진 상기 제2 재배선 구조체의 표면과 동일 평면이다. 실시형태에서, 상기 다이로부터 멀리 떨어진 상기 열 전도성 물질의 표면은 상기 다이로부터 멀리 떨어진 상기 제2 재배선 구조체의 표면보다 상기 다이에 더 가깝다. 실시형태에서, 상기 다이로부터 멀리 떨어진 상기 열 전도성 물질의 표면은 상기 다이로부터 멀리 떨어진 상기 제2 재배선 구조체의 표면보다 상기 다이로부터 멀리 있다.
실시형태에서, 반도체 구조체는, 제1 재배선 구조체; 제2 재배선 구조체; 상기 제1 재배선 구조체와 상기 제2 재배선 구조체 사이에 개재된 다이(die)로서, 상기 다이의 전면은 상기 제1 재배선 구조체를 마주보는(face), 상기 다이; 상기 다이 주위에 있고 상기 제1 재배선 구조체와 상기 제2 재배선 구조체 사이에 개재되는 몰딩 물질; 상기 제2 재배선 구조체에 적어도 부분적으로 매립되는 방열 구조체로서, 상기 방열 구조체는 전기적으로 격리되고, 상기 제2 재배선 구조체의 제1 사이드로부터 상기 제2 재배선 구조체의 반대편 제2 사이드로 연장되고, 상기 다이는 상기 방열 구조체와 상기 제1 재배선 구조체 사이에 있는 것인, 상기 방열 구조체; 및 상기 제2 재배선 구조체에 전기적으로 연결된 반도체 패키지를 포함한다. 실시형태에서, 상기 방열 구조체는, 상기 제2 재배선 구조체의 더미 금속 패턴; 및 상기 제2 재배선 구조체 내에 적어도 부분적으로 매립되며, 상기 더미 금속 패턴에 접촉하는 금속 페이스트를 포함한다. 실시형태에서, 상기 반도체 구조체는, 상기 제2 재배선 구조체와 상기 다이 사이의 유전체 필름을 더 포함하고, 상기 유전체 필름은 상기 다이와 동일한 폭을 갖고, 상기 방열 구조체는 상기 유전체 필름의 제1 사이드로부터 상기 유전체 필름의 반대편 제2 사이드로 연장된다. 실시형태에서, 상기 다이를 마주보는 상기 방열 구조체의 제1 표면은 상기 다이를 마주보는 상기 제2 재배선 구조체의 제1 사이드보다 상기 다이에 더 가깝다.
실시형태에서, 방법은, 제1 재배선 구조체의 제1 사이드에 다이를 부착하는 단계; 상기 제1 재배선 구조체의 상기 제1 사이드 상에 도전성 필러를 형성하는 단계; 상기 다이와 상기 도전성 필러 사이에 몰딩 물질을 형성하는 단계; 상기 다이, 상기 도전성 필러, 및 상기 몰딩 물질 위에 제2 재배선 구조체를 형성하는 단계; 상기 제1 재배선 구조체 내에 제1 개구 - 상기 제1 개구는 상기 다이의 측방향 범위 내에 있고, 상기 제1 재배선 구조체를 통해 연장됨 - 를 형성하는 단계; 및 상기 제1 개구 내에 전기적으로 격리된 금속 페이스트를 형성하는 단계를 포함한다. 실시형태에서, 상기 방법은, 상기 제1 재배선 구조체 내에 제2 개구를 형성하여 상기 제1 재배선 구조체의 도전성 피쳐를 노출시키는 단계; 상기 제1 재배선 구조체의 상기 노출된 도전성 피쳐에 반도체 패키지의 커넥터를 부착하는 단계; 및 상기 금속 페이스트를 경화시키고 상기 반도체 패키지의 상기 커넥터를 상기 제1 재배선 구조체의 상기 노출된 도전성 피쳐와 본딩하는 리플로우 프로세스를 수행하는 단계를 더 포함한다. 실시형태에서, 상기 방법은, 상기 다이를 부착하는 단계 전에, 상기 다이의 후면 상에 전기적으로 격리된 더미 금속 층을 형성하는 단계를 더 포함한다.
1) 본 발명의 제1 양태에 따른 반도체 구조체는, 몰딩 물질(molding material) 내에 매립되며, 제1 사이드 상에 다이 커넥터(die connector)를 갖는, 다이(die); 상기 다이의 상기 제1 사이드에 있고, 상기 다이 커넥터를 통해 상기 다이에 전기적으로 연결되는 제1 재배선 구조체; 상기 제1 사이드의 반대편인 상기 다이의 제2 사이드에 있는 제2 재배선 구조체; 및 상기 제2 재배선 구조체 내의 열 전도성 물질을 포함하고, 상기 다이는 상기 열 전도성 물질과 상기 제1 재배선 구조체 사이에 개재되고, 상기 열 전도성 물질은 상기 제2 재배선 구조체를 통해 연장되며 전기적으로 격리된다.
2) 본 발명의 제1 양태에 따른 반도체 구조체에 있어서, 상기 열 전도성 물질은 금속 입자가 분산된 접착 물질을 포함한다.
3) 본 발명의 제1 양태에 따른 반도체 구조체는, 상기 몰딩 물질을 통해 연장되는 금속 필러(metal pillar)를 더 포함하고, 상기 금속 필러는, 상기 제1 재배선 구조체를 상기 제2 재배선 구조체에 전기적으로 연결한다.
4) 본 발명의 제1 양태에 따른 반도체 구조체에 있어서, 상기 열 전도성 물질은 상기 다이의 상기 제2 사이드와 물리적으로 접촉한다.
5) 본 발명의 제1 양태에 따른 반도체 구조체에 있어서, 상기 제2 재배선 구조체는, 더미 금속 패턴을 더 포함하고, 상기 더미 금속 패턴은 상기 열 전도성 물질과 접촉한다.
6) 본 발명의 제1 양태에 따른 반도체 구조체는, 상기 제2 재배선 구조체와 상기 다이 사이의 유전체 필름을 더 포함하고, 상기 유전체 필름은 상기 다이에 인접해 있고, 상기 열 전도성 물질은 상기 유전체 필름을 통해 연장된다.
7) 본 발명의 제1 양태에 따른 반도체 구조체는, 상기 다이의 상기 제2 사이드 상에 배치되고 전기적으로 격리된 더미 금속 층을 더 포함한다.
8) 본 발명의 제1 양태에 따른 반도체 구조체에 있어서, 상기 열 전도성 물질은 상기 더미 금속 층과 물리적으로 접촉한다.
9) 본 발명의 제1 양태에 따른 반도체 구조체에 있어서, 상기 제2 재배선 구조체는 더미 금속 패턴을 더 포함하고, 상기 열 전도성 물질은 상기 더미 금속 패턴의 개별 패턴들 사이에 배치된다.
10) 본 발명의 제1 양태에 따른 반도체 구조체는, 상기 제2 재배선 구조체와 상기 더미 금속 층 사이의 유전체 필름을 더 포함하고, 상기 유전체 필름은 상기 더미 금속 층과 동일한 폭을 갖고, 상기 열 전도성 물질은 상기 유전체 필름을 통해 연장된다.
11) 본 발명의 제1 양태에 따른 반도체 구조체에 있어서, 상기 다이로부터 멀리 떨어진 상기 열 전도성 물질의 표면은 상기 다이로부터 멀리 떨어진 상기 제2 재배선 구조체의 표면과 동일 평면이다.
12) 본 발명의 제1 양태에 따른 반도체 구조체에 있어서, 상기 다이로부터 멀리 떨어진 상기 열 전도선 물질의 표면은 상기 다이로부터 멀리 떨어진 상기 제2 재배선 구조체의 표면보다 상기 다이에 더 가깝다.
13) 본 발명의 제1 양태에 따른 반도체 구조체에 있어서, 상기 다이로부터 멀리 떨어진 상기 열 전도선 물질의 표면은 상기 다이로부터 멀리 떨어진 상기 제2 재배선 구조체의 표면보다 상기 다이로부터 더 멀리 있다.
14) 본 발명의 제2 양태에 따른 반도체 구조체는, 제1 재배선 구조체; 제2 재배선 구조체; 상기 제1 재배선 구조체와 상기 제2 재배선 구조체 사이에 개재된 다이로서, 상기 다이의 전면은 상기 제1 재배선 구조체와 마주보는(face) 것인, 상기 다이; 상기 다이 주위에 있고 상기 제1 재배선 구조체와 상기 제2 재배선 구조체 사이에 개재된 몰딩 물질; 상기 제2 재배선 구조체 내에 적어도 부분적으로 매립되고, 전기적으로 격리되며, 상기 제2 재배선 구조체의 제1 사이드로부터 상기 제2 재배선 구조체의 반대편 제2 사이드로 연장되는 방열 구조체로서, 상기 다이는 상기 방열 구조체와 상기 제1 재배선 구조체 사이에 있는 것인, 상기 방열 구조체; 및 상기 제2 재배선 구조체에 전기적으로 연결된 반도체 패키지를 포함한다.
15) 본 발명의 제2 양태에 따른 반도체 구조체에 있어서, 상기 방열 구조체는, 상기 제2 재배선 구조체의 더미 금속 패턴; 및 상기 제2 재배선 구조체 내에 적어도 부분적으로 매립되고 상기 더미 금속 패턴과 접촉하는 금속 페이스트를 포함한다.
16) 본 발명의 제2 양태에 따른 반도체 구조체는, 상기 제2 재배선 구조체와 상기 다이 사이의 유전체 필름을 더 포함하고, 상기 유전체 필름은 상기 다이와 동일한 폭을 갖고, 상기 방열 구조체는 상기 유전체 필름의 제1 사이드로부터 상기 유전체 필름의 반대편 제2 사이드로 연장된다.
17) 본 발명의 제2 양태에 따른 반도체 구조체에 있어서, 상기 다이를 마주보는 상기 방열 구조체의 제1 표면은 상기 다이를 마주보는 상기 제2 재배선 구조체의 제1 사이드보다 상기 다이에 더 가깝다.
18) 본 발명의 제3 양태에 다른 방법은, 제1 재배선 구조체의 제1 사이드에 다이를 부착하는 단계; 상기 제1 재배선 구조체의 상기 제1 사이드 상에 도전성 필러를 형성하는 단계; 상기 다이와 상기 도전성 필러 사이에 몰딩 물질을 형성하는 단계; 상기 다이, 상기 도전성 필러, 및 상기 몰딩 물질 위에 제2 재배선 구조체를 형성하는 단계; 상기 제1 재배선 구조체 내에 제1 개구를 형성하는 단계로서, 상기 제1 개구는 상기 다이의 측방향 범위 내에 있고 상기 제1 재배선 구조체를 통해 연장되는 것인, 상기 제1 개구를 형성하는 단계; 및 상기 제1 개구 내에 전기적으로 격리된 금속 페이스트를 형성하는 단계를 포함한다.
19) 본 발명의 제3 양태에 다른 방법은, 상기 제1 재배선 구조체 내에 제2 개구를 형성하여 상기 제1 재배선 구조체의 도전성 피쳐를 노출시키는 단계; 상기 제1 재배선 구조체의 상기 노출된 도전성 피쳐에 반도체 패키지의 커넥터를 부착하는 단계; 및 상기 금속 페이스트를 경화시키고 상기 반도체 패키지의 상기 커넥터를 상기 제1 재배선 구조체의 상기 노출된 도전성 피쳐와 본딩하는 리플로우 프로세스를 수행하는 단계를 더 포함한다.
20) 본 발명의 제3 양태에 다른 방법은, 상기 다이를 부착하는 단계 전에, 상기 다이의 후면 상에 전기적으로 격리된 더미 금속 층을 형성하는 단계를 더 포함한다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 반도체 구조체에 있어서,
    몰딩 물질(molding material) 내에 매립되며, 제1 사이드 상에 다이 커넥터(die connector)를 갖는 다이;
    상기 제1 사이드의 반대편인 상기 다이의 제2 사이드와 접촉하고 상기 제2 사이드를 따라 연장되는 더미 금속 층 - 상기 더미 금속 층은, 상기 더미 금속 층의 측벽들이 상기 다이의 각 측벽들과 정렬되도록 상기 다이와 동일한 폭을 가짐 - ;
    상기 다이의 제1 사이드에 있고, 상기 다이 커넥터를 통해 상기 다이에 전기적으로 연결되는 제1 재배선 구조체;
    상기 다이의 제2 사이드에 있는 제2 재배선 구조체; 및
    상기 제2 재배선 구조체 내의 열 전도성 물질
    을 포함하고,
    상기 다이는 상기 열 전도성 물질과 상기 제1 재배선 구조체 사이에 개재되고, 상기 열 전도성 물질은 상기 제2 재배선 구조체를 통해 연장되며 전기적으로 격리되는 것인, 반도체 구조체.
  2. 제1항에 있어서,
    상기 열 전도성 물질은 금속 입자가 분산된 접착 물질을 포함하는 것인, 반도체 구조체.
  3. 제1항에 있어서,
    상기 몰딩 물질을 통해 연장되는 금속 필라(metal pillar)를 더 포함하고, 상기 금속 필라는, 상기 제1 재배선 구조체를 상기 제2 재배선 구조체에 전기적으로 연결하는 것인, 반도체 구조체.
  4. 제1항에 있어서,
    상기 열 전도성 물질은 상기 다이의 제2 사이드와 물리적으로 접촉하는 것인, 반도체 구조체.
  5. 제4항에 있어서,
    상기 제2 재배선 구조체는, 더미 금속 패턴을 더 포함하고, 상기 더미 금속 패턴은 상기 열 전도성 물질과 접촉하는 것인, 반도체 구조체.
  6. 제5항에 있어서,
    상기 제2 재배선 구조체와 상기 다이 사이의 유전체 필름을 더 포함하고, 상기 유전체 필름은 상기 다이에 인접해 있고, 상기 열 전도성 물질은 상기 유전체 필름을 통해 연장되는 것인, 반도체 구조체.
  7. 삭제
  8. 제1항에 있어서,
    상기 다이의 말단에 있는(distal) 상기 열 전도성 물질의 표면은 상기 다이의 말단에 있는 상기 제2 재배선 구조체의 표면과 수평을 이루는 것인, 반도체 구조체.
  9. 반도체 구조체에 있어서,
    제1 재배선 구조체;
    제2 재배선 구조체;
    상기 제1 재배선 구조체와 상기 제2 재배선 구조체 사이에 개재된 다이로서, 상기 다이의 전면은 상기 제1 재배선 구조체와 마주보는(face) 것인, 상기 다이;
    상기 다이 주위에 있고 상기 제1 재배선 구조체와 상기 제2 재배선 구조체 사이에 개재된 몰딩 물질;
    상기 제2 재배선 구조체 내에 적어도 부분적으로 매립되고, 전기적으로 격리되며, 상기 제2 재배선 구조체의 제1 사이드로부터 상기 제2 재배선 구조체의 반대편 제2 사이드로 연장되는 방열 구조체로서, 상기 다이는 상기 방열 구조체와 상기 제1 재배선 구조체 사이에 있는 것인, 상기 방열 구조체;
    상기 제2 재배선 구조체와 상기 다이 사이에 있는 유전체 필름으로서, 상기 유전체 필름은 상기 다이와 동일한 폭을 갖고, 상기 방열 구조체는 상기 유전체 필름의 제1 사이드로부터 상기 유전체 필름의 반대편 제2 사이드로 연장되는 것인, 상기 유전체 필름; 및
    상기 제2 재배선 구조체에 전기적으로 연결된 반도체 패키지
    를 포함하는, 반도체 구조체.
  10. 방법에 있어서,
    다이의 후면 상에 더미 금속 층 - 상기 더미 금속 층과 상기 다이는 동일한 폭을 가짐 - 을 형성하는 단계;
    제1 재배선 구조체의 제1 사이드에 상기 다이를 부착하는 단계;
    상기 제1 재배선 구조체의 제1 사이드 상에 도전성 필라를 형성하는 단계;
    상기 다이와 상기 도전성 필라 사이에 몰딩 물질을 형성하는 단계;
    상기 다이, 상기 도전성 필라, 및 상기 몰딩 물질 위에 제2 재배선 구조체를 형성하는 단계;
    상기 제1 재배선 구조체 내에 제1 개구 - 상기 제1 개구는 상기 다이의 측방향 범위 내에 있고 상기 제1 재배선 구조체를 통해 연장됨 - 를 형성하는 단계; 및
    상기 제1 개구 내에 전기적으로 격리된 금속 페이스트를 형성하는 단계
    를 포함하는, 방법.
KR1020180074209A 2017-11-15 2018-06-27 통합 팬-아웃 패키지 및 통합 팬-아웃 패키지 형성 방법 KR102131759B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762586587P 2017-11-15 2017-11-15
US62/586,587 2017-11-15
US15/940,623 US10566261B2 (en) 2017-11-15 2018-03-29 Integrated fan-out packages with embedded heat dissipation structure
US15/940,623 2018-03-29

Publications (2)

Publication Number Publication Date
KR20190055709A KR20190055709A (ko) 2019-05-23
KR102131759B1 true KR102131759B1 (ko) 2020-07-09

Family

ID=66433526

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180074209A KR102131759B1 (ko) 2017-11-15 2018-06-27 통합 팬-아웃 패키지 및 통합 팬-아웃 패키지 형성 방법

Country Status (5)

Country Link
US (4) US10566261B2 (ko)
KR (1) KR102131759B1 (ko)
CN (1) CN109786340B (ko)
DE (1) DE102018108051B4 (ko)
TW (1) TWI683401B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10460987B2 (en) * 2017-05-09 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device with integrated antenna and manufacturing method thereof
US10840227B2 (en) * 2017-11-02 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Under-bump-metallization structure and redistribution layer design for integrated fan-out package with integrated passive device
US10566261B2 (en) * 2017-11-15 2020-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages with embedded heat dissipation structure
KR102071457B1 (ko) * 2018-03-13 2020-01-30 삼성전자주식회사 팬-아웃 반도체 패키지
US10510595B2 (en) * 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages and methods of forming the same
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process
US11728238B2 (en) * 2019-07-29 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with heat dissipation films and manufacturing method thereof
CN110544679B (zh) * 2019-08-30 2021-05-18 颀中科技（苏州）有限公司 芯片重布线结构及其制备方法
CN110707056B (zh) * 2019-09-27 2021-06-15 南京矽力微电子技术有限公司 封装组件及其制造方法、以及降压型变换器的封装组件
KR20210095442A (ko) 2020-01-23 2021-08-02 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US20210280507A1 (en) * 2020-03-05 2021-09-09 Qualcomm Incorporated Package comprising dummy interconnects
KR102635846B1 (ko) * 2020-04-03 2024-02-13 주식회사 네패스 반도체 패키지 및 그 제조방법
US11948891B2 (en) 2020-04-03 2024-04-02 Nepes Co., Ltd. Semiconductor package and manufacturing method thereof
US11576262B2 (en) * 2020-04-27 2023-02-07 Apple Inc. Fabric-mounted components
KR20210146608A (ko) * 2020-05-27 2021-12-06 삼성전자주식회사 반도체 패키지
US11527518B2 (en) * 2020-07-27 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Heat dissipation in semiconductor packages and methods of forming same
KR20220047066A (ko) 2020-10-08 2022-04-15 삼성전자주식회사 반도체 패키지 장치
TWI768593B (zh) 2020-12-15 2022-06-21 華泰電子股份有限公司 半導體封裝件及其製法
US12021068B2 (en) * 2020-12-22 2024-06-25 Mediatek Inc. Semiconductor device with dummy thermal features on interposer
US20230307404A1 (en) * 2022-03-28 2023-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142547A (ja) * 2010-12-16 2012-07-26 Nippon Soken Inc 熱拡散部材の接合構造、発熱体の冷却構造、及び熱拡散部材の接合方法
US9543373B2 (en) 2013-10-23 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US14292A (en) * 1856-02-19 Improvement in temples for looms
US170341A (en) * 1875-11-23 Improvement in watch-case springs
JPH11186449A (ja) * 1997-12-25 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20090170241A1 (en) * 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
KR20110085481A (ko) * 2010-01-20 2011-07-27 삼성전자주식회사 적층 반도체 패키지
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9059109B2 (en) * 2012-01-24 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package assembly and method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
JP2014056992A (ja) * 2012-09-13 2014-03-27 Sumitomo Bakelite Co Ltd 電子機器および電子機器の製造方法
US9735087B2 (en) * 2012-09-20 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level embedded heat spreader
US9209156B2 (en) * 2012-09-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuits stacking approach
US8889484B2 (en) 2012-10-02 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for a component package
US9245770B2 (en) * 2012-12-20 2016-01-26 Stats Chippac, Ltd. Semiconductor device and method of simultaneous molding and thermalcompression bonding
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
KR101445964B1 (ko) * 2013-03-11 2014-09-29 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US10014292B2 (en) * 2015-03-09 2018-07-03 Monolithic 3D Inc. 3D semiconductor device and structure
US9224709B2 (en) 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including an embedded surface mount device and method of forming the same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9412714B2 (en) * 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
KR101594492B1 (ko) * 2014-06-02 2016-02-16 앰코 테크놀로지 코리아 주식회사 반도체 패키지 구조물 및 그 제작 방법
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9543170B2 (en) 2014-08-22 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9379076B2 (en) * 2014-10-01 2016-06-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9941207B2 (en) 2014-10-24 2018-04-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
TWI571983B (zh) * 2014-11-25 2017-02-21 矽品精密工業股份有限公司 電子封裝件及其製法
US9633934B2 (en) 2014-11-26 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semicondutor device and method of manufacture
US9812337B2 (en) * 2014-12-03 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming
US20160211221A1 (en) * 2015-01-16 2016-07-21 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
US9613931B2 (en) * 2015-04-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) having dummy dies and methods of making the same
US10079192B2 (en) * 2015-05-05 2018-09-18 Mediatek Inc. Semiconductor chip package assembly with improved heat dissipation performance
KR101923659B1 (ko) 2015-08-31 2019-02-22 삼성전자주식회사 반도체 패키지 구조체, 및 그 제조 방법
US9620482B1 (en) * 2015-10-19 2017-04-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR20170067426A (ko) 2015-12-08 2017-06-16 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 제조 방법 및 이를 이용한 반도체 패키지
KR102487563B1 (ko) * 2015-12-31 2023-01-13 삼성전자주식회사 반도체 패키지 및 그 제조방법
US10204883B2 (en) * 2016-02-02 2019-02-12 Taiwan Semidonductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US10163800B2 (en) * 2016-07-08 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with dummy feature in passivation layer
US10332843B2 (en) * 2016-08-19 2019-06-25 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10276548B2 (en) * 2016-09-14 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages having dummy connectors and methods of forming same
US10163802B2 (en) * 2016-11-29 2018-12-25 Taiwan Semicondcutor Manufacturing Company, Ltd. Fan-out package having a main die and a dummy die, and method of forming
US10170341B1 (en) * 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Release film as isolation film in package
US10224301B2 (en) * 2017-07-05 2019-03-05 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US10566261B2 (en) * 2017-11-15 2020-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages with embedded heat dissipation structure
US10504858B2 (en) * 2018-04-27 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of fabricating the same
US11309294B2 (en) * 2018-09-05 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages and methods of forming the same
US10658348B2 (en) * 2018-09-27 2020-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices having a plurality of first and second conductive strips

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142547A (ja) * 2010-12-16 2012-07-26 Nippon Soken Inc 熱拡散部材の接合構造、発熱体の冷却構造、及び熱拡散部材の接合方法
US9543373B2 (en) 2013-10-23 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof

Also Published As

Publication number Publication date
CN109786340B (zh) 2020-09-18
DE102018108051A1 (de) 2019-05-16
US20240153842A1 (en) 2024-05-09
TW201923998A (zh) 2019-06-16
US10566261B2 (en) 2020-02-18
US20190148262A1 (en) 2019-05-16
TWI683401B (zh) 2020-01-21
KR20190055709A (ko) 2019-05-23
DE102018108051B4 (de) 2022-08-18
US20210233829A1 (en) 2021-07-29
CN109786340A (zh) 2019-05-21
US11901258B2 (en) 2024-02-13
US10978370B2 (en) 2021-04-13
US20200006191A1 (en) 2020-01-02

Similar Documents

Publication Publication Date Title
KR102131759B1 (ko) 통합 팬-아웃 패키지 및 통합 팬-아웃 패키지 형성 방법
USRE49987E1 (en) Multiple plated via arrays of different wire heights on a same substrate
US11456257B2 (en) Semiconductor package with dual sides of metal routing
US11189603B2 (en) Semiconductor packages and methods of forming same
US20230253395A1 (en) Packaged die and rdl with bonding structures therebetween
CN109786266B (zh) 半导体封装件及其形成方法
CN108122861B (zh) 具有虚设管芯的封装结构、半导体装置及其形成方法
TWI667762B (zh) 半導體封裝中的重佈線層及其形成方法
US9991231B2 (en) Stacked die integrated circuit
TWI620254B (zh) 半導體封裝及其形成方法
CN111613612B (zh) 包括嵌入式表面贴装器件的半导体封装件及其形成方法
US10515922B2 (en) Multi-chip integrated fan-out package
US11217552B2 (en) Multi-chip integrated fan-out package
CN113658944A (zh) 半导体封装件及其形成方法
CN115295507A (zh) 集成电路器件和其形成方法
TW202401695A (zh) 半導體封裝及方法
CN117276236A (zh) 半导体装置与其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant