DE102018108051A1 - Integrierte Fan-Out-Packages und Verfahren zu deren Herstellung - Google Patents
Integrierte Fan-Out-Packages und Verfahren zu deren Herstellung Download PDFInfo
- Publication number
- DE102018108051A1 DE102018108051A1 DE102018108051.4A DE102018108051A DE102018108051A1 DE 102018108051 A1 DE102018108051 A1 DE 102018108051A1 DE 102018108051 A DE102018108051 A DE 102018108051A DE 102018108051 A1 DE102018108051 A1 DE 102018108051A1
- Authority
- DE
- Germany
- Prior art keywords
- die
- redistribution structure
- semiconductor
- redistribution
- thermally conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 57
- 238000004519 manufacturing process Methods 0.000 title description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 130
- 239000004020 conductor Substances 0.000 claims abstract description 53
- 239000012778 molding material Substances 0.000 claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims description 158
- 239000002184 metal Substances 0.000 claims description 158
- 239000000463 material Substances 0.000 claims description 62
- 230000008569 process Effects 0.000 claims description 33
- 230000017525 heat dissipation Effects 0.000 claims description 10
- 239000000853 adhesive Substances 0.000 claims description 4
- 230000001070 adhesive effect Effects 0.000 claims description 4
- 239000002923 metal particle Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 138
- 239000000758 substrate Substances 0.000 description 37
- 229910000679 solder Inorganic materials 0.000 description 28
- 229910052802 copper Inorganic materials 0.000 description 26
- 239000010949 copper Substances 0.000 description 26
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 25
- 239000012790 adhesive layer Substances 0.000 description 20
- 239000003989 dielectric material Substances 0.000 description 17
- 229920000642 polymer Polymers 0.000 description 14
- 239000004593 Epoxy Substances 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 229910052709 silver Inorganic materials 0.000 description 11
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 10
- 239000004332 silver Substances 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 238000007747 plating Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 239000005388 borosilicate glass Substances 0.000 description 5
- 238000007772 electroless plating Methods 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 5
- 229920002577 polybenzoxazole Polymers 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000000945 filler Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000011135 tin Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000000748 compression moulding Methods 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 125000003700 epoxy group Chemical group 0.000 description 2
- 230000005496 eutectics Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229920000620 organic polymer Polymers 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- FRWYFWZENXDZMU-UHFFFAOYSA-N 2-iodoquinoline Chemical compound C1=CC=CC2=NC(I)=CC=C21 FRWYFWZENXDZMU-UHFFFAOYSA-N 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910020220 Pb—Sn Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910020836 Sn-Ag Inorganic materials 0.000 description 1
- 229910008433 SnCU Inorganic materials 0.000 description 1
- 229910020988 Sn—Ag Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- LTPBRCUWZOMYOC-UHFFFAOYSA-N beryllium oxide Inorganic materials O=[Be] LTPBRCUWZOMYOC-UHFFFAOYSA-N 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- ZTXONRUJVYXVTJ-UHFFFAOYSA-N chromium copper Chemical compound [Cr][Cu][Cr] ZTXONRUJVYXVTJ-UHFFFAOYSA-N 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 150000002118 epoxides Chemical class 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3736—Metallic materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02379—Fan-out arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
- H01L2224/251—Disposition
- H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1094—Thermal management, e.g. cooling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Eine Halbleiterstruktur weist Folgendes auf: einen Die, der in ein Formmaterial eingebettet ist, wobei der Die auf einer ersten Seite Die-Verbindungselemente hat; eine erste Umverteilungsstruktur auf der ersten Seite des Dies, wobei die erste Umverteilungsstruktur über die Die-Verbindungselemente elektrisch mit dem Die verbunden ist; eine zweite Umverteilungsstruktur auf einer zweiten Seite des Dies, die der ersten Seite entgegengesetzt ist; und ein thermisch leitfähiges Material in der zweiten Umverteilungsstruktur, wobei der Die zwischen das thermisch leitfähige Material und die erste Umverteilungsstruktur geschichtet ist und das thermisch leitfähige Material durch die zweite Umverteilungsstruktur verläuft und elektrisch isoliert ist.
Description
- Prioritätsanspruch und Querverweis
- Diese Anmeldung beansprucht die Priorität der am 15. November 2017 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/586.587 und dem Titel „Integrated Fan-out Packages and Methods of Forming the Same“ („Integrierte Fan-out-Packages und Verfahren zu deren Herstellung“), die durch Bezugnahme aufgenommen ist.
- Hintergrund
- Die Halbleiterindustrie hat ein rasches Wachstum auf Grund von ständigen Verbesserungen bei der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) erfahren. Größtenteils ist diese Verbesserung der Integrationsdichte auf wiederholte Reduzierungen der kleinsten Strukturbreite zurückzuführen, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können. Da die Forderung nach noch kleineren elektronischen Bauelementen in letzter Zeit stärker geworden ist, ist ein Bedarf an kreativeren Packaging-Verfahren für Halbleiter-Dies entstanden.
- Ein Beispiel für solche Packaging-Verfahren ist die Package-auf-Package(PoP)-Technologie. Bei einem PoP-Package wird ein oberes Halbleiter-Package auf ein unteres Halbleiter-Package gestapelt, um einen hohen Integrationsgrad und eine hohe Komponentendichte zu erzielen. Ein weiteres Beispiel ist die Mehrchip-Modul(MCM)-Technologie, bei der mehrere Halbleiter-Dies in einem einzigen Halbleiter-Package verkappt werden, um Halbleiter-Bauelemente mit integrierten Funktionalitäten bereitzustellen.
- Der hohe Integrationsgrad von modernen Packaging-Technologien ermöglicht die Herstellung von Halbleiter-Bauelementen mit verbesserten Funktionalitäten und kleinen Anschlussflächen, was vorteilhaft für Bauelemente mit einem kleinen Formfaktor ist, wie etwa Mobiltelefone, Tablets und digitale Musik-Abspielgeräte. Ein weiterer Vorzug ist die verkürzte Länge der leitfähigen Pfade, die die zusammenwirkenden Teile in dem Halbleiter-Package verbinden. Dies verbessert die elektrische Leistung des Halbleiter-Bauelements, da eine kürzere Leitungsführung von Verbindungen zwischen Schaltkreisen zu einer kürzeren Signallaufzeit und zu reduziertem Rauschen und einer reduzierten Kreuzkopplung führt.
- Kurze Beschreibung der Zeichnungen
- Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
- Die
1 bis8 zeigen Schnittansichten eines Halbleiter-Packages auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform. - Die
9 bis11 ,12A ,12B ,13 bis15 ,16A ,16B und17 bis23 zeigen Schnittansichten verschiedener Halbleiter-Packages, gemäß verschiedenen Ausführungsformen. -
24 zeigt ein Ablaufdiagramm eines Verfahrens zur Herstellung eines Halbleiter-Packages, gemäß einigen Ausführungsformen. - Detaillierte Beschreibung
- Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind.
- Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
- Ausführungsformen der vorliegenden Erfindung werden in Zusammenhang mit Halbleiter-Packages und Verfahren zum Herstellen von Halbleiter-Packages, insbesondere von integrierten Fan-out-Halbleiter-Packages (InFO-Halbleiter-Packages), erörtert. Bei einigen Ausführungsformen hat das Halbleiter-Package einen Die, der in ein Formmaterial eingebettet ist, und Umverteilungsstrukturen (z. B. eine rückseitige Umverteilungsstruktur und eine vorderseitige Umverteilungsstruktur) auf gegenüberliegenden Seiten des Dies. Bei einigen Ausführungsformen werden Teile von dielektrischen Schichten der rückseitigen Umverteilungsstruktur entfernt, um eine oder mehrere Öffnungen in der rückseitigen Umverteilungsstruktur zu erzeugen. Die eine oder die mehreren Öffnungen befinden sich bei einigen Ausführungsformen direkt über der Rückseite des Dies. Eine Metallpaste, wie etwa eine Kupfer-, Silber- oder Lotpaste, wird bei den dargestellten Ausführungsformen in der einen oder den mehreren Öffnungen aufgebracht und in einem nachfolgenden Aufschmelzprozess gehärtet. Auf Grund der hohen Wärmeleitfähigkeit der Metallpaste wird die Wärmeabfuhr des Halbleiter-Packages verbessert.
- Die
1 bis8 zeigen Schnittansichten eines Halbleiter-Packages1100 auf verschiedenen Herstellungsstufen, gemäß einer Ausführungsform. In1 wird eine Umverteilungsstruktur110 über einem Träger101 hergestellt. Die Umverteilungsstruktur110 weist leitfähige Strukturelemente (z. B. leitfähige Leitungen115 ) auf, die in einer oder mehreren dielektrischen Schichten (z. B.111 und113 ) hergestellt sind.1 zeigt weiterhin Dummy-Metallstrukturen112 der Umverteilungsstruktur110 , die elektrisch isoliert sind. Über der Umverteilungsstruktur110 werden leitfähige Säulen119 hergestellt, die mit der Umverteilungsstruktur110 elektrisch verbunden werden. - Der Träger
101 kann aus einem Material wie Silizium, Polymer, Polymer-Verbundstoff, Metallfolie, Keramik, Glas, Glasepoxid, Berylliumoxid, einem Band oder einem anderen geeigneten Material zur konstruktiven Abstützung bestehen. Die Umverteilungsstruktur110 wird über dem Träger101 hergestellt. Die Umverteilungsstruktur110 weist leitfähige Strukturelemente auf, wie etwa eine oder mehrere Schichten mit leitfähigen Leitungen (z. B.115 ) und Durchkontaktierungen (nicht dargestellt), und eine oder mehrere dielektrische Schichten (z. B.111 und113 ). Es sind zwar zwei dielektrische Schichten in1 dargestellt, aber es können mehr oder weniger als zwei dielektrische Schichten in der Umverteilungsstruktur110 hergestellt werden. Ebenso können eine oder mehrere Schichten mit leitfähigen Leitungen und eine oder mehrere Schichten mit leitfähigen Durchkontaktierungen in der Umverteilungsstruktur110 hergestellt werden. - Bei einigen Ausführungsformen wird eine Haftschicht (nicht dargestellt) über dem Träger
101 abgeschieden oder aufgebracht, bevor die Umverteilungsstruktur110 hergestellt wird. Die Haftschicht kann lichtempfindlich sein und kann in einem späteren Träger-Ablösungsprozess z. B. durch Bestrahlen des Trägers101 mit UV-Licht leicht von dem Träger101 abgelöst werden. Die Haftschicht kann zum Beispiel ein Licht-Wärme-Umwandlungsbelag (LTHC-Belag) sein, der von der Fa. 3M Company in St. Paul, Minnesota, hergestellt wird. - Dann wird die dielektrische Schicht
111 über dem Träger101 oder gegebenenfalls über der Haftschicht (z. B. einem LTHC-Belag) hergestellt. Bei einigen Ausführungsformen besteht die dielektrische Schicht111 aus einem Polymer, wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen; einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG) oder dergleichen. Die dielektrische Schicht111 kann mit einem geeigneten Abscheidungsverfahren abgeschieden werden, wie etwa Schleuderbeschichtung, chemische Aufdampfung (CVD), Laminierung oder dergleichen, oder mit einer Kombination davon. - Dann werden die leitfähigen Strukturelemente (z. B.
115 ,112 ) der Umverteilungsstruktur110 über der dielektrischen Schicht111 hergestellt. Bei einigen Ausführungsformen umfassen die leitfähigen Strukturelemente der Umverteilungsstruktur110 leitfähige Leitungen (z. B.115 ) und Dummy-Metallstrukturen (z. B.112 ), die aus einem geeigneten leitfähigen Material wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen bestehen. Bei einigen Ausführungsformen werden die leitfähigen Strukturelemente (z. B. die leitfähigen Leitungen115 und die Dummy-Metallstrukturen112 ) wie folgt hergestellt: Herstellen einer Seedschicht (nicht dargestellt) über der dielektrischen Schicht111 ; Herstellen eines strukturierten Fotoresists mit einer entworfenen Struktur (z. B. Öffnungen) über der Seedschicht; Plattieren (z. B. Elektroplattieren oder stromloses Plattieren) des leitfähigen Materials in der entworfenen Struktur und über der Seedschicht; und Entfernen des Fotoresists und von Teilen der Seedschicht, auf denen das leitfähige Material nicht abgeschieden worden ist. Es sind auch andere Verfahren zum Herstellen der Umverteilungsstruktur110 möglich, die vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen sollen. - Wie in dem Beispiel von
1 gezeigt ist, werden die Dummy-Metallstrukturen112 in dem gleichen Bearbeitungsschritt unter Verwendung des gleichen Materials wie für die Herstellung der leitfähigen Leitungen115 hergestellt. Die Dummy-Metallstrukturen112 sind elektrisch isoliert (z. B. nicht mit einem funktionellen elektrischen Schaltkreis verbunden). Die Dummy-Metallstrukturen112 werden in einem Bereich hergestellt, in dem ein Die120 (siehe2 ) an der Umverteilungsstruktur110 befestigt ist. Wie später näher dargelegt wird, kann die Dummy-Metallstruktur112 die Wärmeabfuhr des hergestellten Halbleiter-Packages1100 vorteilhaft verbessern. Bei einigen Ausführungsformen wird die Dummy-Metallstruktur112 weggelassen. - Dann wird die dielektrische Schicht
113 über den leitfähigen Strukturelementen (z. B.115 und112 ) und über der dielektrischen Schicht111 hergestellt. Das Material für die dielektrische Schicht113 und das Herstellungsverfahren für die dielektrische Schicht113 können denen für die dielektrische Schicht111 gleichen oder ähnlich sein, und daher werden die Einzelheiten nicht wiederholt. In der nachstehenden Erörterung kann die Umverteilungsstruktur110 auch als eine rückseitige Umverteilungsstruktur bezeichnet werden. - Bleiben wir bei
1 , in der die leitfähigen Säulen119 über der Umverteilungsstruktur110 hergestellt werden. Die leitfähigen Säulen119 können wie folgt hergestellt werden: Erzeugen von Öffnungen in einer obersten dielektrischen Schicht (z. B.113 ) der Umverteilungsstruktur110 , um darunter befindliche leitfähige Strukturelemente (z. B. Kupferpads oder Kupferleitungen) freizulegen; Herstellen einer Seedschicht über der obersten dielektrischen Schicht der Umverteilungsstruktur110 und in den Öffnungen; Herstellen eines strukturierten Fotoresists über der Seedschicht, wobei jede der Öffnungen in dem strukturierten Fotoresist einer Position entspricht, an der die leitfähige Säule119 hergestellt werden soll; Füllen der Öffnungen mit einem elektrisch leitfähigen Material, wie etwa Kupfer, z. B. durch Elektroplattierung oder stromlose Plattierung; Entfernen des Fotoresists z. B. mit einem Ablösungs- oder Stripping-Prozess; und Entfernen von Teilen der Seedschicht, auf denen die leitfähigen Säulen119 nicht hergestellt sind. Zum Herstellen der leitfähigen Säulen119 sind auch andere Verfahren möglich, die vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen sollen. - Verschiedene Ausführungsformen der vorliegenden Erfindung erläutern Halbleiter-Packages (z. B.
1100 ,1200 ,1300 ,1400 ,1400A bis1400H ,1100A bis1100D ), die die rückseitige Umverteilungsstruktur110 haben. Der Grundgedanke der vorliegenden Erfindung ist jedoch auch auf Halbleiter-Packages ohne eine rückseitige Umverteilungsstruktur anwendbar. Daher kann die rückseitige Umverteilungsstruktur110 jeder der offenbarten Ausführungsformen (z. B.1100 ,1200 ,1300 ,1400 ,1400A bis1400H ,1100A bis1100D ) weggelassen werden. Bei Ausführungsformen, bei denen die rückseitige Umverteilungsstruktur110 nicht hergestellt wird, können die leitfähigen Säulen119 über dem Träger101 wie folgt hergestellt werden: Herstellen einer Haftschicht (z. B. eines LTHC-Belags) über dem Träger101 ; Herstellen einer dielektrischen Schicht (z. B.111 ) über der Haftschicht (z. B. dem LTHC-Belag); Herstellen einer Seedschicht über der dielektrischen Schicht (z. B.111 ); Herstellen eines strukturierten Fotoresists über der Seedschicht, wobei jede der Öffnungen in dem strukturierten Fotoresist einer Position entspricht, an der die leitfähige Säule119 hergestellt werden soll; Füllen der Öffnungen mit einem elektrisch leitfähigen Material, wie etwa Kupfer, z. B. durch Elektroplattierung oder stromlose Plattierung; Entfernen des Fotoresists z. B. mit einem Ablösungs- oder Stripping-Prozess; und Entfernen von Teilen der Seedschicht, auf denen die leitfähigen Säulen119 nicht hergestellt sind. Für Ausführungsformen ohne die rückseitige Umverteilungsstruktur110 können spätere Bearbeitungsschritte denjenigen ähnlich sein, die nachstehend für Ausführungsformen mit der rückseitigen Umverteilungsstruktur beschrieben werden. Ein Fachmann dürfte beim Lesen der vorliegenden Erfindung in der Lage sein, die nachstehenden Beschreibungen für die Verwendung bei Ausführungsformen ohne die rückseitige Umverteilungsstruktur110 zu modifizieren. Diese und weitere Modifikationen sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. - Dann wird in
2 ein Halbleiter-Die120 , der auch als ein Die oder ein IC-Die (IC: integrierter Schaltkreis) bezeichnet werden kann, mit einer Dummy-Metallschicht123 auf seiner Rückseite an der Oberseite der Umverteilungsstruktur110 befestigt. Zum Befestigen des Dies120 an der Umverteilungsstruktur110 kann eine Haftschicht118 , wie etwa eine Die-Befestigungsschicht (DAF), verwendet werden. - Bevor der Die
120 an der Umverteilungsstruktur110 befestigt wird, kann er mit geeigneten Herstellungsprozessen bearbeitet werden, um integrierte Schaltkreise in dem Die120 herzustellen. Der Die120 kann zum Beispiel ein Halbleitersubstrat und eine oder mehrere darüber befindliche Metallisierungsschichten aufweisen, die kollektiv als ein Element121 bezeichnet werden. Das Halbleitersubstrat kann z. B. dotiertes oder undotiertes Silizium oder eine aktive Schicht eines Halbleiter-auf-Isolator(SOI)-Substrats sein. Das Halbleitersubstrat kann Folgendes aufweisen: andere Halbleitermaterialien, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Galliumnitrid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. In und/oder auf dem Halbleitersubstrat können Bauelemente (nicht dargestellt), wie etwa Transistoren, Dioden, Kondensatoren, Widerstände usw., hergestellt werden und können durch Metallisierungsschichten, z. B. Metallisierungsstrukturen in einer oder mehreren dielektrischen Schichten auf dem Halbleitersubstrat, zu einem integrierten Schaltkreis miteinander verbunden werden. - Der Die
120 kann außerdem Pads126 , wie etwa Aluminiumpads, aufweisen, zu denen äußere Anschlüsse hergestellt werden. Die Pads126 werden auf einer Seite hergestellt, die als eine aktive Seite oder Vorderseite des Dies120 bezeichnet werden kann. Der Die120 weist weiterhin eine Passivierungsschicht127 auf der Vorderseite des Dies120 und auf Teilen der Pads126 auf. Öffnungen verlaufen durch die Passivierungsschicht127 zu den Pads126 . Die-Verbindungselemente128 , wie etwa leitfähige Säulen (die zum Beispiel ein Metall wie Kupfer aufweisen), reichen in die Öffnungen der Passivierungsschicht127 hinein und sind mechanisch und elektrisch mit den jeweiligen Pads126 verbunden. Die Die-Verbindungselemente128 können zum Beispiel durch Plattierung oder dergleichen hergestellt werden. Die Die-Verbindungselemente128 sind elektrisch mit den integrierten Schaltkreisen des Dies120 verbunden. - Auf den aktiven Seiten des Dies
120 , wie etwa auf der Passivierungsschicht127 und/oder den Die-Verbindungselementen128 , wird ein dielektrisches Material129 abgeschieden. Das dielektrische Material129 verkapselt die Die-Verbindungselemente128 seitlich, und das dielektrische Material129 endet seitlich mit dem Die120 . Das dielektrische Material129 kann Folgendes sein: ein Polymer, wie etwa Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen; ein Nitrid, wie etwa Siliziumnitrid; ein Oxid, wie etwa Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG) oder dergleichen; oder eine Kombination davon. Das dielektrische Material129 kann zum Beispiel durch Schleuderbeschichtung, Laminierung, CVD oder dergleichen abgeschieden werden. -
2 zeigt weiterhin das Herstellen der Dummy-Metallschicht123 auf der Rückseite des Dies120 . Die Dummy-Metallschicht123 kann zum Beispiel die gleiche Größe (z. B. Länge, Breite und Fläche) wie die Rückseite des Dies120 haben. Die Dummy-Metallschicht123 kann ein für die Wärmeabfuhr geeignetes Metall, wie etwa Kupfer, aufweisen und kann über der Rückseite des Dies120 durch Plattieren, Sputtern, Beschichten, Laminieren oder mit einem anderen geeigneten Verfahren hergestellt werden. Eine Dicke der Dummy-Metallschicht123 kann in dem Bereich von einigen Mikrometern (z. B. etwa 2 µm) bis mehrere Zehn Mikrometer (z. B. weniger als 100 µm) liegen, aber es sind auch andere Abmessungen möglich. Die Dummy-Metallschicht123 ist bei der dargestellten Ausführungsform elektrisch isoliert und ist daher nicht mit funktionellen Schaltkreisen verbunden. - Dann wird in
3 ein Formmaterial130 über der Umverteilungsstruktur110 , um den Die120 und um die leitfähigen Säulen119 abgeschieden. Das Formmaterial130 kann zum Beispiel ein Epoxid, ein organisches Polymer, ein Polymer mit oder ohne einen Füllstoff auf Siliziumdioxid-Basis oder einen Glas-Füllstoff, oder andere Materialien aufweisen. Bei einigen Ausführungsformen ist das Formmaterial130 eine flüssige Formmasse (LMC), die beim Auftragen eine Gel-artige Flüssigkeit ist. Das Formmaterial130 kann auch als eine Flüssigkeit oder ein Feststoff aufgebracht werden. Alternativ kann das Formmaterial130 weitere Isolier- und/oder Verkapselungsmaterialien aufweisen. Das Formmaterial130 wird bei einigen Ausführungsformen mit einem Formpressverfahren auf Waferebene aufgebracht. Das Formmaterial130 kann zum Beispiel durch Formpressen, Pressspritzen oder mit anderen Verfahren geformt werden. - Dann wird das Formmaterial
130 bei einigen Ausführungsformen mit einem Härtungsverfahren gehärtet. Das Härtungsverfahren kann das Erwärmen des Formmaterials130 auf eine festgelegte Temperatur für eine festgelegte Dauer unter Verwendung eines Glühprozesses oder eines anderen Erwärmungsprozesses umfassen. Die Härtung kann auch eine UV-Belichtung, eine Bestrahlung mit Infrarot-Energie, Kombinationen davon oder eine Kombination davon mit einer Erwärmung umfassen. Alternativ kann das Formmaterial130 mit anderen Verfahren gehärtet werden. Bei einigen Ausführungsformen erfolgt keine Härtung. - Dann kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP), durchgeführt werden, um überschüssige Teile des Formmaterials
130 über der Vorderseite des Dies120 zu entfernen. Nach dem Planarisierungsprozess haben das Formmaterial130 , die leitfähige Säule119 und die Die-Verbindungselemente128 bei einigen Ausführungsformen eine koplanare Oberseite. - Kommen wir nun zu
4 , wo eine Umverteilungsstruktur140 (die auch als eine vorderseitige Umverteilungsstruktur bezeichnet werden kann) über dem Formmaterial130 , der leitfähigen Säule119 und dem Die120 hergestellt wird. Die Umverteilungsstruktur140 umfasst eine oder mehrere Schichten mit elektrisch leitfähigen Strukturelementen (z. B. leitfähigen Leitungen143 und Durchkontaktierungen145 ), die in einer oder mehreren dielektrischen Schichten (z. B.142 ,144 ,146 und148 ) hergestellt sind. - Bei einigen Ausführungsformen bestehen die eine oder die mehreren dielektrischen Schichten (z. B.
142 ,144 ,146 und148 ) aus einem Polymer, wie etwa PBO, Polyimid, BCB oder dergleichen; einem Nitrid, wie etwa Siliziumnitrid; einem Oxid, wie etwa Siliziumoxid, Polysiliziumgermanium, BSG, BPSG oder dergleichen. Die eine oder die mehreren dielektrischen Schichten können mit einem geeigneten Abscheidungsverfahren abgeschieden werden, wie etwa Schleuderbeschichtung, CVD, Laminierung oder dergleichen, oder mit einer Kombination davon. - Bei einigen Ausführungsformen umfassen die leitfähigen Strukturelemente der Umverteilungsstruktur
140 leitfähige Leitungen (z. B.143 ) und leitfähige Durchkontaktierungen (z. B.145 ), die aus einem geeigneten leitfähigen Material wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen bestehen. Die Umverteilungsstruktur140 kann wie folgt hergestellt werden: Herstellen einer dielektrischen Schicht; Erzeugen von Öffnungen in der dielektrischen Schicht, um darunter befindliche leitfähige Strukturelemente freizulegen; Herstellen einer Seedschicht (nicht dargestellt) über der dielektrischen Schicht und in den Öffnungen; Herstellen eines strukturierten Fotoresists (nicht dargestellt) mit einer entworfenen Struktur über der Seedschicht; Plattieren (z. B. Elektroplattieren oder stromloses Plattieren) des leitfähigen Materials in der entworfenen Struktur und über der Seedschicht; und Entfernen des Fotoresists und von Teilen der Seedschicht, auf denen das leitfähige Material nicht abgeschieden worden ist. Es sind auch andere Verfahren zum Herstellen der Umverteilungsstruktur140 möglich, die vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen sollen. - Die Anzahl von dielektrischen Schichten und die Anzahl von Schichten mit den leitfähigen Strukturelementen in der Umverteilungsstruktur
140 von4 sind lediglich nicht-beschränkende Beispiele. Andere Anzahlen von dielektrischen Schichten und andere Anzahlen von Schichten mit den leitfähigen Strukturelementen sind ebenfalls möglich und sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. -
4 zeigt außerdem UBM-Strukturen147 (UBM: Metallisierung unter dem Kontakthügel), die über der Umverteilungsstruktur140 hergestellt sind und mit dieser elektrisch verbunden sind. Um die UBM-Strukturen147 herzustellen, werden Öffnungen in der obersten dielektrischen Schicht (z. B.142 ) der Umverteilungsstruktur140 erzeugt, um leitfähige Strukturelemente (z. B. Kupferleitungen oder Kupferpads) der Umverteilungsstruktur140 freizulegen. Nachdem die Öffnungen erzeugt worden sind, können die UBM-Strukturen147 in elektrischen Kontakt mit den freigelegten leitfähigen Strukturelementen gebracht werden. Bei einer Ausführungsform umfassen die UBM-Strukturen147 drei Schichten aus leitfähigen Materialien, wie etwa eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Es gibt jedoch viele geeignete Anordnungen von Materialien und Schichten, wie etwa eine Anordnung Chrom / Chrom-Kupfer-Legierung / Kupfer / Gold, eine Anordnung Titan / Titan-Wolfram / Kupfer oder eine Anordnung Kupfer / Nickel / Gold, die für die Herstellung der UBM-Strukturen147 geeignet sind. Alle geeigneten Materialien oder Materialschichten, die für die UBM-Strukturen147 verwendet werden können, sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. - Die UBM-Strukturen
147 können wie folgt hergestellt werden: Herstellen einer Seed-Schicht über der obersten dielektrischen Schicht (z. B.142 ) und entlang der Innenfläche der Öffnungen in der obersten dielektrischen Schicht; Herstellen einer strukturierten Maskenschicht (z. B. eines Fotoresists) über der Seed-Schicht; Abscheiden (z. B. durch Plattierung) eines oder mehrerer leitfähiger Materialien in den Öffnungen der strukturierten Maskenschicht und über der Seed-Schicht; und Entfernen der Maskenschicht und von Teilen der Seed-Schicht, auf denen die leitfähigen Materialien nicht abgeschieden worden sind. Andere Verfahren zum Herstellen der UBM-Strukturen147 sind möglich und sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. Oberseiten der UBM-Strukturen147 in4 sind lediglich als ein Beispiel planar dargestellt, aber sie können auch nichtplanar sein. Zum Beispiel können Teile (z. B. periphere Teile) jeder UBM-Struktur147 über der obersten dielektrischen Schicht (z. B.142 ) hergestellt werden, und andere Teile (z. B. mittlere Teile) jeder UBM-Struktur147 können konform entlang Seitenwänden der obersten dielektrischen Schicht, die durch eine entsprechende Öffnung freigelegt sind, hergestellt werden, wie ein Durchschnittsfachmann problemlos erkennen dürfte. - Dann werden in
5 bei einigen Ausführungsformen Verbindungselemente155 über den UBM-Strukturen147 hergestellt. Die Verbindungselemente155 können Lotkugeln, Metallsäulen, C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold), eine Kombination davon (z. B. eine Metallsäule mit einer daran befestigten Lotkugel) oder dergleichen sein. Die Verbindungselemente155 können ein leitfähiges Material, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen, oder eine Kombination davon aufweisen. Bei einigen Ausführungsformen weisen die Verbindungselemente155 ein eutektisches Material auf, und sie können zum Beispiel einen Lötkontakthügel oder eine Lotkugel aufweisen. Das Lotmaterial kann zum Beispiel Folgendes sein: ein Blei-basiertes oder ein bleifreies Lot, wie etwa Pb-Sn-Zusammensetzungen für ein Blei-basiertes Lot; ein bleifreies Lot mit InSb; SAC-Zusammensetzungen (SAC: Zinn, Silber und Kupfer); und andere eutektische Materialien, die einen gemeinsamen Schmelzpunkt haben und leitfähige Lötverbindungen in elektrischen Anwendungen bilden. Als bleifreie Lote können SAC-Lote mit unterschiedlichen Zusammensetzungen verwendet werden, wie zum Beispiel SAC105 (Sn 98,5 %, Ag 1,0 %, Cu 0,5 %), SAC305 und SAC405 . Bleifreie Verbindungselemente, wie etwa Lotkugeln, können auch aus SnCu-Verbindungen ohne Verwendung von Silber (Ag) bestehen. Alternativ können bleifreie Lot-Verbindungselemente Zinn und Silber, Sn-Ag, ohne Verwendung von Kupfer aufweisen. Die Verbindungselemente155 können ein Gitter, wie etwa ein Kugelgitter-Array (BGA), bilden. Bei einigen Ausführungsformen kann ein Aufschmelzprozess durchgeführt werden, der den Verbindungselementen155 bei einigen Ausführungsformen die Form einer Teilkugel verleiht. Alternativ können die Verbindungselemente155 andere Formen haben. Die Verbindungselemente155 können zum Beispiel auch nicht-kugelförmige leitfähige Verbindungselemente sein. - Bei einigen Ausführungsformen sind die Verbindungselemente
155 Metallsäulen (wie etwa Kupfersäulen), die durch Sputtern, Drucken, Elektroplattierung, stromlose Plattierung, CVD oder dergleichen mit oder ohne ein Lotmaterial darauf hergestellt werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände oder sich verjüngende Seitenwände haben. -
5 zeigt außerdem ein elektrisches Bauelement171 , wie etwa ein integriertes passives Bauelement (IPD), das z. B. über die UBM-Strukturen147 mit der Umverteilungsstruktur140 elektrisch verbunden ist. Zwischen dem elektrischen Bauelement171 und der Umverteilungsstruktur140 können leitfähige Verbindungen173 hergestellt werden. Die leitfähigen Verbindungen173 können aus dem gleichen Material (z. B. Lot) wie die Verbindungselemente155 bestehen. Außerdem kann in einem Spalt zwischen dem elektrischen Bauelement171 und der Umverteilungsstruktur140 ein Unterfüllungsmaterial175 abgeschieden werden. - Dann wird in
6 das Halbleiter-Package1100 gewendet, und die Verbindungselemente155 werden an einem Band159 (z. B. einem Vereinzelungsband) befestigt, das von einem Rahmen157 gehalten wird. Dann wird der Träger101 mit einem geeigneten Verfahren, wie etwa Ätzung, Schleifen oder mechanisches Abziehen, von der Umverteilungsstruktur110 abgelöst. Bei einer Ausführungsform, bei der eine Haftschicht (z. B. ein LTHC-Belag) zwischen dem Träger101 und der Umverteilungsstruktur110 hergestellt ist, wird der Träger101 durch Bestrahlen mit Laser- oder UV-Licht abgelöst. Das Laser- oder UV-Licht löst die chemischen Bindungen der Haftschicht, die mit dem Träger101 verbunden ist, und der Träger101 kann dann problemlos abgelöst werden. - Nach dem Ablösen des Trägers
101 werden Öffnungen116A in der dielektrischen Schicht111 der Umverteilungsstruktur110 erzeugt, um leitfähigen Strukturelemente114 (z. B. leitfähige Pads) der Umverteilungsstruktur110 freizulegen. Außerdem werden Öffnungen116B in einem Bereich300 direkt über dem Die120 erzeugt, um Teile der Dummy-Metallschicht123 auf der Rückseite des Dies120 freizulegen. Wie in6 gezeigt ist, werden die Öffnungen116B in dem Bereich300 der Umverteilungsstruktur110 erzeugt, der die Dummy-Metallstrukturen112 enthält. Bei einigen Ausführungsformen werden die Öffnungen116B zwischen benachbarten Dummy-Metallstrukturen112 erzeugt. Die Öffnungen116B können auch zwischen einer peripheren Dummy-Metallstruktur112P (z. B. einer Dummy-Metallstruktur, die von der Mitte der Dummy-Metallstrukturen am weitesten entfernt ist) und einem funktionellen leitfähigen Strukturelement der Umverteilungsstruktur110 erzeugt werden, wobei das funktionelle leitfähige Strukturelement eine leitfähige Leitung oder eine leitfähige Durchkontaktierung ist, durch die während des normalen Betriebs des Halbleiter-Packages ein elektrischer Strom fließt. Mit anderen Worten, das funktionelle leitfähige Strukturelement ist kein leitfähiges Dummy-Strukturelement. - Die Öffnungen
116 (z. B.116A und116B ) können durch Laserbohren, Ätzen oder dergleichen oder eine Kombination davon erzeugt werden. Bei einigen Ausführungsformen wird ein geeignetes Ätzverfahren, wie etwa Plasma-Ätzung, zum Erzeugen der Öffnungen116 verwendet. Bei einigen Ausführungsformen ist der Ätzprozess (z. B. ein Plasmaätzprozess, der zum Erzeugen der Öffnungen116 verwendet wird, für die dielektrischen Materialien der Umverteilungsstruktur110 selektiv (z. B. hat er eine höhere Ätzrate). Bei einer beispielhaften Ausführungsform wird eine strukturierte Maskenschicht (nicht dargestellt) über der Umverteilungsstruktur110 hergestellt, wobei Strukturen (z. B. Öffnungen) der strukturierten Maskenschicht Positionen der Öffnungen116 entsprechen. Dann kann der selektive Ätzprozess (z. B. ein Plasmaätzprozess) durchgeführt werden, um die dielektrischen Materialien der Umverteilungsstruktur110 , die von den Strukturen der strukturierten Maskenschicht freigelegt worden sind, zu entfernen, ohne die leitfähigen Strukturelemente (z. B.114 ,112 und123 ) erheblich zu entfernen. Bei einigen Ausführungsformen fungieren die leitfähigen Strukturelemente (z. B.114 ,112 und123 ) als Ätzstoppschichten für den selektiven Ätzprozess. Somit werden die Öffnungen116A und116B bei einigen Ausführungsformen in ein und demselben Ätzprozess unter Verwendung nur einer Maskenschicht erzeugt, aber sie können auch in unterschiedlichen Bearbeitungsschritten (z. B. unterschiedlichen Ätzschritten) und/oder unter Verwendung von mehreren Maskenschichten erzeugt werden. - Wie in
6 gezeigt ist, bleiben nach dem Erzeugen der Öffnungen116A Teile der dielektrischen Schicht111 zurück, die gegenüber den Dummy-Metallstrukturen112 seitlich versetzt sind (z. B. außerhalb des Bereichs300 ). Im Gegensatz dazu wird die dielektrische Schicht111 direkt über den Dummy-Metallstrukturen112 (z. B. in dem Bereich300 ) während der Erzeugung der Öffnungen116B entfernt, und dadurch werden Oberseiten und Seitenwände der Dummy-Metallstrukturen112 von den Öffnungen116B freigelegt. - Wie in
6 gezeigt ist, verlaufen die Öffnungen116B durch die Umverteilungsstruktur110 und die Haftschicht118 . Bei der dargestellten Ausführungsform enden die Öffnungen116B an der Oberfläche der Dummy-Metallschicht123 , die von dem Die120 entfernt ist, und daher verlaufen die Öffnungen116B nicht durch die Dummy-Metallschicht123 . Da die Öffnungen116B nach ihrer Erzeugung durch die Haftschicht118 verlaufen, kann die Haftschicht118 als eine perforierte Haftschicht bezeichnet werden. - In dem Beispiel von
6 ist eine BreiteW1 des Bereichs300 kleiner als eine BreiteW2 des Dies120 . Mit anderen Worten, Grenzen des Bereichs300 liegen innerhalb der Grenzen (z. B. Seitenwände) des Dies120 . Ein VersatzP (z. B. ein Abstand) zwischen der Grenze des Bereichs300 und der Grenze des Dies120 kann bei einigen Ausführungsformen etwa 100 µm bis etwa 200 µm betragen, aber es sind auch andere Abmessungen möglich, die vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen sollen. Der VersatzP wird bei einigen Ausführungsformen so gewählt, dass er Ungenauigkeiten bei Laserbohr- oder Ätzprozessen ausgleicht, die zum Erzeugen der Öffnungen116B verwendet werden. Daher sind in dem in6 dargestellten Beispiel Teile der Haftschicht118 mit einer BreiteP zwischen der Umverteilungsstruktur110 und der Dummy-Metallschicht123 angeordnet. Bei anderen Ausführungsformen ist die BreiteW1 des Bereichs300 gleich der BreiteW2 des Dies120 , und daher sind die Grenzen des Bereichs300 an die Grenzen des Dies120 angepasst (z. B.P = 0). - Dann wird in
7 eine Lotpaste164 in den Öffnungen116A (siehe6 ) aufgebracht, und in den Öffnungen116B (siehe6 ) wird ein thermisch leitfähiges Material166 aufgebracht. Das thermisch leitfähige Material166 ist eine Metallpaste, die ein Haftmaterial, wie etwa ein Epoxid, aufweisen kann, in dem metallische Füllstoffe (z. B. Silberteilchen oder Kupferteilchen) verteilt sind, und somit ist das thermisch leitfähige Material166 bei der dargestellten Ausführungsform auch elektrisch leitfähig. Das Haftmaterial (z. B. ein Epoxid) kann auch als ein Lösungsmittel für die metallischen Füllstoffe bezeichnet werden. Bei einigen Ausführungsformen weist das thermisch leitfähige Material166 ein elektrisch leitfähiges Material (z. B. Kupfer, Aluminium, Silber) auf, das eine gute Wärmeleitfähigkeit [z. B. größer als 15 W/(m · k)] und eine hohe Wärmekapazität [z. B. etwa 1 J/(g · °C) oder mehr] hat. Das thermisch leitfähige Material166 kann z. B. durch Abscheiden einer Metallpaste in den Öffnungen116B aufgebracht werden, aber in Abhängigkeit von der Zusammensetzung (z. B. dem Material) des thermisch leitfähigen Materials166 kann auch ein anderes geeignetes Verfahren, wie etwa CVD, Sputtern, Plattieren, Verteilen, Sprühen, Drucken oder Warmverklebung, zum Aufbringen des thermisch leitfähigen Materials166 verwendet werden. Bei einigen Ausführungsformen ist das thermisch leitfähige Material166 ein dielektrisches Material, das eine gute Wärmeleitfähigkeit [z. B. größer als 15 W/(m · k)] und eine hohe Wärmekapazität [z. B. etwa 1 J/(g · °C) oder mehr] hat. - Bei den verschiedenen Ausführungsformen, die hier erörtert werden, wird eine Metallpaste als das thermisch leitfähige Material
166 verwendet, und daher kann das thermisch leitfähige Material166 auch als Metallpaste166 bezeichnet werden, wobei klar ist, dass außer Metallpaste jedes geeignete thermisch leitfähige Material verwendet werden kann, ohne von dem Grundgedanken der vorliegenden Erfindung abzuweichen. - Bei einigen Ausführungsformen hat die Metallpaste
166 eine höhere Wärmeleitfähigkeit als die Haftschicht118 und das dielektrische Material (z. B. ein Polymer) der Umverteilungsstruktur110 . Die Metallpaste kann zum Beispiel eine Wärmeleitfähigkeit von etwa 15 W/(m · k) bis etwa 30 W/(m · k) haben. Im Gegensatz dazu haben die Haftschicht118 (z. B. DAF) und die dielektrischen Materialien (z. B. Polymere) der Umverteilungsstruktur110 viel niedrigere Wärmeleitfähigkeiten. Zum Beispiel kann die Wärmeleitfähigkeit der DAF, die als die Haftschicht118 verwendet wird, etwa 0,2 W/(m · k) betragen. Der vorstehend offenbarte Wärmeleitfähigkeitsbereich [z. B. etwa 15 W/(m · k) bis etwa 30 W/(m · k)] ist lediglich ein nicht-beschränkendes Beispiel, und andere geeignete Wärmeleitfähigkeitsbereiche (siehe die nachstehende Erörterung) sind ebenfalls möglich und sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. - Bei einigen Ausführungsformen ist die Metallpaste
166 von der Lotpaste164 verschieden, und sie ist eine Kupfer-, Silber- oder andere Metallpaste, die eine höhere Wärmeleitfähigkeit als die Lotpaste164 hat. Zum Beispiel hat Silberpaste eine Wärmeleitfähigkeit von etwa 15 W/(m · k) bis etwa 95 W/(m · k), und Lotpaste hat eine Wärmeleitfähigkeit von etwa 35 W/(m · k) bis etwa 65 W/(m · k). Bei anderen Ausführungsformen ist die Metallpaste166 gleich der Lotpaste164 . Das heißt, die Lotpaste wird zum Füllen der Öffnungen116A und der Öffnungen116B verwendet. Da die Metallpaste166 (z. B. Silber-, Kupfer- oder Lotpaste) eine höhere Wärmeleitfähigkeit als die Haftschicht118 und das dielektrische Material (z. B. ein Polymer) der Umverteilungsstruktur110 hat, kann durch Ersetzen von Teilen der Haftschicht118 und von Teilen des dielektrischen Materials der Umverteilungsstruktur110 durch die Metallpaste166 die Wärmeabfuhr des Dies120 erheblich verbessert werden, wodurch die Zuverlässigkeit und die Leistung des hergestellten Halbleiter-Packages erhöht werden. - Dann wird in
8 ein Halbleiter-Package160 (das auch als ein oberes Package bezeichnet wird), wie etwa ein Package mit Speicherbausteinen, an dem in7 gezeigten Halbleiter-Package1100 (das auch als ein unteres Package bezeichnet wird) befestigt, um das Halbleiter-Package1100 von8 herzustellen, sodass ein Halbleiter-Package1100 mit einer Package-auf-Package(PoP)-Struktur entsteht. - Wie in
8 gezeigt ist, hat das Halbleiter-Package160 ein Substrat161 und einen oder mehrere Halbleiter-Dies162 (z. B. Speicher-Dies), die an einer Oberseite des Substrats161 befestigt sind. Bei einigen Ausführungsformen weist das Substrat161 Silizium, Galliumarsenid, Silizium auf Isolator (SOI) oder andere ähnliche Materialien auf. Bei einigen Ausführungsformen ist das Substrat161 eine mehrschichtige Leiterplatte. Bei einigen Ausführungsformen weist das Substrat161 Bismaleimid-Triazin(BT)-Harz, FR-4 (ein Verbundmaterial, das aus Glasfasergewebe mit einem Epoxidharz-Bindemittel besteht, das flammbeständig ist), Keramik, Glas, Kunststoff, ein Band, eine Schicht oder andere tragende Materialien auf. Das Substrat161 kann leitfähige Strukturelemente (z. B. leitfähige Leitungen und Durchkontaktierungen; nicht dargestellt) aufweisen, die in oder auf dem Substrat161 hergestellt sind. Wie in8 gezeigt ist, hat das Substrat161 leitfähige Pads163 , die auf der Oberseite und einer Unterseite des Substrats161 hergestellt sind und mit den leitfähigen Strukturelementen des Substrats161 elektrisch verbunden sind. Der eine oder die mehreren Halbleiter-Dies162 sind z. B. durch Bonddrähte167 mit den leitfähigen Pads163 elektrisch verbunden. Ein Formmaterial165 , das ein Epoxid, ein organisches Polymer, ein Polymer oder dergleichen umfassen kann, wird über dem Substrat161 und um die Halbleiter-Dies162 abgeschieden. Bei einigen Ausführungsformen kann das Formmaterial165 gemeinsame Grenzen mit dem Substrat161 haben, wie in8 gezeigt ist. - Bei einigen Ausführungsformen wird ein Aufschmelzprozess durchgeführt, um das Halbleiter-Package
160 elektrisch und mechanisch mit der Umverteilungsstruktur110 zu verbinden. Leitfähige Verbindungsstellen168 , die durch Verbinden von äußeren Verbindungselementen des Halbleiter-Packages160 mit der geschmolzenen Lotpaste164 erzeugt werden können, werden zwischen den leitfähigen Pads163 und dem leitfähigen Strukturelement114 hergestellt.8 zeigt Grenzflächen168T zwischen oberen Teilen168U der leitfähigen Verbindungsstellen168 und unteren Teilen168L der leitfähigen Verbindungsstellen168 , wobei die oberen Teile168U zumindest Teilen der äußeren Verbindungselemente des Halbleiter-Packages160 entsprechen können und die unteren Teile168L zumindest Teilen der Lotpaste (z. B. 164 in7 ) entsprechen können, die zum Herstellen der leitfähigen Verbindungsstelle168 verwendet wird. Der Einfachheit halber sind die Grenzflächen168T in den nachfolgenden Zeichnungen nicht dargestellt. Bei einigen Ausführungsformen umfassen die leitfähigen Verbindungsstellen168 Lotbereiche, leitfähige Säulen (z. B. Kupfersäulen mit Lotbereichen zumindest auf Stirnflächen der Kupfersäulen) oder andere geeignete leitfähige Verbindungsstellen. - Bei einigen Ausführungsformen wird bei dem Aufschmelzprozess auch die Metallpaste
166 gehärtet, sodass die Metallpaste166 zu einer gehärteten Metallpaste166 wird. Wie in8 gezeigt ist, füllt die gehärtete Metallpaste166 die Öffnungen116B (siehe6 ), und sie ist in physischem Kontakt mit der Dummy-Metallschicht123 auf der Rückseite des Dies120 . In8 ist eine Unterseite der gehärteten Metallpaste166 , die die Seite ist, die in physischem Kontakt mit der Dummy-Metallschicht123 ist, dichter an dem Die120 als eine Unterseite der Umverteilungsstruktur110 , die zu dem Die120 zeigt. Bei einigen Ausführungsformen sind nach dem Aufschmelzprozess die gehärtete Metallpaste166 , die Dummy-Metallstrukturen112 und die Dummy-Metallschicht123 miteinander zu einem thermisch leitfähigen Strukturelement verbunden, das elektrisch isoliert ist, und dieses thermisch leitfähige Strukturelement funktioniert als eine Wärmeabfuhrstruktur für das Halbleiter-Package1100 und kann daher auch als eine Wärmeabfuhrstruktur bezeichnet werden. Bei anderen Ausführungsformen der vorliegenden Erfindung, die später erörtert werden, können die Dummy-Metallstrukturen112 und/oder die Dummy-Metallschicht123 weggelassen werden, und in diesem Fall kann die Wärmeabfuhrstruktur die gehärtete Metallpaste166 allein, die gehärtete Metallpaste166 und die Dummy-Metallstrukturen112 , oder die gehärtete Metallpaste166 und die Dummy-Metallschicht123 umfassen. - In dem Beispiel von
8 ist die Oberseite der gehärteten Metallpaste166 auf gleicher Höhe mit einer Oberseite111U einer obersten dielektrischen Schicht (z. B.111 ) der Umverteilungsstruktur110 . Wie später dargelegt wird, kann die Oberseite der gehärteten Metallpaste166 auch höher als die Oberseite111U (z. B. weiter weg von dem Die120 ) oder niedriger als die Oberseite111U (z. B. dichter an dem Die120 ) sein. - Nachdem die leitfähigen Verbindungsstellen
168 hergestellt worden sind, kann ein Vereinzelungsprozess (nicht dargestellt) durchgeführt werden, um das Halbleiter-Package1100 von anderen benachbarten Halbleiter-Packages (nicht dargestellt), die in den gleichen Bearbeitungsschritten hergestellt werden, zu trennen, sodass mehrere einzelne Halbleiter-Packages1100 entstehen. Die einzelnen Halbleiter-Packages1100 können dann von dem Band159 entfernt werden. - Die
9 bis11 zeigen Schnittansichten von Halbleiter-Packages gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. Wenn nicht anders angegeben, beziehen sich ähnliche Bezugssymbole auf ähnliche Teile in den1 bis8 . Zum Beispiel können Komponenten mit den gleichen Bezugssymbolen aus dem gleichen oder einem ähnlichen Material bestehen und können mit dem gleichen oder einem ähnlichen Herstellungsverfahren hergestellt werden. Der Einfachheit halber werden Einzelheiten nicht wiederholt. -
9 zeigt eine Schnittansicht eines Halbleiter-Packages1200 , das dem Halbleiter-Package1100 von8 ähnlich ist, jedoch ohne die Dummy-Metallschicht123 auf der Rückseite des Dies120 . Daher werden die Bearbeitungsschritte, die in den1 bis8 gezeigt sind, entsprechend ohne die Dummy-Metallschicht123 ausgeführt. Zum Beispiel werden beim Erzeugen der Öffnungen116B (siehe6 ) die Öffnungen116B so erzeugt, dass Teile der Rückseite des Dies120 freigelegt werden, da die Dummy-Metallschicht123 fehlt Wie in9 gezeigt ist, ist die gehärtete Metallpaste166 in physischem Kontakt mit der Rückseite des Dies120 . In dem Beispiel von9 ist die Oberseite der gehärteten Metallpaste166 auf gleicher Höhe mit der Oberseite111U der obersten dielektrischen Schicht (z. B.111 ) der Umverteilungsstruktur110 . Wie später dargelegt wird, kann die Oberseite der gehärteten Metallpaste166 auch höher oder niedriger als die Oberseite111U sein. -
10 zeigt eine Schnittansicht eines Halbleiter-Packages1300 , das dem Halbleiter-Package1100 von8 ähnlich ist, mit der Ausnahme, dass die Umverteilungsstruktur110 nicht die Dummy-Metallstrukturen112 hat. Zum Beispiel wird keine Metallstruktur (Dummy oder nicht) in dem Bereich (siehe z. B. den Bereich300 von6 ) der Umverteilungsstruktur110 hergestellt, der sich direkt über dem Die120 befindet. Bei der dargestellten Ausführungsform werden Teile der Umverteilungsstruktur110 , die sich direkt über dem Die120 befinden, entfernt, um ein Durchgangsloch zu erzeugen, und das Durchgangsloch wird mit der Metallpaste166 gefüllt. Wie in10 dargestellt ist, ist die gehärtete Metallpaste166 in physischem Kontakt mit der Dummy-Metallschicht123 auf der Rückseite des Dies120 . In dem Beispiel von10 ist die Oberseite der gehärteten Metallpaste166 auf gleicher Höhe mit der Oberseite111U der obersten dielektrischen Schicht (z. B.111 ) der Umverteilungsstruktur110 . Wie später dargelegt wird, kann die Oberseite der gehärteten Metallpaste166 auch höher oder niedriger als die Oberseite111U sein. -
11 zeigt eine Schnittansicht eines Halbleiter-Packages1400 , das dem Halbleiter-Package1300 von10 ähnlich ist, jedoch ohne die Dummy-Metallschicht123 auf der Rückseite des Dies120 . Wie in11 gezeigt ist, ist die gehärtete Metallpaste166 in physischem Kontakt mit der Rückseite des Dies120 . In dem Beispiel von11 ist die Oberseite der gehärteten Metallpaste166 auf gleicher Höhe mit der Oberseite111U der obersten dielektrischen Schicht (z. B.111 ) der Umverteilungsstruktur110 . Wie später dargelegt wird, kann die Oberseite der gehärteten Metallpaste166 auch höher oder niedriger als die Oberseite111U sein. - Abwandlungen der offenbarten Ausführungsformen sind möglich und sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen. Zum Beispiel kann die Menge der Metallpaste
166 so eingestellt werden, dass nach dem Aufschmelzprozess die Oberseite der gehärteten Metallpaste166 auf gleicher Höhe mit der Oberseite111U der oberen dielektrischen Schicht (z. B.111 ) der Umverteilungsstruktur110 ist (wie in6 gezeigt ist), oder sie kann höher als die Oberseite111U (z. B. weiter weg von dem Die120 ) sein oder niedriger als die Oberseite111U (z. B. dichter an dem Die120 ) sein. Darüber hinaus kann ein Unterfüllungsmaterial in dem Spalt zwischen dem Halbleiter-Package160 und der Umverteilungsstruktur110 abgeschieden werden. Das Unterfüllungsmaterial kann ein zusammenhängendes Unterfüllungsmaterial (siehe z. B. 169 in den12A und12B) sein, oder es kann diskrete (z. B. physisch getrennte) Teile umfassen (siehe z. B. 169 in den16A und16B) . Durch Kombinieren der verschiedenen Abwandlungen von Strukturelementen (z. B. Positionen der Oberseite des gehärteten Metallpaste166 und Formen des Unterfüllungsmaterials169 ), die vorstehend erörtert worden sind, mit den einzelnen offenbarten Ausführungsformen in den8 bis11 können weitere Ausführungsformen abgeleitet werden. Einige, jedoch nicht alle, der weiteren Ausführungsformen sind in den12A ,12B ,13 bis15 ,16A ,16B und17 bis23 gezeigt. - Die
12A ,12B und13 bis15 zeigen Schnittansichten von Halbleiter-Packages gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. Wenn nicht anders angegeben, beziehen sich in den12A ,12B und13 bis15 ähnliche Bezugssymbole auf ähnliche Teile in den1 bis11 . Zum Beispiel können Komponenten mit den gleichen Bezugssymbolen aus dem gleichen oder einem ähnlichen Material bestehen, und sie können mit dem gleichen oder einem ähnlichen Herstellungsverfahren hergestellt werden. Der Einfachheit halber werden Einzelheiten nicht wiederholt. -
12A zeigt eine Schnittansicht eines Halbleiter-Packages1400A , das zwar dem Halbleiter-Package1400 von11 ähnlich ist, aber bei dem die Menge (z. B. das Volumen) der Metallpaste166 eingestellt (z. B. erhöht) wird und ein Unterfüllungsmaterial169 in dem Spalt zwischen dem Halbleiter-Package160 und der Umverteilungsstruktur110 abgeschieden wird.12B ist eine Schnittansicht des Halbleiter-Packages1400A von12A entlang der Linie A - A, und12A ist eine Schnittansicht des Halbleiter-Packages1400A von12B entlang der Linie B - B. - Wie in
12A gezeigt ist, verläuft die gehärtete Metallpaste166 kontinuierlich von der Rückseite des Dies120 zu dem Substrat161 des Halbleiter-Packages160 . Mit anderen Worten, die gehärtete Metallpaste166 ist in physischem Kontakt mit dem Die120 und dem Substrat161 .12A zeigt außerdem ein Unterfüllungsmaterial169 in dem Spalt zwischen dem Halbleiter-Package160 und der Umverteilungsstruktur110 . Beispielhafte Materialien für das Unterfüllungsmaterial169 sind unter anderem Epoxide, Polymere und andere geeignete dielektrische Materialien. Das Unterfüllungsmaterial169 kann in dem Spalt zwischen dem Halbleiter-Package160 und der Umverteilungsstruktur110 z. B. mit einem Nadel- oder Düsenverteiler verteilt werden. Zum Härten des Unterfüllungsmaterials169 kann ein Härtungsprozess durchgeführt werden. Die gehärtete Metallpaste166 kann zum Steuern der Abstandshöhe der leitfähigen Verbindungsstellen168 verwendet werden. - Kommen wir nun zu
12B , in der das Unterfüllungsmaterial169 kontinuierlich von einer leitfähigen Verbindungsstelle168 zu einer anderen leitfähigen Verbindungsstelle168 verläuft. Außerdem verläuft das Unterfüllungsmaterial169 kontinuierlich entlang Seitenwänden166S der gehärteten Metallpaste166 . Somit ist das Unterfüllungsmaterial169 ein zusammenhängendes Volumen aus dielektrischem Material. Mit anderen Worten, das Unterfüllungsmaterial169 besteht aus einem zusammenhängenden dielektrischen Material (z. B. ein Epoxid oder Polymer). Die Anzahl der leitfähigen Verbindungsstellen168 , die in den12A und12B gezeigt sind, ist nur erläuternd und nicht beschränkend. Es sind auch andere Anzahlen möglich, die vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen sollen. - Die
13 bis15 zeigen Schnittansichten von Halbleiter-Packages1400B ,1400C bzw.1400D , die dem Halbleiter-Package1400A von12A ähnlich sind, aber bei denen die Menge (z. B. das Volumen) der Metallpaste166 so eingestellt (z. B. verringert) wird, dass eine Oberseite166U der gehärteten Metallpaste166 unter dem Substrat161 des Halbleiter-Packages160 ist und somit das Substrat161 nicht kontaktiert. Insbesondere befindet sich in13 die Oberseite166U der gehärteten Metallpaste166 zwischen dem Substrat161 und der Oberseite111U der oberen dielektrischen Schicht (z. B.111 ) der Umverteilungsstruktur110 . In14 ist die Oberseite166U der gehärteten Metallpaste166 auf gleicher Höhe mit der Oberseite111U der oberen dielektrischen Schicht (z. B.111 ) der Umverteilungsstruktur110 . In15 ist die Oberseite166U der gehärteten Metallpaste166 dichter an dem Die120 als die Oberseite111U der oberen dielektrischen Schicht (z. B.111 ) der Umverteilungsstruktur110 . Wie in15 gezeigt ist, ist ein Teil des Unterfüllungsmaterials169 , der sich direkt über dem Die120 befindet, dichter an dem Die120 als Teile des Unterfüllungsmaterials169 , die sich nicht direkt über dem Die120 befinden (z. B. Teile, die die leitfähigen Verbindungsstellen168 kontaktieren). - Die
16A ,16B und17 bis19 zeigen Schnittansichten von Halbleiter-Packages gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. Wenn nicht anders angegeben, beziehen sich in den16A ,16B und17 bis19 ähnliche Bezugssymbole auf ähnliche Teile in den1 bis11 . Zum Beispiel können Komponenten mit den gleichen Bezugssymbolen aus dem gleichen oder einem ähnlichen Material bestehen, und sie können mit dem gleichen oder einem ähnlichen Herstellungsverfahren hergestellt werden. Der Einfachheit halber werden Einzelheiten nicht wiederholt. -
16A zeigt eine Schnittansicht eines Halbleiter-Packages1400E , das zwar dem Halbleiter-Package1400A von12A ähnlich ist, aber bei dem das Unterfüllungsmaterial169 diskrete (z. B. physisch getrennte) Teile umfasst, die um die leitfähigen Verbindungsstellen168 hergestellt sind.16B ist eine Schnittansicht des Halbleiter-Packages1400E von16A entlang der Linie C - C, und16A ist eine Schnittansicht des Halbleiter-Packages1400E von16B entlang der Linie D - D. - Wie in
16A gezeigt ist, verläuft die gehärtete Metallpaste166 kontinuierlich von der Rückseite des Dies120 zu dem Substrat161 des Halbleiter-Packages160 . Mit anderen Worten, die gehärtete Metallpaste166 ist in physischem Kontakt mit dem Die120 und dem Substrat161 .16A zeigt außerdem das Unterfüllungsmaterial169 in dem Spalt zwischen dem Halbleiter-Package160 und der Umverteilungsstruktur110 . Das Unterfüllungsmaterial169 kann dadurch hergestellt werden, dass ein Epoxid-Flussmittel auf die äußeren Verbindungselemente des Halbleiter-Packages160 vor dem Aufschmelzprozess aufgebracht wird, der zum Bonden der äußeren Verbindungselemente des Halbleiter-Packages160 an die leitfähigen Strukturelemente114 der Umverteilungsstruktur110 verwendet wird. Zum Beispiel können die äußeren Verbindungselemente des Halbleiter-Packages160 vor dem Aufschmelzprozess in das Epoxid-Flussmittel getaucht werden. Nach dem Aufschmelzprozess ist das Epoxid-Flussmittel gehärtet, und es bildet einzelne Teile des Unterfüllungsmaterials169 , die voneinander physisch getrennt sind, wie in16B gezeigt ist. - Kommen wir nun zu
16B , in der jeder einzelne Teil des Unterfüllungsmaterials169 eine jeweilige leitfähige Verbindungsstelle168 umschließt und von einem anderen Teil des Unterfüllungsmaterials169 um eine andere leitfähige Verbindungsstelle168 physisch getrennt ist. Die Anzahl von leitfähigen Verbindungsstellen168 und die Anzahl von einzelnen Teilen des Unterfüllungsmaterials169 , die in den16A und16B dargestellt sind, sind nur erläuternd und nicht beschränkend. Es sind auch andere Anzahlen möglich, die vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen sollen. - Die
17 bis19 zeigen Schnittansichten von Halbleiter-Packages1400F ,1400G bzw.1400H , die dem Halbleiter-Package1400E von16A ähnlich sind, aber bei denen die Menge (z. B. das Volumen) der Metallpaste166 so eingestellt (z. B. verringert) wird, dass sich die Oberseite166U der gehärteten Metallpaste166 unter dem Substrat161 des Halbleiter-Packages160 befindet und somit das Substrat161 nicht kontaktiert. Insbesondere befindet sich in17 die Oberseite166U der gehärteten Metallpaste166 zwischen dem Substrat161 und der Oberseite111U der oberen dielektrischen Schicht (z. B.111 ) der Umverteilungsstruktur110 . In18 ist die Oberseite166U der gehärteten Metallpaste166 auf gleicher Höhe mit der Oberseite111U der oberen dielektrischen Schicht (z. B.111 ) der Umverteilungsstruktur110 . In19 ist die Oberseite166U der gehärteten Metallpaste166 dichter an dem Die120 als die Oberseite111U der oberen dielektrischen Schicht (z. B.111 ) der Umverteilungsstruktur110 . Wie in19 gezeigt ist, ist ein AbstandD1 zwischen der gehärteten Metallpaste166 und dem Substrat161 größer als ein AbstandD2 zwischen dem Substrat161 und der Oberseite111U der oberen dielektrischen Schicht (z. B.111 ) der Umverteilungsstruktur110 . - Die
20 bis23 zeigen Schnittansichten von Halbleiter-Packages gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. Wenn nicht anders angegeben, beziehen sich in den20 bis23 ähnliche Bezugssymbole auf ähnliche Teile in den1 bis11 . Zum Beispiel können Komponenten mit den gleichen Bezugssymbolen aus dem gleichen oder einem ähnlichen Material bestehen, und sie können mit dem gleichen oder einem ähnlichen Herstellungsverfahren hergestellt werden. Der Einfachheit halber werden Einzelheiten nicht wiederholt. -
20 zeigt eine Schnittansicht eines Halbleiter-Packages1100A , das zwar dem Halbleiter-Package1100 von8 ähnlich ist, aber bei dem die Menge (z. B. das Volumen) der Metallpaste166 eingestellt (z. B. erhöht) wird und ein Unterfüllungsmaterial169 in dem Spalt zwischen dem Halbleiter-Package160 und der Umverteilungsstruktur110 hergestellt wird. - Wie in
20 gezeigt ist, verläuft die gehärtete Metallpaste166 kontinuierlich von der Dummy-Metallschicht123 auf der Rückseite des Dies120 zu dem Substrat161 des Halbleiter-Packages160 . Mit anderen Worten, die gehärtete Metallpaste166 ist in physischem Kontakt mit der Dummy-Metallschicht123 und dem Substrat161 .20 zeigt außerdem das Unterfüllungsmaterial169 in dem Spalt zwischen dem Halbleiter-Package160 und der Umverteilungsstruktur110 . Beispielhafte Materialien für das Unterfüllungsmaterial169 sind unter anderem Epoxide, Polymere und andere geeignete nicht-leitfähige Materialien. Das Unterfüllungsmaterial169 kann in dem Spalt zwischen dem Halbleiter-Package160 und der Umverteilungsstruktur110 z. B. mit einem Nadel- oder Düsenverteiler verteilt werden. Zum Härten des Unterfüllungsmaterials169 kann ein Härtungsprozess durchgeführt werden. Bei einigen Ausführungsformen verläuft das Unterfüllungsmaterial169 kontinuierlich von einer leitfähigen Verbindungsstelle168 zu einer anderen leitfähigen Verbindungsstelle168 . Außerdem verläuft das Unterfüllungsmaterial169 ähnlich wie in12B kontinuierlich entlang Seitenwänden166S der gehärteten Metallpaste166 . Somit ist das Unterfüllungsmaterial169 zusammenhängend. Mit anderen Worten, das Unterfüllungsmaterial169 besteht aus einem einzigen zusammenhängenden dielektrischen Material (z. B. einem Epoxid oder Polymer). - Die
21 bis23 zeigen Schnittansichten von Halbleiter-Packages1100B ,1100C bzw.1100D , die dem Halbleiter-Package1100A von20 ähnlich sind, aber bei denen die Menge (z. B. das Volumen) der Metallpaste166 so eingestellt (z. B. verringert) wird, dass sich die Oberseite166U der gehärteten Metallpaste166 unter dem Substrat161 des Halbleiter-Packages160 befindet und somit das Substrat161 nicht kontaktiert. Insbesondere befindet sich in21 die Oberseite166U der gehärteten Metallpaste166 zwischen dem Substrat161 und der Oberseite111U der oberen dielektrischen Schicht (z. B.111 ) der Umverteilungsstruktur110 . In22 ist die Oberseite166U der gehärteten Metallpaste166 auf gleicher Höhe mit der Oberseite111U der oberen dielektrischen Schicht (z. B.111 ) der Umverteilungsstruktur110 . In23 ist die Oberseite166U der gehärteten Metallpaste166 dichter an dem Die120 als die Oberseite111U der oberen dielektrischen Schicht (z. B.111 ) der Umverteilungsstruktur110 . Wie in23 gezeigt ist, ist ein Teil des Unterfüllungsmaterials169 , der sich direkt über dem Die120 befindet, dichter an dem Die120 als Teile des Unterfüllungsmaterials169 , die sich nicht direkt über dem Die120 befinden (z. B. Teile, die die leitfähigen Verbindungsstellen168 kontaktieren). - Die verschiedenen Ausführungsformen, die vorstehend erörtert worden sind, dienen nur der Erläuterung und sind nicht beschränkend. Weitere Abwandlungen der offenbarten Ausführungsformen sind möglich und sollen vollständig innerhalb des Schutzumfangs der vorliegenden Erfindung liegen.
- Ausführungsformen können verschiedene Vorzüge erzielen. Durch Ersetzen von Teilen der dielektrischen Materialien der Umverteilungsstruktur
110 und von Teilen der Haftschicht118 , die niedrige Wärmeleitfähigkeiten haben, durch eine Metallpaste, die eine höhere Wärmeleitfähigkeit hat, wird die Effizienz der Wärmeabfuhr des hergestellten Halbleiter-Packages verbessert. Durch die bessere Effizienz der Wärmeabfuhr werden die Zuverlässigkeit und die Lebensdauer des Halbleiter-Packages verbessert und Ausfälle reduziert, die durch Überhitzung verursacht werden. Die bessere Effizienz der Wärmeabfuhr ermöglicht auch eine höhere Leistungsfähigkeit und/oder eine höhere Integrationsdichte, da die Halbleiter-Dies mit höheren Taktfrequenzen (höherer Leistung) betrieben werden können, die mehr Wärme erzeugen. Außerdem können mehr Transistoren in die Dies des Halbleiter-Packages integriert werden, sodass eine höhere Integrationsdichte und niedrigere Herstellungskosten möglicht werden, was bisher, ohne die die hier offenbarte Struktur, auf Grund der Wärmeabfuhr-Beschränkungen nicht möglich gewesen ist. -
24 zeigt ein Ablaufdiagramm eines Verfahrens3000 zur Herstellung eines Halbleiter-Packages, gemäß einigen Ausführungsformen. Es dürfte klar sein, dass die in24 gezeigte Verfahrensausführungsform lediglich ein Beispiel für zahlreiche mögliche Verfahrensausführungsformen ist. Ein Durchschnittsfachmann dürfte zahlreiche Abwandlungen, Alternativen und Modifikationen erkennen. Zum Beispiel können verschiedene Schritte, die in24 dargestellt sind, hinzugefügt, weggelassen, ersetzt, umgeordnet und wiederholt werden. - In
24 wird im Schritt3010 ein Die an einer ersten Seite einer ersten Umverteilungsstruktur befestigt. Im Schritt3020 wird eine leitfähige Säule auf der ersten Seite der ersten Umverteilungsstruktur hergestellt. Im Schritt3030 wird ein Formmaterial zwischen dem Die und der leitfähigen Säule abgeschieden. Im Schritt3040 wird eine zweite Umverteilungsstruktur über dem Die, der leitfähigen Säule und dem Formmaterial hergestellt. Im Schritt3050 wird eine erste Öffnung in der ersten Umverteilungsstruktur erzeugt, wobei die erste Öffnung innerhalb von seitlichen Ausdehnungen des Dies angeordnet ist und durch die erste Umverteilungsstruktur verläuft. Im Schritt3060 wird eine Metallpaste in der ersten Öffnung aufgebracht, wobei die Metallpaste elektrisch isoliert ist. - Bei einer Ausführungsform weist eine Halbleiterstruktur Folgendes auf: einen Die, der in ein Formmaterial eingebettet ist, wobei der Die auf einer ersten Seite Die-Verbindungselemente hat; eine erste Umverteilungsstruktur auf der ersten Seite des Dies, wobei die erste Umverteilungsstruktur über die Die-Verbindungselemente elektrisch mit dem Die verbunden ist; eine zweite Umverteilungsstruktur auf einer zweiten Seite des Dies, die der ersten Seite gegenüberliegt; und ein thermisch leitfähiges Material in der zweiten Umverteilungsstruktur, wobei der Die zwischen das thermisch leitfähige Material und die erste Umverteilungsstruktur geschichtet ist und das thermisch leitfähige Material durch die zweite Umverteilungsstruktur verläuft und elektrisch isoliert ist. Bei einer Ausführungsform weist das thermisch leitfähige Material ein Haftmaterial auf, in dem Metallteilchen verteilt sind. Bei einer Ausführungsform weist die Halbleiterstruktur weiterhin eine Metallsäule auf, die durch das Formmaterial verläuft, wobei die Metallsäule die erste Umverteilungsstruktur elektrisch mit der zweiten Umverteilungsstruktur verbindet. Bei einer Ausführungsform kontaktiert das thermisch leitfähige Material physisch die zweite Seite des Dies. Bei einer Ausführungsform weist die zweite Umverteilungsstruktur weiterhin Dummy-Metallstrukturen auf, wobei die Dummy-Metallstrukturen das thermisch leitfähige Material kontaktieren. Bei einer Ausführungsform weist die Halbleiterstruktur weiterhin eine dielektrische Schicht zwischen der zweiten Umverteilungsstruktur und dem Die auf, wobei die dielektrische Schicht gemeinsame Grenzen mit dem Die hat und das thermisch leitfähige Material durch die dielektrische Schicht verläuft. Bei einer Ausführungsform weist die Halbleiterstruktur weiterhin eine Dummy-Metallschicht auf, die auf der zweiten Seite des Dies angeordnet ist, wobei die Dummy-Metallschicht elektrisch isoliert ist. Bei einer Ausführungsform kontaktiert das thermisch leitfähige Material physisch die Dummy-Metallschicht. Bei einer Ausführungsform weist die zweite Umverteilungsstruktur weiterhin Dummy-Metallstrukturen auf, wobei das thermisch leitfähige Material zwischen einzelnen der Dummy-Metallstrukturen angeordnet ist. Bei einer Ausführungsform weist die Halbleiterstruktur weiterhin eine dielektrische Schicht zwischen der zweiten Umverteilungsstruktur und der Dummy-Metallschicht auf, wobei die dielektrische Schicht die gleiche Breite wie die Dummy-Metallschicht hat und das thermisch leitfähige Material durch die dielektrische Schicht verläuft. Bei einer Ausführungsform ist eine Oberfläche des thermisch leitfähigen Materials, die von dem Die entfernt ist, auf gleicher Höhe mit einer Oberfläche der zweiten Umverteilungsstruktur, die von dem Die entfernt ist. Bei einer Ausführungsform ist eine Oberfläche des thermisch leitfähigen Materials, die von dem Die entfernt ist, dichter an dem Die als eine Oberfläche der zweiten Umverteilungsstruktur, die von dem Die entfernt ist. Bei einer Ausführungsform ist eine Oberfläche des thermisch leitfähigen Materials, die von dem Die entfernt ist, weiter von dem Die entfernt als eine Oberfläche der zweiten Umverteilungsstruktur, die von dem Die entfernt ist.
- Bei einer Ausführungsform weist eine Halbleiterstruktur Folgendes auf: eine erste Umverteilungsstruktur; eine zweite Umverteilungsstruktur; einen Die, der zwischen die erste Umverteilungsstruktur und die zweite Umverteilungsstruktur geschichtet ist, wobei eine Vorderseite des Dies zu der ersten Umverteilungsstruktur zeigt; ein Formmaterial um den Die und zwischen der ersten Umverteilungsstruktur und der zweiten Umverteilungsstruktur; eine Wärmeabfuhrstruktur, die zumindest teilweise in die zweite Umverteilungsstruktur eingebettet ist, wobei die Wärmeabfuhrstruktur elektrisch isoliert ist und von einer ersten Seite der zweiten Umverteilungsstruktur zu einer gegenüberliegenden zweiten Seite der zweiten Umverteilungsstruktur verläuft und sich der Die zwischen der Wärmeabfuhrstruktur und der ersten Umverteilungsstruktur befindet; und ein Halbleiter-Package, das mit der zweiten Umverteilungsstruktur elektrisch verbunden ist. Bei einer Ausführungsform weist die Wärmeabfuhrstruktur Dummy-Metallstrukturen der zweiten Umverteilungsstruktur und eine Metallpaste auf, die zumindest teilweise in die zweite Umverteilungsstruktur eingebettet ist, wobei die Metallpaste die Dummy-Metallstrukturen kontaktiert. Bei einer Ausführungsform weist die Halbleiterstruktur weiterhin eine dielektrische Schicht zwischen der zweiten Umverteilungsstruktur und dem Die auf, wobei die dielektrische Schicht die gleiche Breite wie der Die hat und die Wärmeabfuhrstruktur von einer ersten Seite der dielektrischen Schicht zu einer gegenüberliegenden zweiten Seite der dielektrischen Schicht verläuft. Bei einer Ausführungsform ist eine erste Oberfläche der Wärmeabfuhrstruktur, die zu dem Die zeigt, dichter an dem Die als eine erste Seite der zweiten Umverteilungsstruktur, die zu dem Die zeigt.
- Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Befestigen eines Dies an einer ersten Seite einer ersten Umverteilungsstruktur; Herstellen einer leitfähigen Säule auf der ersten Seite der ersten Umverteilungsstruktur; Aufbringen eines Formmaterials zwischen dem Die und der leitfähigen Säule; Herstellen einer zweiten Umverteilungsstruktur über dem Die, der leitfähigen Säule und dem Formmaterial; Erzeugen einer ersten Öffnung in der ersten Umverteilungsstruktur, wobei die erste Öffnung innerhalb von seitlichen Ausdehnungen des Dies angeordnet ist und durch die erste Umverteilungsstruktur verläuft; und Aufbringen einer Metallpaste in der ersten Öffnung, wobei die Metallpaste elektrisch isoliert ist. Bei einer Ausführungsform umfasst das Verfahren weiterhin Folgendes: Erzeugen einer zweiten Öffnung in der ersten Umverteilungsstruktur, um leitfähige Strukturelemente der ersten Umverteilungsstruktur freizulegen; Befestigen von Verbindungselementen eines Halbleiter-Packages an den freigelegten leitfähigen Strukturelementen der ersten Umverteilungsstruktur; und Durchführen eines Aufschmelzprozesses, wobei in dem Aufschmelzprozess die Metallpaste gehärtet wird und die Verbindungselemente des Halbleiter-Packages mit den freigelegten leitfähigen Strukturelementen der ersten Umverteilungsstruktur verbunden werden. Bei einer Ausführungsform umfasst das Verfahren vor dem Befestigen des Dies weiterhin das Herstellen einer Dummy-Metallschicht auf einer Rückseite des Dies, wobei die Dummy-Metallschicht elektrisch isoliert ist.
- Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
Claims (20)
- Halbleiterstruktur mit: einem Die, der in ein Formmaterial eingebettet ist, wobei der Die auf einer ersten Seite Die-Verbindungselemente hat; einer ersten Umverteilungsstruktur auf der ersten Seite des Dies, wobei die erste Umverteilungsstruktur über die Die-Verbindungselemente elektrisch mit dem Die verbunden ist; einer zweiten Umverteilungsstruktur auf einer zweiten Seite des Dies, die der ersten Seite entgegengesetzt ist; und einem thermisch leitfähigen Material in der zweiten Umverteilungsstruktur, wobei der Die zwischen das thermisch leitfähige Material und die erste Umverteilungsstruktur geschichtet ist und das thermisch leitfähige Material durch die zweite Umverteilungsstruktur verläuft und elektrisch isoliert ist.
- Halbleiterstruktur nach
Anspruch 1 , wobei das thermisch leitfähige Material ein Haftmaterial aufweist, in dem Metallteilchen verteilt sind. - Halbleiterstruktur nach
Anspruch 1 oder2 , die weiterhin eine Metallsäule aufweist, die durch das Formmaterial verläuft, wobei die Metallsäule die erste Umverteilungsstruktur elektrisch mit der zweiten Umverteilungsstruktur verbindet. - Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei das thermisch leitfähige Material die zweite Seite des Dies physisch kontaktiert.
- Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die zweite Umverteilungsstruktur weiterhin Dummy-Metallstrukturen aufweist, wobei die Dummy-Metallstrukturen das thermisch leitfähige Material kontaktieren.
- Halbleiterstruktur nach einem der vorhergehenden Ansprüche, die weiterhin eine dielektrische Schicht zwischen der zweiten Umverteilungsstruktur und dem Die aufweist, wobei die dielektrische Schicht gemeinsame Grenzen mit dem Die hat und das thermisch leitfähige Material durch die dielektrische Schicht verläuft.
- Halbleiterstruktur nach einem der vorhergehenden Ansprüche, die weiterhin eine Dummy-Metallschicht aufweist, die auf der zweiten Seite des Dies angeordnet ist, wobei die Dummy-Metallschicht elektrisch isoliert ist.
- Halbleiterstruktur nach
Anspruch 7 , wobei das thermisch leitfähige Material die Dummy-Metallschicht physisch kontaktiert. - Halbleiterstruktur nach
Anspruch 7 oder8 , wobei die zweite Umverteilungsstruktur weiterhin Dummy-Metallstrukturen aufweist, wobei das thermisch leitfähige Material zwischen einzelnen der Dummy-Metallstrukturen angeordnet ist. - Halbleiterstruktur nach einem der
Ansprüche 7 bis9 , die weiterhin eine dielektrische Schicht zwischen der zweiten Umverteilungsstruktur und der Dummy-Metallschicht aufweist, wobei die dielektrische Schicht die gleiche Breite wie die Dummy-Metallschicht hat und das thermisch leitfähige Material durch die dielektrische Schicht verläuft. - Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei eine Oberfläche des thermisch leitfähigen Materials, die von dem Die entfernt ist, auf gleicher Höhe mit einer Oberfläche der zweiten Umverteilungsstruktur ist, die von dem Die entfernt ist.
- Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei eine Oberfläche des thermisch leitfähigen Materials, die von dem Die entfernt ist, dichter an dem Die ist als eine Oberfläche der zweiten Umverteilungsstruktur, die von dem Die entfernt ist.
- Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei eine Oberfläche des thermisch leitfähigen Materials, die von dem Die entfernt ist, weiter von dem Die entfernt ist als eine Oberfläche der zweiten Umverteilungsstruktur, die von dem Die entfernt ist.
- Halbleiterstruktur mit: einer ersten Umverteilungsstruktur; einer zweiten Umverteilungsstruktur; einem Die, der zwischen die erste Umverteilungsstruktur und die zweite Umverteilungsstruktur geschichtet ist, wobei eine Vorderseite des Dies zu der ersten Umverteilungsstruktur zeigt; einem Formmaterial um den Die und zwischen der ersten Umverteilungsstruktur und der zweiten Umverteilungsstruktur; einer Wärmeabfuhrstruktur, die zumindest teilweise in die zweite Umverteilungsstruktur eingebettet ist, wobei die Wärmeabfuhrstruktur elektrisch isoliert ist und von einer ersten Seite der zweiten Umverteilungsstruktur zu einer entgegengesetzten zweiten Seite der zweiten Umverteilungsstruktur verläuft und sich der Die zwischen der Wärmeabfuhrstruktur und der ersten Umverteilungsstruktur befindet; und einem Halbleiter-Package, das mit der zweiten Umverteilungsstruktur elektrisch verbunden ist.
- Halbleiterstruktur nach
Anspruch 14 , wobei die Wärmeabfuhrstruktur Folgendes aufweist: Dummy-Metallstrukturen der zweiten Umverteilungsstruktur; und eine Metallpaste, die zumindest teilweise in die zweite Umverteilungsstruktur eingebettet ist, wobei die Metallpaste die Dummy-Metallstrukturen kontaktiert. - Halbleiterstruktur nach
Anspruch 14 oder15 , die weiterhin eine dielektrische Schicht zwischen der zweiten Umverteilungsstruktur und dem Die aufweist, wobei die dielektrische Schicht die gleiche Breite wie der Die hat und die Wärmeabfuhrstruktur von einer ersten Seite der dielektrischen Schicht zu einer entgegengesetzten zweiten Seite der dielektrischen Schicht verläuft. - Halbleiterstruktur nach einem der
Ansprüche 14 bis16 , wobei eine erste Oberfläche der Wärmeabfuhrstruktur, die zu dem Die zeigt, dichter an dem Die ist als eine erste Seite der zweiten Umverteilungsstruktur, die zu dem Die zeigt. - Verfahren mit den folgenden Schritten: Befestigen eines Dies an einer ersten Seite einer ersten Umverteilungsstruktur; Herstellen einer leitfähigen Säule auf der ersten Seite der ersten Umverteilungsstruktur; Aufbringen eines Formmaterials zwischen dem Die und der leitfähigen Säule; Herstellen einer zweiten Umverteilungsstruktur über dem Die, der leitfähigen Säule und dem Formmaterial; Erzeugen einer ersten Öffnung in der ersten Umverteilungsstruktur, wobei die erste Öffnung innerhalb von seitlichen Ausdehnungen des Dies angeordnet ist und durch die erste Umverteilungsstruktur verläuft; und Aufbringen einer Metallpaste in der ersten Öffnung, wobei die Metallpaste elektrisch isoliert ist.
- Verfahren nach
Anspruch 18 , das weiterhin Folgendes umfasst: Erzeugen einer zweiten Öffnung in der ersten Umverteilungsstruktur, um leitfähige Strukturelemente der ersten Umverteilungsstruktur freizulegen; Befestigen von Verbindungselementen eines Halbleiter-Packages an den freigelegten leitfähigen Strukturelementen der ersten Umverteilungsstruktur; und Durchführen eines Aufschmelzprozesses, wobei in dem Aufschmelzprozess die Metallpaste gehärtet wird und die Verbindungselemente des Halbleiter-Packages mit den freigelegten leitfähigen Strukturelementen der ersten Umverteilungsstruktur verbunden werden. - Verfahren nach
Anspruch 18 oder19 , das vor dem Befestigen des Dies weiterhin das Herstellen einer Dummy-Metallschicht auf einer Rückseite des Dies umfasst, wobei die Dummy-Metallschicht elektrisch isoliert ist.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201762586587P | 2017-11-15 | 2017-11-15 | |
US62/586,587 | 2017-11-15 | ||
US15/940,623 US10566261B2 (en) | 2017-11-15 | 2018-03-29 | Integrated fan-out packages with embedded heat dissipation structure |
US15/940,623 | 2018-03-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102018108051A1 true DE102018108051A1 (de) | 2019-05-16 |
DE102018108051B4 DE102018108051B4 (de) | 2022-08-18 |
Family
ID=66433526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102018108051.4A Active DE102018108051B4 (de) | 2017-11-15 | 2018-04-05 | Integrierte Fan-Out-Packages und Verfahren zu deren Herstellung |
Country Status (5)
Country | Link |
---|---|
US (4) | US10566261B2 (de) |
KR (1) | KR102131759B1 (de) |
CN (1) | CN109786340B (de) |
DE (1) | DE102018108051B4 (de) |
TW (1) | TWI683401B (de) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10460987B2 (en) * | 2017-05-09 | 2019-10-29 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor package device with integrated antenna and manufacturing method thereof |
US10840227B2 (en) * | 2017-11-02 | 2020-11-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Under-bump-metallization structure and redistribution layer design for integrated fan-out package with integrated passive device |
US10566261B2 (en) * | 2017-11-15 | 2020-02-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated fan-out packages with embedded heat dissipation structure |
KR102071457B1 (ko) * | 2018-03-13 | 2020-01-30 | 삼성전자주식회사 | 팬-아웃 반도체 패키지 |
US10510595B2 (en) * | 2018-04-30 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated fan-out packages and methods of forming the same |
US20200161206A1 (en) * | 2018-11-20 | 2020-05-21 | Advanced Semiconductor Engineering, Inc. | Semiconductor package structure and semiconductor manufacturing process |
US11728238B2 (en) * | 2019-07-29 | 2023-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package with heat dissipation films and manufacturing method thereof |
CN110544679B (zh) * | 2019-08-30 | 2021-05-18 | 颀中科技(苏州)有限公司 | 芯片重布线结构及其制备方法 |
CN110707056B (zh) * | 2019-09-27 | 2021-06-15 | 南京矽力微电子技术有限公司 | 封装组件及其制造方法、以及降压型变换器的封装组件 |
KR20210095442A (ko) | 2020-01-23 | 2021-08-02 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
US20210280507A1 (en) * | 2020-03-05 | 2021-09-09 | Qualcomm Incorporated | Package comprising dummy interconnects |
US11948891B2 (en) | 2020-04-03 | 2024-04-02 | Nepes Co., Ltd. | Semiconductor package and manufacturing method thereof |
KR102635846B1 (ko) * | 2020-04-03 | 2024-02-13 | 주식회사 네패스 | 반도체 패키지 및 그 제조방법 |
US11576262B2 (en) * | 2020-04-27 | 2023-02-07 | Apple Inc. | Fabric-mounted components |
KR20210146608A (ko) * | 2020-05-27 | 2021-12-06 | 삼성전자주식회사 | 반도체 패키지 |
US11527518B2 (en) * | 2020-07-27 | 2022-12-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Heat dissipation in semiconductor packages and methods of forming same |
KR20220047066A (ko) | 2020-10-08 | 2022-04-15 | 삼성전자주식회사 | 반도체 패키지 장치 |
TWI768593B (zh) | 2020-12-15 | 2022-06-21 | 華泰電子股份有限公司 | 半導體封裝件及其製法 |
US12021068B2 (en) | 2020-12-22 | 2024-06-25 | Mediatek Inc. | Semiconductor device with dummy thermal features on interposer |
US20230307404A1 (en) * | 2022-03-28 | 2023-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure and manufacturing method thereof |
Family Cites Families (53)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US14292A (en) * | 1856-02-19 | Improvement in temples for looms | ||
US170341A (en) * | 1875-11-23 | Improvement in watch-case springs | ||
JPH11186449A (ja) * | 1997-12-25 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US20090170241A1 (en) * | 2007-12-26 | 2009-07-02 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier |
KR20110085481A (ko) * | 2010-01-20 | 2011-07-27 | 삼성전자주식회사 | 적층 반도체 패키지 |
US9048233B2 (en) | 2010-05-26 | 2015-06-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package systems having interposers |
US9064879B2 (en) | 2010-10-14 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging methods and structures using a die attach film |
JP5316602B2 (ja) | 2010-12-16 | 2013-10-16 | 株式会社日本自動車部品総合研究所 | 熱拡散部材の接合構造、発熱体の冷却構造、及び熱拡散部材の接合方法 |
US8797057B2 (en) | 2011-02-11 | 2014-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Testing of semiconductor chips with microbumps |
US9000584B2 (en) | 2011-12-28 | 2015-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaged semiconductor device with a molding compound and a method of forming the same |
US9059109B2 (en) * | 2012-01-24 | 2015-06-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package assembly and method of forming the same |
US9111949B2 (en) | 2012-04-09 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus of wafer level package for heterogeneous integration technology |
JP2014056992A (ja) * | 2012-09-13 | 2014-03-27 | Sumitomo Bakelite Co Ltd | 電子機器および電子機器の製造方法 |
US9735087B2 (en) * | 2012-09-20 | 2017-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer level embedded heat spreader |
US9209156B2 (en) * | 2012-09-28 | 2015-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Three dimensional integrated circuits stacking approach |
US8889484B2 (en) | 2012-10-02 | 2014-11-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and method for a component package |
US9245770B2 (en) * | 2012-12-20 | 2016-01-26 | Stats Chippac, Ltd. | Semiconductor device and method of simultaneous molding and thermalcompression bonding |
US9263511B2 (en) | 2013-02-11 | 2016-02-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package with metal-insulator-metal capacitor and method of manufacturing the same |
US9048222B2 (en) | 2013-03-06 | 2015-06-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating interconnect structure for package-on-package devices |
KR101445964B1 (ko) * | 2013-03-11 | 2014-09-29 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
US9368460B2 (en) | 2013-03-15 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out interconnect structure and method for forming same |
US9543373B2 (en) * | 2013-10-23 | 2017-01-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and manufacturing method thereof |
US10014292B2 (en) * | 2015-03-09 | 2018-07-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US9281254B2 (en) | 2014-02-13 | 2016-03-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming integrated circuit package |
US9196586B2 (en) * | 2014-02-13 | 2015-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package including an embedded surface mount device and method of forming the same |
US9412714B2 (en) * | 2014-05-30 | 2016-08-09 | Invensas Corporation | Wire bond support structure and microelectronic package including wire bonds therefrom |
KR101594492B1 (ko) * | 2014-06-02 | 2016-02-16 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 구조물 및 그 제작 방법 |
US9496189B2 (en) | 2014-06-13 | 2016-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked semiconductor devices and methods of forming same |
US9543170B2 (en) | 2014-08-22 | 2017-01-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor packages and methods of forming the same |
US9379076B2 (en) * | 2014-10-01 | 2016-06-28 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing method thereof |
US9941207B2 (en) | 2014-10-24 | 2018-04-10 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of fabricating 3D package with short cycle time and high yield |
TWI571983B (zh) | 2014-11-25 | 2017-02-21 | 矽品精密工業股份有限公司 | 電子封裝件及其製法 |
US9633934B2 (en) | 2014-11-26 | 2017-04-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semicondutor device and method of manufacture |
US9812337B2 (en) * | 2014-12-03 | 2017-11-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit package pad and methods of forming |
US20160211221A1 (en) * | 2015-01-16 | 2016-07-21 | Amkor Technology, Inc. | Semiconductor device and manufacturing method thereof |
US9786623B2 (en) * | 2015-03-17 | 2017-10-10 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming PoP semiconductor device with RDL over top package |
US9613931B2 (en) * | 2015-04-30 | 2017-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out stacked system in package (SIP) having dummy dies and methods of making the same |
US10079192B2 (en) * | 2015-05-05 | 2018-09-18 | Mediatek Inc. | Semiconductor chip package assembly with improved heat dissipation performance |
KR101923659B1 (ko) | 2015-08-31 | 2019-02-22 | 삼성전자주식회사 | 반도체 패키지 구조체, 및 그 제조 방법 |
US9620482B1 (en) * | 2015-10-19 | 2017-04-11 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing method thereof |
KR20170067426A (ko) * | 2015-12-08 | 2017-06-16 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지의 제조 방법 및 이를 이용한 반도체 패키지 |
KR102487563B1 (ko) * | 2015-12-31 | 2023-01-13 | 삼성전자주식회사 | 반도체 패키지 및 그 제조방법 |
US10204883B2 (en) * | 2016-02-02 | 2019-02-12 | Taiwan Semidonductor Manufacturing Company Ltd. | Semiconductor device and manufacturing method thereof |
US10163800B2 (en) * | 2016-07-08 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure with dummy feature in passivation layer |
US10332843B2 (en) * | 2016-08-19 | 2019-06-25 | Samsung Electro-Mechanics Co., Ltd. | Fan-out semiconductor package |
US10276548B2 (en) * | 2016-09-14 | 2019-04-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor packages having dummy connectors and methods of forming same |
US10163802B2 (en) * | 2016-11-29 | 2018-12-25 | Taiwan Semicondcutor Manufacturing Company, Ltd. | Fan-out package having a main die and a dummy die, and method of forming |
US10170341B1 (en) * | 2017-06-30 | 2019-01-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Release film as isolation film in package |
US10224301B2 (en) * | 2017-07-05 | 2019-03-05 | Advanced Semiconductor Engineering, Inc. | Semiconductor package device and method of manufacturing the same |
US10566261B2 (en) * | 2017-11-15 | 2020-02-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated fan-out packages with embedded heat dissipation structure |
US10504858B2 (en) * | 2018-04-27 | 2019-12-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure and method of fabricating the same |
US11309294B2 (en) * | 2018-09-05 | 2022-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated fan-out packages and methods of forming the same |
US10658348B2 (en) * | 2018-09-27 | 2020-05-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices having a plurality of first and second conductive strips |
-
2018
- 2018-03-29 US US15/940,623 patent/US10566261B2/en active Active
- 2018-04-05 DE DE102018108051.4A patent/DE102018108051B4/de active Active
- 2018-06-27 KR KR1020180074209A patent/KR102131759B1/ko active IP Right Grant
- 2018-07-20 TW TW107125096A patent/TWI683401B/zh active
- 2018-08-29 CN CN201810996129.0A patent/CN109786340B/zh active Active
-
2019
- 2019-09-13 US US16/569,898 patent/US10978370B2/en active Active
-
2021
- 2021-04-12 US US17/227,790 patent/US11901258B2/en active Active
-
2024
- 2024-01-04 US US18/404,504 patent/US20240153842A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US20240153842A1 (en) | 2024-05-09 |
TW201923998A (zh) | 2019-06-16 |
KR20190055709A (ko) | 2019-05-23 |
US20200006191A1 (en) | 2020-01-02 |
US10566261B2 (en) | 2020-02-18 |
TWI683401B (zh) | 2020-01-21 |
DE102018108051B4 (de) | 2022-08-18 |
CN109786340A (zh) | 2019-05-21 |
US20190148262A1 (en) | 2019-05-16 |
US20210233829A1 (en) | 2021-07-29 |
US10978370B2 (en) | 2021-04-13 |
US11901258B2 (en) | 2024-02-13 |
CN109786340B (zh) | 2020-09-18 |
KR102131759B1 (ko) | 2020-07-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102018108051B4 (de) | Integrierte Fan-Out-Packages und Verfahren zu deren Herstellung | |
DE102015105855B4 (de) | Halbleitergehäuse und Verfahren zu ihrer Ausbildung | |
DE102017117815B4 (de) | Struktur eines Halbleitergehäuses und Herstellungsverfahren | |
DE102018106761A1 (de) | Halbleiter-package mit routing bei zweiseitigem metall | |
DE102020101431B4 (de) | Halbleitervorrichtung und Herstellungsverfahren | |
DE102017117810B4 (de) | Halbleiterpackage, sowie vorrichtung mit umverteilungsschichten und verfahrenzu dessen herstellung | |
DE102015106576B4 (de) | Halbleitervorrichtung mit ausgesparten rändern und herstellungsverfahren | |
DE102013107244B4 (de) | Gestapelter Fan-Out-Halbleiterchip | |
DE102019121201A1 (de) | Integrierte fan-out-packages und verfahren zum bilden derselben | |
DE102018116743A1 (de) | Halbleiter-Bauelement und Verfahren | |
DE102019109690A1 (de) | Halbleiterstrukturen und Verfahren zu deren Herstellung | |
DE102014114633A1 (de) | Gehäusestrukturen und Verfahren zu ihrer Ausbildung | |
DE102015105952A1 (de) | Halbleitereinrichtung und Verfahren | |
DE102020113988B4 (de) | Integrierter-schaltkreis-package und verfahren | |
DE102018122228B4 (de) | Integriertes Multichip-Fan-Out-Package sowie Verfahren zu dessen Herstellung | |
DE102019129870A1 (de) | Halbleitervorrichtung und herstellungsverfahren | |
DE102018102086A1 (de) | Halbleiter-packages und verfahren zu deren herstellung | |
DE102017123326B4 (de) | Halbleiter-Packages und Verfahren zu deren Herstellung | |
DE102017118183B4 (de) | Halbleiter-Packages mit Dummy-Verbindern und Verfahren zu deren Herstellung | |
DE102019129840B4 (de) | Halbleiter-bauelement und verfahren zu dessen herstellung | |
DE102018127314B4 (de) | Integriertes Schaltkreis-Package und Verfahren | |
DE102017102534B4 (de) | Umverteilungsschichten in Halbleiter-Packages und Verfahren zu deren Herstellung | |
DE102021117989A1 (de) | Hocheffiziente wärmeabführung mittels diskreter thermischer grenzflächenmaterialschichten | |
DE102018108409B4 (de) | Integrierte schaltkreis-packages und verfahren zu deren herstellung | |
DE102018105052B4 (de) | Halbleiter-Package und Verfahren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |