DE102018116743A1 - Halbleiter-Bauelement und Verfahren - Google Patents
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- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
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- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
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- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
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- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/0347—Manufacturing methods using a lift-off mask
- H01L2224/0348—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
- H01L2224/05547—Structure comprising a core and a coating
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/0805—Shape
- H01L2224/08057—Shape in side view
- H01L2224/08058—Shape in side view being non uniform along the bonding area
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/0805—Shape
- H01L2224/0807—Shape of bonding interfaces, e.g. interlocking features
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/1147—Manufacturing methods using a lift-off mask
- H01L2224/1148—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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- H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
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- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
- H01L2224/80365—Shape, e.g. interlocking features
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- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80801—Soldering or alloying
- H01L2224/80815—Reflow soldering
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
- H01L2224/81815—Reflow soldering
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- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
- H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
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- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
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- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92124—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
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Abstract
Bei einer Ausführungsform weist ein Bauelement Folgendes auf: ein erstes Bauelement mit einem integrierten Schaltkreiselement, das ein erstes Verbindungselement aufweist, einer ersten lichtempfindlichen Haftschicht auf dem integrierten Schaltkreiselement, und einer ersten leitfähigen Schicht auf dem ersten Verbindungselement, wobei die erste lichtempfindliche Haftschicht die erste leitfähige Schicht umschließt; ein zweites Bauelement mit einem Interposer, der ein zweites Verbindungselement aufweist, einer zweiten lichtempfindlichen Haftschicht auf dem Interposer, wobei die zweite lichtempfindliche Haftschicht physisch mit der ersten lichtempfindlichen Haftschicht verbunden ist, und einer zweiten leitfähigen Schicht auf dem zweiten Verbindungselement, wobei die zweite lichtempfindliche Haftschicht die zweite leitfähige Schicht umschließt; und ein leitfähiges Verbindungselement, das die erste und die zweite leitfähige Schicht aneinander bondet, wobei das leitfähige Verbindungselement von einem Luftspalt umschlossen ist.
Description
- Hintergrund
- Seit dem Aufkommen des integrierten Schaltkreises (IC) hat die Halbleiterbranche durch ständige Verbesserungen der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein kontinuierliches schnelles Wachstum erfahren. Größtenteils sind diese Verbesserungen der Integrationsdichte auf wiederholte Reduzierungen der kleinsten Strukturbreite zurückführen, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können.
- Diese Verbesserungen der Integrationsdichte sind im Wesentlichen zweidimensionaler (2D) Art, insofern als die Fläche, die von den integrierten Komponenten eingenommen wird, im Wesentlichen auf der Oberfläche eines Halbleiterwafers ist. Die erhöhte Dichte und die entsprechende Verringerung der Fläche des integrierten Schaltkreises haben im Allgemeinen das Vermögen überstiegen, einen integrierten Schaltkreis-Chip direkt auf ein Substrat zu bonden. Interposer sind zum Umverteilen von Kugelkontaktflächen von der Fläche des Chips auf eine größere Fläche des Interposers verwendet worden. Außerdem haben Interposer ein dreidimensionales (3D) Package ermöglicht, das mehrere Chips aufweist. Zur Berücksichtigung von 3D-Aspekten sind auch weitere Packages entwickelt worden.
- Figurenliste
- Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
- Die
1A bis2B sind verschiedene Darstellungen von Zwischenstufen bei der Bearbeitung eines integrierten Schaltkreiselements, gemäß einigen Ausführungsformen. - Die
3A bis4B sind verschiedene Darstellungen von Zwischenstufen bei der Bearbeitung eines Wafers, gemäß einigen Ausführungsformen. - Die
5A bis18 sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung von Bauelement-Packages, gemäß einigen Ausführungsformen. -
19 ist eine Darstellung eines Bauelement-Packages, gemäß einigen Ausführungsformen. -
20 zeigt ein Bauelement-Package, gemäß einigen weiteren Ausführungsformen. -
21 zeigt ein Bauelement-Package, gemäß noch weiteren Ausführungsformen. - Die
22 bis33 sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung von Bauelement-Packages, gemäß einigen Ausführungsformen. -
34 zeigt ein Bauelement-Package gemäß einigen weiteren Ausführungsformen. -
35 zeigt ein Bauelement-Package gemäß noch weiteren Ausführungsformen. -
36 zeigt ein Bauelement-Package gemäß noch weiteren Ausführungsformen. - Die
37 bis46 sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung eines Bauelement-Packages, gemäß einigen Ausführungsformen. - Die
47 bis57 sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung eines Bauelement-Packages, gemäß einigen Ausführungsformen. - Die
58A bis58F zeigen einen Prozess zur Herstellung von leitfähigen Verbindungselementen, gemäß weiteren Ausführungsformen. - Die
59A bis59K zeigen einen Prozess zur Herstellung von leitfähigen Verbindungselementen, gemäß einer weiteren Ausführungsform. - Die
60A bis60F zeigen einen Prozess zur Herstellung von leitfähigen Verbindungselementen, gemäß einer weiteren Ausführungsform. - Die
61A und61B sind verschiedene Darstellungen eines Bauelement-Packages, gemäß einigen weiteren Ausführungsformen. - Detaillierte Beschreibung
- Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
- Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
- Gemäß einigen Ausführungsformen wird ein leitfähiges Verbindungselement hergestellt. Auf einem Die und einem Wafer werden lichtempfindliche Haftschichten hergestellt. In den lichtempfindlichen Haftschichten werden Öffnungen erzeugt, sodass die Verbindungselemente des Dies und des Wafers freigelegt werden. In den Öffnungen werden leitfähige Schichten und aufschmelzbare Schichten plattiert. Insbesondere ist eine vereinte Dicke der leitfähigen und aufschmelzbaren Schichten in jeder Öffnung kleiner als die Dicke der lichtempfindlichen Haftschichten. Der Die und der Wafer werden durch die lichtempfindlichen Haftschichten physisch miteinander verbunden, und der Die und der Wafer werden dann durch Aufschmelzen der aufschmelzbaren Schichten auch elektrisch miteinander verbunden, um leitfähige Verbindungselemente herzustellen. Da die Öffnungen mit aufschmelzbarem Material unterfüllt sind, entstehen Luftspalte um die resultierenden leitfähigen Verbindungselemente. Die entstandenen Luftspalte stellen einen Puffer um die leitfähigen Verbindungselemente bereit, sodass die Gefahr des Entstehens von Kurzschlüssen bei verringerten Abständen zwischen benachbarten leitfähigen Verbindungselementen vermieden wird.
- Die
1A bis2B sind verschiedene Darstellungen von Zwischenstufen bei der Bearbeitung eines integrierten Schaltkreiselements50 , gemäß einigen Ausführungsformen. Die1A bis2B sind Schnittansichten, wobei Figuren, die mit einem „A“ enden, eine Gesamtansicht zeigen und Figuren, die mit einem „B“ enden, eine detaillierte Ansicht eines Bereichs R1 aus der entsprechenden Figur zeigen, die mit „A“ endet. - Das integrierte Schaltkreiselement
50 kann Folgendes sein: ein logischer Die, wie etwa eine zentrale Verarbeitungseinheit (CPU), eine grafische Verarbeitungseinheit (GPU), ein Ein-Chip-System (SoC), ein Microcontroller usw.; ein Speicher-Die, wie etwa ein DRAM-Die (DRAM: dynamischer Direktzugriffsspeicher), ein SRAM-Die (SRAM: statischer Direktzugriffsspeicher) usw.; ein Power-Management-Die, wie etwa ein PMIC-Die (PMIC: power management integrated circuit; integrierter Power-Management-Schaltkreis); ein Hochfrequenz-Die; ein Sensor-Die; ein MEMS-Die (MEMS: mikroelektromechanisches System); ein Signalverarbeitungs-Die, wie etwa ein DSP-Die (DSP: digitale Signalverarbeitung); ein Front-End-Die, wie etwa ein analoger Front-End(AFE)-Die; oder dergleichen oder eine Kombination davon. Das integrierte Schaltkreiselement50 kann in einem Wafer hergestellt werden, der unterschiedliche Bauelementbereiche aufweisen kann, die in späteren Schritten zu einer Mehrzahl von integrierten Schaltkreiselementen50 vereinzelt werden können. Das integrierte Schaltkreiselement50 weist ein Substrat52 und Verbindungselemente54 auf. - Das Substrat
52 kann ein Volumenhalbleiter-Substrat, ein Halbleiter-auf-Isolator(SOI)-Substrat, ein mehrschichtiges Halbleitersubstrat oder dergleichen sein. Das Halbleitermaterial des Substrats52 kann Folgendes umfassen: Silizium oder Germanium; einen Verbindungshalbleiter, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Das Substrat52 kann dotiert oder undotiert sein. In und/oder auf einer aktiven Fläche (z. B. der Fläche, die nach oben zeigt) des Substrats52 können Bauelemente, wie etwa Transistoren, Kondensatoren, Widerstände, Dioden und dergleichen, hergestellt werden. - Auf der aktiven Fläche des Substrats
52 wird eine Verbindungsstruktur mit einer oder mehreren dielektrischen Schichten und jeweiligen Metallisierungsstrukturen hergestellt. Die dielektrischen Schichten können Zwischenmetalldielektrikum-Schichten (IMD-Schichten) sein. Die IMD-Schichten können zum Beispiel aus einem dielektrischen Low-k-Material, wie etwa undotiertem Silicatglas (USG), Phosphorsilicatglas (PSG), Borphosphorsilicatglas (BPSG), Fluorsilicatglas (FSG), SiOxCy, Aufschleuderglas, Aufschleuderpolymeren, Silizium-Kohlenstoff-Material, Verbindungen daraus, Verbundstoffen daraus, Kombinationen davon oder dergleichen, mit einem geeigneten Verfahren, das auf dem Fachgebiet bekannt, wie etwa Aufschleudern, chemische Aufdampfung (CVD), plasmaunterstützte chemische Aufdampfung (PECVD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDPCVD) oder dergleichen hergestellt werden. Die Metallisierungsstrukturen in den dielektrischen Schichten können elektrische Signale zwischen den Bauelementen übertragen, wie etwa unter Verwendung von Durchkontaktierungen und/oder Leiterbahnen, und sie können außerdem verschiedene elektrische Bauelemente enthalten, wie etwa Kondensatoren, Widerstände, Induktoren oder dergleichen. Die verschiedenen Bauelemente und Metallisierungsstrukturen können miteinander verbunden werden, um eine oder mehrere Funktionen auszuführen. Die Funktionen können Speicherstrukturen, Bearbeitungsstrukturen, Sensoren, Verstärker, Stromverteilung, E/A-Schaltungen oder dergleichen umfassen. Darüber hinaus werden in und/oder auf der Verbindungsstruktur die Verbindungselemente54 , wie etwa leitfähige Säulen oder Kontaktpads, hergestellt, um einen äußeren elektrischen Anschluss für die Schaltkreise und Bauelemente bereitzustellen. Ein Durchschnittsfachmann dürfte erkennen, dass die vorstehenden Beispiele nur der Erläuterung dienen. Gegebenenfalls können auch andere Schaltkreise für eine gegebene Anwendung verwendet werden. - In den
1A und1B wird eine lichtempfindliche Haftschicht56 auf der aktiven Fläche des Substrats52 hergestellt. Die lichtempfindliche Haftschicht56 kann aus einer organischen lichtempfindlichen Polymerschicht (photosensitive polymer layer; PSPL), wie etwa Benzocyclobuten (BCB), einer Epoxidharzschicht (SU-8 ), ShinEtsu SIN™, Polyimid oder dergleichen, bestehen und kann durch Schleuderbeschichtung oder dergleichen hergestellt werden. Die lichtempfindliche Haftschicht56 kann auch als eine Haftschicht bezeichnet werden. Die lichtempfindliche Haftschicht56 kann nach ihrer Herstellung für die Strukturierung belichtet werden. Die Struktur der lichtempfindlichen Haftschicht56 entspricht den Verbindungselementen54 . Durch die Strukturierung entsteht eine Struktur von Öffnungen58 durch die lichtempfindliche Haftschicht56 , sodass Teile der Verbindungselemente54 freigelegt werden. Die Öffnungen58 haben jeweils eine WeiteW1 , die kleiner als die Breite der Verbindungselemente54 sein kann und z. B. etwa 1 µm bis etwa 40 µm betragen kann. Die WeiteW1 kann auch größer als die oder gleich der Breite der Verbindungselemente54 sein. Nachdem die lichtempfindliche Haftschicht56 hergestellt und strukturiert worden ist, wird sie z. B. mit einem Glühprozess gehärtet, der in einem Ofen bei einer Temperatur von weniger als etwa 200 °C durchgeführt werden kann. Die hergestellte lichtempfindliche Haftschicht56 hat eine DickeT1 von etwa 1 µm bis etwa 10 µm. Die Öffnungen58 haben eine Tiefe, die gleich der DickeT1 ist. - In den
2A und2B werden leitfähige Schichten60 in den Öffnungen58 auf den Verbindungselementen54 hergestellt. Die leitfähigen Schichten60 bestehen aus einem leitfähigen Material, wie etwa Nickel, Kupfer, Gold oder dergleichen oder einer Kombination davon, und sie werden mit einem Plattierungsprozess, wie etwa durch stromlose Plattierung, unter Verwendung der Verbindungselemente54 statt einer Seedschicht hergestellt. Dann werden aufschmelzbare Schichten62 auf den leitfähigen Schichten60 in den Öffnungen58 hergestellt. Die aufschmelzbaren Schichten62 bestehen aus einem aufschmelzbaren Material, wie etwa Lot, Zinn oder dergleichen oder einer Kombination davon, und sie werden mit einem Plattierungsprozess unter Verwendung der leitfähigen Schichten60 statt einer Seedschicht hergestellt. - Die leitfähigen Schichten
60 und die aufschmelzbaren Schichten62 haben eine vereinte DickeT2 von etwa 1 µm bis etwa 10 µm. Die DickeT2 ist kleiner als die DickeT1 . Die Dicke für die aufschmelzbaren Schichten62 wird entsprechend der WeiteW1 berechnet, sodass ausreichend aufschmelzbares Material für später hergestellte leitfähige Verbindungselemente entsteht. Daher verläuft die Oberseite der lichtempfindlichen Haftschicht56 über Oberseiten der aufschmelzbaren Schichten62 . Es entstehen SpalteG1 , wobei die SpalteG1 eine Tiefe haben, die gleich der Differenz zwischen den DickenT1 undT2 ist. - Die
3A bis4B sind verschiedene Darstellungen von Zwischenstufen bei der Bearbeitung eines Wafers70 , gemäß einigen Ausführungsformen. Die3A bis4B sind Schnittansichten, wobei Figuren, die mit einem „A“ enden, eine Gesamtansicht zeigen und Figuren, die mit einem „B“ enden, eine detaillierte Ansicht eines BereichsR2 aus der entsprechenden Figur zeigen, die mit „A“ endet. - Der Wafer
70 weist mehrere Bauelementbereiche100A und100B auf, in denen integrierte Schaltkreiselemente50 befestigt werden, um eine Mehrzahl von Bauelementen herzustellen. Die in dem Wafer70 hergestellten Bauelemente können Interposer, integrierte Schaltkreis-Dies oder dergleichen sein. Der Wafer70 weist ein Substrat72 , Durchkontaktierungen74 und Verbindungselemente76 auf. - Das Substrat
72 kann ein Volumenhalbleiter-Substrat, ein SOI-Substrat, ein mehrschichtiges Halbleitersubstrat oder dergleichen sein. Das Halbleitermaterial des Substrats72 kann Folgendes umfassen: Silizium oder Germanium; einen Verbindungshalbleiter, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Das Substrat72 kann dotiert oder undotiert sein. Bei einigen Ausführungsformen, bei denen Interposer in dem Wafer70 hergestellt werden, weist das Substrat72 im Allgemeinen keine aktiven Bereiche auf, obwohl die Interposer passive Bauelemente umfassen können, die in und/oder auf einer Vorderseite (z. B. der Seite, die nach oben zeigt) des Substrats72 hergestellt sind. Bei Ausführungsformen, bei denen integrierte Schaltkreis-Dies in dem Wafer70 hergestellt werden, können Bauelemente, wie etwa Transistoren, Kondensatoren, Widerstände, Dioden und dergleichen, in und/oder auf der Vorderseite des Substrats72 hergestellt werden. - Die Durchkontaktierungen
74 werden so hergestellt, dass sie von der Vorderseite des Substrats72 her in das Substrat72 hineinreichen. Die Durchkontaktierungen74 werden gelegentlich auch als Durchkontaktierungen durch das Substrat oder als Durchkontaktierungen durch Silizium (TSVs) bezeichnet, wenn das Substrat72 ein Siliziumsubstrat ist. Die Durchkontaktierungen74 können durch Erzeugen von Aussparungen in dem Substrat72 hergestellt werden, zum Beispiel durch Ätzen, Fräsen, Laserverfahren, eine Kombination davon oder dergleichen. In den Aussparungen kann ein dünnes dielektrisches Material hergestellt werden, wie etwa mit einem Oxidationsverfahren. Über der Vorderseite des Substrats72 und in den Öffnungen kann eine dünne Sperrschicht74a zum Beispiel durch CVD, ALD, PVD, thermische Oxidation, eine Kombination davon oder dergleichen konform abgeschieden werden. Die Sperrschicht74a kann aus einem Oxid, einem Nitrid oder einem Oxidnitrid, wie etwa Titannidrid, Titanoxidnitrid, Tantalnitrid, Tantaloxidnitrid, Wolframnitrid oder einer Kombination davon, oder dergleichen bestehen. Über der Sperrschicht74a und in den Öffnungen kann ein leitfähiges Material74b abgeschieden werden. Das leitfähige Material74b kann durch elektrochemische Plattierung, CVD, ALD, PVD, eine Kombination davon oder dergleichen abgeschieden werden. Beispiele für das leitfähige Material74b sind Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon oder dergleichen. Überschüssige Teile des leitfähigen Materials74b und der Sperrschicht74a werden von der Vorderseite des Substrats72 zum Beispiel durch CMP (chemisch-mechanische Polierung) entfernt. Die Durchkontaktierungen74 weisen gemeinsam die Sperrschicht74a und das leitfähige Material74b auf, wobei sich die Sperrschicht74a zwischen dem leitfähigen Material74b und dem Substrat72 befindet. - Über der Vorderseite des Substrats
72 wird eine Verbindungsstruktur hergestellt, die dazu dient, (gegebenenfalls) die integrierten Schaltkreiselemente und/oder die Durchkontaktierungen74 miteinander und/oder mit externen Bauelementen elektrisch zu verbinden. Die Verbindungsstruktur kann eine oder mehrere dielektrische Schichten und jeweilige Metallisierungsstrukturen in den dielektrischen Schichten aufweisen. Die Metallisierungsstrukturen können Durchkontaktierungen und/oder Leiterbahnen zum Verbinden von Bauelementen und/oder der Durchkontaktierungen74 miteinander und/oder mit einem externen Bauelement umfassen. Die dielektrischen Schichten können aus Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxidnitrid, einem dielektrischen Low-k-Material, wie etwa PSG, BPSG, FSG, SiOxCy, Aufschleuderglas, Aufschleuderpolymeren oder Silizium-Kohlenstoff-Material, Verbindungen daraus, Verbundstoffen daraus, Kombinationen davon oder dergleichen bestehen. Die dielektrischen Schichten können mit einem geeigneten Verfahren, das auf dem Fachgebiet bekannt, wie etwa Aufschleudern, CVD, PECVD, HDPCVD oder dergleichen hergestellt werden. In jeder der dielektrischen Schichten kann eine Metallisierungsstruktur zum Beispiel mit fotolithografischen Verfahren zum Abscheiden und Strukturieren eines Fotoresistmaterials auf der dielektrischen Schicht so hergestellt werden, dass Teile der dielektrischen Schicht freigelegt werden, die die Metallisierungsstruktur bilden sollen. Mit einem Ätzprozess, wie etwa einem anisotropen Trockenätzprozess, können in der dielektrischen Schicht Aussparungen und/oder Öffnungen erzeugt werden, die den freigelegten Teilen der dielektrischen Schicht entsprechen. Die Aussparungen und/oder Öffnungen können mit einer Diffusionssperrschicht bedeckt werden und mit einem leitfähigen Material gefüllt werden. Die Diffusionssperrschicht kann aus einer oder mehreren Schichten aus TaN, Ta, TiN, Ti, CoW oder dergleichen bestehen, die durch ALD oder dergleichen abgeschieden werden, und das leitfähige Material kann Kupfer, Aluminium, Wolfram, Silber, eine Kombination davon oder dergleichen sein und kann durch CVD, PVD oder dergleichen abgeschieden werden. Überschüssige Teile der Diffusionssperrschicht und/oder des leitfähigen Materials auf der dielektrischen Schicht können zum Beispiel mit einer CMP entfernt werden. Außerdem werden die Verbindungselemente76 , wie etwa leitfähige Säulen oder Kontaktpads, in und/oder auf der Verbindungsstruktur hergestellt, um eine äußere elektrische Verbindung mit den Durchkontaktierungen74 und den Metallisierungsstrukturen der Verbindungsstruktur herzustellen. - In den
3A und3B wird eine lichtempfindliche Haftschicht78 auf der Vorderseite des Substrats72 hergestellt. Die lichtempfindliche Haftschicht78 kann aus einem Material bestehen, das dem der lichtempfindlichen Haftschicht56 ähnlich ist, und sie kann mit einem Verfahren hergestellt, das dem ähnlich ist, das zum Herstellen der lichtempfindlichen Haftschicht56 verwendet wird. Nach der Herstellung kann die lichtempfindliche Haftschicht78 für die Strukturierung belichtet werden. Die Struktur der lichtempfindlichen Haftschicht78 entspricht den Verbindungselementen76 . Durch die Strukturierung entsteht eine Struktur von Öffnungen80 durch die lichtempfindliche Haftschicht78 , sodass Teile der Verbindungselemente76 freigelegt werden. Die Öffnungen80 haben jeweils eine WeiteW2 , die kleiner als die Breite der Verbindungselemente76 sein kann und z. B. etwa 1 µm bis etwa 40 µm betragen kann. Die WeiteW2 kann auch größer als die oder gleich der Breite der Verbindungselemente76 sein. Die hergestellte lichtempfindliche Haftschicht78 hat eine DickeT3 von etwa 1 µm bis etwa 5 µm. Die Öffnungen80 haben eine Tiefe, die gleich der DickeT3 ist. Bei einigen Ausführungsformen wird die lichtempfindliche Haftschicht78 nicht unmittelbar nach der Herstellung gehärtet, sondern sie wird nach der Durchführung von späteren Bearbeitungsschritten (siehe z. B.6A und6B) gehärtet. - In den
4A und4B werden leitfähige Schichten82 in den Öffnungen80 auf den Verbindungselementen76 hergestellt. Die leitfähigen Schichten82 können aus einem Material bestehen, das dem der leitfähigen Schichten60 ähnlich ist, und sie können mit einem Verfahren hergestellt werden, das dem ähnlich ist, das zum Herstellen der leitfähigen Schichten60 verwendet wird. Dann werden aufschmelzbare Schichten84 auf den leitfähigen Schichten82 in den Öffnungen80 hergestellt. Die aufschmelzbaren Schichten84 können aus einem Material bestehen, das dem der aufschmelzbaren Schichten62 ähnlich ist, und sie können mit einem Verfahren hergestellt, das dem ähnlich ist, das zum Herstellen der aufschmelzbaren Schichten62 verwendet wird. - Die leitfähigen Schichten
82 und die aufschmelzbaren Schichten84 haben eine vereinte DickeT4 von etwa 1 µm bis etwa 5 µm. Die DickeT4 ist kleiner als die DickeT3 . Daher verläuft die Oberseite der lichtempfindlichen Haftschicht78 über Oberseiten der aufschmelzbaren Schichten84 . Es entstehen SpalteG2 , wobei die SpalteG2 eine Tiefe haben, die gleich der Differenz zwischen den DickenT3 undT4 ist. - Bei einigen Ausführungsformen werden integrierte Schaltkreiselement-Packages durch Bonden der integrierten Schaltkreiselemente
50 an die Vorderseite des Wafers70 hergestellt. Vor dem Bonden können die integrierten Schaltkreiselemente50 und der Wafer70 mit den vorstehend beschriebenen Prozessen bearbeitet werden. Es können verschiedene integrierte Schaltkreiselement-Packages unter Verwendung dieser Bauelemente hergestellt werden. - Die
5A bis18 sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung von Bauelement-Packages200 gemäß einigen Ausführungsformen. In den5A bis11 werden Zwischen-Packages100 durch Bonden der integrierten Schaltkreiselemente50 an die Vorderseite des Wafers70 hergestellt. Dann werden die Zwischen-Packages100 vereinzelt. In den12 bis18 wird eine weitere Bearbeitung zum Herstellen der Bauelement-Packages200 durchgeführt. Bei einer Ausführungsform sind die Bauelement-Packages200 Chip-auf-Wafer(CoW)-Packages, aber es dürfte klar sein, dass Ausführungsformen auch für andere 3DIC-Packages verwendet werden können.19 ist eine Darstellung eines Bauelement-Packages300 , gemäß einigen Ausführungsformen. Die5A bis19 sind Schnittansichten, wobei Figuren, die mit einem „A“ enden, eine Gesamtansicht zeigen und Figuren, die mit einem „B“ enden, eine detaillierte Ansicht eines BereichsR3 aus der entsprechenden Figur zeigen, die mit „A“ endet. Insbesondere zeigt der BereichR3 die Herstellung eines leitfähigen Verbindungselements102 (das in6B gezeigt ist), das die Verbindungselemente54 der integrierten Schaltkreiselemente50 mit den Verbindungselementen76 des Wafers70 verbindet. - In den
5A und5B werden mehrere der integrierten Schaltkreiselemente50 an dem Wafer70 befestigt. Die integrierten Schaltkreiselemente50 sind in den Bauelementbereichen100A und100B angeordnet und werden in späteren Schritten vereinzelt, um die Zwischen-Packages100 herzustellen. Die integrierten Schaltkreiselemente50 werden zum Beispiel mit einem Pick- und Place-Gerät an dem Wafer70 befestigt. - Die integrierten Schaltkreiselemente
50 werden durch Vorderseite-an-Vorderseite-Bondung an dem Wafer70 befestigt. Die integrierten Schaltkreiselemente50 werden gegen den Wafer70 gepresst, sodass die lichtempfindlichen Haftschichten56 und78 aneinanderhaften. Bei Ausführungsformen, bei denen die lichtempfindliche Haftschicht78 nicht sofort nach der Herstellung gehärtet wird, haben die lichtempfindlichen Haftschichten56 und78 beim Aneinanderhaften eine gehärtete/ungehärtete Bondgrenzfläche gemeinsam, wobei die lichtempfindliche Haftschicht56 gehärtet ist und die lichtempfindliche Haftschicht78 ungehärtet ist. Die ungehärtete lichtempfindliche Haftschicht78 kann sich bei der Platzierung besser an die Form der gehärteten lichtempfindlichen Haftschicht56 anpassen. Wenn die lichtempfindlichen Haftschichten56 und78 aneinandergepresst werden, vermischen sie sich und bilden Polymerverbindungen, sodass eine durchgehende PSPL entsteht. Im Vergleich zu anderen Bondverfahren, wie etwa Hybridbondung und Schmelzbondung, können durch Verwenden der lichtempfindlichen Haftschichten56 und78 die integrierten Schaltkreiselemente50 mit weniger Glüh- und Reinigungsprozessen an dem Wafer70 angeklebt werden, wodurch die Herstellungskosten gesenkt werden. - Nachdem die integrierten Schaltkreiselemente
50 an dem Wafer70 befestigt worden sind, entstehen Luftspalte104 in einem Bereich zwischen den aufschmelzbaren Schichten62 und84 . Die integrierten Schaltkreiselemente50 werden daher zwar physisch, aber nicht elektrisch mit dem Wafer70 verbunden. Die Luftspalte104 umfassen die Bereiche, die von den SpaltenG1 undG2 (die in den2B bzw.4B gezeigt sind) begrenzt werden. Die Luftspalte104 haben jeweils zwei Weiten: eine Weite, die von der WeiteW1 der Öffnungen58 definiert wird, und eine Weite, die von der WeiteW2 der Öffnungen80 definiert wird. Die Luftspalte104 haben außerdem jeweils eine HöheH1 , die gleich der Summe aus den Höhen der SpalteG1 undG2 ist und die folgende Gleichung (1) erfüllt: - In den
6A und6B wird ein Aufschmelzprozess durchgeführt, durch den die aufschmelzbaren Schichten62 und84 zu dem leitfähigen Verbindungselement102 umgeformt werden. Das leitfähige Verbindungselement102 weist das Material der aufschmelzbaren Schichten62 und84 auf, und an Grenzflächen des leitfähigen Verbindungselements102 und der leitfähigen Schichten62 und84 können intermetallische Verbindungen (IMCs) entstehen. Während des Aufschmelzprozesses kann auf Grund von Oberflächenspannungen des aufgeschmolzenen Materials das Material der aufschmelzbaren Schichten62 und84 seine Form ändern. Die neuen Formen der aufschmelzbaren Schichten62 und84 verschmelzen miteinander, sodass die aufschmelzbaren Schichten62 und84 miteinander in Kontakt kommen und das leitfähige Verbindungselement102 bilden. Es bleiben Luftspalte106 zurück, die den SpaltenG2 entsprechen. Die Luftspalte106 entstehen um einen oberen Teil des leitfähigen Verbindungselements102 , und ein unterer Teil des leitfähigen Verbindungselements102 befindet sich zwischen den Luftspalten106 und den Verbindungselementen76 . Die entstandenen Luftspalte106 bilden einen Pufferraum zwischen benachbarten leitfähigen Verbindungselementen102 , sodass die leitfähigen Verbindungselemente102 mit einem kleineren Abstand hergestellt werden können. Bei Ausführungsformen, bei denen die lichtempfindliche Haftschicht78 nicht sofort nach der Herstellung gehärtet wird, kann mit der Wärme des Aufschmelzprozesses auch die lichtempfindliche Haftschicht78 gehärtet werden. - In
7 wird ein Verkapselungsmaterial108 auf den verschiedenen Komponenten hergestellt. Das Verkapselungsmaterial108 kann eine Formmasse, ein Epoxid oder dergleichen sein und kann durch Formpressen, Pressspritzen oder dergleichen aufgebracht werden. Das Verkapselungsmaterial108 kann über dem Wafer70 hergestellt werden, sodass die integrierten Schaltkreiselemente50 vergraben oder bedeckt werden. Das Verkapselungsmaterial108 kann auch auf der lichtempfindlichen Haftschicht78 hergestellt werden. Anschließend wird das Verkapselungsmaterial108 gehärtet. Bei einigen Ausführungsformen wird das Verkapselungsmaterial108 gedünnt, sodass Oberseiten des Verkapselungsmaterials108 und der integrierten Schaltkreiselemente50 auf gleicher Höhe sind. - In
8 wird das Substrat72 gedünnt, um die Durchkontaktierungen74 freizulegen, sodass diese aus der Rückseite des Substrats72 herausragen. Die Durchkontaktierungen74 können in einem Zwei-Schritt-Dünnungsprozess freigelegt werden. Erstens kann ein Schleifprozess durchgeführt werden, bis die Durchkontaktierungen74 freigelegt sind. Der Schleifprozess kann z. B. ein CMP- oder ein anderer geeigneter Entfernungsprozess sein. Nach dem Schleifprozess können die Rückseite des Substrats72 und die Durchkontaktierungen74 auf gleicher Höhe sein. Zweitens kann ein Aussparungsprozess durchgeführt werden, um das Substrat72 um die Durchkontaktierungen74 auszusparen. Der Aussparungsprozess kann z. B. ein geeigneter Rückätzprozess sein. Während des Dünnens können auch einige Teile des leitfähigen Materials74b entfernt werden. - In
9 werden leitfähige Säulen110 auf den überstehenden Teilen der Durchkontaktierungen74 hergestellt. Die leitfähigen Säulen110 können z. B. mit einem geeigneten fotolithografischen und Plattierungsprozess hergestellt werden, und sie können aus Kupfer, Aluminium, Wolfram, Silber, Kombinationen davon oder dergleichen bestehen. Dann wird eine Isolierschicht112 auf der Rückseite des Substrats72 so hergestellt, dass sie die überstehenden Teile der Durchkontaktierungen74 und die leitfähigen Säulen110 umschließt. Bei einigen Ausführungsformen besteht die Isolierschicht112 aus einem siliziumhaltigen Isolator, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen, und sie kann mit einem geeigneten Abscheidungsverfahren hergestellt werden, wie etwa Schleuderbeschichtung, CVD, PECVD, HDPCVD oder dergleichen. Nach der Abscheidung kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um überschüssiges dielektrisches Material zu entfernen, sodass Oberseiten der Isolierschicht112 und der leitfähigen Säulen110 auf gleicher Höhe sind. - Bei einigen Ausführungsformen weist die Isolierschicht
112 mehrere Schichten auf. Eine erste Isolierschicht kann auf der Rückseite des Substrats72 so hergestellt werden, dass sie die überstehenden Teile der Durchkontaktierungen74 umschließt. Die erste Isolierschicht wird mit Öffnungen strukturiert, die die Durchkontaktierungen74 freilegen. Auf der ersten Isolierschicht und in den Öffnungen wird eine Seedschicht hergestellt, und auf der Seedschicht wird ein Fotoresist hergestellt. Das Fotoresist wird mit Öffnungen strukturiert, die der Struktur der leitfähigen Säulen110 entsprechen, und ein Plattierungsprozess wird durchgeführt, sodass die leitfähigen Säulen110 in den Öffnungen entstehen. Das Fotoresist und die freiliegenden Teile der Seedschicht werden entfernt. Dann wird eine zweite Isolierschicht auf der ersten Isolierschicht und um die leitfähigen Säulen110 hergestellt. - In
10 wird der Wafer70 zwischen benachbarten Bauelementbereichen100A und100B entlang Ritzgrabenbereichen114 vereinzelt, um Zwischen-Packages100 herzustellen. Die Vereinzelung kann durch Zersägen, Zertrennen oder dergleichen erfolgen. -
11 zeigt ein Zwischen-Package100 nach der Vereinzelung. Bei dem Vereinzelungsprozess entstehen Interposer116 , die vereinzelte Teile des Wafers70 und der Isolierschicht112 aufweisen. Bei einigen Ausführungsformen sind die Interposer116 frei von aktiven Bauelementen. Bei anderen Ausführungsformen weisen die Interposer116 aktive Bauelemente auf. Jedes der Zwischen-Packages100 weist einen Interposer116 auf. Vereinzelte Teile der lichtempfindlichen Haftschicht78 befinden sich auf den Interposern116 . Durch den Vereinzelungsprozess grenzen Ränder der Interposer116 , des Verkapselungsmaterials108 und der lichtempfindlichen Haftschicht78 aneinander an. Mit anderen Worten, die äußeren Seitenwände der Interposer116 haben die gleiche Breite wie die äußeren Seitenwände des Verkapselungsmaterials108 und der lichtempfindlichen Haftschicht78 . - In
12 werden die vereinzelten Zwischen-Packages100 an ein Trägersubstrat118 angeklebt. Das Trägersubstrat118 kann ein Glas-Trägersubstrat, ein Keramik-Trägersubstrat oder dergleichen sein. Das Trägersubstrat118 kann ein Wafer sein, sodass mehrere Packages gleichzeitig auf dem Trägersubstrat118 hergestellt werden können. Das Trägersubstrat118 weist mehrere Bauelementbereiche200A und200B auf, in denen die Zwischen-Packages100 mit einem Klebstoff120 befestigt werden. - Der Klebstoff
120 befindet sich auf Rückseiten der Zwischen-Packages100 und klebt die Zwischen-Packages100 an das Trägersubstrat118 an. Der Klebstoff120 kann ein geeigneter Klebstoff, ein Epoxid, eine Die-Befestigungsschicht (DAF) oder dergleichen sein. Der Klebstoff120 kann auf eine Rückseite der Zwischen-Packages100 aufgebracht werden, wie etwa auf eine Rückseite des jeweiligen Verkapselungsmaterials108 , oder er kann über der Oberfläche des Trägersubstrats118 aufgebracht werden. Die Zwischen-Packages100 können mit dem Klebstoff120 zum Beispiel unter Verwendung eines Pick- und Place-Geräts an das Trägersubstrat118 angeklebt werden. - In
13 wird ein Verkapselungsmaterial122 auf verschiedenen Komponenten hergestellt. Das Verkapselungsmaterial122 kann eine Formmasse, ein Epoxid oder dergleichen sein und kann durch Formpressen, Pressspritzen oder dergleichen aufgebracht werden. Das Verkapselungsmaterial122 kann über den Zwischen-Packages100 hergestellt werden, sodass die leitfähigen Säulen110 vergraben oder bedeckt werden. Nach dem Härten kann das Verkapselungsmaterial122 einem Schleifprozess unterzogen werden, um die leitfähigen Säulen110 freizulegen. Bei dem Schleifprozess kann auch die Isolierschicht112 geschliffen werden. Nach dem Schleifprozess sind Oberseiten der leitfähigen Säulen110 , der Isolierschicht112 und des Verkapselungsmaterials122 koplanar. Der Schleifprozess kann zum Beispiel eine chemisch-mechanische Polierung (CMP) sein. Bei einigen Ausführungsformen kann das Schleifen weggelassen werden, zum Beispiel wenn die leitfähigen Säulen110 bereits freigelegt sind. - In
14 wird eine Umverteilungsstruktur124 auf dem Verkapselungsmaterial122 und den Zwischen-Packages100 hergestellt. Die Umverteilungsstruktur124 weist mehrere dielektrische Schichten und Metallisierungsstrukturen auf. Es dürfte wohlverstanden sein, dass die Darstellung der Umverteilungsstruktur124 schematisch ist. Zum Beispiel kann die Umverteilungsstruktur124 als eine Mehrzahl von diskreten Teilen strukturiert werden, die durch jeweilige dielektrische Schichten voneinander getrennt sind. Die Umverteilungsstruktur124 kann zum Beispiel Umverteilungsschichten (RDLs) umfassen, und sie kann Metallleiterbahnen (oder Metallleitungen) und Durchkontaktierungen umfassen, die sich unter den Metallleiterbahnen befinden und mit diesen verbunden sind. Als ein Beispiel zum Herstellen der Umverteilungsstruktur124 kann jede dielektrische Schicht einzeln abgeschieden werden, und in der abgeschiedenen dielektrischen Schicht können Öffnungen erzeugt werden. Die Metallleiterbahnen und Durchkontaktierungen können auf der abgeschiedenen dielektrischen Schicht und in den Öffnungen z. B. mit geeigneten fotolithografischen und Plattierungsprozessen hergestellt werden. - In
15 werden leitfähige Verbindungselemente126 mit der Umverteilungsstruktur124 verbunden. Die leitfähigen Verbindungselemente126 können auf Pads auf der Außenseite der Umverteilungsstruktur124 hergestellt werden. Die Pads werden so hergestellt, dass sie Metallisierungsstrukturen in der Umverteilungsstruktur124 kontaktieren, und sie können als Metallisierungen unter dem Kontakthügel (UBMs) bezeichnet werden. Die leitfähigen Verbindungselemente126 können Kugelgitter-Array(BGA)-Verbindungselemente, Lotkugeln, Metallsäulen, C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold) oder dergleichen sein. Die leitfähigen Verbindungselemente126 können ein leitfähiges Material, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen, oder eine Kombination davon aufweisen. Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente126 dadurch hergestellt, dass zunächst eine Schicht aus Lot mit solchen allgemein üblichen Verfahren wie Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen hergestellt wird. Nachdem die Lotschicht auf dem Substrat hergestellt worden ist, kann eine Aufschmelzung durchgeführt werden, um das Material in die gewünschten Kontakthügelformen zu bringen. Bei anderen Ausführungsformen sind die leitfähigen Verbindungselemente126 Metallsäulen (wie etwa Kupfersäulen), die durch Sputtern, Drucken, Elektroplattierung, stromlose Plattierung, CVD oder dergleichen hergestellt werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände haben. - In
16 wird eine Trägersubstrat-Ablösung durchgeführt, um das Trägersubstrat118 von der Rückseite des Verkapselungsmaterials122 und den Zwischen-Packages100 abzulösen. Bei einigen Ausführungsformen umfasst die Ablösung das Projizieren von Licht, wie etwa von Laserlicht oder UV-Licht, auf den Klebstoff120 , sodass sich der Klebstoff120 durch die Wärme des Lichts zersetzt und das Trägersubstrat118 entfernt werden kann. - In
17 werden die benachbarten Bauelementbereiche200A und200B entlang Ritzgrabenbereichen160 vereinzelt, um die Bauelement-Packages200 herzustellen. Die Vereinzelung kann durch Zersägen, Zertrennen oder dergleichen erfolgen.18 zeigt ein resultierendes Bauelement-Package200 nach der Vereinzelung. - In
19 wird ein Bauelement-Package300 durch Montieren des Bauelement-Packages200 an ein Package-Substrat202 hergestellt. Bei einer Ausführungsform ist das Bauelement-Package300 ein Chip-auf-Wafer-auf-Substrat(CoWoS)-Package, aber es dürfte klar sein, dass Ausführungsformen auch für andere 3DIC-Packages verwendet werden können. - Das Package-Substrat
202 kann aus einem Halbleitermaterial bestehen, wie etwa Silizium, Germanium oder dergleichen. Alternativ können auch Verbundmaterialien zum Einsatz kommen, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen davon oder dergleichen. Darüber hinaus kann das Package-Substrat202 ein SOI-Substrat sein. In der Regel umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, wie etwa epitaxiales Silizium, Germanium, Siliziumgermanium, SOI, SGOI oder Kombinationen davon. Das Package-Substrat202 basiert bei einer alternativen Ausführungsform auf einem isolierenden Kern, wie etwa einem mit Glasfasern verstärkten Harzkern. Ein beispielhaftes Kernmaterial ist Glasfaser-Harz, wie etwa FR4. Alternativen für das Kernmaterial sind Bismaleimid-Triazin(BT)-Harz oder andere Leiterplatten-Materialien oder -Schichten. Aufbauschichten, wie etwa eine Ajinomoto-Aufbauschicht (ABF), oder andere Schichtstoffe können ebenfalls für das Package-Substrat202 verwendet werden. - Das Package-Substrat
202 kann aktive und passive Bauelemente aufweisen. Wie ein Durchschnittsfachmann erkennen dürfte, können viele verschiedene Bauelemente, wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen, zum Erfüllen der baulichen und funktionellen Anforderungen an den Entwurf für das Bauelement-Package200 verwendet werden. Bei einigen Ausführungsformen kann das Package-Substrat202 frei von aktiven und passiven Bauelementen sein. - Das Package-Substrat
202 kann außerdem Metallisierungsschichten und Durchkontaktierungen sowie Bondpads über den Metallisierungsschichten und Durchkontaktierungen aufweisen. Die Metallisierungsschichten können über den aktiven und passiven Bauelementen hergestellt werden und sind so konzipiert, dass sie die verschiedenen Bauelemente zu einer funktionellen Schaltung verbinden. Die Metallisierungsschichten können aus wechselnden Schichten aus einem Dielektrikum (z. B. einem dielektrischen Low-k-Material) und einem leitfähigen Material (z. B. Kupfer) bestehen, wobei Durchkontaktierungen die Schichten aus dem leitfähigen Material miteinander verbinden und mit einem geeigneten Verfahren (wie etwa Abscheidung, Single-Damascene-Prozess, Dual-Damascene-Prozess oder dergleichen) hergestellt werden können. - Die leitfähigen Verbindungselemente
126 werden aufgeschmolzen, um das Bauelement-Package200 an dem Package-Substrat202 zu befestigen. Die leitfähigen Verbindungselemente126 verbinden das Package-Substrat202 , wie etwa Metallisierungsschichten in dem Package-Substrat202 , elektrisch und physisch mit dem Bauelement-Package200 . Zwischen dem Bauelement-Package200 und dem Package-Substrat202 kann eine Unterfüllung204 so hergestellt werden, dass sie die leitfähigen Verbindungselemente126 umschließt. Die Unterfüllung204 kann mit einem Kapillarfluss-Verfahren hergestellt werden, nachdem das Bauelement-Package200 befestigt worden ist, oder sie kann mit einem geeigneten Abscheidungsverfahren hergestellt werden, bevor das Bauelement-Package200 befestigt wird. - Bei einigen Ausführungsformen werden leitfähige Verbindungselemente
206 auf dem Package-Substrat202 auf einer Seite hergestellt, die der der leitfähigen Verbindungselemente126 gegenüberliegt. Die leitfähigen Verbindungselemente206 können zum Beispiel BGA-Verbindungselemente sein und können ein leitfähiges Material aufweisen, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen oder eine Kombination davon. - Es dürfte wohlverstanden sein, dass das Bauelement-Package
300 mit weiteren Abwandlungen hergestellt werden kann.20 zeigt das Bauelement-Package300 gemäß einigen weiteren Ausführungsformen.21 zeigt das Bauelement-Package300 gemäß noch weiteren Ausführungsformen. - Bei der Ausführungsform von
20 werden die Zwischen-Packages100 nicht getrennt vereinzelt und an das Trägersubstrat118 angeklebt. Vielmehr wird die Umverteilungsstruktur124 auf dem Wafer70 hergestellt, nachdem die Durchkontaktierungen74 freigelegt worden sind. Die leitfähigen Säulen110 , die Isolierschicht112 und das Verkapselungsmaterial122 können weggelassen werden, und die Umverteilungsstruktur124 kann direkt auf dem Wafer70 hergestellt werden, zum Beispiel kann die untere dielektrische Schicht der Umverteilungsstruktur124 das Substrat72 physisch kontaktieren. Der Wafer70 und die Umverteilungsstruktur124 werden dann gleichzeitig vereinzelt, um die Bauelement-Packages200 herzustellen. - Bei der Ausführungsform von
21 werden die Zwischen-Packages100 so hergestellt, dass sie mehrere gestapelte integrierte Schaltkreiselemente50 aufweisen, wie etwa ein erstes und ein zweites integriertes Schaltkreiselement50A und50B . Zum Beispiel kann das erste integrierte Schaltkreiselement50A so hergestellt werden, dass es Verbindungselemente54 auf beiden Seiten aufweist, und zwischen den Verbindungselementen54 können Durchkontaktierungen64 hergestellt werden. Die lichtempfindliche Haftschicht56 kann auf beiden Seiten des ersten integrierten Schaltkreiselements50A hergestellt werden. Das zweite integrierte Schaltkreiselement50B kann Verbindungselemente132 und eine lichtempfindliche Haftschicht134 aufweisen und kann an das erste integrierte Schaltkreiselement50A angeklebt werden. Zwischen den Verbindungselementen54 und132 werden weitere leitfähige Verbindungselemente136 mit Luftspalten138 hergestellt. Es können mehr oder weniger integrierte Schaltkreiselemente50 in den Zwischen-Packages100 aufeinander gestapelt werden. - Nun werden weitere Prozesse zum Herstellen von Bauelement-Packages gemäß einigen Ausführungsformen erläutert. Einige Strukturelemente der nachfolgenden Prozesse und Bauelemente können in ähnlicher Weise wie die ähnlich bezeichneten Strukturelemente, die vorstehend erörtert worden sind, hergestellt werden. Daher werden Einzelheiten der Herstellung hier nicht wiederholt.
- Die
22 bis33 sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung von Bauelement-Packages500 , gemäß einigen Ausführungsformen. In der Beschreibung der nachstehenden Ausführungsformen verweisen ähnliche Bezugszahlen auf ähnliche Bezugszahlen aus den vorstehend beschriebenen Ausführungsformen. In den22 bis27 werden Zwischen-Packages400 durch Bonden der integrierten Schaltkreiselemente50 an die Vorderseite des Wafers70 hergestellt. Dann werden die Zwischen-Packages400 vereinzelt. In den28 bis33 wird eine weitere Bearbeitung zum Herstellen der Bauelement-Packages500 durchgeführt. Die22 bis33 sind Schnittansichten, wobei Figuren, die mit einem „A“ enden, eine Gesamtansicht zeigen und Figuren, die mit einem „B“ enden, eine detaillierte Ansicht eines BereichsR4 aus der entsprechenden Figur zeigen, die mit „A“ endet. - In
22 wird die lichtempfindliche Haftschicht78 strukturiert, um Öffnungen402 zu erzeugen, die einige der Verbindungselemente76 freilegen. Die Öffnungen402 können gleichzeitig mit der Strukturierung der Öffnungen80 strukturiert werden. Die Öffnungen80 und402 können die gleichen oder unterschiedliche Größen haben. - In den
23A und23B werden die leitfähigen Schichten82 in den Öffnungen80 auf den Verbindungselementen76 hergestellt. Dann werden die aufschmelzbaren Schichten84 auf den leitfähigen Schichten82 in den Öffnungen80 hergestellt. Die leitfähigen Schichten82 und die aufschmelzbaren Schichten84 werden in den Öffnungen80 , jedoch nicht in den Öffnungen402 hergestellt. - In
24 werden Durchkontaktierungen404 hergestellt. Als ein Beispiel zum Herstellen der Durchkontaktierungen404 wird eine Seedschicht über der lichtempfindlichen Haftschicht78 und in den Öffnungen402 hergestellt. Bei einigen Ausführungsformen ist die Seedschicht eine Metallschicht, die eine Einfachschicht oder eine zusammengesetzte Schicht mit mehreren Teilschichten sein kann, die aus unterschiedlichen Materialien bestehen. Bei einigen Ausführungsformen weist die Seedschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Seedschicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Auf der Seedschicht wird ein Fotoresist hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht den Durchkontaktierungen. Durch die Strukturierung werden Öffnungen durch das Fotoresist erzeugt, um die Seedschicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seedschicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall sein, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Das Fotoresist und die Teile der Seedschicht, auf denen das leitfähige Material nicht abgeschieden worden ist, werden entfernt. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden die freigelegten Teile der Seedschicht zum Beispiel mit einem geeigneten Ätzverfahren, wie etwa Nass- oder Trockenätzung, entfernt. Die übrigen Teile der Seedschicht und das leitfähige Material bilden die Durchkontaktierungen404 . Die Durchkontaktierungen404 können symmetrisch oder asymmetrisch um jedes der integrierten Schaltkreiselemente50 hergestellt werden. - In den
25A und25B werden mehrere der integrierten Schaltkreiselemente50 an dem Wafer70 befestigt. Vor ihrer Befestigung können die integrierten Schaltkreiselemente50 so bearbeitet werden, wie es hier beschrieben ist. Zum Beispiel können Verbindungselemente54 auf der aktiven Seite der integrierten Schaltkreiselemente50 hergestellt werden, und Durchkontaktierungen64 können in den integrierten Schaltkreiselementen50 hergestellt werden. Auf den integrierten Schaltkreiselementen50 wird die lichtempfindliche Haftschicht56 hergestellt und strukturiert. Dann werden die integrierten Schaltkreiselemente50 unter Verwendung der lichtempfindlichen Haftschichten56 und78 als Klebstoffe Vorderseite an Vorderseite an den Wafer70 gebondet, und mit einem Aufschmelzprozess werden die leitfähigen Verbindungselemente102 hergestellt, die von Luftspalten106 umschlossen sind. - In
26 wird der Wafer70 zwischen benachbarten Bauelementbereichen400A und400B entlang Ritzgrabenbereichen406 vereinzelt, um Zwischen-Packages400 herzustellen. Die Vereinzelung kann durch Zersägen, Zertrennen oder dergleichen erfolgen.27 zeigt ein Zwischen-Package400 nach der Vereinzelung. - In
28 werden die vereinzelten Zwischen-Packages400 an ein Trägersubstrat408 angeklebt. Das Trägersubstrat402 kann dem Trägersubstrat118 ähnlich sein. Das Trägersubstrat402 weist mehrere Bauelementbereiche500A und500B auf, in denen die Zwischen-Packages400 mit einem Klebstoff410 befestigt werden. Der Klebstoff410 befindet sich auf Rückseiten der Zwischen-Packages400 . - In
29 wird ein Verkapselungsmaterial412 auf den verschiedenen Komponenten hergestellt. Das Verkapselungsmaterial412 kann dem Verkapselungsmaterial108 ähnlich sein. Das Verkapselungsmaterial412 kann über den Zwischen-Packages400 hergestellt werden, sodass die Durchkontaktierungen404 vergraben oder bedeckt werden. Nach dem Härten kann das Verkapselungsmaterial412 einem Schleifprozess unterzogen werden, um die Durchkontaktierungen64 und404 freizulegen. Nach dem Schleifprozess sind Oberseiten der Durchkontaktierungen64 und404 und des Verkapselungsmaterials412 koplanar. - In
30 wird eine Umverteilungsstruktur414 auf dem Verkapselungsmaterial412 und den Zwischen-Packages400 hergestellt. Die Umverteilungsstruktur414 kann der Umverteilungsstruktur124 ähnlich sein. Dann werden leitfähige Verbindungselemente416 so hergestellt, dass sie mit der Umverteilungsstruktur414 verbunden werden. Die leitfähigen Verbindungselemente416 können den leitfähigen Verbindungselementen126 ähnlich sein. - In
31 wird eine Trägersubstrat-Ablösung durchgeführt, um das Trägersubstrat408 von der Rückseite des Verkapselungsmaterials412 und den Zwischen-Packages400 abzulösen. - In
32 werden die benachbarten Bauelementbereiche500A und500B entlang Ritzgrabenbereichen418 vereinzelt, um die Bauelement-Packages500 herzustellen. Die Vereinzelung kann durch Zersägen, Zertrennen oder dergleichen erfolgen.33 zeigt ein resultierendes Bauelement-Package500 nach der Vereinzelung. - Es dürfte wohlverstanden sein, dass das Bauelement-Package
500 mit weiteren Abwandlungen hergestellt werden kann.34 zeigt das Bauelement-Package500 gemäß einigen weiteren Ausführungsformen.35 zeigt das Bauelement-Package500 gemäß noch weiteren Ausführungsformen.36 zeigt das Bauelement-Package500 gemäß noch weiteren Ausführungsformen. - Bei der Ausführungsform von
34 werden die Zwischen-Packages400 nicht getrennt vereinzelt und an das Trägersubstrat408 angeklebt. Vielmehr wird das Verkapselungsmaterial412 direkt auf dem Wafer70 hergestellt, nachdem die integrierten Schaltkreiselemente50 befestigt worden sind. Das Verkapselungsmaterial412 kann die integrierten Schaltkreiselemente50 vergraben. Dann werden die integrierten Schaltkreiselemente50 und das Verkapselungsmaterial412 planarisiert, und auf den integrierten Schaltkreiselementen50 und dem Verkapselungsmaterial412 wird die Umverteilungsstruktur414 hergestellt. Der Wafer70 und die Umverteilungsstruktur414 werden dann gleichzeitig vereinzelt, um die Bauelement-Packages500 herzustellen. - Die Ausführungsform von
35 ist der Ausführungsform von34 ähnlich, aber die Zwischen-Packages400 werden auf einer dielektrischen Schicht420 platziert und in einem Verkapselungsmaterial412 verkapselt. Durchkontaktierungen422 können durch das Verkapselungsmaterial412 , benachbart zu den Zwischen-Packages400 , hergestellt werden. Die Umverteilungsstruktur414 wird auf den Zwischen-Packages400 und den Durchkontaktierungen422 hergestellt. In der dielektrischen Schicht420 werden Öffnungen424 erzeugt, sodass die Durchkontaktierungen422 freigelegt werden. - Die Ausführungsform von
36 ist der Ausführungsform von34 ähnlich, mit der Ausnahme, dass die Zwischen-Packages400 so hergestellt werden, dass sie mehrere aufeinander gestapelte integrierte Schaltkreiselemente50 aufweisen, wie etwa ein erstes und ein zweites integriertes Schaltkreiselement50A und50B . Ähnlich wie bei anderen Ausführungsformen, die hier beschrieben sind, können die Durchkontaktierungen64 in einigen der aufeinander gestapelten integrierten Schaltkreiselemente50 hergestellt werden. - Die
37 bis46 sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung eines Bauelement-Packages600 , gemäß einigen Ausführungsformen. Bei einer Ausführungsform ist das Bauelement-Package600 ein integriertes Fan-out-Package (InFo-Package), aber es dürfte klar sein, dass Ausführungsformen auch für andere 3DIC-Packages verwendet werden können. Die37 bis46 sind Schnittansichten, wobei Figuren, die mit einem „A“ enden, eine Gesamtansicht zeigen und Figuren, die mit einem „B“ enden, eine detaillierte Ansicht eines BereichsR5 aus der entsprechenden Figur zeigen, die mit „A“ endet. - In
37 wird ein Trägersubstrat602 bereitgestellt, und auf dem Trägersubstrat602 wird eine rückseitige Umverteilungsstruktur604 hergestellt. Die rückseitige Umverteilungsstruktur604 weist mehrere dielektrische Schichten und Metallisierungsstrukturen auf. Die rückseitige Umverteilungsstruktur604 kann in einer ähnlichen Weise wie die rückseitige Umverteilungsstruktur124 hergestellt werden. - In
38 werden Durchkontaktierungen606 auf der rückseitigen Umverteilungsstruktur604 hergestellt. Die Durchkontaktierungen606 können den Durchkontaktierungen404 ähnlich sein. - In
39 wird ein integrierter Schaltkreis-Die608 mit einem Klebstoff610 an die rückseitige Umverteilungsstruktur604 angeklebt. Bei anderen Ausführungsformen können mehr integrierte Schaltkreis-Dies608 an die rückseitige Umverteilungsstruktur604 angeklebt werden. Die-Verbindungselemente612 , wie etwa leitfähige Säulen (die zum Beispiel ein Metall wie Kupfer aufweisen), befinden sich auf der aktiven Seite des integrierten Schaltkreis-Dies608 , und ein dielektrisches Material614 befindet sich auf der aktiven Seite des integrierten Schaltkreis-Dies608 , um die Die-Verbindungselemente612 . - In
40 wird ein Verkapselungsmaterial616 auf den und um die Durchkontaktierungen606 und auf dem und um den integrierten Schaltkreis-Die608 hergestellt. Das Verkapselungsmaterial616 kann dem Verkapselungsmaterial122 ähnlich sein. Das Verkapselungsmaterial616 kann planarisiert werden, sodass Oberseiten der Durchkontaktierungen606 , der Die-Verbindungselemente612 , des dielektrischen Materials614 und des Verkapselungsmaterials616 auf gleicher Höhe sind. - In
41 wird eine vorderseitige Umverteilungsstruktur618 auf den Durchkontaktierungen606 , dem integrierten Schaltkreis-Die608 und dem Verkapselungsmaterial616 hergestellt. Die vorderseitige Umverteilungsstruktur618 weist mehrere dielektrische Schichten610 und Metallisierungsstrukturen622 auf. Die oberste Schicht der vorderseitigen Umverteilungsstruktur618 ist eine lichtempfindliche Haftschicht624 und wird auf den obersten Metallisierungsstrukturen622 hergestellt. Die lichtempfindliche Haftschicht624 wird strukturiert, um Öffnungen626 zu erzeugen, die die Metallisierungsstrukturen622 freilegen. - In den
42A und42B werden die leitfähigen Schichten82 in den Öffnungen626 auf den Metallisierungsstrukturen622 hergestellt. Dann werden die aufschmelzbaren Schichten84 auf den leitfähigen Schichten82 in den Öffnungen626 hergestellt. Die leitfähigen Schichten82 und die aufschmelzbaren Schichten84 können an der gleichen Stelle wie bei den anderen Ausführungsformen hergestellt werden. - In den
43A und43B wird ein integriertes Schaltkreiselement50 an der vorderseitigen Umverteilungsstruktur618 befestigt. Vor seiner Befestigung kann das integrierte Schaltkreiselement50 so bearbeitet werden, wie es hier beschrieben wird, und es kann zum Beispiel ein Prozessor, ein Speicher oder dergleichen sein. Zum Beispiel werden Verbindungselemente54 auf der aktiven Seite des integrierten Schaltkreiselements50 hergestellt. Auf dem integrierten Schaltkreiselement50 wird eine lichtempfindliche Haftschicht56 hergestellt und strukturiert. Das integrierte Schaltkreiselement50 wird gegen die vorderseitige Umverteilungsstruktur618 gepresst, sodass die lichtempfindlichen Haftschichten56 und624 aneinandergeklebt werden. Dadurch entstehen Luftspalte104 zwischen den aufschmelzbaren Schichten62 und84 . - In den
44A und44B wird ein Aufschmelzprozess durchgeführt, um die aufschmelzbaren Schichten62 und84 aufzuschmelzen, sodass die leitfähigen Verbindungselemente102 entstehen. Um die leitfähigen Verbindungselemente102 entstehen Luftspalte106 . - In
45 wird eine Trägersubstrat-Ablösung durchgeführt, um das Trägersubstrat602 von der rückseitigen Umverteilungsstruktur604 abzulösen. - In
46 werden leitfähige Verbindungselemente628 so hergestellt, dass sie mit der rückseitigen Umverteilungsstruktur604 verbunden werden. In der Rückseite der rückseitigen Umverteilungsstruktur604 können Öffnungen erzeugt werden, die die Metallisierungsstrukturen der rückseitigen Umverteilungsstruktur604 freilegen. Dann werden die leitfähigen Verbindungselemente628 in den Öffnungen hergestellt. - Die
47 bis57 sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung eines Bauelement-Packages700 , gemäß einigen Ausführungsformen. Bei einer Ausführungsform ist das Bauelement-Package700 ein Mehrstapel(MUST)-Package, aber es dürfte klar sein, dass Ausführungsformen auch für andere 3DIC-Packages verwendet werden können. Die47 bis57 sind Schnittansichten, wobei Figuren, die mit einem „A“ enden, eine Gesamtansicht zeigen und Figuren, die mit einem „B“ enden, eine detaillierte Ansicht eines BereichsR6 aus der entsprechenden Figur zeigen, die mit „A“ endet. - In
47 wird ein Trägersubstrat702 bereitgestellt, und integrierte Schaltkreis-Dies704 werden mit einem Klebstoff706 an das Trägersubstrat702 angeklebt. Die-Verbindungselemente708 , wie etwa leitfähige Säulen (die zum Beispiel ein Metall wie Kupfer aufweisen), befinden sich auf der aktiven Seite der integrierten Schaltkreis-Dies704 , und ein dielektrisches Material710 befindet sich auf der aktiven Seite der integrierten Schaltkreis-Dies608 , um die Die-Verbindungselemente708 . - In
48 wird ein Verkapselungsmaterial712 auf den und um die integrierten Schaltkreis-Dies704 hergestellt. Das Verkapselungsmaterial712 kann planarisiert werden, sodass Oberseiten der Die-Verbindungselemente708 , des dielektrischen Materials710 und des Verkapselungsmaterials712 auf gleicher Höhe sind. - In
49 wird eine lichtempfindliche Haftschicht714 auf den integrierten Schaltkreis-Dies704 und dem Verkapselungsmaterial712 hergestellt. Die lichtempfindliche Haftschicht714 wird strukturiert, um Öffnungen716 und718 zu erzeugen, die die Die-Verbindungselemente708 freilegen. Die Öffnungen716 und718 befinden sich in unterschiedlichen Bereichen der integrierten Schaltkreis-Dies704 . - In den
50A und50B werden die leitfähigen Schichten82 in den Öffnungen716 auf den Die-Verbindungselementen708 hergestellt. Dann werden die aufschmelzbaren Schichten84 auf den leitfähigen Schichten82 in den Öffnungen716 hergestellt. Die leitfähigen Schichten82 und die aufschmelzbaren Schichten84 werden nicht in den Öffnungen718 hergestellt. - In
51 werden Durchkontaktierungen720 auf der lichtempfindlichen Haftschicht714 hergestellt. Die Durchkontaktierungen720 können den Durchkontaktierungen404 ähnlich sein. - In den
52A und52B wird ein integriertes Schaltkreiselement50 an der lichtempfindlichen Haftschicht714 befestigt. Vor seiner Befestigung kann das integrierte Schaltkreiselement50 so bearbeitet werden, wie es hier beschrieben ist. Zum Beispiel können Verbindungselemente54 auf der aktiven Seite des integrierten Schaltkreiselements50 hergestellt werden. Auf dem integrierten Schaltkreiselement50 wird die lichtempfindliche Haftschicht56 hergestellt und strukturiert. Dann wird das integrierte Schaltkreiselement50 gegen die lichtempfindliche Haftschicht714 gepresst, sodass die lichtempfindlichen Haftschichten56 und714 aneinanderhaften. Zwischen den aufschmelzbaren Schichten62 und84 entstehen Luftspalte104 . - In den
53A und53B wird ein Aufschmelzprozess durchgeführt, um die aufschmelzbaren Schichten62 und84 aufzuschmelzen, sodass die leitfähigen Verbindungselemente102 entstehen. Um die leitfähigen Verbindungselemente102 entstehen Luftspalte106 . - In
54 wird ein Verkapselungsmaterial722 auf der lichtempfindlichen Haftschicht714 und um das integrierte Schaltkreiselement50 hergestellt. Das Verkapselungsmaterial722 kann planarisiert werden, sodass Oberseiten des integrierten Schaltkreiselements50 , der Durchkontaktierungen720 und des Verkapselungsmaterials722 auf gleicher Höhe sind. - In
55 wird eine vorderseitige Umverteilungsstruktur724 auf den Durchkontaktierungen720 , dem integrierten Schaltkreiselement50 und dem Verkapselungsmaterial722 hergestellt. Die vorderseitige Umverteilungsstruktur724 weist mehrere dielektrische Schichten und Metallisierungsstrukturen auf. - In
56 wird eine Trägersubstrat-Ablösung durchgeführt, um das Trägersubstrat702 von den integrierten Schaltkreis-Dies704 und dem Verkapselungsmaterial712 abzulösen. - In
57 werden leitfähige Verbindungselemente726 so hergestellt, dass sie mit der vorderseitigen Umverteilungsstruktur724 verbunden werden. In der Vorderseite der vorderseitigen Umverteilungsstruktur724 können Öffnungen erzeugt werden, die die Metallisierungsstrukturen der vorderseitigen Umverteilungsstruktur724 freilegen. Dann werden die leitfähigen Verbindungselemente726 in den Öffnungen hergestellt. - Es dürfte wohlverstanden sein, dass die leitfähigen Verbindungselemente
102 auch auf andere Weise hergestellt werden können. Die58A bis58F zeigen einen Prozess zur Herstellung der leitfähigen Verbindungselemente102 , gemäß einigen weiteren Ausführungsformen. Die59A bis59K zeigen einen Prozess zur Herstellung der leitfähigen Verbindungselemente102 , gemäß noch weiteren Ausführungsformen. Die6oA bis60F zeigen einen Prozess zur Herstellung der leitfähigen Verbindungselemente102 , gemäß noch weiteren Ausführungsformen. Die leitfähigen Verbindungselemente102 , die gemäß den nachfolgenden Beschreibungen hergestellt werden, können in jeder der vorstehenden Ausführungsformen verwendet werden. - Bei der Ausführungsform der
58A bis58F werden Seed-Schichten802 in den Öffnungen80 der lichtempfindlichen Haftschicht78 hergestellt. Auf der lichtempfindlichen Haftschicht78 wird ein Fotoresist804 hergestellt und mit Öffnungen strukturiert, die die Verbindungselemente76 freilegen. Die leitfähigen Schichten82 und die aufschmelzbaren Schichten84 werden in den Öffnungen in dem Fotoresist804 und auf den Verbindungselementen76 hergestellt. Daher verlaufen die leitfähigen Schichten82 entlang Seiten der Öffnungen80 . Dann wird das Fotoresist804 entfernt, und überschüssiges Material der leitfähigen Schichten82 und der aufschmelzbaren Schichten84 außerhalb der Öffnungen80 wird z. B. mit einem CMP-Prozess entfernt. Der Prozess kann in den Öffnungen58 der lichtempfindlichen Haftschicht56 wiederholt werden. Anschließend werden die lichtempfindlichen Haftschichten56 und78 aneinander gebondet, und die aufschmelzbaren Schichten62 und84 werden aufgeschmolzen, wie vorstehend unter Bezugnahme auf die5A bis6B dargelegt worden ist. - Bei der Ausführungsform der
59A bis59K werden Seed-Schichten902 in den Öffnungen58 der lichtempfindlichen Haftschicht56 hergestellt. Dann wird ein Fotoresist904 auf den Seed-Schichten902 hergestellt. Das Fotoresist904 verläuft entlang der lichtempfindlichen Haftschicht56 , und einige Teile entstehen in den Öffnungen58 . Das Fotoresist904 wird mit Öffnungen strukturiert, die die Teile der Seed-Schichten902 auf den Verbindungselementen54 freilegen. Die Seed-Schichten902 werden in einem Plattierungsprozess zur Herstellung der leitfähigen Schichten60 und in einem Plattierungsprozess zur Herstellung der aufschmelzbaren Schichten62 verwendet. Die vereinte DickeT5 der Seed-Schichten902 , der leitfähigen Schichten60 und der aufschmelzbaren Schichten62 kann größer als die DickeT1 der lichtempfindlichen Haftschicht56 sein. Nach der Herstellung der leitfähigen Schichten60 und der aufschmelzbaren Schichten62 werden das Fotoresist904 und die freigelegten Teile der Seed-Schichten902 entfernt. Insbesondere ist die Breite der aufschmelzbaren Schichten62 kleiner als die Weite der Öffnungen58 , und dadurch werden Teile der Verbindungselemente54 freigelegt, wenn das Fotoresist904 in den Öffnungen58 entfernt wird. - Auf dem Substrat
72 wird ein Fotoresist906 hergestellt und mit Öffnungen strukturiert, die die Verbindungselemente76 freilegen. Zum Erzeugen von Öffnungen908 in den Verbindungselementen76 wird ein Metall-Ätzprozess, wie etwa eine Trocken- oder Nassätzung, durchgeführt. Dann werden die leitfähigen Schichten82 und die aufschmelzbaren Schichten84 in den Öffnungen908 hergestellt. Die vereinte Dicke der leitfähigen Schichten82 und der aufschmelzbaren Schichten84 kann größer oder kleiner als die Tiefe der Öffnungen908 sein, aber die Schichten stehen nicht über Oberseiten der später hergestellten lichtempfindlichen Haftschicht78 über. Bei der dargestellten Ausführungsform werden die leitfähigen Schichten82 und die aufschmelzbaren Schichten84 in den Öffnungen908 durch stromlose Plattierung plattiert, aber es dürfte klar sein, dass in einem anderen Plattierungsprozess eine Seedschicht hergestellt werden kann. Dann wird das Fotoresist906 entfernt, und die lichtempfindliche Haftschicht78 wird hergestellt und mit Öffnungen strukturiert, die die leitfähigen Schichten82 freilegen. - Dann wird das integrierte Schaltkreiselement
50 an dem Wafer70 befestigt. Auf Grund der vereinten DickeT5 (siehe59E) der Seed-Schichten902 , der leitfähigen Schichten60 und der aufschmelzbaren Schichten62 reichen die aufschmelzbaren Schichten62 in die Öffnungen80 in der lichtempfindlichen Haftschicht78 hinein. Bei einer Ausführungsform wird das integrierte Schaltkreiselement50 befestigt, nachdem die lichtempfindliche Haftschicht56 gehärtet worden ist, aber bevor die lichtempfindliche Haftschicht78 gehärtet wird. Ein Aufschmelzprozess wird durchgeführt, wie er vorstehend unter Bezugnahme auf die5A bis6B beschrieben worden ist, sodass das leitfähige Verbindungselement102 entsteht, das von den Luftspalten106 umschlossen ist. Bei dem Aufschmelzprozess kann auch die lichtempfindliche Haftschicht78 gehärtet werden, sodass die lichtempfindlichen Haftschichten56 und78 aneinander gebondet werden. - Bei der Ausführungsform der
60A bis60F wird eine Seed-Schicht952 auf der Vorderseite des integrierten Schaltkreiselements50 hergestellt. Dann wird ein Fotoresist954 auf der Seed-Schicht952 hergestellt. Das Fotoresist954 wird mit Öffnungen strukturiert, die die Teile der Seed-Schicht952 auf den Verbindungselementen54 freilegen. Die Seed-Schicht952 wird in einem Plattierungsprozess zur Herstellung der leitfähigen Schichten60 und in einem Plattierungsprozess zur Herstellung der aufschmelzbaren Schichten62 verwendet. Nach der Herstellung der leitfähigen Schichten60 und der aufschmelzbaren Schichten62 werden das Fotoresist954 und die freigelegten Teile der Seed-Schicht952 entfernt. Dann wird die lichtempfindliche Haftschicht56 auf dem Substrat52 , insbesondere über den aufschmelzbaren Schichten62 , hergestellt. Anschließend werden in der lichtempfindlichen Haftschicht56 die Öffnungen58 erzeugt, die die leitfähigen Schichten60 und die aufschmelzbaren Schichten62 freilegen. Insbesondere ist die Breite der aufschmelzbaren Schichten62 kleiner als die Weite der Öffnungen58 , und daher werden Teile der Verbindungselemente54 freigelegt, wenn die Öffnungen58 erzeugt werden. Die vereinte DickeT6 der Seed-Schichten952 , der leitfähigen Schichten60 und der aufschmelzbaren Schichten62 kann größer als die DickeT1 der lichtempfindlichen Haftschicht56 sein. - Dann wird das integrierte Schaltkreiselement
50 an dem Wafer70 befestigt. Ähnlich wie bei den vorstehenden Ausführungsformen können Öffnungen in den Verbindungselementen76 des Wafers70 erzeugt werden. Auf Grund der vereinten DickeT6 der Seed-Schichten952 , der leitfähigen Schichten60 und der aufschmelzbaren Schichten62 reichen die aufschmelzbaren Schichten62 in die Öffnungen80 in der lichtempfindlichen Haftschicht78 hinein. Bei der dargestellten Ausführungsform werden die leitfähigen Schichten82 und die aufschmelzbaren Schichten84 in den Öffnungen plattiert, die in den Verbindungselementen76 erzeugt worden sind. Bei einer Ausführungsform wird das integrierte Schaltkreiselement50 befestigt, nachdem die lichtempfindliche Haftschicht56 gehärtet worden ist, aber bevor die lichtempfindliche Haftschicht78 gehärtet wird. Dann wird die lichtempfindliche Haftschicht78 gehärtet, wodurch die lichtempfindlichen Haftschichten56 und78 aneinander gebondet werden. Ein Aufschmelzprozess wird durchgeführt, wie er vorstehend unter Bezugnahme auf die5A bis6B beschrieben worden ist, sodass das leitfähige Verbindungselement102 entsteht, das von den Luftspalten106 umschlossen ist. - Die
61A und61B zeigen einen Prozess zur Herstellung der leitfähigen Verbindungselemente102 , gemäß einigen anderen Ausführungsformen.61B ist eine Top-Down-Ansicht der Struktur von61A . Bei der dargestellten Ausführungsform werden die lichtempfindlichen Haftschichten56 und78 so strukturiert, dass sie nur um den Umfang der integrierten Schaltkreiselemente50 hergestellt werden. Dadurch entsteht nach dem Bonden und Aufschmelzen eine Vertiefung1002 , wobei jedes der leitfähigen Verbindungselemente102 zu der Vertiefung1002 freigelegt wird. Die Vertiefung1002 kann mit Öffnungen1004 um den Umfang hergestellt werden, die Luftbewegungswege bereitstellen. Die Öffnungen1004 können eine Weite von etwa 5 µm bis etwa 50 µm haben. Bei einigen Ausführungsformen können die Öffnungen1004 mit einer Krümmung in der Top-Down-Ansicht hergestellt werden, um zu vermeiden, dass das Verkapselungsmaterial108 in die Vertiefung1002 fließt. - Ausführungsformen können verschiedene Vorteile erzielen. Durch das Erzeugen der Luftspalte
106 entsteht ein Pufferraum zwischen benachbarten leitfähigen Verbindungselementen102 , sodass die leitfähigen Verbindungselemente102 mit einem kleineren Abstand hergestellt werden können. Die Verwendung der lichtempfindlichen Haftschichten56 und78 kann die Vorderseite-an-Vorderseite-Bondung vereinfachen und dadurch Herstellungskosten senken. - Bei einer Ausführungsform weist ein Bauelement Folgendes auf: ein erstes Bauelement mit einem integrierten Schaltkreiselement, das ein erstes Verbindungselement hat, einer ersten lichtempfindlichen Haftschicht auf dem integrierten Schaltkreiselement, und einer ersten leitfähigen Schicht auf dem ersten Verbindungselement, wobei die erste lichtempfindliche Haftschicht die erste leitfähige Schicht umschließt; ein zweites Bauelement mit einem Interposer, der ein zweites Verbindungselement hat, einer zweiten lichtempfindlichen Haftschicht auf dem Interposer, wobei die zweite lichtempfindliche Haftschicht physisch mit der ersten lichtempfindlichen Haftschicht verbunden ist, und einer zweiten leitfähigen Schicht auf dem zweiten Verbindungselement, wobei die zweite lichtempfindliche Haftschicht die zweite leitfähige Schicht umschließt; und ein leitfähiges Verbindungselement, das die erste und die zweite leitfähige Schicht aneinander bondet, wobei das leitfähige Verbindungselement von einem Luftspalt umschlossen ist.
- Bei einigen Ausführungsformen des Bauelements ist eine erste Breite der ersten leitfähigen Schicht kleiner als eine zweite Breite der zweiten leitfähigen Schicht. Bei einigen Ausführungsformen des Bauelements hat das leitfähige Verbindungselement einen ersten Teil, der zu dem ersten Schaltkreiselement benachbart ist, und einen zweiten Teil, der zu dem zweiten integrierten Schaltkreiselement benachbart ist, wobei der erste Teil die erste Breite hat und der zweite Teil die zweite Breite hat. Bei einigen Ausführungsformen des Bauelements trennt der Luftspalt den zweiten Teil des leitfähigen Verbindungselements von der ersten lichtempfindlichen Haftschicht. Bei einigen Ausführungsformen des Bauelements sind keine Seed-Schichten zwischen dem ersten Verbindungselement und der ersten leitfähigen Schicht oder zwischen der ersten leitfähigen Schicht und dem leitfähigen Verbindungselement hergestellt. Bei einigen Ausführungsformen weist das Bauelement weiterhin eine erste Seedschicht auf, die zwischen dem ersten Verbindungselement und der ersten leitfähigen Schicht hergestellt ist, wobei keine Seed-Schichten zwischen der ersten leitfähigen Schicht und dem leitfähigen Verbindungselement hergestellt sind.
- Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Erzeugen einer ersten Öffnung in einer ersten lichtempfindlichen Haftschicht, wobei die erste lichtempfindliche Haftschicht zu einer ersten Seite eines ersten integrierten Schaltkreiselements benachbart ist; Plattieren einer ersten aufschmelzbaren Schicht in der ersten Öffnung; Erzeugen einer zweiten Öffnung in einer zweiten lichtempfindlichen Haftschicht, wobei die zweite lichtempfindliche Haftschicht zu einer ersten Seite eines zweiten integrierten Schaltkreiselements benachbart ist; Plattieren einer zweiten aufschmelzbaren Schicht in der zweiten Öffnung; Aneinanderpressen der ersten und der zweiten lichtempfindlichen Haftschicht, sodass das erste und das zweite integrierte Schaltkreiselement physisch verbunden werden; und Aufschmelzen der ersten und der zweiten aufschmelzbaren Schicht, sodass ein leitfähiges Verbindungselement entsteht, das das erste und das zweite integrierte Schaltkreiselement elektrisch verbindet.
- Bei einigen Ausführungsformen weist das Verfahren weiterhin die folgenden Schritte auf: Verkapseln des ersten integrierten Schaltkreiselements mit einer Formmasse, wobei die Formmasse zu der ersten Seite des zweiten integrierten Schaltkreiselements benachbart ist; Vereinzeln des ersten integrierten Schaltkreiselements; Herstellen einer Umverteilungsstruktur, die zu einer zweiten Seite des zweiten integrierten Schaltkreiselements benachbart ist; und Herstellen von leitfähigen Kugeln auf der Umverteilungsstruktur. Bei einigen Ausführungsformen weist das Verfahren weiterhin das Bonden des zweiten integrierten Schaltkreiselements an ein Package-Substrat unter Verwendung der leitfähigen Kugeln auf. Bei einigen Ausführungsformen weist das Verfahren weiterhin Folgendes auf: Erzeugen einer dritten Öffnung in einer dritten lichtempfindlichen Haftschicht, wobei die dritte lichtempfindliche Haftschicht zu einer zweiten Seite des ersten integrierten Schaltkreiselements benachbart ist; Plattieren einer dritten aufschmelzbaren Schicht in der dritten Öffnung; und physisches Verbinden eines dritten integrierten Schaltkreiselements mit dem ersten integrierten Schaltkreiselement unter Verwendung der dritten lichtempfindlichen Haftschicht und der dritten aufschmelzbaren Schicht. Bei einigen Ausführungsformen weist das Verfahren weiterhin Folgendes auf: Herstellen von ersten Durchkontaktierungen auf der ersten Seite des zweiten integrierten Schaltkreiselements; Herstellen einer Umverteilungsstruktur, die zu einer zweiten Seite des zweiten integrierten Schaltkreiselements benachbart ist, wobei die Umverteilungsstruktur mit den ersten Durchkontaktierungen elektrisch verbunden wird; Herstellen von leitfähigen Verbindungselementen auf der Umverteilungsstruktur; und Vereinzeln des ersten integrierten Schaltkreiselements und der Umverteilungsstruktur. Bei einigen Ausführungsformen weist das Verfahren weiterhin Folgendes auf: Herstellen von zweiten Durchkontaktierungen, die zu dem ersten und dem zweiten integrierten Schaltkreiselement benachbart sind; und Verkapseln der ersten Durchkontaktierungen und der zweiten Durchkontaktierungen mit einer Formmasse. Bei einigen Ausführungsformen des Verfahrens ist nach dem Aufschmelzen der ersten aufschmelzbaren Schicht das leitfähige Verbindungselement von einem Luftspalt umschlossen.
- Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Verkapseln einer Mehrzahl von ersten integrierten Schaltkreiselementen mit einer ersten Formmasse; Herstellen einer ersten lichtempfindlichen Haftschicht über den ersten integrierten Schaltkreiselementen; Strukturieren einer ersten Öffnung in der ersten lichtempfindlichen Haftschicht; Plattieren einer ersten leitfähigen Schicht in der ersten Öffnung; Plattieren einer ersten aufschmelzbaren Schicht auf der ersten leitfähigen Schicht, wobei eine vereinte Dicke der ersten leitfähigen Schicht und der ersten aufschmelzbaren Schicht kleiner als eine erste Dicke der ersten lichtempfindlichen Haftschicht ist und die erste leitfähige Schicht und die erste aufschmelzbare Schicht mit den ersten integrierten Schaltkreiselementen elektrisch verbunden sind; Pressen eines zweiten integrierten Schaltkreiselements gegen die erste lichtempfindliche Haftschicht, um das erste und das zweite integrierte Schaltkreiselement physisch zu verbinden; und Aufschmelzen der ersten aufschmelzbaren Schicht, um ein leitfähiges Verbindungselement herzustellen, das das erste und das zweite integrierte Schaltkreiselement elektrisch verbindet.
- Bei einigen Ausführungsformen weist das Verfahren weiterhin Folgendes auf: Herstellen einer ersten Umverteilungsstruktur über den ersten integrierten Schaltkreiselementen, wobei die erste lichtempfindliche Haftschicht eine oberste Schicht der Umverteilungsstruktur ist und das zweite integrierte Schaltkreiselement nach dem Aufschmelzen der ersten aufschmelzbaren Schicht an die erste Umverteilungsstruktur gebondet ist. Bei einigen Ausführungsformen weist das Verfahren weiterhin das Platzieren der ersten integrierten Schaltkreiselemente auf einer zweiten Umverteilungsstruktur auf. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Herstellen von Durchkontaktierungen, die durch die erste Formmasse verlaufen, wobei die Durchkontaktierungen die erste und die zweite Umverteilungsstruktur elektrisch verbinden. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Verkapseln des zweiten integrierten Schaltkreiselements mit einer zweiten Formmasse; und Herstellen einer ersten Umverteilungsstruktur über dem zweiten integrierten Schaltkreiselement und der zweiten Formmasse. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Herstellen von Durchkontaktierungen, die durch die zweite Formmasse verlaufen, wobei die Durchkontaktierungen die erste Umverteilungsstruktur und die ersten integrierten Schaltkreiselemente elektrisch verbinden. Bei einigen Ausführungsformen des Verfahrens ist nach dem Aufschmelzen der ersten aufschmelzbaren Schicht das leitfähige Verbindungselement von einem Luftspalt umschlossen.
- Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
Claims (20)
- Vorrichtung mit: einer ersten Vorrichtung, die Folgendes aufweist: eine integrierte Schaltkreisvorrichtung mit einem ersten Verbindungselement, eine erste lichtempfindliche Haftschicht auf der integrierten Schaltkreisvorrichtung, und eine erste leitfähige Schicht auf dem ersten Verbindungselement, wobei die erste lichtempfindliche Haftschicht die erste leitfähige Schicht umschließt; einer zweiten Vorrichtung, die Folgendes aufweist: einen Interposer mit einem zweiten Verbindungselement, eine zweite lichtempfindliche Haftschicht auf dem Interposer, wobei die zweite lichtempfindliche Haftschicht physisch mit der ersten lichtempfindlichen Haftschicht verbunden ist, und eine zweite leitfähige Schicht auf dem zweiten Verbindungselement, wobei die zweite lichtempfindliche Haftschicht die zweite leitfähige Schicht umschließt; und einem leitfähigen Verbindungselement, das die erste und die zweite leitfähige Schicht aneinander bondet, wobei das leitfähige Verbindungselement von einem Luftspalt umschlossen ist.
- Vorrichtung nach
Anspruch 1 , wobei eine erste Breite der ersten leitfähigen Schicht kleiner als eine zweite Breite der zweiten leitfähigen Schicht ist. - Vorrichtung nach
Anspruch 2 , wobei das leitfähige Verbindungselement einen ersten Teil, der zu der ersten integrierten Schaltkreisvorrichtung benachbart ist, und einen zweiten Teil aufweist, der zu der zweiten integrierten Schaltkreisvorrichtung benachbart ist, wobei der erste Teil die erste Breite hat und der zweite Teil die zweite Breite hat, die größer als die erste Breite ist. - Vorrichtung nach
Anspruch 3 , wobei der Luftspalt den zweiten Teil des leitfähigen Verbindungselements von der ersten lichtempfindlichen Haftschicht trennt. - Vorrichtung nach einem der vorhergehenden Ansprüche, wobei keine Seed-Schichten zwischen dem ersten Verbindungselement und der ersten leitfähigen Schicht oder zwischen der ersten leitfähigen Schicht und dem leitfähigen Verbindungselement hergestellt sind.
- Vorrichtung nach einem der
Ansprüche 1 bis4 , die weiterhin eine erste Seedschicht aufweist, die zwischen dem ersten Verbindungselement und der ersten leitfähigen Schicht hergestellt ist, wobei keine Seed-Schichten zwischen der ersten leitfähigen Schicht und dem leitfähigen Verbindungselement hergestellt sind. - Verfahren mit den folgenden Schritten: Erzeugen einer ersten Öffnung in einer ersten lichtempfindlichen Haftschicht, wobei die erste lichtempfindliche Haftschicht zu einer ersten Seite einer ersten integrierten Schaltkreisvorrichtung benachbart ist; Plattieren einer ersten aufschmelzbaren Schicht in der ersten Öffnung; Erzeugen einer zweiten Öffnung in einer zweiten lichtempfindlichen Haftschicht, wobei die zweite lichtempfindliche Haftschicht zu einer ersten Seite einer zweiten integrierten Schaltkreisvorrichtung benachbart ist; Plattieren einer zweiten aufschmelzbaren Schicht in der zweiten Öffnung; Aneinanderpressen der ersten und der zweiten lichtempfindlichen Haftschicht, sodass die erste und die zweite integrierte Schaltkreisvorrichtung physisch verbunden werden; und Aufschmelzen der ersten und der zweiten aufschmelzbaren Schicht, sodass ein leitfähiges Verbindungselement entsteht, das die erste und die zweite integrierte Schaltkreisvorrichtung elektrisch verbindet.
- Verfahren nach
Anspruch 7 , das weiterhin Folgendes umfasst: Verkapseln der ersten integrierten Schaltkreisvorrichtung mit einer Formmasse, wobei die Formmasse zu der ersten Seite der zweiten integrierten Schaltkreisvorrichtung benachbart ist; Vereinzeln der ersten integrierten Schaltkreisvorrichtung; Herstellen einer Umverteilungsstruktur, die zu einer zweiten Seite der zweiten integrierten Schaltkreisvorrichtung benachbart ist; und Herstellen von leitfähigen Kugeln auf der Umverteilungsstruktur. - Verfahren nach
Anspruch 7 oder8 , das weiterhin das Bonden der zweiten integrierten Schaltkreisvorrichtung an ein Package-Substrat unter Verwendung der leitfähigen Kugeln umfasst. - Verfahren nach einem der
Ansprüche 7 bis9 , das weiterhin Folgendes umfasst: Erzeugen einer dritten Öffnung in einer dritten lichtempfindlichen Haftschicht, wobei die dritte lichtempfindliche Haftschicht zu einer zweiten Seite der ersten integrierten Schaltkreisvorrichtung benachbart ist; Plattieren einer dritten aufschmelzbaren Schicht in der dritten Öffnung; und physisches Verbinden einer dritten integrierten Schaltkreisvorrichtung mit der ersten integrierten Schaltkreisvorrichtung unter Verwendung der dritten lichtempfindlichen Haftschicht und der dritten aufschmelzbaren Schicht. - Verfahren nach einem der
Ansprüche 7 bis10 , das weiterhin Folgendes umfasst: Herstellen von ersten Durchkontaktierungen auf der ersten Seite der zweiten integrierten Schaltkreisvorrichtung; Herstellen einer Umverteilungsstruktur, die zu einer zweiten Seite der zweiten integrierten Schaltkreisvorrichtung benachbart ist, wobei die Umverteilungsstruktur mit den ersten Durchkontaktierungen elektrisch verbunden wird; Herstellen von leitfähigen Verbindungselementen auf der Umverteilungsstruktur; und Vereinzeln der ersten integrierten Schaltkreisvorrichtung und der Umverteilungsstruktur. - Verfahren nach
Anspruch 11 , das weiterhin Folgendes umfasst: Herstellen von zweiten Durchkontaktierungen, die zu der ersten und der zweiten integrierten Schaltkreisvorrichtung benachbart sind; und Verkapseln der ersten Durchkontaktierungen und der zweiten Durchkontaktierungen mit einer Formmasse. - Verfahren nach einem der
Ansprüche 7 bis12 , wobei nach dem Aufschmelzen der ersten aufschmelzbaren Schicht das leitfähige Verbindungselement von einem Luftspalt umschlossen ist. - Verfahren mit den folgenden Schritten: Verkapseln einer Mehrzahl von ersten integrierten Schaltkreisvorrichtungen mit einer ersten Formmasse; Herstellen einer ersten lichtempfindlichen Haftschicht über den ersten integrierten Schaltkreisvorrichtungen; Strukturieren einer ersten Öffnung in der ersten lichtempfindlichen Haftschicht; Plattieren einer ersten leitfähigen Schicht in der ersten Öffnung; Plattieren einer ersten aufschmelzbaren Schicht auf der ersten leitfähigen Schicht, wobei eine vereinte Dicke der ersten leitfähigen Schicht und der ersten aufschmelzbaren Schicht kleiner als eine erste Dicke der ersten lichtempfindlichen Haftschicht ist und die erste leitfähige Schicht und die erste aufschmelzbare Schicht mit den ersten integrierten Schaltkreisvorrichtungen elektrisch verbunden sind; Pressen einer zweiten integrierten Schaltkreisvorrichtung gegen die erste lichtempfindliche Haftschicht, um die erste und die zweite integrierte Schaltkreisvorrichtung physisch zu verbinden; und Aufschmelzen der ersten aufschmelzbaren Schicht, um ein leitfähiges Verbindungselement herzustellen, das die erste und die zweite integrierte Schaltkreisvorrichtung elektrisch verbindet.
- Verfahren nach
Anspruch 14 , das weiterhin Folgendes umfasst: Herstellen einer ersten Umverteilungsstruktur über den ersten integrierten Schaltkreisvorrichtungen, wobei die erste lichtempfindliche Haftschicht eine oberste Schicht der ersten Umverteilungsstruktur ist und die zweite integrierte Schaltkreisvorrichtung nach dem Aufschmelzen der ersten aufschmelzbaren Schicht an die erste Umverteilungsstruktur gebondet ist. - Verfahren nach
Anspruch 15 , das weiterhin das Platzieren der ersten integrierten Schaltkreisvorrichtungen auf einer zweiten Umverteilungsstruktur umfasst. - Verfahren nach
Anspruch 16 , das weiterhin das Herstellen von Durchkontaktierungen umfasst, die durch die erste Formmasse verlaufen, wobei die Durchkontaktierungen die erste und die zweite Umverteilungsstruktur elektrisch verbinden. - Verfahren nach einem der
Ansprüche 14 bis17 , das weiterhin Folgendes umfasst: Verkapseln der zweiten integrierten Schaltkreisvorrichtung mit einer zweiten Formmasse; und Herstellen einer ersten Umverteilungsstruktur über der zweiten integrierten Schaltkreisvorrichtung und der zweiten Formmasse. - Verfahren nach
Anspruch 18 , das weiterhin Folgendes umfasst: Herstellen von Durchkontaktierungen, die durch die zweite Formmasse verlaufen, wobei die Durchkontaktierungen die erste Umverteilungsstruktur und die ersten integrierten Schaltkreisvorrichtungen elektrisch verbinden. - Verfahren nach einem der
Ansprüche 14 bis18 , wobei nach dem Aufschmelzen der ersten aufschmelzbaren Schicht das leitfähige Verbindungselement von einem Luftspalt umschlossen ist.
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US10340249B1 (en) * | 2018-06-25 | 2019-07-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
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CN109640521B (zh) * | 2018-11-20 | 2020-06-30 | 奥特斯科技(重庆)有限公司 | 制造具有嵌入式集群的部件承载件的方法以及部件承载件 |
US11227838B2 (en) | 2019-07-02 | 2022-01-18 | iCometrue Company Ltd. | Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits |
US10985154B2 (en) | 2019-07-02 | 2021-04-20 | iCometrue Company Ltd. | Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits |
US11887930B2 (en) | 2019-08-05 | 2024-01-30 | iCometrue Company Ltd. | Vertical interconnect elevator based on through silicon vias |
US11637056B2 (en) | 2019-09-20 | 2023-04-25 | iCometrue Company Ltd. | 3D chip package based on through-silicon-via interconnection elevator |
US11635566B2 (en) | 2019-11-27 | 2023-04-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package and method of forming same |
KR102684971B1 (ko) * | 2020-01-17 | 2024-07-16 | 삼성전자주식회사 | 패시베이션층을 포함하는 반도체 소자 |
US11600526B2 (en) * | 2020-01-22 | 2023-03-07 | iCometrue Company Ltd. | Chip package based on through-silicon-via connector and silicon interconnection bridge |
US11495472B2 (en) * | 2020-04-16 | 2022-11-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semicondutor packages and methods of forming same |
WO2022011622A1 (en) * | 2020-07-16 | 2022-01-20 | Yangtze Memory Technologies Co., Ltd. | Methods for bonding semiconductor structures and semiconductor devices thereof |
CN112435933B (zh) * | 2020-12-03 | 2022-08-19 | 宝纳生(深圳)科技有限公司 | 一种cob封装结构及其制造方法 |
CN112509926B (zh) * | 2020-12-03 | 2022-07-22 | 山东博通微电子有限公司 | 一种多芯片封装结构及其制造方法 |
US11658391B2 (en) | 2020-12-21 | 2023-05-23 | Qualcomm Incorporated | Antenna module |
CN113130420A (zh) * | 2021-03-19 | 2021-07-16 | 南通越亚半导体有限公司 | 一种嵌埋封装结构及其制造方法 |
US20220375866A1 (en) * | 2021-05-21 | 2022-11-24 | Intel Corporation | Hybrid conductive vias for electronic substrates |
WO2023055429A1 (en) * | 2021-09-29 | 2023-04-06 | Microchip Technology Incorporated | Integrated circuit package module including a bonding system |
US11935824B2 (en) | 2021-09-29 | 2024-03-19 | Microchip Technology Incorporated | Integrated circuit package module including a bonding system |
TWI813433B (zh) * | 2022-08-31 | 2023-08-21 | 旺宏電子股份有限公司 | 半導體結構 |
Family Cites Families (62)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19749201A1 (de) | 1997-11-07 | 1999-08-12 | Degussa | Verfahren zur intermolekularen Veretherung und zur Etherspaltung |
US6190940B1 (en) | 1999-01-21 | 2001-02-20 | Lucent Technologies Inc. | Flip chip assembly of semiconductor IC chips |
WO2001063991A1 (fr) * | 2000-02-25 | 2001-08-30 | Ibiden Co., Ltd. | Carte a circuits imprimes multicouche et procede de production d'une carte a circuits imprimes multicouche |
US7354798B2 (en) * | 2002-12-20 | 2008-04-08 | International Business Machines Corporation | Three-dimensional device fabrication method |
US6962835B2 (en) * | 2003-02-07 | 2005-11-08 | Ziptronix, Inc. | Method for room temperature metal direct bonding |
US6982191B2 (en) * | 2003-09-19 | 2006-01-03 | Micron Technology, Inc. | Methods relating to forming interconnects and resulting assemblies |
JP4454454B2 (ja) * | 2004-06-29 | 2010-04-21 | 京セラ株式会社 | 半導体素子及びこの半導体素子を実装した半導体素子実装基板 |
TWI412138B (zh) | 2005-01-28 | 2013-10-11 | Semiconductor Energy Lab | 半導體裝置,電子裝置,和半導體裝置的製造方法 |
JP2006295109A (ja) * | 2005-03-14 | 2006-10-26 | Citizen Watch Co Ltd | 半導体装置とその製造方法 |
US20060275947A1 (en) * | 2005-06-03 | 2006-12-07 | Jian Wang | Process for forming an electronic device including reflowing a conductive member |
EP1732116B1 (de) | 2005-06-08 | 2017-02-01 | Imec | Methode zum Bonden mikroelektronischer Bauteile und damit hergestellte Vorrichtung |
KR100609334B1 (ko) | 2005-06-13 | 2006-08-08 | 삼성전자주식회사 | 감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법 |
US8759964B2 (en) | 2007-07-17 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer level package structure and fabrication methods |
US20090170241A1 (en) * | 2007-12-26 | 2009-07-02 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier |
US7993971B2 (en) * | 2007-12-28 | 2011-08-09 | Freescale Semiconductor, Inc. | Forming a 3-D semiconductor die structure with an intermetallic formation |
WO2011139619A1 (en) * | 2010-04-26 | 2011-11-10 | Hsio Technologies, Llc | Semiconductor device package adapter |
TWI502705B (zh) * | 2009-08-19 | 2015-10-01 | Xintec Inc | 晶片封裝體及其製造方法 |
WO2011074409A1 (en) * | 2009-12-18 | 2011-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
US9985150B2 (en) | 2010-04-07 | 2018-05-29 | Shimadzu Corporation | Radiation detector and method of manufacturing the same |
US9048233B2 (en) | 2010-05-26 | 2015-06-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package systems having interposers |
US8361842B2 (en) | 2010-07-30 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded wafer-level bonding approaches |
US8343810B2 (en) | 2010-08-16 | 2013-01-01 | Stats Chippac, Ltd. | Semiconductor device and method of forming Fo-WLCSP having conductive layers and conductive vias separated by polymer layers |
KR101168511B1 (ko) * | 2010-09-29 | 2012-07-27 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
US8884431B2 (en) | 2011-09-09 | 2014-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging methods and structures for semiconductor devices |
US9064879B2 (en) | 2010-10-14 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging methods and structures using a die attach film |
JP5636265B2 (ja) * | 2010-11-15 | 2014-12-03 | 新光電気工業株式会社 | 半導体パッケージ及びその製造方法 |
US9204551B2 (en) * | 2010-11-22 | 2015-12-01 | Lenovo Innovations Limited (Hong Kong) | Mounting structure and mounting method |
JP2012134318A (ja) * | 2010-12-21 | 2012-07-12 | Shinko Electric Ind Co Ltd | 配線基板及び半導体装置と半導体装置の製造方法 |
CN102169845B (zh) * | 2011-02-22 | 2013-08-14 | 中国科学院微电子研究所 | 一种用于三维封装的多层混合同步键合结构及方法 |
KR101828063B1 (ko) * | 2011-05-17 | 2018-02-09 | 삼성전자주식회사 | 반도체 장치 및 그 형성방법 |
US8829676B2 (en) | 2011-06-28 | 2014-09-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure for wafer level package |
US20140138850A1 (en) | 2011-08-01 | 2014-05-22 | Ngk Spark Plug Co., Ltd. | Semiconductor power module, production method of semiconductor power module and circuit board |
US9000584B2 (en) | 2011-12-28 | 2015-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaged semiconductor device with a molding compound and a method of forming the same |
US8680647B2 (en) | 2011-12-29 | 2014-03-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packages with passive devices and methods of forming the same |
US8703542B2 (en) | 2012-05-18 | 2014-04-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer-level packaging mechanisms |
CN103426732B (zh) * | 2012-05-18 | 2015-12-02 | 上海丽恒光微电子科技有限公司 | 低温晶圆键合的方法及通过该方法形成的结构 |
US9991190B2 (en) | 2012-05-18 | 2018-06-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging with interposer frame |
US8809996B2 (en) | 2012-06-29 | 2014-08-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package with passive devices and method of forming the same |
US8785299B2 (en) | 2012-11-30 | 2014-07-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package with a fan-out structure and method of forming the same |
US9245770B2 (en) * | 2012-12-20 | 2016-01-26 | Stats Chippac, Ltd. | Semiconductor device and method of simultaneous molding and thermalcompression bonding |
US8803306B1 (en) | 2013-01-18 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out package structure and methods for forming the same |
US8778738B1 (en) | 2013-02-19 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaged semiconductor devices and packaging devices and methods |
US9263511B2 (en) | 2013-02-11 | 2016-02-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package with metal-insulator-metal capacitor and method of manufacturing the same |
US9048222B2 (en) | 2013-03-06 | 2015-06-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating interconnect structure for package-on-package devices |
US9368460B2 (en) | 2013-03-15 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out interconnect structure and method for forming same |
US8877554B2 (en) | 2013-03-15 | 2014-11-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices |
TWI611582B (zh) | 2013-04-10 | 2018-01-11 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
US9659891B2 (en) * | 2013-09-09 | 2017-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having a boundary structure, a package on package structure, and a method of making |
JP6004441B2 (ja) * | 2013-11-29 | 2016-10-05 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | 基板接合方法、バンプ形成方法及び半導体装置 |
JP2015122445A (ja) * | 2013-12-24 | 2015-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US9673119B2 (en) * | 2014-01-24 | 2017-06-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for bonding package lid |
US9496196B2 (en) | 2014-08-15 | 2016-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packages and methods of manufacture thereof |
US10319701B2 (en) * | 2015-01-07 | 2019-06-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bonded 3D integrated circuit (3DIC) structure |
CN105185719B (zh) * | 2015-06-24 | 2018-04-17 | 武汉新芯集成电路制造有限公司 | 一种锁扣式混合键合方法 |
US9911629B2 (en) * | 2016-02-10 | 2018-03-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated passive device package and methods of forming same |
US10546836B2 (en) * | 2016-09-22 | 2020-01-28 | International Business Machines Corporation | Wafer level integration including design/co-design, structure process, equipment stress management and thermal management |
US10141253B2 (en) | 2016-11-14 | 2018-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
US10276505B2 (en) * | 2017-03-08 | 2019-04-30 | Samsung Electronics Co., Ltd. | Integrated circuit device and method of manufacturing the same |
US10163848B2 (en) * | 2017-04-28 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor package |
US10522476B2 (en) * | 2017-07-18 | 2019-12-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure, integrated fan-out package and method of fabricating the same |
US10290611B2 (en) * | 2017-07-27 | 2019-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor packages and methods of forming same |
US10340249B1 (en) * | 2018-06-25 | 2019-07-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
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