DE102018116743A1 - Halbleiter-Bauelement und Verfahren - Google Patents

Halbleiter-Bauelement und Verfahren Download PDF

Info

Publication number
DE102018116743A1
DE102018116743A1 DE102018116743.1A DE102018116743A DE102018116743A1 DE 102018116743 A1 DE102018116743 A1 DE 102018116743A1 DE 102018116743 A DE102018116743 A DE 102018116743A DE 102018116743 A1 DE102018116743 A1 DE 102018116743A1
Authority
DE
Germany
Prior art keywords
integrated circuit
conductive
layer
adhesive layer
photosensitive adhesive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102018116743.1A
Other languages
English (en)
Other versions
DE102018116743B4 (de
Inventor
Chen-Hua Yu
Kuo-Chung Yee
Chun Hui Yu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018116743A1 publication Critical patent/DE102018116743A1/de
Application granted granted Critical
Publication of DE102018116743B4 publication Critical patent/DE102018116743B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135Double encapsulation or coating and encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/0347Manufacturing methods using a lift-off mask
    • H01L2224/0348Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05541Structure
    • H01L2224/05547Structure comprising a core and a coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05567Disposition the external layer being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805Shape
    • H01L2224/08057Shape in side view
    • H01L2224/08058Shape in side view being non uniform along the bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805Shape
    • H01L2224/0807Shape of bonding interfaces, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • H01L2224/1148Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13005Structure
    • H01L2224/13007Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/1308Plural core members being stacked
    • H01L2224/13082Two-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171Disposition
    • H01L2224/1718Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214Connecting portions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/3301Structure
    • H01L2224/3303Layer connectors having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731Location prior to the connecting process
    • H01L2224/73101Location prior to the connecting process on the same surface
    • H01L2224/73103Bump and layer connectors
    • H01L2224/73104Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73209Bump and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73259Bump and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80365Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80801Soldering or alloying
    • H01L2224/80815Reflow soldering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81193Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • H01L2224/81815Reflow soldering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83193Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832Applying energy for connecting
    • H01L2224/83201Compression bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83801Soldering or alloying
    • H01L2224/83815Reflow soldering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8385Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856Pre-cured adhesive, i.e. B-stage adhesive
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8385Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862Heat curing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92124Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92222Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06517Bump or bump-like direct electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06524Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06541Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147Semiconductor insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Bei einer Ausführungsform weist ein Bauelement Folgendes auf: ein erstes Bauelement mit einem integrierten Schaltkreiselement, das ein erstes Verbindungselement aufweist, einer ersten lichtempfindlichen Haftschicht auf dem integrierten Schaltkreiselement, und einer ersten leitfähigen Schicht auf dem ersten Verbindungselement, wobei die erste lichtempfindliche Haftschicht die erste leitfähige Schicht umschließt; ein zweites Bauelement mit einem Interposer, der ein zweites Verbindungselement aufweist, einer zweiten lichtempfindlichen Haftschicht auf dem Interposer, wobei die zweite lichtempfindliche Haftschicht physisch mit der ersten lichtempfindlichen Haftschicht verbunden ist, und einer zweiten leitfähigen Schicht auf dem zweiten Verbindungselement, wobei die zweite lichtempfindliche Haftschicht die zweite leitfähige Schicht umschließt; und ein leitfähiges Verbindungselement, das die erste und die zweite leitfähige Schicht aneinander bondet, wobei das leitfähige Verbindungselement von einem Luftspalt umschlossen ist.

Description

  • Hintergrund
  • Seit dem Aufkommen des integrierten Schaltkreises (IC) hat die Halbleiterbranche durch ständige Verbesserungen der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein kontinuierliches schnelles Wachstum erfahren. Größtenteils sind diese Verbesserungen der Integrationsdichte auf wiederholte Reduzierungen der kleinsten Strukturbreite zurückführen, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können.
  • Diese Verbesserungen der Integrationsdichte sind im Wesentlichen zweidimensionaler (2D) Art, insofern als die Fläche, die von den integrierten Komponenten eingenommen wird, im Wesentlichen auf der Oberfläche eines Halbleiterwafers ist. Die erhöhte Dichte und die entsprechende Verringerung der Fläche des integrierten Schaltkreises haben im Allgemeinen das Vermögen überstiegen, einen integrierten Schaltkreis-Chip direkt auf ein Substrat zu bonden. Interposer sind zum Umverteilen von Kugelkontaktflächen von der Fläche des Chips auf eine größere Fläche des Interposers verwendet worden. Außerdem haben Interposer ein dreidimensionales (3D) Package ermöglicht, das mehrere Chips aufweist. Zur Berücksichtigung von 3D-Aspekten sind auch weitere Packages entwickelt worden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1A bis 2B sind verschiedene Darstellungen von Zwischenstufen bei der Bearbeitung eines integrierten Schaltkreiselements, gemäß einigen Ausführungsformen.
    • Die 3A bis 4B sind verschiedene Darstellungen von Zwischenstufen bei der Bearbeitung eines Wafers, gemäß einigen Ausführungsformen.
    • Die 5A bis 18 sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung von Bauelement-Packages, gemäß einigen Ausführungsformen.
    • 19 ist eine Darstellung eines Bauelement-Packages, gemäß einigen Ausführungsformen.
    • 20 zeigt ein Bauelement-Package, gemäß einigen weiteren Ausführungsformen.
    • 21 zeigt ein Bauelement-Package, gemäß noch weiteren Ausführungsformen.
    • Die 22 bis 33 sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung von Bauelement-Packages, gemäß einigen Ausführungsformen.
    • 34 zeigt ein Bauelement-Package gemäß einigen weiteren Ausführungsformen.
    • 35 zeigt ein Bauelement-Package gemäß noch weiteren Ausführungsformen.
    • 36 zeigt ein Bauelement-Package gemäß noch weiteren Ausführungsformen.
    • Die 37 bis 46 sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung eines Bauelement-Packages, gemäß einigen Ausführungsformen.
    • Die 47 bis 57 sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung eines Bauelement-Packages, gemäß einigen Ausführungsformen.
    • Die 58A bis 58F zeigen einen Prozess zur Herstellung von leitfähigen Verbindungselementen, gemäß weiteren Ausführungsformen.
    • Die 59A bis 59K zeigen einen Prozess zur Herstellung von leitfähigen Verbindungselementen, gemäß einer weiteren Ausführungsform.
    • Die 60A bis 60F zeigen einen Prozess zur Herstellung von leitfähigen Verbindungselementen, gemäß einer weiteren Ausführungsform.
    • Die 61A und 61B sind verschiedene Darstellungen eines Bauelement-Packages, gemäß einigen weiteren Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen wird ein leitfähiges Verbindungselement hergestellt. Auf einem Die und einem Wafer werden lichtempfindliche Haftschichten hergestellt. In den lichtempfindlichen Haftschichten werden Öffnungen erzeugt, sodass die Verbindungselemente des Dies und des Wafers freigelegt werden. In den Öffnungen werden leitfähige Schichten und aufschmelzbare Schichten plattiert. Insbesondere ist eine vereinte Dicke der leitfähigen und aufschmelzbaren Schichten in jeder Öffnung kleiner als die Dicke der lichtempfindlichen Haftschichten. Der Die und der Wafer werden durch die lichtempfindlichen Haftschichten physisch miteinander verbunden, und der Die und der Wafer werden dann durch Aufschmelzen der aufschmelzbaren Schichten auch elektrisch miteinander verbunden, um leitfähige Verbindungselemente herzustellen. Da die Öffnungen mit aufschmelzbarem Material unterfüllt sind, entstehen Luftspalte um die resultierenden leitfähigen Verbindungselemente. Die entstandenen Luftspalte stellen einen Puffer um die leitfähigen Verbindungselemente bereit, sodass die Gefahr des Entstehens von Kurzschlüssen bei verringerten Abständen zwischen benachbarten leitfähigen Verbindungselementen vermieden wird.
  • Die 1A bis 2B sind verschiedene Darstellungen von Zwischenstufen bei der Bearbeitung eines integrierten Schaltkreiselements 50, gemäß einigen Ausführungsformen. Die 1A bis 2B sind Schnittansichten, wobei Figuren, die mit einem „A“ enden, eine Gesamtansicht zeigen und Figuren, die mit einem „B“ enden, eine detaillierte Ansicht eines Bereichs R1 aus der entsprechenden Figur zeigen, die mit „A“ endet.
  • Das integrierte Schaltkreiselement 50 kann Folgendes sein: ein logischer Die, wie etwa eine zentrale Verarbeitungseinheit (CPU), eine grafische Verarbeitungseinheit (GPU), ein Ein-Chip-System (SoC), ein Microcontroller usw.; ein Speicher-Die, wie etwa ein DRAM-Die (DRAM: dynamischer Direktzugriffsspeicher), ein SRAM-Die (SRAM: statischer Direktzugriffsspeicher) usw.; ein Power-Management-Die, wie etwa ein PMIC-Die (PMIC: power management integrated circuit; integrierter Power-Management-Schaltkreis); ein Hochfrequenz-Die; ein Sensor-Die; ein MEMS-Die (MEMS: mikroelektromechanisches System); ein Signalverarbeitungs-Die, wie etwa ein DSP-Die (DSP: digitale Signalverarbeitung); ein Front-End-Die, wie etwa ein analoger Front-End(AFE)-Die; oder dergleichen oder eine Kombination davon. Das integrierte Schaltkreiselement 50 kann in einem Wafer hergestellt werden, der unterschiedliche Bauelementbereiche aufweisen kann, die in späteren Schritten zu einer Mehrzahl von integrierten Schaltkreiselementen 50 vereinzelt werden können. Das integrierte Schaltkreiselement 50 weist ein Substrat 52 und Verbindungselemente 54 auf.
  • Das Substrat 52 kann ein Volumenhalbleiter-Substrat, ein Halbleiter-auf-Isolator(SOI)-Substrat, ein mehrschichtiges Halbleitersubstrat oder dergleichen sein. Das Halbleitermaterial des Substrats 52 kann Folgendes umfassen: Silizium oder Germanium; einen Verbindungshalbleiter, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Das Substrat 52 kann dotiert oder undotiert sein. In und/oder auf einer aktiven Fläche (z. B. der Fläche, die nach oben zeigt) des Substrats 52 können Bauelemente, wie etwa Transistoren, Kondensatoren, Widerstände, Dioden und dergleichen, hergestellt werden.
  • Auf der aktiven Fläche des Substrats 52 wird eine Verbindungsstruktur mit einer oder mehreren dielektrischen Schichten und jeweiligen Metallisierungsstrukturen hergestellt. Die dielektrischen Schichten können Zwischenmetalldielektrikum-Schichten (IMD-Schichten) sein. Die IMD-Schichten können zum Beispiel aus einem dielektrischen Low-k-Material, wie etwa undotiertem Silicatglas (USG), Phosphorsilicatglas (PSG), Borphosphorsilicatglas (BPSG), Fluorsilicatglas (FSG), SiOxCy, Aufschleuderglas, Aufschleuderpolymeren, Silizium-Kohlenstoff-Material, Verbindungen daraus, Verbundstoffen daraus, Kombinationen davon oder dergleichen, mit einem geeigneten Verfahren, das auf dem Fachgebiet bekannt, wie etwa Aufschleudern, chemische Aufdampfung (CVD), plasmaunterstützte chemische Aufdampfung (PECVD), chemische Aufdampfung mit einem Plasma hoher Dichte (HDPCVD) oder dergleichen hergestellt werden. Die Metallisierungsstrukturen in den dielektrischen Schichten können elektrische Signale zwischen den Bauelementen übertragen, wie etwa unter Verwendung von Durchkontaktierungen und/oder Leiterbahnen, und sie können außerdem verschiedene elektrische Bauelemente enthalten, wie etwa Kondensatoren, Widerstände, Induktoren oder dergleichen. Die verschiedenen Bauelemente und Metallisierungsstrukturen können miteinander verbunden werden, um eine oder mehrere Funktionen auszuführen. Die Funktionen können Speicherstrukturen, Bearbeitungsstrukturen, Sensoren, Verstärker, Stromverteilung, E/A-Schaltungen oder dergleichen umfassen. Darüber hinaus werden in und/oder auf der Verbindungsstruktur die Verbindungselemente 54, wie etwa leitfähige Säulen oder Kontaktpads, hergestellt, um einen äußeren elektrischen Anschluss für die Schaltkreise und Bauelemente bereitzustellen. Ein Durchschnittsfachmann dürfte erkennen, dass die vorstehenden Beispiele nur der Erläuterung dienen. Gegebenenfalls können auch andere Schaltkreise für eine gegebene Anwendung verwendet werden.
  • In den 1A und 1B wird eine lichtempfindliche Haftschicht 56 auf der aktiven Fläche des Substrats 52 hergestellt. Die lichtempfindliche Haftschicht 56 kann aus einer organischen lichtempfindlichen Polymerschicht (photosensitive polymer layer; PSPL), wie etwa Benzocyclobuten (BCB), einer Epoxidharzschicht (SU-8), ShinEtsu SIN™, Polyimid oder dergleichen, bestehen und kann durch Schleuderbeschichtung oder dergleichen hergestellt werden. Die lichtempfindliche Haftschicht 56 kann auch als eine Haftschicht bezeichnet werden. Die lichtempfindliche Haftschicht 56 kann nach ihrer Herstellung für die Strukturierung belichtet werden. Die Struktur der lichtempfindlichen Haftschicht 56 entspricht den Verbindungselementen 54. Durch die Strukturierung entsteht eine Struktur von Öffnungen 58 durch die lichtempfindliche Haftschicht 56, sodass Teile der Verbindungselemente 54 freigelegt werden. Die Öffnungen 58 haben jeweils eine Weite W1 , die kleiner als die Breite der Verbindungselemente 54 sein kann und z. B. etwa 1 µm bis etwa 40 µm betragen kann. Die Weite W1 kann auch größer als die oder gleich der Breite der Verbindungselemente 54 sein. Nachdem die lichtempfindliche Haftschicht 56 hergestellt und strukturiert worden ist, wird sie z. B. mit einem Glühprozess gehärtet, der in einem Ofen bei einer Temperatur von weniger als etwa 200 °C durchgeführt werden kann. Die hergestellte lichtempfindliche Haftschicht 56 hat eine Dicke T1 von etwa 1 µm bis etwa 10 µm. Die Öffnungen 58 haben eine Tiefe, die gleich der Dicke T1 ist.
  • In den 2A und 2B werden leitfähige Schichten 60 in den Öffnungen 58 auf den Verbindungselementen 54 hergestellt. Die leitfähigen Schichten 60 bestehen aus einem leitfähigen Material, wie etwa Nickel, Kupfer, Gold oder dergleichen oder einer Kombination davon, und sie werden mit einem Plattierungsprozess, wie etwa durch stromlose Plattierung, unter Verwendung der Verbindungselemente 54 statt einer Seedschicht hergestellt. Dann werden aufschmelzbare Schichten 62 auf den leitfähigen Schichten 60 in den Öffnungen 58 hergestellt. Die aufschmelzbaren Schichten 62 bestehen aus einem aufschmelzbaren Material, wie etwa Lot, Zinn oder dergleichen oder einer Kombination davon, und sie werden mit einem Plattierungsprozess unter Verwendung der leitfähigen Schichten 60 statt einer Seedschicht hergestellt.
  • Die leitfähigen Schichten 60 und die aufschmelzbaren Schichten 62 haben eine vereinte Dicke T2 von etwa 1 µm bis etwa 10 µm. Die Dicke T2 ist kleiner als die Dicke T1 . Die Dicke für die aufschmelzbaren Schichten 62 wird entsprechend der Weite W1 berechnet, sodass ausreichend aufschmelzbares Material für später hergestellte leitfähige Verbindungselemente entsteht. Daher verläuft die Oberseite der lichtempfindlichen Haftschicht 56 über Oberseiten der aufschmelzbaren Schichten 62. Es entstehen Spalte G1 , wobei die Spalte G1 eine Tiefe haben, die gleich der Differenz zwischen den Dicken T1 und T2 ist.
  • Die 3A bis 4B sind verschiedene Darstellungen von Zwischenstufen bei der Bearbeitung eines Wafers 70, gemäß einigen Ausführungsformen. Die 3A bis 4B sind Schnittansichten, wobei Figuren, die mit einem „A“ enden, eine Gesamtansicht zeigen und Figuren, die mit einem „B“ enden, eine detaillierte Ansicht eines Bereichs R2 aus der entsprechenden Figur zeigen, die mit „A“ endet.
  • Der Wafer 70 weist mehrere Bauelementbereiche 100A und 100B auf, in denen integrierte Schaltkreiselemente 50 befestigt werden, um eine Mehrzahl von Bauelementen herzustellen. Die in dem Wafer 70 hergestellten Bauelemente können Interposer, integrierte Schaltkreis-Dies oder dergleichen sein. Der Wafer 70 weist ein Substrat 72, Durchkontaktierungen 74 und Verbindungselemente 76 auf.
  • Das Substrat 72 kann ein Volumenhalbleiter-Substrat, ein SOI-Substrat, ein mehrschichtiges Halbleitersubstrat oder dergleichen sein. Das Halbleitermaterial des Substrats 72 kann Folgendes umfassen: Silizium oder Germanium; einen Verbindungshalbleiter, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Das Substrat 72 kann dotiert oder undotiert sein. Bei einigen Ausführungsformen, bei denen Interposer in dem Wafer 70 hergestellt werden, weist das Substrat 72 im Allgemeinen keine aktiven Bereiche auf, obwohl die Interposer passive Bauelemente umfassen können, die in und/oder auf einer Vorderseite (z. B. der Seite, die nach oben zeigt) des Substrats 72 hergestellt sind. Bei Ausführungsformen, bei denen integrierte Schaltkreis-Dies in dem Wafer 70 hergestellt werden, können Bauelemente, wie etwa Transistoren, Kondensatoren, Widerstände, Dioden und dergleichen, in und/oder auf der Vorderseite des Substrats 72 hergestellt werden.
  • Die Durchkontaktierungen 74 werden so hergestellt, dass sie von der Vorderseite des Substrats 72 her in das Substrat 72 hineinreichen. Die Durchkontaktierungen 74 werden gelegentlich auch als Durchkontaktierungen durch das Substrat oder als Durchkontaktierungen durch Silizium (TSVs) bezeichnet, wenn das Substrat 72 ein Siliziumsubstrat ist. Die Durchkontaktierungen 74 können durch Erzeugen von Aussparungen in dem Substrat 72 hergestellt werden, zum Beispiel durch Ätzen, Fräsen, Laserverfahren, eine Kombination davon oder dergleichen. In den Aussparungen kann ein dünnes dielektrisches Material hergestellt werden, wie etwa mit einem Oxidationsverfahren. Über der Vorderseite des Substrats 72 und in den Öffnungen kann eine dünne Sperrschicht 74a zum Beispiel durch CVD, ALD, PVD, thermische Oxidation, eine Kombination davon oder dergleichen konform abgeschieden werden. Die Sperrschicht 74a kann aus einem Oxid, einem Nitrid oder einem Oxidnitrid, wie etwa Titannidrid, Titanoxidnitrid, Tantalnitrid, Tantaloxidnitrid, Wolframnitrid oder einer Kombination davon, oder dergleichen bestehen. Über der Sperrschicht 74a und in den Öffnungen kann ein leitfähiges Material 74b abgeschieden werden. Das leitfähige Material 74b kann durch elektrochemische Plattierung, CVD, ALD, PVD, eine Kombination davon oder dergleichen abgeschieden werden. Beispiele für das leitfähige Material 74b sind Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon oder dergleichen. Überschüssige Teile des leitfähigen Materials 74b und der Sperrschicht 74a werden von der Vorderseite des Substrats 72 zum Beispiel durch CMP (chemisch-mechanische Polierung) entfernt. Die Durchkontaktierungen 74 weisen gemeinsam die Sperrschicht 74a und das leitfähige Material 74b auf, wobei sich die Sperrschicht 74a zwischen dem leitfähigen Material 74b und dem Substrat 72 befindet.
  • Über der Vorderseite des Substrats 72 wird eine Verbindungsstruktur hergestellt, die dazu dient, (gegebenenfalls) die integrierten Schaltkreiselemente und/oder die Durchkontaktierungen 74 miteinander und/oder mit externen Bauelementen elektrisch zu verbinden. Die Verbindungsstruktur kann eine oder mehrere dielektrische Schichten und jeweilige Metallisierungsstrukturen in den dielektrischen Schichten aufweisen. Die Metallisierungsstrukturen können Durchkontaktierungen und/oder Leiterbahnen zum Verbinden von Bauelementen und/oder der Durchkontaktierungen 74 miteinander und/oder mit einem externen Bauelement umfassen. Die dielektrischen Schichten können aus Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxidnitrid, einem dielektrischen Low-k-Material, wie etwa PSG, BPSG, FSG, SiOxCy, Aufschleuderglas, Aufschleuderpolymeren oder Silizium-Kohlenstoff-Material, Verbindungen daraus, Verbundstoffen daraus, Kombinationen davon oder dergleichen bestehen. Die dielektrischen Schichten können mit einem geeigneten Verfahren, das auf dem Fachgebiet bekannt, wie etwa Aufschleudern, CVD, PECVD, HDPCVD oder dergleichen hergestellt werden. In jeder der dielektrischen Schichten kann eine Metallisierungsstruktur zum Beispiel mit fotolithografischen Verfahren zum Abscheiden und Strukturieren eines Fotoresistmaterials auf der dielektrischen Schicht so hergestellt werden, dass Teile der dielektrischen Schicht freigelegt werden, die die Metallisierungsstruktur bilden sollen. Mit einem Ätzprozess, wie etwa einem anisotropen Trockenätzprozess, können in der dielektrischen Schicht Aussparungen und/oder Öffnungen erzeugt werden, die den freigelegten Teilen der dielektrischen Schicht entsprechen. Die Aussparungen und/oder Öffnungen können mit einer Diffusionssperrschicht bedeckt werden und mit einem leitfähigen Material gefüllt werden. Die Diffusionssperrschicht kann aus einer oder mehreren Schichten aus TaN, Ta, TiN, Ti, CoW oder dergleichen bestehen, die durch ALD oder dergleichen abgeschieden werden, und das leitfähige Material kann Kupfer, Aluminium, Wolfram, Silber, eine Kombination davon oder dergleichen sein und kann durch CVD, PVD oder dergleichen abgeschieden werden. Überschüssige Teile der Diffusionssperrschicht und/oder des leitfähigen Materials auf der dielektrischen Schicht können zum Beispiel mit einer CMP entfernt werden. Außerdem werden die Verbindungselemente 76, wie etwa leitfähige Säulen oder Kontaktpads, in und/oder auf der Verbindungsstruktur hergestellt, um eine äußere elektrische Verbindung mit den Durchkontaktierungen 74 und den Metallisierungsstrukturen der Verbindungsstruktur herzustellen.
  • In den 3A und 3B wird eine lichtempfindliche Haftschicht 78 auf der Vorderseite des Substrats 72 hergestellt. Die lichtempfindliche Haftschicht 78 kann aus einem Material bestehen, das dem der lichtempfindlichen Haftschicht 56 ähnlich ist, und sie kann mit einem Verfahren hergestellt, das dem ähnlich ist, das zum Herstellen der lichtempfindlichen Haftschicht 56 verwendet wird. Nach der Herstellung kann die lichtempfindliche Haftschicht 78 für die Strukturierung belichtet werden. Die Struktur der lichtempfindlichen Haftschicht 78 entspricht den Verbindungselementen 76. Durch die Strukturierung entsteht eine Struktur von Öffnungen 80 durch die lichtempfindliche Haftschicht 78, sodass Teile der Verbindungselemente 76 freigelegt werden. Die Öffnungen 80 haben jeweils eine Weite W2 , die kleiner als die Breite der Verbindungselemente 76 sein kann und z. B. etwa 1 µm bis etwa 40 µm betragen kann. Die Weite W2 kann auch größer als die oder gleich der Breite der Verbindungselemente 76 sein. Die hergestellte lichtempfindliche Haftschicht 78 hat eine Dicke T3 von etwa 1 µm bis etwa 5 µm. Die Öffnungen 80 haben eine Tiefe, die gleich der Dicke T3 ist. Bei einigen Ausführungsformen wird die lichtempfindliche Haftschicht 78 nicht unmittelbar nach der Herstellung gehärtet, sondern sie wird nach der Durchführung von späteren Bearbeitungsschritten (siehe z. B. 6A und 6B) gehärtet.
  • In den 4A und 4B werden leitfähige Schichten 82 in den Öffnungen 80 auf den Verbindungselementen 76 hergestellt. Die leitfähigen Schichten 82 können aus einem Material bestehen, das dem der leitfähigen Schichten 60 ähnlich ist, und sie können mit einem Verfahren hergestellt werden, das dem ähnlich ist, das zum Herstellen der leitfähigen Schichten 60 verwendet wird. Dann werden aufschmelzbare Schichten 84 auf den leitfähigen Schichten 82 in den Öffnungen 80 hergestellt. Die aufschmelzbaren Schichten 84 können aus einem Material bestehen, das dem der aufschmelzbaren Schichten 62 ähnlich ist, und sie können mit einem Verfahren hergestellt, das dem ähnlich ist, das zum Herstellen der aufschmelzbaren Schichten 62 verwendet wird.
  • Die leitfähigen Schichten 82 und die aufschmelzbaren Schichten 84 haben eine vereinte Dicke T4 von etwa 1 µm bis etwa 5 µm. Die Dicke T4 ist kleiner als die Dicke T3 . Daher verläuft die Oberseite der lichtempfindlichen Haftschicht 78 über Oberseiten der aufschmelzbaren Schichten 84. Es entstehen Spalte G2 , wobei die Spalte G2 eine Tiefe haben, die gleich der Differenz zwischen den Dicken T3 und T4 ist.
  • Bei einigen Ausführungsformen werden integrierte Schaltkreiselement-Packages durch Bonden der integrierten Schaltkreiselemente 50 an die Vorderseite des Wafers 70 hergestellt. Vor dem Bonden können die integrierten Schaltkreiselemente 50 und der Wafer 70 mit den vorstehend beschriebenen Prozessen bearbeitet werden. Es können verschiedene integrierte Schaltkreiselement-Packages unter Verwendung dieser Bauelemente hergestellt werden.
  • Die 5A bis 18 sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung von Bauelement-Packages 200 gemäß einigen Ausführungsformen. In den 5A bis 11 werden Zwischen-Packages 100 durch Bonden der integrierten Schaltkreiselemente 50 an die Vorderseite des Wafers 70 hergestellt. Dann werden die Zwischen-Packages 100 vereinzelt. In den 12 bis 18 wird eine weitere Bearbeitung zum Herstellen der Bauelement-Packages 200 durchgeführt. Bei einer Ausführungsform sind die Bauelement-Packages 200 Chip-auf-Wafer(CoW)-Packages, aber es dürfte klar sein, dass Ausführungsformen auch für andere 3DIC-Packages verwendet werden können. 19 ist eine Darstellung eines Bauelement-Packages 300, gemäß einigen Ausführungsformen. Die 5A bis 19 sind Schnittansichten, wobei Figuren, die mit einem „A“ enden, eine Gesamtansicht zeigen und Figuren, die mit einem „B“ enden, eine detaillierte Ansicht eines Bereichs R3 aus der entsprechenden Figur zeigen, die mit „A“ endet. Insbesondere zeigt der Bereich R3 die Herstellung eines leitfähigen Verbindungselements 102 (das in 6B gezeigt ist), das die Verbindungselemente 54 der integrierten Schaltkreiselemente 50 mit den Verbindungselementen 76 des Wafers 70 verbindet.
  • In den 5A und 5B werden mehrere der integrierten Schaltkreiselemente 50 an dem Wafer 70 befestigt. Die integrierten Schaltkreiselemente 50 sind in den Bauelementbereichen 100A und 100B angeordnet und werden in späteren Schritten vereinzelt, um die Zwischen-Packages 100 herzustellen. Die integrierten Schaltkreiselemente 50 werden zum Beispiel mit einem Pick- und Place-Gerät an dem Wafer 70 befestigt.
  • Die integrierten Schaltkreiselemente 50 werden durch Vorderseite-an-Vorderseite-Bondung an dem Wafer 70 befestigt. Die integrierten Schaltkreiselemente 50 werden gegen den Wafer 70 gepresst, sodass die lichtempfindlichen Haftschichten 56 und 78 aneinanderhaften. Bei Ausführungsformen, bei denen die lichtempfindliche Haftschicht 78 nicht sofort nach der Herstellung gehärtet wird, haben die lichtempfindlichen Haftschichten 56 und 78 beim Aneinanderhaften eine gehärtete/ungehärtete Bondgrenzfläche gemeinsam, wobei die lichtempfindliche Haftschicht 56 gehärtet ist und die lichtempfindliche Haftschicht 78 ungehärtet ist. Die ungehärtete lichtempfindliche Haftschicht 78 kann sich bei der Platzierung besser an die Form der gehärteten lichtempfindlichen Haftschicht 56 anpassen. Wenn die lichtempfindlichen Haftschichten 56 und 78 aneinandergepresst werden, vermischen sie sich und bilden Polymerverbindungen, sodass eine durchgehende PSPL entsteht. Im Vergleich zu anderen Bondverfahren, wie etwa Hybridbondung und Schmelzbondung, können durch Verwenden der lichtempfindlichen Haftschichten 56 und 78 die integrierten Schaltkreiselemente 50 mit weniger Glüh- und Reinigungsprozessen an dem Wafer 70 angeklebt werden, wodurch die Herstellungskosten gesenkt werden.
  • Nachdem die integrierten Schaltkreiselemente 50 an dem Wafer 70 befestigt worden sind, entstehen Luftspalte 104 in einem Bereich zwischen den aufschmelzbaren Schichten 62 und 84. Die integrierten Schaltkreiselemente 50 werden daher zwar physisch, aber nicht elektrisch mit dem Wafer 70 verbunden. Die Luftspalte 104 umfassen die Bereiche, die von den Spalten G1 und G2 (die in den 2B bzw. 4B gezeigt sind) begrenzt werden. Die Luftspalte 104 haben jeweils zwei Weiten: eine Weite, die von der Weite W1 der Öffnungen 58 definiert wird, und eine Weite, die von der Weite W2 der Öffnungen 80 definiert wird. Die Luftspalte 104 haben außerdem jeweils eine Höhe H1 , die gleich der Summe aus den Höhen der Spalte G1 und G2 ist und die folgende Gleichung (1) erfüllt: H 1 = ( T 1 + T 3 ) ( T 2 + T 4 )
    Figure DE102018116743A1_0001
  • In den 6A und 6B wird ein Aufschmelzprozess durchgeführt, durch den die aufschmelzbaren Schichten 62 und 84 zu dem leitfähigen Verbindungselement 102 umgeformt werden. Das leitfähige Verbindungselement 102 weist das Material der aufschmelzbaren Schichten 62 und 84 auf, und an Grenzflächen des leitfähigen Verbindungselements 102 und der leitfähigen Schichten 62 und 84 können intermetallische Verbindungen (IMCs) entstehen. Während des Aufschmelzprozesses kann auf Grund von Oberflächenspannungen des aufgeschmolzenen Materials das Material der aufschmelzbaren Schichten 62 und 84 seine Form ändern. Die neuen Formen der aufschmelzbaren Schichten 62 und 84 verschmelzen miteinander, sodass die aufschmelzbaren Schichten 62 und 84 miteinander in Kontakt kommen und das leitfähige Verbindungselement 102 bilden. Es bleiben Luftspalte 106 zurück, die den Spalten G2 entsprechen. Die Luftspalte 106 entstehen um einen oberen Teil des leitfähigen Verbindungselements 102, und ein unterer Teil des leitfähigen Verbindungselements 102 befindet sich zwischen den Luftspalten 106 und den Verbindungselementen 76. Die entstandenen Luftspalte 106 bilden einen Pufferraum zwischen benachbarten leitfähigen Verbindungselementen 102, sodass die leitfähigen Verbindungselemente 102 mit einem kleineren Abstand hergestellt werden können. Bei Ausführungsformen, bei denen die lichtempfindliche Haftschicht 78 nicht sofort nach der Herstellung gehärtet wird, kann mit der Wärme des Aufschmelzprozesses auch die lichtempfindliche Haftschicht 78 gehärtet werden.
  • In 7 wird ein Verkapselungsmaterial 108 auf den verschiedenen Komponenten hergestellt. Das Verkapselungsmaterial 108 kann eine Formmasse, ein Epoxid oder dergleichen sein und kann durch Formpressen, Pressspritzen oder dergleichen aufgebracht werden. Das Verkapselungsmaterial 108 kann über dem Wafer 70 hergestellt werden, sodass die integrierten Schaltkreiselemente 50 vergraben oder bedeckt werden. Das Verkapselungsmaterial 108 kann auch auf der lichtempfindlichen Haftschicht 78 hergestellt werden. Anschließend wird das Verkapselungsmaterial 108 gehärtet. Bei einigen Ausführungsformen wird das Verkapselungsmaterial 108 gedünnt, sodass Oberseiten des Verkapselungsmaterials 108 und der integrierten Schaltkreiselemente 50 auf gleicher Höhe sind.
  • In 8 wird das Substrat 72 gedünnt, um die Durchkontaktierungen 74 freizulegen, sodass diese aus der Rückseite des Substrats 72 herausragen. Die Durchkontaktierungen 74 können in einem Zwei-Schritt-Dünnungsprozess freigelegt werden. Erstens kann ein Schleifprozess durchgeführt werden, bis die Durchkontaktierungen 74 freigelegt sind. Der Schleifprozess kann z. B. ein CMP- oder ein anderer geeigneter Entfernungsprozess sein. Nach dem Schleifprozess können die Rückseite des Substrats 72 und die Durchkontaktierungen 74 auf gleicher Höhe sein. Zweitens kann ein Aussparungsprozess durchgeführt werden, um das Substrat 72 um die Durchkontaktierungen 74 auszusparen. Der Aussparungsprozess kann z. B. ein geeigneter Rückätzprozess sein. Während des Dünnens können auch einige Teile des leitfähigen Materials 74b entfernt werden.
  • In 9 werden leitfähige Säulen 110 auf den überstehenden Teilen der Durchkontaktierungen 74 hergestellt. Die leitfähigen Säulen 110 können z. B. mit einem geeigneten fotolithografischen und Plattierungsprozess hergestellt werden, und sie können aus Kupfer, Aluminium, Wolfram, Silber, Kombinationen davon oder dergleichen bestehen. Dann wird eine Isolierschicht 112 auf der Rückseite des Substrats 72 so hergestellt, dass sie die überstehenden Teile der Durchkontaktierungen 74 und die leitfähigen Säulen 110 umschließt. Bei einigen Ausführungsformen besteht die Isolierschicht 112 aus einem siliziumhaltigen Isolator, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen, und sie kann mit einem geeigneten Abscheidungsverfahren hergestellt werden, wie etwa Schleuderbeschichtung, CVD, PECVD, HDPCVD oder dergleichen. Nach der Abscheidung kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um überschüssiges dielektrisches Material zu entfernen, sodass Oberseiten der Isolierschicht 112 und der leitfähigen Säulen 110 auf gleicher Höhe sind.
  • Bei einigen Ausführungsformen weist die Isolierschicht 112 mehrere Schichten auf. Eine erste Isolierschicht kann auf der Rückseite des Substrats 72 so hergestellt werden, dass sie die überstehenden Teile der Durchkontaktierungen 74 umschließt. Die erste Isolierschicht wird mit Öffnungen strukturiert, die die Durchkontaktierungen 74 freilegen. Auf der ersten Isolierschicht und in den Öffnungen wird eine Seedschicht hergestellt, und auf der Seedschicht wird ein Fotoresist hergestellt. Das Fotoresist wird mit Öffnungen strukturiert, die der Struktur der leitfähigen Säulen 110 entsprechen, und ein Plattierungsprozess wird durchgeführt, sodass die leitfähigen Säulen 110 in den Öffnungen entstehen. Das Fotoresist und die freiliegenden Teile der Seedschicht werden entfernt. Dann wird eine zweite Isolierschicht auf der ersten Isolierschicht und um die leitfähigen Säulen 110 hergestellt.
  • In 10 wird der Wafer 70 zwischen benachbarten Bauelementbereichen 100A und 100B entlang Ritzgrabenbereichen 114 vereinzelt, um Zwischen-Packages 100 herzustellen. Die Vereinzelung kann durch Zersägen, Zertrennen oder dergleichen erfolgen.
  • 11 zeigt ein Zwischen-Package 100 nach der Vereinzelung. Bei dem Vereinzelungsprozess entstehen Interposer 116, die vereinzelte Teile des Wafers 70 und der Isolierschicht 112 aufweisen. Bei einigen Ausführungsformen sind die Interposer 116 frei von aktiven Bauelementen. Bei anderen Ausführungsformen weisen die Interposer 116 aktive Bauelemente auf. Jedes der Zwischen-Packages 100 weist einen Interposer 116 auf. Vereinzelte Teile der lichtempfindlichen Haftschicht 78 befinden sich auf den Interposern 116. Durch den Vereinzelungsprozess grenzen Ränder der Interposer 116, des Verkapselungsmaterials 108 und der lichtempfindlichen Haftschicht 78 aneinander an. Mit anderen Worten, die äußeren Seitenwände der Interposer 116 haben die gleiche Breite wie die äußeren Seitenwände des Verkapselungsmaterials 108 und der lichtempfindlichen Haftschicht 78.
  • In 12 werden die vereinzelten Zwischen-Packages 100 an ein Trägersubstrat 118 angeklebt. Das Trägersubstrat 118 kann ein Glas-Trägersubstrat, ein Keramik-Trägersubstrat oder dergleichen sein. Das Trägersubstrat 118 kann ein Wafer sein, sodass mehrere Packages gleichzeitig auf dem Trägersubstrat 118 hergestellt werden können. Das Trägersubstrat 118 weist mehrere Bauelementbereiche 200A und 200B auf, in denen die Zwischen-Packages 100 mit einem Klebstoff 120 befestigt werden.
  • Der Klebstoff 120 befindet sich auf Rückseiten der Zwischen-Packages 100 und klebt die Zwischen-Packages 100 an das Trägersubstrat 118 an. Der Klebstoff 120 kann ein geeigneter Klebstoff, ein Epoxid, eine Die-Befestigungsschicht (DAF) oder dergleichen sein. Der Klebstoff 120 kann auf eine Rückseite der Zwischen-Packages 100 aufgebracht werden, wie etwa auf eine Rückseite des jeweiligen Verkapselungsmaterials 108, oder er kann über der Oberfläche des Trägersubstrats 118 aufgebracht werden. Die Zwischen-Packages 100 können mit dem Klebstoff 120 zum Beispiel unter Verwendung eines Pick- und Place-Geräts an das Trägersubstrat 118 angeklebt werden.
  • In 13 wird ein Verkapselungsmaterial 122 auf verschiedenen Komponenten hergestellt. Das Verkapselungsmaterial 122 kann eine Formmasse, ein Epoxid oder dergleichen sein und kann durch Formpressen, Pressspritzen oder dergleichen aufgebracht werden. Das Verkapselungsmaterial 122 kann über den Zwischen-Packages 100 hergestellt werden, sodass die leitfähigen Säulen 110 vergraben oder bedeckt werden. Nach dem Härten kann das Verkapselungsmaterial 122 einem Schleifprozess unterzogen werden, um die leitfähigen Säulen 110 freizulegen. Bei dem Schleifprozess kann auch die Isolierschicht 112 geschliffen werden. Nach dem Schleifprozess sind Oberseiten der leitfähigen Säulen 110, der Isolierschicht 112 und des Verkapselungsmaterials 122 koplanar. Der Schleifprozess kann zum Beispiel eine chemisch-mechanische Polierung (CMP) sein. Bei einigen Ausführungsformen kann das Schleifen weggelassen werden, zum Beispiel wenn die leitfähigen Säulen 110 bereits freigelegt sind.
  • In 14 wird eine Umverteilungsstruktur 124 auf dem Verkapselungsmaterial 122 und den Zwischen-Packages 100 hergestellt. Die Umverteilungsstruktur 124 weist mehrere dielektrische Schichten und Metallisierungsstrukturen auf. Es dürfte wohlverstanden sein, dass die Darstellung der Umverteilungsstruktur 124 schematisch ist. Zum Beispiel kann die Umverteilungsstruktur 124 als eine Mehrzahl von diskreten Teilen strukturiert werden, die durch jeweilige dielektrische Schichten voneinander getrennt sind. Die Umverteilungsstruktur 124 kann zum Beispiel Umverteilungsschichten (RDLs) umfassen, und sie kann Metallleiterbahnen (oder Metallleitungen) und Durchkontaktierungen umfassen, die sich unter den Metallleiterbahnen befinden und mit diesen verbunden sind. Als ein Beispiel zum Herstellen der Umverteilungsstruktur 124 kann jede dielektrische Schicht einzeln abgeschieden werden, und in der abgeschiedenen dielektrischen Schicht können Öffnungen erzeugt werden. Die Metallleiterbahnen und Durchkontaktierungen können auf der abgeschiedenen dielektrischen Schicht und in den Öffnungen z. B. mit geeigneten fotolithografischen und Plattierungsprozessen hergestellt werden.
  • In 15 werden leitfähige Verbindungselemente 126 mit der Umverteilungsstruktur 124 verbunden. Die leitfähigen Verbindungselemente 126 können auf Pads auf der Außenseite der Umverteilungsstruktur 124 hergestellt werden. Die Pads werden so hergestellt, dass sie Metallisierungsstrukturen in der Umverteilungsstruktur 124 kontaktieren, und sie können als Metallisierungen unter dem Kontakthügel (UBMs) bezeichnet werden. Die leitfähigen Verbindungselemente 126 können Kugelgitter-Array(BGA)-Verbindungselemente, Lotkugeln, Metallsäulen, C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold) oder dergleichen sein. Die leitfähigen Verbindungselemente 126 können ein leitfähiges Material, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen, oder eine Kombination davon aufweisen. Bei einigen Ausführungsformen werden die leitfähigen Verbindungselemente 126 dadurch hergestellt, dass zunächst eine Schicht aus Lot mit solchen allgemein üblichen Verfahren wie Aufdampfung, Elektroplattierung, Drucken, Lotübertragung, Kugelplatzierung oder dergleichen hergestellt wird. Nachdem die Lotschicht auf dem Substrat hergestellt worden ist, kann eine Aufschmelzung durchgeführt werden, um das Material in die gewünschten Kontakthügelformen zu bringen. Bei anderen Ausführungsformen sind die leitfähigen Verbindungselemente 126 Metallsäulen (wie etwa Kupfersäulen), die durch Sputtern, Drucken, Elektroplattierung, stromlose Plattierung, CVD oder dergleichen hergestellt werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände haben.
  • In 16 wird eine Trägersubstrat-Ablösung durchgeführt, um das Trägersubstrat 118 von der Rückseite des Verkapselungsmaterials 122 und den Zwischen-Packages 100 abzulösen. Bei einigen Ausführungsformen umfasst die Ablösung das Projizieren von Licht, wie etwa von Laserlicht oder UV-Licht, auf den Klebstoff 120, sodass sich der Klebstoff 120 durch die Wärme des Lichts zersetzt und das Trägersubstrat 118 entfernt werden kann.
  • In 17 werden die benachbarten Bauelementbereiche 200A und 200B entlang Ritzgrabenbereichen 160 vereinzelt, um die Bauelement-Packages 200 herzustellen. Die Vereinzelung kann durch Zersägen, Zertrennen oder dergleichen erfolgen. 18 zeigt ein resultierendes Bauelement-Package 200 nach der Vereinzelung.
  • In 19 wird ein Bauelement-Package 300 durch Montieren des Bauelement-Packages 200 an ein Package-Substrat 202 hergestellt. Bei einer Ausführungsform ist das Bauelement-Package 300 ein Chip-auf-Wafer-auf-Substrat(CoWoS)-Package, aber es dürfte klar sein, dass Ausführungsformen auch für andere 3DIC-Packages verwendet werden können.
  • Das Package-Substrat 202 kann aus einem Halbleitermaterial bestehen, wie etwa Silizium, Germanium oder dergleichen. Alternativ können auch Verbundmaterialien zum Einsatz kommen, wie etwa Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen davon oder dergleichen. Darüber hinaus kann das Package-Substrat 202 ein SOI-Substrat sein. In der Regel umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, wie etwa epitaxiales Silizium, Germanium, Siliziumgermanium, SOI, SGOI oder Kombinationen davon. Das Package-Substrat 202 basiert bei einer alternativen Ausführungsform auf einem isolierenden Kern, wie etwa einem mit Glasfasern verstärkten Harzkern. Ein beispielhaftes Kernmaterial ist Glasfaser-Harz, wie etwa FR4. Alternativen für das Kernmaterial sind Bismaleimid-Triazin(BT)-Harz oder andere Leiterplatten-Materialien oder -Schichten. Aufbauschichten, wie etwa eine Ajinomoto-Aufbauschicht (ABF), oder andere Schichtstoffe können ebenfalls für das Package-Substrat 202 verwendet werden.
  • Das Package-Substrat 202 kann aktive und passive Bauelemente aufweisen. Wie ein Durchschnittsfachmann erkennen dürfte, können viele verschiedene Bauelemente, wie etwa Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen, zum Erfüllen der baulichen und funktionellen Anforderungen an den Entwurf für das Bauelement-Package 200 verwendet werden. Bei einigen Ausführungsformen kann das Package-Substrat 202 frei von aktiven und passiven Bauelementen sein.
  • Das Package-Substrat 202 kann außerdem Metallisierungsschichten und Durchkontaktierungen sowie Bondpads über den Metallisierungsschichten und Durchkontaktierungen aufweisen. Die Metallisierungsschichten können über den aktiven und passiven Bauelementen hergestellt werden und sind so konzipiert, dass sie die verschiedenen Bauelemente zu einer funktionellen Schaltung verbinden. Die Metallisierungsschichten können aus wechselnden Schichten aus einem Dielektrikum (z. B. einem dielektrischen Low-k-Material) und einem leitfähigen Material (z. B. Kupfer) bestehen, wobei Durchkontaktierungen die Schichten aus dem leitfähigen Material miteinander verbinden und mit einem geeigneten Verfahren (wie etwa Abscheidung, Single-Damascene-Prozess, Dual-Damascene-Prozess oder dergleichen) hergestellt werden können.
  • Die leitfähigen Verbindungselemente 126 werden aufgeschmolzen, um das Bauelement-Package 200 an dem Package-Substrat 202 zu befestigen. Die leitfähigen Verbindungselemente 126 verbinden das Package-Substrat 202, wie etwa Metallisierungsschichten in dem Package-Substrat 202, elektrisch und physisch mit dem Bauelement-Package 200. Zwischen dem Bauelement-Package 200 und dem Package-Substrat 202 kann eine Unterfüllung 204 so hergestellt werden, dass sie die leitfähigen Verbindungselemente 126 umschließt. Die Unterfüllung 204 kann mit einem Kapillarfluss-Verfahren hergestellt werden, nachdem das Bauelement-Package 200 befestigt worden ist, oder sie kann mit einem geeigneten Abscheidungsverfahren hergestellt werden, bevor das Bauelement-Package 200 befestigt wird.
  • Bei einigen Ausführungsformen werden leitfähige Verbindungselemente 206 auf dem Package-Substrat 202 auf einer Seite hergestellt, die der der leitfähigen Verbindungselemente 126 gegenüberliegt. Die leitfähigen Verbindungselemente 206 können zum Beispiel BGA-Verbindungselemente sein und können ein leitfähiges Material aufweisen, wie etwa Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen oder eine Kombination davon.
  • Es dürfte wohlverstanden sein, dass das Bauelement-Package 300 mit weiteren Abwandlungen hergestellt werden kann. 20 zeigt das Bauelement-Package 300 gemäß einigen weiteren Ausführungsformen. 21 zeigt das Bauelement-Package 300 gemäß noch weiteren Ausführungsformen.
  • Bei der Ausführungsform von 20 werden die Zwischen-Packages 100 nicht getrennt vereinzelt und an das Trägersubstrat 118 angeklebt. Vielmehr wird die Umverteilungsstruktur 124 auf dem Wafer 70 hergestellt, nachdem die Durchkontaktierungen 74 freigelegt worden sind. Die leitfähigen Säulen 110, die Isolierschicht 112 und das Verkapselungsmaterial 122 können weggelassen werden, und die Umverteilungsstruktur 124 kann direkt auf dem Wafer 70 hergestellt werden, zum Beispiel kann die untere dielektrische Schicht der Umverteilungsstruktur 124 das Substrat 72 physisch kontaktieren. Der Wafer 70 und die Umverteilungsstruktur 124 werden dann gleichzeitig vereinzelt, um die Bauelement-Packages 200 herzustellen.
  • Bei der Ausführungsform von 21 werden die Zwischen-Packages 100 so hergestellt, dass sie mehrere gestapelte integrierte Schaltkreiselemente 50 aufweisen, wie etwa ein erstes und ein zweites integriertes Schaltkreiselement 50A und 50B. Zum Beispiel kann das erste integrierte Schaltkreiselement 50A so hergestellt werden, dass es Verbindungselemente 54 auf beiden Seiten aufweist, und zwischen den Verbindungselementen 54 können Durchkontaktierungen 64 hergestellt werden. Die lichtempfindliche Haftschicht 56 kann auf beiden Seiten des ersten integrierten Schaltkreiselements 50A hergestellt werden. Das zweite integrierte Schaltkreiselement 50B kann Verbindungselemente 132 und eine lichtempfindliche Haftschicht 134 aufweisen und kann an das erste integrierte Schaltkreiselement 50A angeklebt werden. Zwischen den Verbindungselementen 54 und 132 werden weitere leitfähige Verbindungselemente 136 mit Luftspalten 138 hergestellt. Es können mehr oder weniger integrierte Schaltkreiselemente 50 in den Zwischen-Packages 100 aufeinander gestapelt werden.
  • Nun werden weitere Prozesse zum Herstellen von Bauelement-Packages gemäß einigen Ausführungsformen erläutert. Einige Strukturelemente der nachfolgenden Prozesse und Bauelemente können in ähnlicher Weise wie die ähnlich bezeichneten Strukturelemente, die vorstehend erörtert worden sind, hergestellt werden. Daher werden Einzelheiten der Herstellung hier nicht wiederholt.
  • Die 22 bis 33 sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung von Bauelement-Packages 500, gemäß einigen Ausführungsformen. In der Beschreibung der nachstehenden Ausführungsformen verweisen ähnliche Bezugszahlen auf ähnliche Bezugszahlen aus den vorstehend beschriebenen Ausführungsformen. In den 22 bis 27 werden Zwischen-Packages 400 durch Bonden der integrierten Schaltkreiselemente 50 an die Vorderseite des Wafers 70 hergestellt. Dann werden die Zwischen-Packages 400 vereinzelt. In den 28 bis 33 wird eine weitere Bearbeitung zum Herstellen der Bauelement-Packages 500 durchgeführt. Die 22 bis 33 sind Schnittansichten, wobei Figuren, die mit einem „A“ enden, eine Gesamtansicht zeigen und Figuren, die mit einem „B“ enden, eine detaillierte Ansicht eines Bereichs R4 aus der entsprechenden Figur zeigen, die mit „A“ endet.
  • In 22 wird die lichtempfindliche Haftschicht 78 strukturiert, um Öffnungen 402 zu erzeugen, die einige der Verbindungselemente 76 freilegen. Die Öffnungen 402 können gleichzeitig mit der Strukturierung der Öffnungen 80 strukturiert werden. Die Öffnungen 80 und 402 können die gleichen oder unterschiedliche Größen haben.
  • In den 23A und 23B werden die leitfähigen Schichten 82 in den Öffnungen 80 auf den Verbindungselementen 76 hergestellt. Dann werden die aufschmelzbaren Schichten 84 auf den leitfähigen Schichten 82 in den Öffnungen 80 hergestellt. Die leitfähigen Schichten 82 und die aufschmelzbaren Schichten 84 werden in den Öffnungen 80, jedoch nicht in den Öffnungen 402 hergestellt.
  • In 24 werden Durchkontaktierungen 404 hergestellt. Als ein Beispiel zum Herstellen der Durchkontaktierungen 404 wird eine Seedschicht über der lichtempfindlichen Haftschicht 78 und in den Öffnungen 402 hergestellt. Bei einigen Ausführungsformen ist die Seedschicht eine Metallschicht, die eine Einfachschicht oder eine zusammengesetzte Schicht mit mehreren Teilschichten sein kann, die aus unterschiedlichen Materialien bestehen. Bei einigen Ausführungsformen weist die Seedschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Seedschicht kann zum Beispiel durch PVD oder dergleichen hergestellt werden. Auf der Seedschicht wird ein Fotoresist hergestellt und strukturiert. Das Fotoresist kann durch Schleuderbeschichtung oder dergleichen hergestellt werden und kann für die Strukturierung belichtet werden. Die Struktur des Fotoresists entspricht den Durchkontaktierungen. Durch die Strukturierung werden Öffnungen durch das Fotoresist erzeugt, um die Seedschicht freizulegen. In den Öffnungen des Fotoresists und auf den freigelegten Teilen der Seedschicht wird ein leitfähiges Material abgeschieden. Das leitfähige Material kann durch Plattierung, wie etwa Elektroplattierung oder stromlose Plattierung, oder dergleichen abgeschieden werden. Das leitfähige Material kann ein Metall sein, wie etwa Kupfer, Titan, Wolfram, Aluminium oder dergleichen. Das Fotoresist und die Teile der Seedschicht, auf denen das leitfähige Material nicht abgeschieden worden ist, werden entfernt. Das Fotoresist kann mit einem geeigneten Ablösungs- oder Stripping-Verfahren, zum Beispiel unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Nachdem das Fotoresist entfernt worden ist, werden die freigelegten Teile der Seedschicht zum Beispiel mit einem geeigneten Ätzverfahren, wie etwa Nass- oder Trockenätzung, entfernt. Die übrigen Teile der Seedschicht und das leitfähige Material bilden die Durchkontaktierungen 404. Die Durchkontaktierungen 404 können symmetrisch oder asymmetrisch um jedes der integrierten Schaltkreiselemente 50 hergestellt werden.
  • In den 25A und 25B werden mehrere der integrierten Schaltkreiselemente 50 an dem Wafer 70 befestigt. Vor ihrer Befestigung können die integrierten Schaltkreiselemente 50 so bearbeitet werden, wie es hier beschrieben ist. Zum Beispiel können Verbindungselemente 54 auf der aktiven Seite der integrierten Schaltkreiselemente 50 hergestellt werden, und Durchkontaktierungen 64 können in den integrierten Schaltkreiselementen 50 hergestellt werden. Auf den integrierten Schaltkreiselementen 50 wird die lichtempfindliche Haftschicht 56 hergestellt und strukturiert. Dann werden die integrierten Schaltkreiselemente 50 unter Verwendung der lichtempfindlichen Haftschichten 56 und 78 als Klebstoffe Vorderseite an Vorderseite an den Wafer 70 gebondet, und mit einem Aufschmelzprozess werden die leitfähigen Verbindungselemente 102 hergestellt, die von Luftspalten 106 umschlossen sind.
  • In 26 wird der Wafer 70 zwischen benachbarten Bauelementbereichen 400A und 400B entlang Ritzgrabenbereichen 406 vereinzelt, um Zwischen-Packages 400 herzustellen. Die Vereinzelung kann durch Zersägen, Zertrennen oder dergleichen erfolgen. 27 zeigt ein Zwischen-Package 400 nach der Vereinzelung.
  • In 28 werden die vereinzelten Zwischen-Packages 400 an ein Trägersubstrat 408 angeklebt. Das Trägersubstrat 402 kann dem Trägersubstrat 118 ähnlich sein. Das Trägersubstrat 402 weist mehrere Bauelementbereiche 500A und 500B auf, in denen die Zwischen-Packages 400 mit einem Klebstoff 410 befestigt werden. Der Klebstoff 410 befindet sich auf Rückseiten der Zwischen-Packages 400.
  • In 29 wird ein Verkapselungsmaterial 412 auf den verschiedenen Komponenten hergestellt. Das Verkapselungsmaterial 412 kann dem Verkapselungsmaterial 108 ähnlich sein. Das Verkapselungsmaterial 412 kann über den Zwischen-Packages 400 hergestellt werden, sodass die Durchkontaktierungen 404 vergraben oder bedeckt werden. Nach dem Härten kann das Verkapselungsmaterial 412 einem Schleifprozess unterzogen werden, um die Durchkontaktierungen 64 und 404 freizulegen. Nach dem Schleifprozess sind Oberseiten der Durchkontaktierungen 64 und 404 und des Verkapselungsmaterials 412 koplanar.
  • In 30 wird eine Umverteilungsstruktur 414 auf dem Verkapselungsmaterial 412 und den Zwischen-Packages 400 hergestellt. Die Umverteilungsstruktur 414 kann der Umverteilungsstruktur 124 ähnlich sein. Dann werden leitfähige Verbindungselemente 416 so hergestellt, dass sie mit der Umverteilungsstruktur 414 verbunden werden. Die leitfähigen Verbindungselemente 416 können den leitfähigen Verbindungselementen 126 ähnlich sein.
  • In 31 wird eine Trägersubstrat-Ablösung durchgeführt, um das Trägersubstrat 408 von der Rückseite des Verkapselungsmaterials 412 und den Zwischen-Packages 400 abzulösen.
  • In 32 werden die benachbarten Bauelementbereiche 500A und 500B entlang Ritzgrabenbereichen 418 vereinzelt, um die Bauelement-Packages 500 herzustellen. Die Vereinzelung kann durch Zersägen, Zertrennen oder dergleichen erfolgen. 33 zeigt ein resultierendes Bauelement-Package 500 nach der Vereinzelung.
  • Es dürfte wohlverstanden sein, dass das Bauelement-Package 500 mit weiteren Abwandlungen hergestellt werden kann. 34 zeigt das Bauelement-Package 500 gemäß einigen weiteren Ausführungsformen. 35 zeigt das Bauelement-Package 500 gemäß noch weiteren Ausführungsformen. 36 zeigt das Bauelement-Package 500 gemäß noch weiteren Ausführungsformen.
  • Bei der Ausführungsform von 34 werden die Zwischen-Packages 400 nicht getrennt vereinzelt und an das Trägersubstrat 408 angeklebt. Vielmehr wird das Verkapselungsmaterial 412 direkt auf dem Wafer 70 hergestellt, nachdem die integrierten Schaltkreiselemente 50 befestigt worden sind. Das Verkapselungsmaterial 412 kann die integrierten Schaltkreiselemente 50 vergraben. Dann werden die integrierten Schaltkreiselemente 50 und das Verkapselungsmaterial 412 planarisiert, und auf den integrierten Schaltkreiselementen 50 und dem Verkapselungsmaterial 412 wird die Umverteilungsstruktur 414 hergestellt. Der Wafer 70 und die Umverteilungsstruktur 414 werden dann gleichzeitig vereinzelt, um die Bauelement-Packages 500 herzustellen.
  • Die Ausführungsform von 35 ist der Ausführungsform von 34 ähnlich, aber die Zwischen-Packages 400 werden auf einer dielektrischen Schicht 420 platziert und in einem Verkapselungsmaterial 412 verkapselt. Durchkontaktierungen 422 können durch das Verkapselungsmaterial 412, benachbart zu den Zwischen-Packages 400, hergestellt werden. Die Umverteilungsstruktur 414 wird auf den Zwischen-Packages 400 und den Durchkontaktierungen 422 hergestellt. In der dielektrischen Schicht 420 werden Öffnungen 424 erzeugt, sodass die Durchkontaktierungen 422 freigelegt werden.
  • Die Ausführungsform von 36 ist der Ausführungsform von 34 ähnlich, mit der Ausnahme, dass die Zwischen-Packages 400 so hergestellt werden, dass sie mehrere aufeinander gestapelte integrierte Schaltkreiselemente 50 aufweisen, wie etwa ein erstes und ein zweites integriertes Schaltkreiselement 50A und 50B. Ähnlich wie bei anderen Ausführungsformen, die hier beschrieben sind, können die Durchkontaktierungen 64 in einigen der aufeinander gestapelten integrierten Schaltkreiselemente 50 hergestellt werden.
  • Die 37 bis 46 sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung eines Bauelement-Packages 600, gemäß einigen Ausführungsformen. Bei einer Ausführungsform ist das Bauelement-Package 600 ein integriertes Fan-out-Package (InFo-Package), aber es dürfte klar sein, dass Ausführungsformen auch für andere 3DIC-Packages verwendet werden können. Die 37 bis 46 sind Schnittansichten, wobei Figuren, die mit einem „A“ enden, eine Gesamtansicht zeigen und Figuren, die mit einem „B“ enden, eine detaillierte Ansicht eines Bereichs R5 aus der entsprechenden Figur zeigen, die mit „A“ endet.
  • In 37 wird ein Trägersubstrat 602 bereitgestellt, und auf dem Trägersubstrat 602 wird eine rückseitige Umverteilungsstruktur 604 hergestellt. Die rückseitige Umverteilungsstruktur 604 weist mehrere dielektrische Schichten und Metallisierungsstrukturen auf. Die rückseitige Umverteilungsstruktur 604 kann in einer ähnlichen Weise wie die rückseitige Umverteilungsstruktur 124 hergestellt werden.
  • In 38 werden Durchkontaktierungen 606 auf der rückseitigen Umverteilungsstruktur 604 hergestellt. Die Durchkontaktierungen 606 können den Durchkontaktierungen 404 ähnlich sein.
  • In 39 wird ein integrierter Schaltkreis-Die 608 mit einem Klebstoff 610 an die rückseitige Umverteilungsstruktur 604 angeklebt. Bei anderen Ausführungsformen können mehr integrierte Schaltkreis-Dies 608 an die rückseitige Umverteilungsstruktur 604 angeklebt werden. Die-Verbindungselemente 612, wie etwa leitfähige Säulen (die zum Beispiel ein Metall wie Kupfer aufweisen), befinden sich auf der aktiven Seite des integrierten Schaltkreis-Dies 608, und ein dielektrisches Material 614 befindet sich auf der aktiven Seite des integrierten Schaltkreis-Dies 608, um die Die-Verbindungselemente 612.
  • In 40 wird ein Verkapselungsmaterial 616 auf den und um die Durchkontaktierungen 606 und auf dem und um den integrierten Schaltkreis-Die 608 hergestellt. Das Verkapselungsmaterial 616 kann dem Verkapselungsmaterial 122 ähnlich sein. Das Verkapselungsmaterial 616 kann planarisiert werden, sodass Oberseiten der Durchkontaktierungen 606, der Die-Verbindungselemente 612, des dielektrischen Materials 614 und des Verkapselungsmaterials 616 auf gleicher Höhe sind.
  • In 41 wird eine vorderseitige Umverteilungsstruktur 618 auf den Durchkontaktierungen 606, dem integrierten Schaltkreis-Die 608 und dem Verkapselungsmaterial 616 hergestellt. Die vorderseitige Umverteilungsstruktur 618 weist mehrere dielektrische Schichten 610 und Metallisierungsstrukturen 622 auf. Die oberste Schicht der vorderseitigen Umverteilungsstruktur 618 ist eine lichtempfindliche Haftschicht 624 und wird auf den obersten Metallisierungsstrukturen 622 hergestellt. Die lichtempfindliche Haftschicht 624 wird strukturiert, um Öffnungen 626 zu erzeugen, die die Metallisierungsstrukturen 622 freilegen.
  • In den 42A und 42B werden die leitfähigen Schichten 82 in den Öffnungen 626 auf den Metallisierungsstrukturen 622 hergestellt. Dann werden die aufschmelzbaren Schichten 84 auf den leitfähigen Schichten 82 in den Öffnungen 626 hergestellt. Die leitfähigen Schichten 82 und die aufschmelzbaren Schichten 84 können an der gleichen Stelle wie bei den anderen Ausführungsformen hergestellt werden.
  • In den 43A und 43B wird ein integriertes Schaltkreiselement 50 an der vorderseitigen Umverteilungsstruktur 618 befestigt. Vor seiner Befestigung kann das integrierte Schaltkreiselement 50 so bearbeitet werden, wie es hier beschrieben wird, und es kann zum Beispiel ein Prozessor, ein Speicher oder dergleichen sein. Zum Beispiel werden Verbindungselemente 54 auf der aktiven Seite des integrierten Schaltkreiselements 50 hergestellt. Auf dem integrierten Schaltkreiselement 50 wird eine lichtempfindliche Haftschicht 56 hergestellt und strukturiert. Das integrierte Schaltkreiselement 50 wird gegen die vorderseitige Umverteilungsstruktur 618 gepresst, sodass die lichtempfindlichen Haftschichten 56 und 624 aneinandergeklebt werden. Dadurch entstehen Luftspalte 104 zwischen den aufschmelzbaren Schichten 62 und 84.
  • In den 44A und 44B wird ein Aufschmelzprozess durchgeführt, um die aufschmelzbaren Schichten 62 und 84 aufzuschmelzen, sodass die leitfähigen Verbindungselemente 102 entstehen. Um die leitfähigen Verbindungselemente 102 entstehen Luftspalte 106.
  • In 45 wird eine Trägersubstrat-Ablösung durchgeführt, um das Trägersubstrat 602 von der rückseitigen Umverteilungsstruktur 604 abzulösen.
  • In 46 werden leitfähige Verbindungselemente 628 so hergestellt, dass sie mit der rückseitigen Umverteilungsstruktur 604 verbunden werden. In der Rückseite der rückseitigen Umverteilungsstruktur 604 können Öffnungen erzeugt werden, die die Metallisierungsstrukturen der rückseitigen Umverteilungsstruktur 604 freilegen. Dann werden die leitfähigen Verbindungselemente 628 in den Öffnungen hergestellt.
  • Die 47 bis 57 sind verschiedene Darstellungen von Zwischenstufen bei einem Prozess zur Herstellung eines Bauelement-Packages 700, gemäß einigen Ausführungsformen. Bei einer Ausführungsform ist das Bauelement-Package 700 ein Mehrstapel(MUST)-Package, aber es dürfte klar sein, dass Ausführungsformen auch für andere 3DIC-Packages verwendet werden können. Die 47 bis 57 sind Schnittansichten, wobei Figuren, die mit einem „A“ enden, eine Gesamtansicht zeigen und Figuren, die mit einem „B“ enden, eine detaillierte Ansicht eines Bereichs R6 aus der entsprechenden Figur zeigen, die mit „A“ endet.
  • In 47 wird ein Trägersubstrat 702 bereitgestellt, und integrierte Schaltkreis-Dies 704 werden mit einem Klebstoff 706 an das Trägersubstrat 702 angeklebt. Die-Verbindungselemente 708, wie etwa leitfähige Säulen (die zum Beispiel ein Metall wie Kupfer aufweisen), befinden sich auf der aktiven Seite der integrierten Schaltkreis-Dies 704, und ein dielektrisches Material 710 befindet sich auf der aktiven Seite der integrierten Schaltkreis-Dies 608, um die Die-Verbindungselemente 708.
  • In 48 wird ein Verkapselungsmaterial 712 auf den und um die integrierten Schaltkreis-Dies 704 hergestellt. Das Verkapselungsmaterial 712 kann planarisiert werden, sodass Oberseiten der Die-Verbindungselemente 708, des dielektrischen Materials 710 und des Verkapselungsmaterials 712 auf gleicher Höhe sind.
  • In 49 wird eine lichtempfindliche Haftschicht 714 auf den integrierten Schaltkreis-Dies 704 und dem Verkapselungsmaterial 712 hergestellt. Die lichtempfindliche Haftschicht 714 wird strukturiert, um Öffnungen 716 und 718 zu erzeugen, die die Die-Verbindungselemente 708 freilegen. Die Öffnungen 716 und 718 befinden sich in unterschiedlichen Bereichen der integrierten Schaltkreis-Dies 704.
  • In den 50A und 50B werden die leitfähigen Schichten 82 in den Öffnungen 716 auf den Die-Verbindungselementen 708 hergestellt. Dann werden die aufschmelzbaren Schichten 84 auf den leitfähigen Schichten 82 in den Öffnungen 716 hergestellt. Die leitfähigen Schichten 82 und die aufschmelzbaren Schichten 84 werden nicht in den Öffnungen 718 hergestellt.
  • In 51 werden Durchkontaktierungen 720 auf der lichtempfindlichen Haftschicht 714 hergestellt. Die Durchkontaktierungen 720 können den Durchkontaktierungen 404 ähnlich sein.
  • In den 52A und 52B wird ein integriertes Schaltkreiselement 50 an der lichtempfindlichen Haftschicht 714 befestigt. Vor seiner Befestigung kann das integrierte Schaltkreiselement 50 so bearbeitet werden, wie es hier beschrieben ist. Zum Beispiel können Verbindungselemente 54 auf der aktiven Seite des integrierten Schaltkreiselements 50 hergestellt werden. Auf dem integrierten Schaltkreiselement 50 wird die lichtempfindliche Haftschicht 56 hergestellt und strukturiert. Dann wird das integrierte Schaltkreiselement 50 gegen die lichtempfindliche Haftschicht 714 gepresst, sodass die lichtempfindlichen Haftschichten 56 und 714 aneinanderhaften. Zwischen den aufschmelzbaren Schichten 62 und 84 entstehen Luftspalte 104.
  • In den 53A und 53B wird ein Aufschmelzprozess durchgeführt, um die aufschmelzbaren Schichten 62 und 84 aufzuschmelzen, sodass die leitfähigen Verbindungselemente 102 entstehen. Um die leitfähigen Verbindungselemente 102 entstehen Luftspalte 106.
  • In 54 wird ein Verkapselungsmaterial 722 auf der lichtempfindlichen Haftschicht 714 und um das integrierte Schaltkreiselement 50 hergestellt. Das Verkapselungsmaterial 722 kann planarisiert werden, sodass Oberseiten des integrierten Schaltkreiselements 50, der Durchkontaktierungen 720 und des Verkapselungsmaterials 722 auf gleicher Höhe sind.
  • In 55 wird eine vorderseitige Umverteilungsstruktur 724 auf den Durchkontaktierungen 720, dem integrierten Schaltkreiselement 50 und dem Verkapselungsmaterial 722 hergestellt. Die vorderseitige Umverteilungsstruktur 724 weist mehrere dielektrische Schichten und Metallisierungsstrukturen auf.
  • In 56 wird eine Trägersubstrat-Ablösung durchgeführt, um das Trägersubstrat 702 von den integrierten Schaltkreis-Dies 704 und dem Verkapselungsmaterial 712 abzulösen.
  • In 57 werden leitfähige Verbindungselemente 726 so hergestellt, dass sie mit der vorderseitigen Umverteilungsstruktur 724 verbunden werden. In der Vorderseite der vorderseitigen Umverteilungsstruktur 724 können Öffnungen erzeugt werden, die die Metallisierungsstrukturen der vorderseitigen Umverteilungsstruktur 724 freilegen. Dann werden die leitfähigen Verbindungselemente 726 in den Öffnungen hergestellt.
  • Es dürfte wohlverstanden sein, dass die leitfähigen Verbindungselemente 102 auch auf andere Weise hergestellt werden können. Die 58A bis 58F zeigen einen Prozess zur Herstellung der leitfähigen Verbindungselemente 102, gemäß einigen weiteren Ausführungsformen. Die 59A bis 59K zeigen einen Prozess zur Herstellung der leitfähigen Verbindungselemente 102, gemäß noch weiteren Ausführungsformen. Die 6oA bis 60F zeigen einen Prozess zur Herstellung der leitfähigen Verbindungselemente 102, gemäß noch weiteren Ausführungsformen. Die leitfähigen Verbindungselemente 102, die gemäß den nachfolgenden Beschreibungen hergestellt werden, können in jeder der vorstehenden Ausführungsformen verwendet werden.
  • Bei der Ausführungsform der 58A bis 58F werden Seed-Schichten 802 in den Öffnungen 80 der lichtempfindlichen Haftschicht 78 hergestellt. Auf der lichtempfindlichen Haftschicht 78 wird ein Fotoresist 804 hergestellt und mit Öffnungen strukturiert, die die Verbindungselemente 76 freilegen. Die leitfähigen Schichten 82 und die aufschmelzbaren Schichten 84 werden in den Öffnungen in dem Fotoresist 804 und auf den Verbindungselementen 76 hergestellt. Daher verlaufen die leitfähigen Schichten 82 entlang Seiten der Öffnungen 80. Dann wird das Fotoresist 804 entfernt, und überschüssiges Material der leitfähigen Schichten 82 und der aufschmelzbaren Schichten 84 außerhalb der Öffnungen 80 wird z. B. mit einem CMP-Prozess entfernt. Der Prozess kann in den Öffnungen 58 der lichtempfindlichen Haftschicht 56 wiederholt werden. Anschließend werden die lichtempfindlichen Haftschichten 56 und 78 aneinander gebondet, und die aufschmelzbaren Schichten 62 und 84 werden aufgeschmolzen, wie vorstehend unter Bezugnahme auf die 5A bis 6B dargelegt worden ist.
  • Bei der Ausführungsform der 59A bis 59K werden Seed-Schichten 902 in den Öffnungen 58 der lichtempfindlichen Haftschicht 56 hergestellt. Dann wird ein Fotoresist 904 auf den Seed-Schichten 902 hergestellt. Das Fotoresist 904 verläuft entlang der lichtempfindlichen Haftschicht 56, und einige Teile entstehen in den Öffnungen 58. Das Fotoresist 904 wird mit Öffnungen strukturiert, die die Teile der Seed-Schichten 902 auf den Verbindungselementen 54 freilegen. Die Seed-Schichten 902 werden in einem Plattierungsprozess zur Herstellung der leitfähigen Schichten 60 und in einem Plattierungsprozess zur Herstellung der aufschmelzbaren Schichten 62 verwendet. Die vereinte Dicke T5 der Seed-Schichten 902, der leitfähigen Schichten 60 und der aufschmelzbaren Schichten 62 kann größer als die Dicke T1 der lichtempfindlichen Haftschicht 56 sein. Nach der Herstellung der leitfähigen Schichten 60 und der aufschmelzbaren Schichten 62 werden das Fotoresist 904 und die freigelegten Teile der Seed-Schichten 902 entfernt. Insbesondere ist die Breite der aufschmelzbaren Schichten 62 kleiner als die Weite der Öffnungen 58, und dadurch werden Teile der Verbindungselemente 54 freigelegt, wenn das Fotoresist 904 in den Öffnungen 58 entfernt wird.
  • Auf dem Substrat 72 wird ein Fotoresist 906 hergestellt und mit Öffnungen strukturiert, die die Verbindungselemente 76 freilegen. Zum Erzeugen von Öffnungen 908 in den Verbindungselementen 76 wird ein Metall-Ätzprozess, wie etwa eine Trocken- oder Nassätzung, durchgeführt. Dann werden die leitfähigen Schichten 82 und die aufschmelzbaren Schichten 84 in den Öffnungen 908 hergestellt. Die vereinte Dicke der leitfähigen Schichten 82 und der aufschmelzbaren Schichten 84 kann größer oder kleiner als die Tiefe der Öffnungen 908 sein, aber die Schichten stehen nicht über Oberseiten der später hergestellten lichtempfindlichen Haftschicht 78 über. Bei der dargestellten Ausführungsform werden die leitfähigen Schichten 82 und die aufschmelzbaren Schichten 84 in den Öffnungen 908 durch stromlose Plattierung plattiert, aber es dürfte klar sein, dass in einem anderen Plattierungsprozess eine Seedschicht hergestellt werden kann. Dann wird das Fotoresist 906 entfernt, und die lichtempfindliche Haftschicht 78 wird hergestellt und mit Öffnungen strukturiert, die die leitfähigen Schichten 82 freilegen.
  • Dann wird das integrierte Schaltkreiselement 50 an dem Wafer 70 befestigt. Auf Grund der vereinten Dicke T5 (siehe 59E) der Seed-Schichten 902, der leitfähigen Schichten 60 und der aufschmelzbaren Schichten 62 reichen die aufschmelzbaren Schichten 62 in die Öffnungen 80 in der lichtempfindlichen Haftschicht 78 hinein. Bei einer Ausführungsform wird das integrierte Schaltkreiselement 50 befestigt, nachdem die lichtempfindliche Haftschicht 56 gehärtet worden ist, aber bevor die lichtempfindliche Haftschicht 78 gehärtet wird. Ein Aufschmelzprozess wird durchgeführt, wie er vorstehend unter Bezugnahme auf die 5A bis 6B beschrieben worden ist, sodass das leitfähige Verbindungselement 102 entsteht, das von den Luftspalten 106 umschlossen ist. Bei dem Aufschmelzprozess kann auch die lichtempfindliche Haftschicht 78 gehärtet werden, sodass die lichtempfindlichen Haftschichten 56 und 78 aneinander gebondet werden.
  • Bei der Ausführungsform der 60A bis 60F wird eine Seed-Schicht 952 auf der Vorderseite des integrierten Schaltkreiselements 50 hergestellt. Dann wird ein Fotoresist 954 auf der Seed-Schicht 952 hergestellt. Das Fotoresist 954 wird mit Öffnungen strukturiert, die die Teile der Seed-Schicht 952 auf den Verbindungselementen 54 freilegen. Die Seed-Schicht 952 wird in einem Plattierungsprozess zur Herstellung der leitfähigen Schichten 60 und in einem Plattierungsprozess zur Herstellung der aufschmelzbaren Schichten 62 verwendet. Nach der Herstellung der leitfähigen Schichten 60 und der aufschmelzbaren Schichten 62 werden das Fotoresist 954 und die freigelegten Teile der Seed-Schicht 952 entfernt. Dann wird die lichtempfindliche Haftschicht 56 auf dem Substrat 52, insbesondere über den aufschmelzbaren Schichten 62, hergestellt. Anschließend werden in der lichtempfindlichen Haftschicht 56 die Öffnungen 58 erzeugt, die die leitfähigen Schichten 60 und die aufschmelzbaren Schichten 62 freilegen. Insbesondere ist die Breite der aufschmelzbaren Schichten 62 kleiner als die Weite der Öffnungen 58, und daher werden Teile der Verbindungselemente 54 freigelegt, wenn die Öffnungen 58 erzeugt werden. Die vereinte Dicke T6 der Seed-Schichten 952, der leitfähigen Schichten 60 und der aufschmelzbaren Schichten 62 kann größer als die Dicke T1 der lichtempfindlichen Haftschicht 56 sein.
  • Dann wird das integrierte Schaltkreiselement 50 an dem Wafer 70 befestigt. Ähnlich wie bei den vorstehenden Ausführungsformen können Öffnungen in den Verbindungselementen 76 des Wafers 70 erzeugt werden. Auf Grund der vereinten Dicke T6 der Seed-Schichten 952, der leitfähigen Schichten 60 und der aufschmelzbaren Schichten 62 reichen die aufschmelzbaren Schichten 62 in die Öffnungen 80 in der lichtempfindlichen Haftschicht 78 hinein. Bei der dargestellten Ausführungsform werden die leitfähigen Schichten 82 und die aufschmelzbaren Schichten 84 in den Öffnungen plattiert, die in den Verbindungselementen 76 erzeugt worden sind. Bei einer Ausführungsform wird das integrierte Schaltkreiselement 50 befestigt, nachdem die lichtempfindliche Haftschicht 56 gehärtet worden ist, aber bevor die lichtempfindliche Haftschicht 78 gehärtet wird. Dann wird die lichtempfindliche Haftschicht 78 gehärtet, wodurch die lichtempfindlichen Haftschichten 56 und 78 aneinander gebondet werden. Ein Aufschmelzprozess wird durchgeführt, wie er vorstehend unter Bezugnahme auf die 5A bis 6B beschrieben worden ist, sodass das leitfähige Verbindungselement 102 entsteht, das von den Luftspalten 106 umschlossen ist.
  • Die 61A und 61B zeigen einen Prozess zur Herstellung der leitfähigen Verbindungselemente 102, gemäß einigen anderen Ausführungsformen. 61B ist eine Top-Down-Ansicht der Struktur von 61A. Bei der dargestellten Ausführungsform werden die lichtempfindlichen Haftschichten 56 und 78 so strukturiert, dass sie nur um den Umfang der integrierten Schaltkreiselemente 50 hergestellt werden. Dadurch entsteht nach dem Bonden und Aufschmelzen eine Vertiefung 1002, wobei jedes der leitfähigen Verbindungselemente 102 zu der Vertiefung 1002 freigelegt wird. Die Vertiefung 1002 kann mit Öffnungen 1004 um den Umfang hergestellt werden, die Luftbewegungswege bereitstellen. Die Öffnungen 1004 können eine Weite von etwa 5 µm bis etwa 50 µm haben. Bei einigen Ausführungsformen können die Öffnungen 1004 mit einer Krümmung in der Top-Down-Ansicht hergestellt werden, um zu vermeiden, dass das Verkapselungsmaterial 108 in die Vertiefung 1002 fließt.
  • Ausführungsformen können verschiedene Vorteile erzielen. Durch das Erzeugen der Luftspalte 106 entsteht ein Pufferraum zwischen benachbarten leitfähigen Verbindungselementen 102, sodass die leitfähigen Verbindungselemente 102 mit einem kleineren Abstand hergestellt werden können. Die Verwendung der lichtempfindlichen Haftschichten 56 und 78 kann die Vorderseite-an-Vorderseite-Bondung vereinfachen und dadurch Herstellungskosten senken.
  • Bei einer Ausführungsform weist ein Bauelement Folgendes auf: ein erstes Bauelement mit einem integrierten Schaltkreiselement, das ein erstes Verbindungselement hat, einer ersten lichtempfindlichen Haftschicht auf dem integrierten Schaltkreiselement, und einer ersten leitfähigen Schicht auf dem ersten Verbindungselement, wobei die erste lichtempfindliche Haftschicht die erste leitfähige Schicht umschließt; ein zweites Bauelement mit einem Interposer, der ein zweites Verbindungselement hat, einer zweiten lichtempfindlichen Haftschicht auf dem Interposer, wobei die zweite lichtempfindliche Haftschicht physisch mit der ersten lichtempfindlichen Haftschicht verbunden ist, und einer zweiten leitfähigen Schicht auf dem zweiten Verbindungselement, wobei die zweite lichtempfindliche Haftschicht die zweite leitfähige Schicht umschließt; und ein leitfähiges Verbindungselement, das die erste und die zweite leitfähige Schicht aneinander bondet, wobei das leitfähige Verbindungselement von einem Luftspalt umschlossen ist.
  • Bei einigen Ausführungsformen des Bauelements ist eine erste Breite der ersten leitfähigen Schicht kleiner als eine zweite Breite der zweiten leitfähigen Schicht. Bei einigen Ausführungsformen des Bauelements hat das leitfähige Verbindungselement einen ersten Teil, der zu dem ersten Schaltkreiselement benachbart ist, und einen zweiten Teil, der zu dem zweiten integrierten Schaltkreiselement benachbart ist, wobei der erste Teil die erste Breite hat und der zweite Teil die zweite Breite hat. Bei einigen Ausführungsformen des Bauelements trennt der Luftspalt den zweiten Teil des leitfähigen Verbindungselements von der ersten lichtempfindlichen Haftschicht. Bei einigen Ausführungsformen des Bauelements sind keine Seed-Schichten zwischen dem ersten Verbindungselement und der ersten leitfähigen Schicht oder zwischen der ersten leitfähigen Schicht und dem leitfähigen Verbindungselement hergestellt. Bei einigen Ausführungsformen weist das Bauelement weiterhin eine erste Seedschicht auf, die zwischen dem ersten Verbindungselement und der ersten leitfähigen Schicht hergestellt ist, wobei keine Seed-Schichten zwischen der ersten leitfähigen Schicht und dem leitfähigen Verbindungselement hergestellt sind.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Erzeugen einer ersten Öffnung in einer ersten lichtempfindlichen Haftschicht, wobei die erste lichtempfindliche Haftschicht zu einer ersten Seite eines ersten integrierten Schaltkreiselements benachbart ist; Plattieren einer ersten aufschmelzbaren Schicht in der ersten Öffnung; Erzeugen einer zweiten Öffnung in einer zweiten lichtempfindlichen Haftschicht, wobei die zweite lichtempfindliche Haftschicht zu einer ersten Seite eines zweiten integrierten Schaltkreiselements benachbart ist; Plattieren einer zweiten aufschmelzbaren Schicht in der zweiten Öffnung; Aneinanderpressen der ersten und der zweiten lichtempfindlichen Haftschicht, sodass das erste und das zweite integrierte Schaltkreiselement physisch verbunden werden; und Aufschmelzen der ersten und der zweiten aufschmelzbaren Schicht, sodass ein leitfähiges Verbindungselement entsteht, das das erste und das zweite integrierte Schaltkreiselement elektrisch verbindet.
  • Bei einigen Ausführungsformen weist das Verfahren weiterhin die folgenden Schritte auf: Verkapseln des ersten integrierten Schaltkreiselements mit einer Formmasse, wobei die Formmasse zu der ersten Seite des zweiten integrierten Schaltkreiselements benachbart ist; Vereinzeln des ersten integrierten Schaltkreiselements; Herstellen einer Umverteilungsstruktur, die zu einer zweiten Seite des zweiten integrierten Schaltkreiselements benachbart ist; und Herstellen von leitfähigen Kugeln auf der Umverteilungsstruktur. Bei einigen Ausführungsformen weist das Verfahren weiterhin das Bonden des zweiten integrierten Schaltkreiselements an ein Package-Substrat unter Verwendung der leitfähigen Kugeln auf. Bei einigen Ausführungsformen weist das Verfahren weiterhin Folgendes auf: Erzeugen einer dritten Öffnung in einer dritten lichtempfindlichen Haftschicht, wobei die dritte lichtempfindliche Haftschicht zu einer zweiten Seite des ersten integrierten Schaltkreiselements benachbart ist; Plattieren einer dritten aufschmelzbaren Schicht in der dritten Öffnung; und physisches Verbinden eines dritten integrierten Schaltkreiselements mit dem ersten integrierten Schaltkreiselement unter Verwendung der dritten lichtempfindlichen Haftschicht und der dritten aufschmelzbaren Schicht. Bei einigen Ausführungsformen weist das Verfahren weiterhin Folgendes auf: Herstellen von ersten Durchkontaktierungen auf der ersten Seite des zweiten integrierten Schaltkreiselements; Herstellen einer Umverteilungsstruktur, die zu einer zweiten Seite des zweiten integrierten Schaltkreiselements benachbart ist, wobei die Umverteilungsstruktur mit den ersten Durchkontaktierungen elektrisch verbunden wird; Herstellen von leitfähigen Verbindungselementen auf der Umverteilungsstruktur; und Vereinzeln des ersten integrierten Schaltkreiselements und der Umverteilungsstruktur. Bei einigen Ausführungsformen weist das Verfahren weiterhin Folgendes auf: Herstellen von zweiten Durchkontaktierungen, die zu dem ersten und dem zweiten integrierten Schaltkreiselement benachbart sind; und Verkapseln der ersten Durchkontaktierungen und der zweiten Durchkontaktierungen mit einer Formmasse. Bei einigen Ausführungsformen des Verfahrens ist nach dem Aufschmelzen der ersten aufschmelzbaren Schicht das leitfähige Verbindungselement von einem Luftspalt umschlossen.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Verkapseln einer Mehrzahl von ersten integrierten Schaltkreiselementen mit einer ersten Formmasse; Herstellen einer ersten lichtempfindlichen Haftschicht über den ersten integrierten Schaltkreiselementen; Strukturieren einer ersten Öffnung in der ersten lichtempfindlichen Haftschicht; Plattieren einer ersten leitfähigen Schicht in der ersten Öffnung; Plattieren einer ersten aufschmelzbaren Schicht auf der ersten leitfähigen Schicht, wobei eine vereinte Dicke der ersten leitfähigen Schicht und der ersten aufschmelzbaren Schicht kleiner als eine erste Dicke der ersten lichtempfindlichen Haftschicht ist und die erste leitfähige Schicht und die erste aufschmelzbare Schicht mit den ersten integrierten Schaltkreiselementen elektrisch verbunden sind; Pressen eines zweiten integrierten Schaltkreiselements gegen die erste lichtempfindliche Haftschicht, um das erste und das zweite integrierte Schaltkreiselement physisch zu verbinden; und Aufschmelzen der ersten aufschmelzbaren Schicht, um ein leitfähiges Verbindungselement herzustellen, das das erste und das zweite integrierte Schaltkreiselement elektrisch verbindet.
  • Bei einigen Ausführungsformen weist das Verfahren weiterhin Folgendes auf: Herstellen einer ersten Umverteilungsstruktur über den ersten integrierten Schaltkreiselementen, wobei die erste lichtempfindliche Haftschicht eine oberste Schicht der Umverteilungsstruktur ist und das zweite integrierte Schaltkreiselement nach dem Aufschmelzen der ersten aufschmelzbaren Schicht an die erste Umverteilungsstruktur gebondet ist. Bei einigen Ausführungsformen weist das Verfahren weiterhin das Platzieren der ersten integrierten Schaltkreiselemente auf einer zweiten Umverteilungsstruktur auf. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Herstellen von Durchkontaktierungen, die durch die erste Formmasse verlaufen, wobei die Durchkontaktierungen die erste und die zweite Umverteilungsstruktur elektrisch verbinden. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Verkapseln des zweiten integrierten Schaltkreiselements mit einer zweiten Formmasse; und Herstellen einer ersten Umverteilungsstruktur über dem zweiten integrierten Schaltkreiselement und der zweiten Formmasse. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin das Herstellen von Durchkontaktierungen, die durch die zweite Formmasse verlaufen, wobei die Durchkontaktierungen die erste Umverteilungsstruktur und die ersten integrierten Schaltkreiselemente elektrisch verbinden. Bei einigen Ausführungsformen des Verfahrens ist nach dem Aufschmelzen der ersten aufschmelzbaren Schicht das leitfähige Verbindungselement von einem Luftspalt umschlossen.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Vorrichtung mit: einer ersten Vorrichtung, die Folgendes aufweist: eine integrierte Schaltkreisvorrichtung mit einem ersten Verbindungselement, eine erste lichtempfindliche Haftschicht auf der integrierten Schaltkreisvorrichtung, und eine erste leitfähige Schicht auf dem ersten Verbindungselement, wobei die erste lichtempfindliche Haftschicht die erste leitfähige Schicht umschließt; einer zweiten Vorrichtung, die Folgendes aufweist: einen Interposer mit einem zweiten Verbindungselement, eine zweite lichtempfindliche Haftschicht auf dem Interposer, wobei die zweite lichtempfindliche Haftschicht physisch mit der ersten lichtempfindlichen Haftschicht verbunden ist, und eine zweite leitfähige Schicht auf dem zweiten Verbindungselement, wobei die zweite lichtempfindliche Haftschicht die zweite leitfähige Schicht umschließt; und einem leitfähigen Verbindungselement, das die erste und die zweite leitfähige Schicht aneinander bondet, wobei das leitfähige Verbindungselement von einem Luftspalt umschlossen ist.
  2. Vorrichtung nach Anspruch 1, wobei eine erste Breite der ersten leitfähigen Schicht kleiner als eine zweite Breite der zweiten leitfähigen Schicht ist.
  3. Vorrichtung nach Anspruch 2, wobei das leitfähige Verbindungselement einen ersten Teil, der zu der ersten integrierten Schaltkreisvorrichtung benachbart ist, und einen zweiten Teil aufweist, der zu der zweiten integrierten Schaltkreisvorrichtung benachbart ist, wobei der erste Teil die erste Breite hat und der zweite Teil die zweite Breite hat, die größer als die erste Breite ist.
  4. Vorrichtung nach Anspruch 3, wobei der Luftspalt den zweiten Teil des leitfähigen Verbindungselements von der ersten lichtempfindlichen Haftschicht trennt.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei keine Seed-Schichten zwischen dem ersten Verbindungselement und der ersten leitfähigen Schicht oder zwischen der ersten leitfähigen Schicht und dem leitfähigen Verbindungselement hergestellt sind.
  6. Vorrichtung nach einem der Ansprüche 1 bis 4, die weiterhin eine erste Seedschicht aufweist, die zwischen dem ersten Verbindungselement und der ersten leitfähigen Schicht hergestellt ist, wobei keine Seed-Schichten zwischen der ersten leitfähigen Schicht und dem leitfähigen Verbindungselement hergestellt sind.
  7. Verfahren mit den folgenden Schritten: Erzeugen einer ersten Öffnung in einer ersten lichtempfindlichen Haftschicht, wobei die erste lichtempfindliche Haftschicht zu einer ersten Seite einer ersten integrierten Schaltkreisvorrichtung benachbart ist; Plattieren einer ersten aufschmelzbaren Schicht in der ersten Öffnung; Erzeugen einer zweiten Öffnung in einer zweiten lichtempfindlichen Haftschicht, wobei die zweite lichtempfindliche Haftschicht zu einer ersten Seite einer zweiten integrierten Schaltkreisvorrichtung benachbart ist; Plattieren einer zweiten aufschmelzbaren Schicht in der zweiten Öffnung; Aneinanderpressen der ersten und der zweiten lichtempfindlichen Haftschicht, sodass die erste und die zweite integrierte Schaltkreisvorrichtung physisch verbunden werden; und Aufschmelzen der ersten und der zweiten aufschmelzbaren Schicht, sodass ein leitfähiges Verbindungselement entsteht, das die erste und die zweite integrierte Schaltkreisvorrichtung elektrisch verbindet.
  8. Verfahren nach Anspruch 7, das weiterhin Folgendes umfasst: Verkapseln der ersten integrierten Schaltkreisvorrichtung mit einer Formmasse, wobei die Formmasse zu der ersten Seite der zweiten integrierten Schaltkreisvorrichtung benachbart ist; Vereinzeln der ersten integrierten Schaltkreisvorrichtung; Herstellen einer Umverteilungsstruktur, die zu einer zweiten Seite der zweiten integrierten Schaltkreisvorrichtung benachbart ist; und Herstellen von leitfähigen Kugeln auf der Umverteilungsstruktur.
  9. Verfahren nach Anspruch 7 oder 8, das weiterhin das Bonden der zweiten integrierten Schaltkreisvorrichtung an ein Package-Substrat unter Verwendung der leitfähigen Kugeln umfasst.
  10. Verfahren nach einem der Ansprüche 7 bis 9, das weiterhin Folgendes umfasst: Erzeugen einer dritten Öffnung in einer dritten lichtempfindlichen Haftschicht, wobei die dritte lichtempfindliche Haftschicht zu einer zweiten Seite der ersten integrierten Schaltkreisvorrichtung benachbart ist; Plattieren einer dritten aufschmelzbaren Schicht in der dritten Öffnung; und physisches Verbinden einer dritten integrierten Schaltkreisvorrichtung mit der ersten integrierten Schaltkreisvorrichtung unter Verwendung der dritten lichtempfindlichen Haftschicht und der dritten aufschmelzbaren Schicht.
  11. Verfahren nach einem der Ansprüche 7 bis 10, das weiterhin Folgendes umfasst: Herstellen von ersten Durchkontaktierungen auf der ersten Seite der zweiten integrierten Schaltkreisvorrichtung; Herstellen einer Umverteilungsstruktur, die zu einer zweiten Seite der zweiten integrierten Schaltkreisvorrichtung benachbart ist, wobei die Umverteilungsstruktur mit den ersten Durchkontaktierungen elektrisch verbunden wird; Herstellen von leitfähigen Verbindungselementen auf der Umverteilungsstruktur; und Vereinzeln der ersten integrierten Schaltkreisvorrichtung und der Umverteilungsstruktur.
  12. Verfahren nach Anspruch 11, das weiterhin Folgendes umfasst: Herstellen von zweiten Durchkontaktierungen, die zu der ersten und der zweiten integrierten Schaltkreisvorrichtung benachbart sind; und Verkapseln der ersten Durchkontaktierungen und der zweiten Durchkontaktierungen mit einer Formmasse.
  13. Verfahren nach einem der Ansprüche 7 bis 12, wobei nach dem Aufschmelzen der ersten aufschmelzbaren Schicht das leitfähige Verbindungselement von einem Luftspalt umschlossen ist.
  14. Verfahren mit den folgenden Schritten: Verkapseln einer Mehrzahl von ersten integrierten Schaltkreisvorrichtungen mit einer ersten Formmasse; Herstellen einer ersten lichtempfindlichen Haftschicht über den ersten integrierten Schaltkreisvorrichtungen; Strukturieren einer ersten Öffnung in der ersten lichtempfindlichen Haftschicht; Plattieren einer ersten leitfähigen Schicht in der ersten Öffnung; Plattieren einer ersten aufschmelzbaren Schicht auf der ersten leitfähigen Schicht, wobei eine vereinte Dicke der ersten leitfähigen Schicht und der ersten aufschmelzbaren Schicht kleiner als eine erste Dicke der ersten lichtempfindlichen Haftschicht ist und die erste leitfähige Schicht und die erste aufschmelzbare Schicht mit den ersten integrierten Schaltkreisvorrichtungen elektrisch verbunden sind; Pressen einer zweiten integrierten Schaltkreisvorrichtung gegen die erste lichtempfindliche Haftschicht, um die erste und die zweite integrierte Schaltkreisvorrichtung physisch zu verbinden; und Aufschmelzen der ersten aufschmelzbaren Schicht, um ein leitfähiges Verbindungselement herzustellen, das die erste und die zweite integrierte Schaltkreisvorrichtung elektrisch verbindet.
  15. Verfahren nach Anspruch 14, das weiterhin Folgendes umfasst: Herstellen einer ersten Umverteilungsstruktur über den ersten integrierten Schaltkreisvorrichtungen, wobei die erste lichtempfindliche Haftschicht eine oberste Schicht der ersten Umverteilungsstruktur ist und die zweite integrierte Schaltkreisvorrichtung nach dem Aufschmelzen der ersten aufschmelzbaren Schicht an die erste Umverteilungsstruktur gebondet ist.
  16. Verfahren nach Anspruch 15, das weiterhin das Platzieren der ersten integrierten Schaltkreisvorrichtungen auf einer zweiten Umverteilungsstruktur umfasst.
  17. Verfahren nach Anspruch 16, das weiterhin das Herstellen von Durchkontaktierungen umfasst, die durch die erste Formmasse verlaufen, wobei die Durchkontaktierungen die erste und die zweite Umverteilungsstruktur elektrisch verbinden.
  18. Verfahren nach einem der Ansprüche 14 bis 17, das weiterhin Folgendes umfasst: Verkapseln der zweiten integrierten Schaltkreisvorrichtung mit einer zweiten Formmasse; und Herstellen einer ersten Umverteilungsstruktur über der zweiten integrierten Schaltkreisvorrichtung und der zweiten Formmasse.
  19. Verfahren nach Anspruch 18, das weiterhin Folgendes umfasst: Herstellen von Durchkontaktierungen, die durch die zweite Formmasse verlaufen, wobei die Durchkontaktierungen die erste Umverteilungsstruktur und die ersten integrierten Schaltkreisvorrichtungen elektrisch verbinden.
  20. Verfahren nach einem der Ansprüche 14 bis 18, wobei nach dem Aufschmelzen der ersten aufschmelzbaren Schicht das leitfähige Verbindungselement von einem Luftspalt umschlossen ist.
DE102018116743.1A 2018-06-25 2018-07-11 Halbleiter-Bauelement und Verfahren Active DE102018116743B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/017,299 2018-06-25
US16/017,299 US10340249B1 (en) 2018-06-25 2018-06-25 Semiconductor device and method

Publications (2)

Publication Number Publication Date
DE102018116743A1 true DE102018116743A1 (de) 2020-01-02
DE102018116743B4 DE102018116743B4 (de) 2023-11-09

Family

ID=67069560

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018116743.1A Active DE102018116743B4 (de) 2018-06-25 2018-07-11 Halbleiter-Bauelement und Verfahren

Country Status (5)

Country Link
US (3) US10340249B1 (de)
KR (1) KR102161031B1 (de)
CN (1) CN110634847B (de)
DE (1) DE102018116743B4 (de)
TW (1) TWI685936B (de)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108288616B (zh) 2016-12-14 2023-04-07 成真股份有限公司 芯片封装
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10734332B2 (en) * 2017-08-22 2020-08-04 Qualcomm Incorporated High aspect ratio interconnects in air gap of antenna package
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10340249B1 (en) * 2018-06-25 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
CN109640521B (zh) * 2018-11-20 2020-06-30 奥特斯科技(重庆)有限公司 制造具有嵌入式集群的部件承载件的方法以及部件承载件
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11635566B2 (en) * 2019-11-27 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package and method of forming same
US11600526B2 (en) * 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
US11495472B2 (en) * 2020-04-16 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondutor packages and methods of forming same
CN111937149B (zh) 2020-07-16 2021-07-09 长江存储科技有限责任公司 用于键合半导体结构及其半导体器件的方法
CN112435933B (zh) * 2020-12-03 2022-08-19 宝纳生(深圳)科技有限公司 一种cob封装结构及其制造方法
CN112509926B (zh) * 2020-12-03 2022-07-22 山东博通微电子有限公司 一种多芯片封装结构及其制造方法
US11658391B2 (en) 2020-12-21 2023-05-23 Qualcomm Incorporated Antenna module
CN113130420A (zh) * 2021-03-19 2021-07-16 南通越亚半导体有限公司 一种嵌埋封装结构及其制造方法
US20220375866A1 (en) * 2021-05-21 2022-11-24 Intel Corporation Hybrid conductive vias for electronic substrates
US11935824B2 (en) 2021-09-29 2024-03-19 Microchip Technology Incorporated Integrated circuit package module including a bonding system
WO2023055429A1 (en) * 2021-09-29 2023-04-06 Microchip Technology Incorporated Integrated circuit package module including a bonding system
TWI813433B (zh) * 2022-08-31 2023-08-21 旺宏電子股份有限公司 半導體結構

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19749201A1 (de) 1997-11-07 1999-08-12 Degussa Verfahren zur intermolekularen Veretherung und zur Etherspaltung
US6190940B1 (en) 1999-01-21 2001-02-20 Lucent Technologies Inc. Flip chip assembly of semiconductor IC chips
KR20080031522A (ko) * 2000-02-25 2008-04-08 이비덴 가부시키가이샤 다층프린트배선판 및 다층프린트배선판의 제조방법
US7354798B2 (en) * 2002-12-20 2008-04-08 International Business Machines Corporation Three-dimensional device fabrication method
US6962835B2 (en) * 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US6982191B2 (en) * 2003-09-19 2006-01-03 Micron Technology, Inc. Methods relating to forming interconnects and resulting assemblies
JP4454454B2 (ja) * 2004-06-29 2010-04-21 京セラ株式会社 半導体素子及びこの半導体素子を実装した半導体素子実装基板
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
JP2006295109A (ja) * 2005-03-14 2006-10-26 Citizen Watch Co Ltd 半導体装置とその製造方法
US7667229B2 (en) * 2005-06-03 2010-02-23 E. I. Du Pont De Nemours And Company Electronic device including conductive members between a first workpiece and second workpiece
EP1732116B1 (de) * 2005-06-08 2017-02-01 Imec Methode zum Bonden mikroelektronischer Bauteile und damit hergestellte Vorrichtung
KR100609334B1 (ko) 2005-06-13 2006-08-08 삼성전자주식회사 감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US20090170241A1 (en) * 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
US7993971B2 (en) * 2007-12-28 2011-08-09 Freescale Semiconductor, Inc. Forming a 3-D semiconductor die structure with an intermetallic formation
WO2011139619A1 (en) * 2010-04-26 2011-11-10 Hsio Technologies, Llc Semiconductor device package adapter
TWI502705B (zh) * 2009-08-19 2015-10-01 Xintec Inc 晶片封裝體及其製造方法
WO2011074409A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9985150B2 (en) 2010-04-07 2018-05-29 Shimadzu Corporation Radiation detector and method of manufacturing the same
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8343810B2 (en) 2010-08-16 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming Fo-WLCSP having conductive layers and conductive vias separated by polymer layers
KR101168511B1 (ko) * 2010-09-29 2012-07-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
JP5636265B2 (ja) * 2010-11-15 2014-12-03 新光電気工業株式会社 半導体パッケージ及びその製造方法
WO2012070381A1 (ja) * 2010-11-22 2012-05-31 日本電気株式会社 実装構造及び実装方法
JP2012134318A (ja) * 2010-12-21 2012-07-12 Shinko Electric Ind Co Ltd 配線基板及び半導体装置と半導体装置の製造方法
CN102169845B (zh) * 2011-02-22 2013-08-14 中国科学院微电子研究所 一种用于三维封装的多层混合同步键合结构及方法
KR101828063B1 (ko) * 2011-05-17 2018-02-09 삼성전자주식회사 반도체 장치 및 그 형성방법
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US20140138850A1 (en) 2011-08-01 2014-05-22 Ngk Spark Plug Co., Ltd. Semiconductor power module, production method of semiconductor power module and circuit board
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
CN103426732B (zh) 2012-05-18 2015-12-02 上海丽恒光微电子科技有限公司 低温晶圆键合的方法及通过该方法形成的结构
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US9245770B2 (en) * 2012-12-20 2016-01-26 Stats Chippac, Ltd. Semiconductor device and method of simultaneous molding and thermalcompression bonding
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
TWI692108B (zh) * 2013-04-10 2020-04-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9659891B2 (en) * 2013-09-09 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a boundary structure, a package on package structure, and a method of making
JP6004441B2 (ja) * 2013-11-29 2016-10-05 インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation 基板接合方法、バンプ形成方法及び半導体装置
JP2015122445A (ja) * 2013-12-24 2015-07-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9673119B2 (en) * 2014-01-24 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for bonding package lid
US9496196B2 (en) 2014-08-15 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of manufacture thereof
US10319701B2 (en) * 2015-01-07 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded 3D integrated circuit (3DIC) structure
CN105185719B (zh) * 2015-06-24 2018-04-17 武汉新芯集成电路制造有限公司 一种锁扣式混合键合方法
US9911629B2 (en) * 2016-02-10 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated passive device package and methods of forming same
US10546836B2 (en) * 2016-09-22 2020-01-28 International Business Machines Corporation Wafer level integration including design/co-design, structure process, equipment stress management and thermal management
US10141253B2 (en) * 2016-11-14 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10276505B2 (en) * 2017-03-08 2019-04-30 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
US10163848B2 (en) * 2017-04-28 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package
US10522476B2 (en) * 2017-07-18 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, integrated fan-out package and method of fabricating the same
US10290611B2 (en) * 2017-07-27 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10340249B1 (en) * 2018-06-25 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Also Published As

Publication number Publication date
TW202002214A (zh) 2020-01-01
US20190393189A1 (en) 2019-12-26
KR102161031B1 (ko) 2020-10-05
CN110634847B (zh) 2021-04-13
KR20200000785A (ko) 2020-01-03
US10770428B2 (en) 2020-09-08
CN110634847A (zh) 2019-12-31
TWI685936B (zh) 2020-02-21
US11929345B2 (en) 2024-03-12
US10340249B1 (en) 2019-07-02
US20200411469A1 (en) 2020-12-31
DE102018116743B4 (de) 2023-11-09

Similar Documents

Publication Publication Date Title
DE102018116743B4 (de) Halbleiter-Bauelement und Verfahren
DE102017117815B4 (de) Struktur eines Halbleitergehäuses und Herstellungsverfahren
DE102018116729B3 (de) Halbleiter-Bauelement-Package und Verfahren
DE102019117762B4 (de) Integriertes schaltungspackage und verfahren
DE102019103729B4 (de) Halbleiter-package und verfahren
DE102018130035B4 (de) Package und verfahren
DE102020104147B4 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102019109690A1 (de) Halbleiterstrukturen und Verfahren zu deren Herstellung
DE102015105855A1 (de) Halbleitergehäuse und Verfahren zu ihrer Ausbildung
DE102020113988B4 (de) Integrierter-schaltkreis-package und verfahren
DE102017122831B4 (de) Gehäusestrukturen und Ausbildungsverfahren
DE102018124848A1 (de) Package-Struktur und Verfahren
DE102020130996A1 (de) Halbleiter-package und verfahren zu dessen herstellung
DE102019125790B4 (de) Integriertes schaltkreis-package und verfahren
DE102018102086A1 (de) Halbleiter-packages und verfahren zu deren herstellung
DE102017126181A1 (de) Leitfähige Durchkontaktierungen in Halbleiterpackages und Verfahren zur Herstellung derselben
DE102017123326B4 (de) Halbleiter-Packages und Verfahren zu deren Herstellung
DE102021119243A1 (de) Geformte dies in halbleiterpackages und deren herstellungsverfahren
DE102020108481B4 (de) Halbleiter-Die-Package und Herstellungsverfahren
DE102021102227A1 (de) Wärmeableitung bei Halbleiter-Packages und Verfahren zum Ausbilden derselben
DE102017122096A1 (de) Gehäusetrukturen und Ausbildungsverfahren
DE102023100013A1 (de) Halbleitervorrichtung und verfahren
DE102017102534B4 (de) Umverteilungsschichten in Halbleiter-Packages und Verfahren zu deren Herstellung
DE102021108156A1 (de) Halbleiter-package und verfahren zur bildung derselben
DE102021114921A1 (de) Package und Verfahren zum Fertigen desselben

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R083 Amendment of/additions to inventor(s)
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023535000

Ipc: H01L0023500000

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R130 Divisional application to

Ref document number: 102018010559

Country of ref document: DE