KR102161031B1 - 반도체 디바이스 및 방법 - Google Patents

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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13007—Bump connector smaller than the underlying bonding area, e.g. than the under bump metallisation [UBM]
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/3301—Structure
    • H01L2224/3303—Layer connectors having different sizes, e.g. different heights or widths
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
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Abstract

일 실시형태에 있어서, 디바이스는, 제1 디바이스로서, 제1 커넥터를 갖는 집적 회로 디바이스와, 상기 집적 회로 디바이스 상의 제1 감광성 접착층과, 상기 제1 커넥터 상의 제1 전도층으로서, 상기 제1 감광성 접착층이 상기 제1 전도층을 둘러싸는 것인 상기 제1 전도층을 포함하는 상기 제1 디바이스와, 제2 디바이스로서, 제2 커넥터를 갖는 인터포저와, 상기 인터포저 상에서 상기 제1 감광성 접착층에 물리적으로 연결되는 제2 감광성 접착층과, 상기 제2 커넥터 상의 제2 전도층으로서, 상기 제2 감광성 접착층이 상기 제2 전도층을 둘러싸는 것인 상기 제2 전도층을 포함하는 상기 제2 디바이스와, 상기 제1 및 제2 전도층을 본딩하는 전도성 커넥터를 포함하고, 상기 전도성 커넥터는 에어갭에 의해 둘러싸인다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
집적 회로(IC)의 개발에 의해, 반도체 산업은 다양한 전자 부품(즉, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장이 계속되고 있다. 대개, 이러한 집적 밀도의 개선은 최소 피처 사이즈의 되풀이된 축소로부터 유래되어, 더 많은 부품들이 주어진 면적 내에 집적되게 한다.
이러한 집적도 개선은, 집적된 부품이 차지하는 면적이 본질적으로 반도체 웨이퍼의 표면 상에 있다는 점에서, 본질적으로 2차원(2D)적이다. 집적 회로의 밀도 증가 및 대응하는 면적 감소는 일반적으로 집적 회로 칩을 기판 상에 직접 본딩할 수 있는 능력을 능가한다. 인터포저(interposer)를 사용하여 볼 컨택 면적을 칩의 면적으로부터 인터포저의 더 큰 면적으로 재분배하고 있다. 또한, 인터포저는 다수의 칩을 포함하는 3차원(3D) 패키지를 허용해 왔다. 다른 패키지도 3D 양상을 통합하기 위해 개발되고 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a 내지 도 2b는 일부 실시형태에 따른 집적 회로 디바이스의 처리 중의 중간 단계의 다양한 도면이다.
도 3a 내지 도 4b는 일부 실시형태에 따른 웨이퍼의 처리 중의 중간 단계의 다양한 도면이다.
도 5a 내지 도 18은 일부 실시형태에 따른 디바이스 패키지의 형성 공정 중의 중간 단계의 다양한 도면이다.
도 19는 일부 실시형태에 따른 디바이스 패키지의 도면이다.
도 20은 일부 다른 실시형태에 따른 디바이스 패키지를 도시한다.
도 21은 또 다른 실시형태에 따른 디바이스 패키지를 도시한다.
도 22 내지 도 33은 일부 실시형태에 따른 디바이스 패키지의 형성 공정 중의 중간 단계의 다양한 도면이다.
도 34는 일부 다른 실시형태에 따른 디바이스 패키지를 도시한다.
도 35는 또 다른 실시형태에 따른 디바이스 패키지를 도시한다.
도 36은 또 다른 실시형태에 따른 디바이스 패키지를 도시한다.
도 37 내지 도 46은 일부 실시형태에 따른 디바이스 패키지의 형성 공정 중의 중간 단계의 다양한 도면이다.
도 47 내지 도 57은 일부 실시형태에 따른 디바이스 패키지의 형성 공정 중의 중간 단계의 다양한 도면이다.
도 58a 내지 도 58f는 다른 실시형태에 따른 전도성 커넥터의 형성 공정을 도시한다.
도 59a 내지 도 59k는 다른 실시형태에 따른 전도성 커넥터의 형성 공정을 도시한다.
도 60a 내지 도 60f는 다른 실시형태에 따른 전도성 커넥터의 형성 공정을 도시한다.
도 61a와 도 61b는 일부 다른 실시형태에 따른 디바이스 패키지의 도면이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
일부 실시형태에 따르면, 전도성 커넥터가 형성된다. 감광성 접착막이 다이 및 웨이퍼 상에 형성된다. 감광성 접착막에 개구부가 형성되어 다이 및 웨이퍼의 커넥터를 노출한다. 개구부에 전도층 및 리플로우층이 도금된다. 주목할 점은, 각 개구부 내의 전도층과 리플로우층의 두께 합(combined thickness)이 감광성 접착막의 두께보다 작다는 것이다. 다이와 웨이퍼가 감광성 접착막에 의해 물리적으로 서로 연결된 다음, 리플로우층을 리플로잉함으로써 다이와 웨이퍼가 전기적으로 접속되어 전도성 커넥터를 형성한다. 개구부가 리플로우 재료로 덜 채워지기(under-filled) 때문에, 최종적인 전도성 커넥터 주위에 에어갭이 형성된다. 에어갭의 형성이 전도성 커넥터 주위에 완충부(buffer)를 제공하여, 인접한 전도성 커넥터들 간의 짧아진 피치로 쇼트 회로를 형성할 우려를 피할 수 있다.
도 1a 내지 도 2b는 일부 실시형태에 따른 집적 회로 디바이스(50)의 처리 중의 중간 단계의 다양한 도면이다. 도 1a 내지 도 2b는 단면도인데, "a" 표시로 끝나는 도면은 전체 도면을 보여주고, "b" 표시로 끝나는 도면은 대응하는 "a" 도면 중의 영역(R1)의 상세도를 보여준다.
집적 회로 디바이스(50)는 로직 다이(예컨대, 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 시스템-온-칩(SoC), 마이크로컨트롤러 등), 메모리 다이(예컨대, 다이내믹 랜덤 액세스 메모리(DRAM) 다이, 스태틱 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예컨대, 전력 관리 집적 회로(PMIC) 다이), 무선 주파수(RF) 다이, 센서 다이, 마이크로-전자-기계-시스템(MEMS) 다이, 신호 처리 다이(예컨대, 디지털 신호 처리(DSP) 다이), 프론트-엔드 다이(예컨대, 아날로그 프론트-엔드(AFE) 다이) 등등, 또는 이들의 조합일 수도 있다. 집적 회로 디바이스(50)는 웨이퍼 내에 형성되고, 후속 단계에서 단편화되어 복수의 집적 회로 디바이스(50)를 형성하는 상이한 디바이스 영역을 포함할 수 있다. 집적 회로 디바이스(50)는 기판(52)과 커넥터(54)를 포함한다.
기판(52)은 벌크 반도체 기판, 반도체-온-절연체(SOI) 기판, 다층 반도체 기판 등을 포함할 수 있다. 기판(52)의 반도체 재료는 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체, 또는 그 조합일 수 있다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 기판(52)은 도핑되거나 도핑되지 않을 수 있다. 트랜지스터, 커패시터, 레지스터, 다이오드 등과 같은 디바이스가 기판(52)의 활성 표면(예컨대, 위를 향하는 표면) 내 및/또는 상에 형성될 수 있다.
하나 이상의 유전체층 및 각각의 금속화 패턴을 구비한 인터커넥터 구조가 기판(52)의 활성 표면 상에 형성된다. 유전체층은 금속간 유전체(IMD, inter-metallization dielectric)층일 수 있다. IMD층은 예컨대 미도핑 실리케이트 글래스(USG, undoped silicate glass), 포스포실리케이트 글래스(phosphosilicate glass, PSG), 보로포스포실리케이트 글래스(borophosphosilicate glass, BPSG), FSG(fluorosilicate glass), SiOxCy, 스핀-온-글래스, 스핀-온-폴리머, 실리콘 탄소 재료, 이들의 화합물(compound), 이들의 복합물(composite), 이들의 조합물(combination) 등과 같은 로우-K(low-K) 유전체 재료로, 스피닝, 화학적 기상 증착(CVD, chemical vapor deposition), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 또는 고밀도 플라스마 화학적 기상 증착(HDP-CVD) 등의 해당 기술 분야에 알려진 임의의 적절한 방법에 의해 형성될 수 있다. 유전체층 내의 금속화 패턴은, 예컨대 비아 및/또는 트레이스를 사용하여 디바이스 간에 전기 신호를 라우팅할 수 있고, 커패시터, 레지스터, 인덕터 등의 다양한 전기적 디바이스도 포함할 수 있다. 다양한 디바이스 및 금속화 패턴은 하나 이상의 기능을 수행하도록 상호접속될 수 있다. 이 기능은 메모리 구조, 프로세싱 구조, 센서, 증폭기, 전력 분배, 입출력 회로 등을 포함할 수도 있다. 또한, 전도성 기둥부(conductive pillar) 등의 커넥터(54)가 인터커넥트 구조 내 및/또는 상에 형성되어 회로 및 디바이스에 외부 전기 접속을 제공한다. 당업자라면 이상의 예는 설명을 목적으로 하여 제공된 것임을 이해할 것이다. 소정의 적용예에는 다른 회로가 적절하게 사용될 수도 있다.
도 1a와 도 1b에 있어서, 감광성 접착막(56)이 기판(52)의 활성면 상에 형성된다. 감광성 접착막(56)은 BCB(benzocyclobutene), 에폭시 수지막(SU-8), ShinEtsu SINR™, 폴리이미드 등의 유기 감광성 폴리머층(PSPL)으로 형성될 수 있고, 스핀 코팅 등에 의해 형성될 수 있다. 감광성 접착막(56)은 접착층으로서 칭해질 수도 있다. 형성 후에, 감광성 접착막(56)은 패터닝을 위해 노광될 수 있다. 감광성 접착막(56)의 패턴은 커넥터(54)에 해당한다. 패터닝은 감광성 접착막(56)을 통해 개구부(58)의 패턴을 형성하여, 커넥터(54)의 부분을 노출시킨다. 각각의 개구부(58)은 커넥터(54)의 폭 미만일 수 있는 폭(W1), 예컨대 약 1 ㎛ 내지 약 40 ㎛의 폭(W1)을 갖는다. 폭(W1)은 커넥터(54)의 폭 이상일 수도 있다. 감광성 접착막(56)이 형성되고 패터닝된 후에는, 예컨대 약 200℃ 미만의 온도로 오븐에서 수행될 수 있는 어닐링 공정에 의해 경화된다. 형성된 감광성 접착막(56)은 약 1 ㎛ 내지 약 10 ㎛의 두께(T1)를 갖는다. 개구부(58)는 두께(T1)와 같은 깊이를 갖는다.
도 2a와 도 2b에 있어서, 전도층(60)이 커넥터(54) 상의 개구부(58)에 형성된다. 전도층(60)은 니켈, 구리, 금, 동류, 또는 이들의 조합 등의 전도성 재료로 형성되며, 시드층의 자리에 커넥터(54)를 사용한 무전해 도금 등의 도금 공정에 의해 형성될 수 있다. 그런 다음 리플로우층(62)이 개구부(58) 내의 전도층(60) 상에 형성된다. 리플로우층(62)은 솔더, 주석, 동류, 또는 이들의 조합 등의 리플로우 가능 재료로 형성되며, 시드층의 자리에 전도층(60)을 사용한 도금 공정에 의해 형성될 수 있다.
전도층(60)과 리플로우층(62)은 약 1 ㎛ 내지 약 10 ㎛의 두께 합(T2)을 갖는다. 두께(T2)는 두께(T1) 미만이다. 리플로우층(62)의 두께는 후속으로 형성되는 전도성 커넥터를 위한 충분히 리플로우 가능한 재료를 형성하기 위하여 폭(W1)에 따라 계산된다. 이 경우에, 감광성 접착막(56)의 상면은 리플로우층(62)의 상면보다 높게 연장된다. 갭(G1)이 형성되며, 이 갭(G1)은 두께(T1 및 T2) 간의 차와 같은 깊이를 갖는다.
도 3a 내지 도 4b는 일부 실시형태에 따른 웨이퍼(70)의 처리 중의 중간 단계의 다양한 도면이다. 도 3a 내지 도 4b는 단면도인데, "a" 표시로 끝나는 도면은 전체 도면을 보여주고, "b" 표시로 끝나는 도면은 대응하는 "a" 도면 중의 영역(R2)의 상세도를 보여준다.
웨이퍼(70)는 집적 회로 디바이스(50)가 부착되어 복수의 디바이스를 형성하는 다수의 디바이스 영역(100A 및 100B)을 포함한다. 웨이퍼(70)에 형성되는 디바이스는 인터포저, 집적 회로 다이 등일 수 있다. 웨이퍼(70)는 기판(72), 쓰루 비아(74), 및 커넥터(76)를 포함한다.
기판(72)은 벌크 반도체 기판, SOI 기판, 다층 반도체 기판 등일 수 있다. 기판(72)의 반도체 재료는 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체, 또는 그 조합일 수 있다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 기판(72)은 도핑되거나 도핑되지 않을 수 있다. 인터포저가 웨이퍼(70)에 형성되는 실시형태에서는, 일반적으로 기판(72)이 내부에 능동 디바이스를 포함하지 않는데, 인터포저는 기판(72)의 전면(front surface)(예컨대, 위를 향하는 표면) 내에 및/또는 상에 형성된 수동 디바이스를 포함할 수 있다. 집적 회로 다이가 웨이퍼(70)에 형성되는 실시형태에서는, 트랜지스터, 커패시터, 레지스터, 다이오드 등의 디바이스가 기판(72)의 전면 내에 및/또는 상에 형성될 수 있다.
기판(72)의 전면으로부터 기판으로 연장되는 쓰루 비아(74)가 형성된다. 쓰루 비아(74)는 때때로 기판 관통 비아라고 또는 기판(72)이 실리콘 기판일 경우에 실리콘 관통 비아(TSV)라고 칭해지기도 한다. 쓰루 비아(74)는 예컨대 에칭, 밀링(milling), 레이저 기법, 이들의 조합, 및/또는 동류에 의해 기판(72)에 오목부를 형성함으로써 형성된다. 오목부에는 예컨대 산화 기법을 이용하여 박막의 유전체 재료가 형성될 수도 있다. 박막의 배리어층(74a)이 예컨대 CVD, ALD, PVD, 열산화, 이들의 조합, 및/또는 동류에 의해 기판(72)의 전면 위에 그리고 개구부 내에 등각으로 퇴적될 수 있다. 배리어층(74a)은 산화물, 질화물, 또는 티탄 질화물, 티탄 산질화물, 탄탈 질화물, 탄탈 산질화물, 텅스텐 질화물, 이들의 조합, 및/또는 동류 등의 산질화물로 형성될 수 있다. 배리어층(74a) 위에 그리고 개구부 내에 전도성 재료(74b)가 퇴적될 수 있다. 전도성 재료(74b)는 전기화학 도금 공정, CVD, ALD, PVD, 이들의 조합, 및/또는 동류에 의해 형성될 수 있다. 전도성 재료(74b)의 예는 구리, 텅스텐, 알루미늄, 은, 금, 이들의 조합, 및/또는 동류이다. 과량의 전도성 재료(74b) 및 배리어층(74a)은 예컨대 CMP에 의해 기판(72)의 전면으로부터 제거된다. 쓰루 비아(74)는 배리어층(74a)이 전도성 재료(74b)와 기판(72) 사이에 있는 상태로, 전체적으로 배리어층(74a)과 전도성 재료(74b)를 포함한다.
인터커넥트 구조가 기판(72)의 전면(72) 위에 형성되며, (있다면) 집적 회로 디바이스 및/또는 쓰루 비아(74)를, 함께 그리고/또는 외부 디바이스에 전기적으로 접속하는데 사용된다. 인터커넥트 구조는 하나 이상의 유전체층와, 그 유전체층 내의 각각의 금속화 패턴을 포함할 수 있다. 금속화 패턴은 임의의 디바이스 및/또는 쓰루 비아(74)를, 함께 그리고/또는 외부 디바이스에 상호접속시키기 위한 비아 및/또는 트레이스를 포함할 수도 있다. 유전체층은 예컨대 PSG, BPSG, FSG, SiOxCy, 스핀-온-글래스, 스핀-온-폴리머, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물, 이들의 조합물 등의, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 로우-K 유전체 재료로 형성될 수 있다. 유전체층은 스피닝, CVD, PECVD, HDP-CVD 등의 해당 기술 분야에 알려진 임의의 적절한 방법에 의해 퇴적될 수 있다. 금속화 패턴은, 예컨대 포토리소그래피 기술을 이용하여 유전체층 상에 포토레지스트 재료를 퇴적하고 패터닝하여 금속화 패턴이 될 유전체층의 부분을 노출시킴으로써 각각의 유전체층에 형성될 수 있다. 이방성 건식 에칭 공정과 같은 에칭 공정이, 유전체층의 노출된 부분에 대응하여 유전체층에 오목부 및/또는 개구부를 생성하는데 사용될 수 있다. 오목부 및/또는 개구부는 확산 배리어층으로 라이닝되고 도전성 재료로 충전될 수 있다. 확산 배리어층은 ALD 등에 의해 퇴적된, TaN, Ta, TiN, Ti, CoW 등의 하나 이상의 층으로 형성될 수 있고, 전도성 재료는 구리, 알루미늄, 텅스텐, 은, 및 이들의 조합 등으로 형성될 수 있으며, CVD, PVD 등에 의해 퇴적될 수 있다. 유전체층 상에서의 임의의 과량의 확산 배리어층 및/또는 전도성 재료는 예컨대 CMP를 사용하여 제거될 수 있다. 또한, 전도성 기둥부 또는 컨택 패드 등의 커넥터(76)가 인터커넥트 구조 내 및/또는 상에 형성되어 인터커넥트 구조의 금속화 패턴 및 쓰루 비아(74)에 외부 전기 접속을 제공한다.
도 3a와 도 3b에 있어서, 감광성 접착막(78)이 기판(72)의 전면 상에 형성된다. 감광성 접착막(78)은 감광성 접착막(56)과 유사한 재료로 형성될 수 있으며, 감광성 접착막(56)을 형성하는데 사용된 방법과 유사한 방법에 의해 형성될 수 있다. 형성 후에, 감광성 접착막(78)은 패터닝을 위해 노광될 수 있다. 감광성 접착막(78)의 패턴은 커넥터(76)에 해당한다. 패터닝은 감광성 접착막(78)을 통해 개구부(80)의 패턴을 형성하여, 커넥터(76)의 부분을 노출시킨다. 각각의 개구부(80)는 커넥터(76)의 폭 미만일 수 있는 폭(W2), 예컨대 약 1 ㎛ 내지 약 40 ㎛의 폭(W2)을 갖는다. 폭(W2)은 커넥터(76)의 폭 이상일 수도 있다. 형성된 감광성 접착막(78)은 약 1 ㎛ 내지 약 5 ㎛의 두께(T3)를 갖는다. 개구부(80)는 두께(T3)와 같은 깊이를 갖는다. 일부 실시형태에서, 감광성 접착막(78)은 형성 직후에 경화되는 것이 아니라, 후속 처리 단계를 수행(예컨대, 도 6a와 도 6b 참조)한 후에 경화된다.
도 4a와 도 4b에 있어서, 전도층(82)이 커넥터(76) 상의 개구부(80)에 형성된다. 전도층(82)은 전도층(60)과 유사한 재료로 형성될 수 있으며, 전도층(60)을 형성하는데 사용된 방법과 유사한 방법에 의해 형성될 수 있다. 그런 다음 리플로우층(82)이 개구부(80) 내의 전도층(82) 상에 형성된다. 리플로우층(84)은 리플로우층(62)과 유사한 재료로 형성될 수 있으며, 리플로우층(62)을 형성하는데 사용된 방법과 유사한 방법에 의해 형성될 수 있다.
전도층(82)과 리플로우층(84)은 약 1 ㎛ 내지 약 5 ㎛의 두께 합(T4)을 갖는다. 두께(T4)는 두께(T3) 미만이다. 이 경우에, 감광성 접착막(78)의 상면은 리플로우층(84)의 상면보다 높게 연장된다. 갭(G2)이 형성되며, 이 갭(G2)은 두께(T3 및 T4) 간의 차와 같은 깊이를 갖는다.
일부 실시형태에 따라, 집적 회로 디바이스(50)를 웨이퍼(70)의 전면에 본딩함으로써, 집적 회로 디바이스 패키지가 형성된다. 본딩 전에, 집적 회로 디바이스(50)와 웨이퍼(70)는 전술한 공정에 따라 처리될 수 있다. 이러한 디바이스를 사용하여 다양한 집적 회로 디바이스 패키지가 형성될 수 있다.
도 5a 내지 도 18은 일부 실시형태에 따른 디바이스 패키지(200)의 형성 공정 중의 중간 단계의 다양한 도면이다. 도 5a 내지 도 11에 있어서, 집적 회로 디바이스(50)를 웨이퍼(70)의 전면에 본딩함으로써, 집적 회로 디바이스 패키지가 형성된다. 중간 패키지가(100)가 단편화된다. 도 12 내지 도 18에 있어서, 디바이스 패키지(200)를 형성하기 위해 추가 처리가 수행된다. 일 실시형태에서는, 디바이스 패키지(200)가 칩-온-웨이퍼(CoW) 패키지이지만, 실시형태는 다른 3DIC 패키지에도 적용될 수 있음이 이해될 것이다. 도 19는 일부 실시형태에 따른 디바이스 패키지(300)의 도면이다. 도 5a 내지 도 19는 단면도인데, "a" 표시로 끝나는 도면은 전체 도면을 보여주고, "b" 표시로 끝나는 도면은 대응하는 "a" 도면 중의 영역(R3)의 상세도를 보여준다. 구체적으로, 영역(R3)은 집적 회로 디바이스(50)의 커넥터(54)를 웨이퍼(70)의 커넥터(76)에 결합하는 전도성 커넥터(102)(도 6b 참조)의 형성을 보여준다.
도 5a와 도 5b에 있어서, 복수의 집적 회로 디바이스(50)가 웨이퍼(70)에 부착된다. 집적 회로 디바이스(50)는 후속 단계에서 단편화되어 중간 패키지(100)를 형성하는 디바이스 영역(100A 및 100B)에 위치한다. 집적 회로 디바이스(50)는 예컨대 픽-앤-플레이스(pick-and-place) 툴을 사용하여 웨이퍼(70)에 부착될 수 있다.
집적 회로 디바이스(50)는 면 대 면 본딩(face-to-face bond)으로 웨이퍼(70)에 부착된다. 집적 회로 디바이스(50)는 감광성 접착막(56 및 78)이 서로 접착되도록 웨이퍼(70)에 대해 눌러진다. 감광성 접착막(78)이 형성 직후에 경화되지 않는 실시형태에서는, 감광성 접착막(56 및 78)은, 감광성 접착막(56)은 경화 상태로 감광성 접착막(78)은 미경화 상태로, 접착 시에 경화-미경화 본딩 계면을 공유한다. 미경화 감광성 접착막(78)은 배치 중에, 경화된 감광성 접착막(56)의 형상을 더 잘 따를 수 있다. 감광성 접착막(56 및 78)이 함께 눌러질 때에, 이들은 섞여 폴리머 접합을 형성하여 하나의 연속 PSPL이 된다. 하이브리드 본딩 및 융착 본딩 등의 다른 본딩 기술과 비교할 때, 감광성 접착막(56 및 78)을 사용하면, 어닐링 및 세정 공정 없이 집적 회로 디바이스(50)를 웨이퍼(70)에 접착할 수 있어, 제조 비용을 절감한다.
집적 회로 디바이스(50)가 웨이퍼(70)에 부착된 후에, 리플로우층(62 및 84) 사이의 영역에 에어갭(104)이 형성된다. 이에, 집적 회로 디바이스(50)는 웨이퍼(70)에 물리적으로는 연결되지만, 전기적으로는 접속될 수 없다. 에어갭(104)은 갭(G1 및 G2)(각각 도 2b와 도 4b에 도시되어 있음)에 의해 한정된 영역을 포함한다. 에어갭(104)은 각각 2개의 폭을 갖는데, 하나는 개구부(58)의 폭(W1)에 의해 규정되고, 하나는 개구부(80)의 폭(W2)에 의해 규정된다. 에어갭(104)은 갭(G1 및 G2)의 높이의 합과 같은 높이(H1)를 가지며, 이것은 또한 식 1과 같다.
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(식 1)
도 6a와 도 6b에 있어서, 리플로우 공정이 수행되고, 그에 따라, 리플로우층(62 및 84)을 전도성 커넥터(102)에 재형성한다. 전도성 커넥터(102)는 리플로우층(62 및 84)의 재료를 포함하고, 금속간 화합물(IMC, intermetallic compound)이 전도성 커넥터(102)와 전도층(60 및 82)의 계면에 형성될 수 있다. 리플로우 공정 시에, 리플로우층(62 및 84)의 재료는 리플로잉된 재료의 표면 장력으로 인해 형상이 변할 수 있다. 리플로우층(62 및 84)의 새로운 형상이 병합하여 리플로우층(62 및 84)을 접촉시켜 전도성 커넥터(102)를 형성한다. 갭(G2)에 대응하는 에어갭(106)이 잔류한다. 에어갭(106)은 전도성 커넥터(102)의 상부 주위에 형성되고, 전도성 커넥터(102)의 하부는 에어갭(106)과 커넥터(76) 사이에 배치된다. 에어갭(106)의 형성으로 인접한 전도성 커넥터(102) 사이에 완충 공간이 생겨, 전도성 커넥터(102)가 더 미세한 피치로 형성될 수 있다. 또한, 감광성 접착막(78)이 형성 직후 경화되지 않는 실시형태에서는, 리플로우 공정으로부터의 열이 감광성 접착막(78)을 경화시킬 수 있다.
도 7에서, 밀봉재(108)가 다양한 구성요소 상에 형성된다. 밀봉재(108)는 몰딩 화합물, 에폭시 등일 수 있고, 압축 성형, 전사 성형 등에 의해 도포될 수 있다. 밀봉재(108)는 집적 회로 다이오드(50)가 매립되거나 덮이도록 웨이퍼(70) 위에 형성될 수 있다. 밀봉재(108)도 감광성 접착막(78) 상에 형성된다. 그런 다음 밀봉재(108)는 경화된다. 일부 실시형태에서는, 말봉재(108)의 상면과 집적 회로 다이오드(50)가 같은 높이가 되도록 밀봉재(108)가 박막화된다.
도 8에 있어서, 기판(72)은 쓰루 비아(74)를 노출하여 쓰루 비아(74)를 기판(72)의 후면으로부터 돌출시키도록 박막화된다. 쓰루 비아(74)의 노출은 2단계 박막화 공정으로 달성될 수 있다. 먼저, 쓰루 비아(74)가 노출될 때까지 연삭 공정이 행해질 수 있다. 연삭 공정은 예컨대 CMP 또는 조건에 맞는 제거 공정일 수 있다. 연삭 공정 후에, 기판(72)의 후면 및 쓰루 비아(74)는 같은 높이일 수 있다. 둘째, 쓰루 비아(75) 주위에서 기판(72)을 리세싱하기 위해 리세싱 공정이 행해질 수 있다. 리세싱 공정은 예컨대 적절한 에치백 공정일 수 있다. 박막화 중에, 전도성 재료(74b)의 일부분도 제거될 수 있다.
도 9에 있어서, 전도성 기둥부(110)는 쓰루 비아(74)의 돌출 부분 상에 형성된다. 전도성 기둥부(110)는 예컨대 적절한 포토리소그래피 및 도금 공정에 의해 형성될 수 있고, 구리, 알루미늄, 텅스텐, 은, 이들의 조합 등으로 형성될 수 있다. 그런 다음 절연층(112)이 기판의 후면 상에 형성되어, 쓰루 비아(74)의 돌출 부분과 전도성 기둥부(110)를 둘러싼다. 일부 실시형태에서, 절연층(112)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등의 실리콘 함유 절연체로 형성되고, 스핀 코팅, CVD, PECVD, HDP-CVD 등의 적절한 퇴적 방법에 의해 형성될 수 있다. 퇴적 후에, CMP 등의 평탄화 공정은 절연체(112) 및 전도성 기둥부(110)의 표면들을 같은 높이가 되도록 과량의 유전체 재료를 제거하기 위해서 행해질 수 있다.
일부 실시형태에서는 절연층(112)이 다층을 포함한다. 제1 절연층이 기판(72)의 후면 상에 형성되어, 쓰루 비아(74)의 돌출 부분을 둘러싼다. 제1 절연층은 쓰루 비아(74)를 노출시키는 개구부로 패터닝된다. 시드층이 제1 절연층 상에 그리고 개구부 내에 형성되고, 포토레지스트가 시드층 상에 형성된다. 포토레지스트가 전도성 기둥부(110)의 패턴에 대응하는 개구부로 패터닝되고, 도금 공정이 수행되고, 그에 따라 개구부에 전도성 기둥부(110)를 형성한다. 포토레지스트와 시드층의 노출부가 제거된다. 그런 다음 제2 절연층이 제1 절연층 상에 그리고 전도성 기둥부(110) 주위에 형성된다.
도 10에 있어서, 스크라이브 라인 영역(114)을 따라 인접한 디바이스 영역(110A 및 100B) 사이에서 웨이퍼(70)를 단편화하여 중간 패키지(100)를 형성한다. 단편화는 소잉, 다이싱 등일 수 있다.
도 11은 단편화 후의 중간 패키지(110)를 도시한다. 단편화 공정 중에, 웨이퍼(70)의 단편화된 부분과 절연층(112)를 포함하는 인터포저(116)가 형성된다. 일부 실시형태에서는, 인터포저(116)에 능동 디바이스가 없다. 다른 실시형태에서는, 인터포저(116)가 능동 디바이스를 포함한다. 각각의 중간 패키지(110)는 인터포저(116)를 포함한다. 감광성 접착막(78)의 단편화된 부분은 인터포저(116) 상에 있다. 단편화 공정의 결과로서, 인터포저(116), 밀봉재(108), 및 감광성 접착막(78)의 가장자리들은 완전히 겹친다(coterminous). 다시 말해, 인터포저(116)의 외측벽은 밀봉재(108) 및 감광성 접착막(78)의 외측벽과 동일한 폭을 갖는다.
도 12에 있어서, 단편화된 중간 패키지(100)가 캐리어 기판(118)에 접착된다. 캐리어 기판(118)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(118)은 웨이퍼일 수 있으며, 그래서 다수의 패키지가 캐리어 기판(118) 상에 동시에 형성될 수 있다. 캐리어 기판(118)은 중간 패키지(100)가 접착제(120)에 의해 부착되는 다수의 디바이스 영역(200A 및 200B)을 포함한다.
접착제(120)는 중간 패키지(100)의 후면 상에 있고 중간 패키지(100)를 박리층(118)에 접착시킨다. 접착제(120)는 임의의 적절한 접착제, 에폭시, 다이 부착막(DAF, die attach film) 등일 수 있다. 접착제(120)는 각각의 밀봉재(108)의 후면 등의 중간 패키지(100)의 후면에 도포될 수도 있거나 캐리어 기판(118)의 표면 위에 도포될 수도 있다. 중간 패키지(100)는 예컨대 픽-앤-플레이스 툴을 사용하여 접착제(120)에 의해 캐리어 기판(118)에 접착될 수 있다.
도 13에서, 밀봉재(122)가 다양한 구성요소 상에 형성된다. 밀봉재(122)는 몰딩 화합물, 에폭시 등일 수 있고, 압축 성형, 전사 성형 등에 의해 도포될 수 있다. 밀봉재(122)는 전도성 기둥부(110)가 매립되거나 덮이도록 중간 패키지(100) 위에 형성될 수 있다. 경화 후에, 전도성 기둥부(110)를 노출시키기 위해 밀봉재(122)에는 연삭 공정이 행해질 수 있다. 연삭 공정은 절연층(112)도 연삭할 수 있다. 전도성 기둥부(110), 절연층(112) 및 밀봉재(122)의 상면들은 연삭 공정 후에 동일 평면에 있게 된다. 연삭 공정은 예컨대 화학적 기계 연마(CMP)일 수 있다. 일부 실시형태에서는, 예컨대 전도성 커넥터(110)가 이미 노출되어 있다면 연삭이 생략될 수도 있다.
도 14에 있어서, 재배선 구조(124)가 밀봉재(122)와 중간 패키지(100) 상에 형성된다. 재배선 구조(124)는 다수의 유전체층과 금속화 패턴을 포함한다. 재배선 구조(124)의 묘사가 개략적임이 이해될 것이다. 예를 들어, 재배선 구조(124)는 각각의 유전체층에 의해 서로 분리된 복수의 개별 부분으로서 패터닝될 수 있다. 재배선 구조(124)는 예컨대 재배선층(RDL)일 수 있고, 금속 트레이스(또는 금속 라인) 및 금속 트레이스 밑에서 금속 트레이스에 접속되는 비아를 포함할 수 있다. 배재선 구조(124)를 형성하는 예로서, 각각의 유전체층이 퇴적될 수 있고, 퇴적된 유전체층에 개구부가 형성될 수 있다. 예컨대 조건에 맞는 포토리소그래피 및 도금 공정에 의해, 퇴적된 유전체층 상에 그리고 개구부 내에 금속 트레이스와 비아를 형성할 수 있다.
도 15에 있어서, 전도성 커넥터(126)가 형성되어 재배선 구조(124)에 접속된다. 전도성 커넥터는 재배선 구조(124)의 외부 면에 있는 패드 상에 형성될 수도 있다. 패드는 재배선 구조(124) 내의 금속화 패턴과 접촉하도록 형성되며, UBM(under bump metallurgy)로도 칭해질 수 있다. 전도성 커넥터(126)는 볼 그리드 어레이(BGA) 커넥터, 솔더 볼, 금속 필러(metal pillar), C4(controlled collapse chip connection) 범프, 마이크로 범프, 무전해 니켈 무전해 팔라듐 침지 금(ENEPIG) 기술로 형성된 범프 등일 수 있다. 전도성 커넥터(126)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 일부 실시형태에 있어서, 전도성 커넥터(126)는 증착(evaporation), 전기도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 흔하게 사용되는 방법을 통해 초기에 솔더층을 형성함으로써 형성된다. 구조 상에 솔더층이 형성되었으면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시형태에 있어서, 전도성 커네터(126)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 기둥부(예, 구리 기둥부)이다. 금속 기둥부는 솔더 프리일 수도 있고 실질적으로 수직 측벽을 갖는다.
도 16에 있어서, 중간 패키지(100)와 밀봉재(122)의 후면으로부터 캐리어 기판(118)을 분리(접합 해제)하기 위해 캐리어 기판 디본딩(de-bonding)이 행해진다. 일부 실시형태에 따르면, 디본딩은, 접착제(120)가 광 열에 의해 분해되어 캐리어 기판(118)이 떼어질 수 있도록 레이저광 또는 UV광 등의 광을 접착제(120)에 투사하는 것을 포함한다.
도 17에 있어서, 인접한 디바이스 영역(200A 및 200B)이 스크라이브 라인 영역(160)을 따라 단편화되어 디바이스 패키지(200)를 형성한다. 단편화는 소잉, 다이싱 등일 수 있다. 도 18은 단편화 후의 결과적인 디바이스 패키지(200)를 도시한다.
도 19에 있어서, 디바이스 패키지(300)는 디바이스 패키지(200)를 패키지 기판(202)에 탑재함으로써 형성된다. 일 실시형태에서는, 디바이스 패키지(300)가 칩-온-웨이퍼-온-기판(CoWoS) 패키지이지만, 실시형태는 다른 3DIC 패키지에도 적용될 수 있음이 이해될 것이다.
패키지 기판(202)은 실리콘, 게르마늄 등의 반도체 재료로 제조될 수 있다. 한편, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등의 화합물 재료도 사용될 수 있다. 추가로, 패키지 기판(202)은 SOI 기판일 수도 있다. 일반적으로, SOI 기판은, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합 등의 반도체 재료로 된 층을 포함한다. 일 대안 실시형태에서는, 패키지 기판(202)이 유리 섬유 강화 수지 코어 등의 절연 코어에 기반한다. 코어 재료의 일례는 FR4 등의 유리 섬유 수지이다. 코어 재료의 대안은 BT(bismaleimide-triazine) 수지 또는 대안으로 다른 PCB 재료 또는 필름을 포함한다. ABF 또는 다른 라미네이트 등의 빌드업 필름이 패키지 기판(202)에 사용될 수도 있다.
패키지 기판(202)은 능동 및 수동 디바이스를 포함할 수 있다. 당업자라면 트랜지스터, 커패시터, 레지스터, 이들의 조합 등의 다양한 디바이스가 디바이스 패키지(200)에 대한 설계의 구조적 및 기능적 요건을 생성하는데 사용될 수 있음을 알 것이다. 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다. 일부 실시형태에서는, 패키지 기판(202)에 실질적으로 능동 및 수동 디바이스가 없다.
패키지 기판(202)은 금속화층과 비아 그리고 금속화층과 비아 위의 본드 패드를 포함할 수도 있다. 금속화층은 능동 및 수동 디바이스 위에 형성될 수 있고 다양한 디바이스를 연결하여 기능 회로를 형성하도록 설계된다. 금속화층은 비아가 전도성 재료층을 상호연결하고 있는, 유전체(예컨대, 로우-k 유전체 재료) 및 전도성 재료(예컨대, 구리)의 교번층으로 형성될 수 있고, 임의의 적절한 공정(퇴적, 다마신, 이중 다미신 등)을 통해 형성될 수 있다.
전도성 커넥터(126)가 리플로잉되어 디바이스 패키지(200)를 본드 패드(202)에 부착한다. 전도성 커넥터(126)는 패키지 기판(202) 내의 금속화층을 포함해, 패키지 기판(202)을 디바이스 패키지(200)에 전기적으로 그리고/또는 물리적으로 결합한다. 언더필(204)이 디바이스 패키지(200)와 패키지 기판(202) 사이에 형성되어 전도성 커넥터(126)를 둘러쌀 수 있다. 언더필(204)은 디바이스 패키지(200)가 부착된 후에 모세관 플로우 공정에 의해 형성될 수도 있고, 또는 디바이스 패키지(200)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수도 있다.
일부 실시형태에서는, 전도성 커네터(126)의 반대쪽 면에 있어서 패키지 기판(202) 상에 전도성 커네터(206)가 형성된다. 전도성 커넥터(206)는 예컨대 BGA 커넥터일 수 있고, 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석, 동류, 또는 이들의 조합 등의 전도성 재료를 포함할 수 있다.
디바이스 패키지(300)는 다른 변형으로도 형성될 수 있음이 이해될 것이다. 도 20은 일부 다른 실시형태에 따른 디바이스 패키지(300)를 도시한다. 도 21은 또 다른 실시형태에 따른 디바이스 패키지(300)를 도시한다.
도 20의 실시형태에서는, 중간 패키지(100)가 별도로 단편화되지 않고 캐리어 기판(118)에 접착된다. 사실은 쓰루 비아(74)가 노출되기 전에 웨이퍼(70) 상에 재배선 구조(124)가 형성된다. 전도성 기둥부(110), 절연층(112), 및 밀봉재(122)가 생략될 수 있고, 재배선 구조(124)가 웨이퍼(70) 상에 직접 형성될 수 있으며, 예컨대 재배선 구조(124)의 바닥 유전체층이 기판(72)에 물리적으로 접촉할 수 있다. 그런 다음 웨이퍼(70)와 재배선 구조(124)가 동시에 단편화되어 디바이스 패키지(200)를 형성한다.
도 21의 실시형태에서, 중간 패키지(100)는 제1 및 제2 집적 회로 디바이스(50A 및 50B) 등의 다수의 적층형 집적 회로 디바이스(50)를 포함하도록 형성된다. 예를 들어, 제1 집적 회로 디바이스(50A)는 양 면 상에 커넥터(54)를 포함하도록 형성될 수 있고, 쓰루 비아(64)는 그 커넥터(54) 사이에 형성될 수 있다. 감광성 접착막(56)은 제1 집적 회로 디바이스(50A)의 양 면 상에 형성될 수 있다. 제2 집적 회로 디바이스(50B)는 커넥터(132)와 감광성 접착막(134)를 포함할 수 있고, 제1 집적 회로 디바이스(50A)에 접착될 수 있다. 에어갭(138)을 갖는 추가 전도성 커넥터(136)가 커넥터(54 및 132) 사이에 형성될 수 있다. 더 많거나 더 적은 집적 회로 디바이스(50)가 중간 패키지(100)에 적층될 수도 있다.
이제 일부 실시형태에 따라, 디바이스 패키지를 형성하는 추가 공정에 대해 설명할 것이다. 후속 공정 및 디바이스의 일부 피처는 전술한 유사한 명칭의 피처와 유사한 방식으로 형성될 수 있다. 이에, 여기서는 상세한 형성에 대해서는 반복 설명하지 않는다.
도 22 내지 도 33은 일부 실시형태에 따른 디바이스 패키지(500)의 형성 공정 중의 중간 단계의 다양한 도면이다. 다음의 실시형태의 설명에서는, 같은 참조 번호가 전술한 실시형태로부터의 같은 참조 번호를 가리킨다. 도 22 내지 도 27에 있어서, 집적 회로 디바이스(50)를 웨이퍼(70)의 전면에 본딩함으로써, 중간 패키지(400)가 형성된다. 중간 패키지가(400)가 단편화된다. 도 28 내지 도 33에 있어서, 디바이스 패키지(500)를 형성하기 위해 추가 처리가 수행된다. 도 22 내지 도 33는 단면도인데, "a" 표시로 끝나는 도면은 전체 도면을 보여주고, "b" 표시로 끝나는 도면은 대응하는 "a" 도면 중의 영역(R4)의 상세도를 보여준다.
도 22에 있어서, 커넥터(76)의 일부를 노출시키는 개구부(702)를 형성하도록 감광성 접착막(78)이 패터닝된다. 개구부(402)는 개구부(80)의 패터닝과 동시에 패터닝될 수 있다. 개구부(80 및 402)는 동일한 사이즈일 수도 상이한 사이즈일 수도 있다.
도 23a와 도 23b에 있어서, 전도층(82)이 커넥터(76) 상의 개구부(80)에 형성된다. 그런 다음 리플로우층(84)이 개구부(80) 내의 전도층(60) 상에 형성된다. 전도층(82)과 리플로우층(84)은 개구부(80) 내에는 형성되지만, 개구부(402) 내에는 형성되지 않는다.
도 24에서, 쓰루 비아(404)가 형성된다. 쓰루 비아(404)를 형성하는 일례로서, 시드층이 감광성 접착막(78) 위에 그리고 개구부(402) 내에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 노광될 수 있다. 포토레지스트의 패턴은 쓰루 비아에 대응한다. 시드층을 노출시키기 위해 패터닝은 포토레지스트를 관통하는 개구부를 형성한다. 포토레지스트의 개구부 내에 그리고 시드층의 노출부 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티탄, 텅스텐, 알루미늄 등의 금속을 포함할 수 있다. 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출부는, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 이용하여 제거된다. 시드층의 잔여 부분과 전도성 재료가 쓰루 비아(404)를 형성한다. 쓰루 비아(404)는 각각의 집적 회로 디바이스(50) 주위에서 대칭 또는 비대칭으로 형성될 수 있다.
도 25a와 도 25b에 있어서, 복수의 집적 회로 디바이스(50)가 웨이퍼(70)에 부착된다. 부착되기 전에, 집적 회로 디바이스(50)는 여기에 설명한 바와 같이 처리될 수 있다. 예를 들어, 커넥터(54)가 집적 회로 디바이스(50)의 활성면 상에 형성되고, 비아(64)가 집적 회로 디바이스(50) 내에 형성될 수 있다. 감광성 접착막(56)이 집적 회로 디바이스(50) 상에 형성되어 패터닝된다. 그런 다음, 집적 회로 디바이스(50)는 접착제로서 감광성 접착막(56 및 78)을 이용하고 에어갭(106)에 의해 둘러싸인 전도성 커넥터(102)를 형성하는 리플로우 공정을 이용하여, 면 대 면 방식으로 웨이퍼(70)에 본딩된다.
도 26에 있어서, 스크라이브 라인 영역(406)을 따라 인접한 디바이스 영역(400A 및 400B) 사이에서 웨이퍼(70)를 단편화하여 중간 패키지(400)를 형성한다. 단편화는 소잉, 다이싱 등일 수 있다. 도 27은 단편화 후의 중간 패키지(400)를 도시한다.
도 28에 있어서, 단편화된 중간 패키지(400)가 캐리어 기판(408)에 접착된다. 캐리어 기판(408)은 캐리어 기판(118)과 유사할 수 있다. 캐리어 기판(408)은 중간 패키지(400)가 접착제(410)에 의해 부착되어 있는 다수의 디바이스 영역(500A 및 500B)을 포함한다. 접착제(410)는 중간 패키지(400)의 후면 상에 있다.
도 29에서, 밀봉재(412)가 다양한 구성요소 상에 형성된다. 밀봉재(412)는 밀봉재(122)와 유사할 수 있다. 밀봉재(412)는 쓰루 비아(404)가 매립되거나 덮이도록 중간 패키지(400) 위에 형성될 수 있다. 경화 후에, 쓰루 비아(64 및 404)를 노출시키기 위해 밀봉재(412)에 연삭 공정이 행해질 수 있다. 쓰루 비아(64 및 404)와 밀봉재(412)의 상면들은 연삭 공정 후에 동일 평면에 있게 된다.
도 30에 있어서, 재배선 구조(414)가 밀봉재(412)와 중간 패키지(100) 상에 형성된다. 재배선 구조(414)는 재배선 구조(124)와 유사할 수 있다. 그런 다음, 전도성 커넥터(416)가 형성되어 재배선 구조(414)에 접속된다. 전도성 커넥터(416)는 전도성 커넥터(126)와 유사할 수 있다.
도 31에 있어서, 중간 패키지(400)와 밀봉재(412)의 후면으로부터 캐리어 기판(408)을 분리(접합 해제)하기 위해 캐리어 기판 디본딩이 행해진다.
도 32에 있어서, 인접한 디바이스 영역(500A 및 500B)이 스크라이브 라인 영역(418)을 따라 단편화되어 디바이스 패키지(500)를 형성한다. 단편화는 소잉, 다이싱 등일 수 있다. 도 33은 단편화 후의 결과적인 디바이스 패키지(500)를 도시한다.
디바이스 패키지(500)는 다른 변형으로도 형성될 수 있음이 이해될 것이다. 도 34는 일부 다른 실시형태에 따른 디바이스 패키지(500)를 도시한다. 도 35는 또 다른 실시형태에 따른 디바이스 패키지(500)를 도시한다. 도 36은 또 다른 실시형태에 따른 디바이스 패키지(500)를 도시한다.
도 34의 실시형태에서는, 중간 패키지(400)가 별도로 단편화되지 않고 캐리어 기판(408)에 접착된다. 사실은 집적 회로 디바이스(50)가 부착된 후에 밀봉재(412)가 웨이퍼(70) 상에 직접 형성된다. 밀봉재(412)는 집적 회로 디바이스(50)를 매립할 수 있다. 그런 다음 집적 회로 디바이스(50)와 밀봉재(412)가 평탄화되고, 재배선 구조(414)가 집적 회로 디바이스(50)와 밀봉재(412) 상에 형성된다. 그런 다음 웨이퍼(70)와 재배선 구조(414)가 동시에 단편화되어 디바이스 패키지(500)를 형성한다.
도 35의 실시형태는 도 34의 실시형태와 유사하지만, 중간 패키지(400)가 유전체층(420) 상에 배치되어 밀봉재(412)로 캡슐화된다. 쓰루 비아(422)가 중간 패키지(400)에 인접하여 밀봉재(412)를 관통해 형성될 수 있다. 재배선 구조(414)가 중간 패키지(400)와 쓰루 비아(420) 상에 형성된다. 개구부(424)가 유전체층(420)에 형성되어 쓰루 비아(422)를 노출한다.
도 36의 실시형태는, 중간 패키지(400)가 제1 및 제2 집적 회로 디바이스(50A 및 50B) 등의 다수의 적층형 집적 회로 디바이스(50)를 포함하도록 형성되는 것을 제외하면, 도 34의 실시형태와 유사하다. 여기에서 설명하는 다른 실시형태와 마찬가지로, 쓰루 비아(64)는 적층형 집적 회로 디바이스(50) 중 일부에 형성될 수 있다.
도 37 내지 도 46은 일부 실시형태에 따른 디바이스 패키지(600)의 형성 공정 중의 중간 단계의 다양한 도면이다. 일 실시형태에서는, 디바이스 패키지(600)가 집적형 팬아웃(InFO) 패키지이지만, 실시형태는 다른 3DIC 패키지에도 적용될 수 있음이 이해될 것이다. 도 37 내지 도 46는 단면도인데, "a" 표시로 끝나는 도면은 전체 도면을 보여주고, "b" 표시로 끝나는 도면은 대응하는 "a" 도면 중의 영역(R5)의 상세도를 보여준다.
도 37에서, 캐리어 기판(602)이 제공되고, 후면 재배선 구조(604)가 캐리어 기판(602) 상에 형성된다. 후면 재배선 구조(604)는 다수의 유전체층과 금속화 패턴을 포함한다. 후면 재배선 구조(604)는 후면 재배선 구조(124)와 유사한 방식으로 형성될 수 있다.
도 38에 있어서, 쓰루 비아(606)가 후면 재배선 구조(604) 상에 형성된다. 쓰루 비아(606)는 쓰루 비아(404)와 유사할 수 있다.
도 39에서, 집적 회로 다이(608)가 후면 재배선 구조(604)에 접착제(610)로 접착된다. 다른 실시형태에서는, 더 많은 집적 회로 다이(608)가 후면 재배선 구조(604)에 접착될 수도 있다. 전도성 기둥부(예컨대, 구리 등의 금속을 포함함) 등의 다이 커넥터(612)가 집적 회로 다이(608)의 활성면 상에 있고, 다이 커넥터(612) 주위에서 유전체 재료(614)가 집적 회로 다이(608)의 활성면 상에 있다.
도 40에 있어서, 밀봉재(616)가 쓰루 비아(606) 및 집적 회로 다이(608) 상에 그리고 그 주위에 형성된다. 밀봉재(616)는 밀봉재(122)와 유사할 수 있다. 밀봉재(616)는 쓰루 비아(606), 다이 커넥터(612), 유전체 재료(614), 및 밀봉재(616)의 상면들이 같은 높이가 되도록 평탄화될 수 있다.
도 41에 있어서, 전면 재배선 구조(618)가 쓰루 비아(606), 집적 회로 다이(608), 및 밀봉재(616) 상에 형성된다. 전면 재배선 구조(618)는 다수의 유전체층(610)과 금속화 패턴(622)을 포함한다. 전면 재배선 구조(618)의 최상층이 감광성 접착막(624)이며, 최상의 금속화 패턴(622) 상에 형성된다. 금속화 패턴(622)을 노출시키는 개구부(626)를 형성하도록 감광성 접착막(624)이 패터닝된다.
도 42a와 도 42b에 있어서, 전도층(82)이 금속화 패턴(622) 상의 개구부(626)에 형성된다. 그런 다음 리플로우층(84)이 개구부(626) 내의 전도층(82) 상에 형성된다. 전도층(82)과 리플로우층(84)은 다른 실시형태에서 이들이 위치하는 자리에 형성될 수 있다.
도 43a와 도 43b에 있어서, 집적 회로 디바이스(50)가 전면 재배선 구조(618)에 부착된다. 부착되기 전에, 집적 회로 디바이스(50)는 여기에서 설명한 바와 같이 처리될 수 있으며, 예컨대 집적 회로 디바이스는 프로세서, 메모리 등일 수 있다. 예를 들어, 커넥터(54)는 집적 회로 디바이스(50)의 활성면 상에 형성된다. 감광성 접착막(56)이 집적 회로 디바이스(50) 상에 형성되어 패터닝된다. 집적 회로 디바이스(50)는 감광성 접착막(56 및 624)이 서로 접착되도록 전면 재배선 구조(618)에 대해 눌러진다. 이에 리플로우층(62 및 84) 사이에 에어갭(104)이 형성된다.
도 44a와 도 44b에 있어서, 리플로우 공정이 수행되어 리플로우층(62 및 64)을 리플로잉하고, 그에 따라 전도성 커넥터(102)를 형성한다. 에어갭(106)이 전도성 커넥터(102) 주위에 형성된다.
도 45에 있어서, 후면 재배선 구조(604)로부터 캐리어 기판(602)을 분리(접합 해제)하기 위해 캐리어 기판 디본딩이 행해진다.
도 46에 있어서, 전도성 커넥터(628)가 형성되어 후면 재배선 구조(604)에 접속된다. 후면 재배선 구조(604)의 금속화 패턴을 노출시키는 개구부가 후면 재배선 구조(604)의 후면에 형성될 수 있다. 그런 다음, 개구부에 전도성 커넥터(628)가 형성된다.
도 47 내지 도 57은 일부 실시형태에 따른 디바이스 패키지(700)의 형성 공정 중의 중간 단계의 다양한 도면이다. 일 실시형태에서는, 디바이스 패키지(700)가 MUST(Multi-Stack) 패키지이지만, 실시형태는 다른 3DIC 패키지에도 적용될 수 있음이 이해될 것이다. 도 47 내지 도 57은 단면도인데, "a" 표시로 끝나는 도면은 전체 도면을 보여주고, "b" 표시로 끝나는 도면은 대응하는 "a" 도면 중의 영역(R6)의 상세도를 보여준다.
도 47에서, 캐리어 기판(702)이 제공되고, 집적 회로 다이(704)가 접착제(706)에 의해 캐리어 기판(706)에 접착된다. 전도성 기둥부(예컨대, 구리 등의 금속을 포함함) 등의 다이 커넥터(708)가 집적 회로 다이(704)의 활성면 상에 있고, 다이 커넥터(708) 주위에서 유전체 재료(710)가 집적 회로 다이(704)의 활성면 상에 있다.
도 48에 있어서, 밀봉재(712)가 집적 회로 다이(704) 상에 그리고 그 주위에 형성된다. 밀봉재(712)는 다이 커넥터(708), 유전체 재료(710), 및 밀봉재(712)의 상면들이 같은 높이가 되도록 평탄화될 수 있다.
도 49에 있어서, 감광성 접착막(714)이 집적 회로 디바이스(704)과 밀봉재(712) 상에 형성된다. 다이 커넥터(708)를 노출시키는 개구부(716 및 718)를 형성하도록 감광성 접착막(714)이 패터닝된다. 개구부(716 및 718)는 집적 회로 다이(704)의 상이한 영역에 있다.
도 50a와 도 50b에 있어서, 전도층(82)이 다이 커넥터(708) 상의 개구부(716)에 형성된다. 그런 다음 리플로우층(84)이 개구부(716) 내의 전도층(60) 상에 형성된다. 전도층(82)과 리플로우층(84)은 개구부(718) 내에 형성되지 않는다.
도 51에 있어서, 쓰루 비아(720)가 감광성 접착막(714) 상에 형성된다. 쓰루 비아(720)는 쓰루 비아(404)와 유사할 수 있다.
도 52a와 도 52b에 있어서, 집적 회로 디바이스(50)가 감광성 접착막(714)에 부착된다. 부착되기 전에, 집적 회로 디바이스(50)는 여기에서 설명한 바와 같이 처리될 수 있다. 예를 들어, 커넥터(54)는 집적 회로 디바이스(50)의 활성면 상에 형성된다. 감광성 접착막(56)이 집적 회로 디바이스(50) 상에 형성되어 패터닝된다. 집적 회로 디바이스(50)는 감광성 접착막(56 및 714)이 서로 접착되도록 감광성 접착막(714)에 대해 눌러진다. 이에 리플로우층(62 및 84) 사이에 에어갭(104)이 형성된다.
도 53a와 도 53b에 있어서, 리플로우 공정이 수행되어 리플로우층(62 및 64)을 리플로잉하고, 그에 따라 전도성 커넥터(102)를 형성한다. 에어갭(106)이 전도성 커넥터(102) 주위에 형성된다.
도 54에 있어서, 밀봉재(722)가 감광성 접착막(714) 상에 그리고 집적 회로 디바이스(50)와 쓰루 비아(720) 주위에 형성된다. 밀봉재(722)는 집적 회로 디바이스(50), 쓰루 비아(720), 및 밀봉재(722)의 상면들이 같은 높이가 되도록 평탄화될 수 있다.
도 55에 있어서, 전면 재배선 구조(724)가 쓰루 비아(720), 집적 회로 다이(50), 및 밀봉재(722) 상에 형성된다. 전면 재배선 구조(724)는 다수의 유전체층과 금속화 패턴을 포함한다.
도 56에 있어서, 집적 회로 다이(704)와 밀봉재(712)로부터 캐리어 기판(702)을 분리(접합 해제)하기 위해 캐리어 기판 디본딩이 행해진다.
도 57에 있어서, 전도성 커넥터(726)가 형성되어 전면 재배선 구조(724)에 접속된다. 전면 재배선 구조(724)의 금속화 패턴을 노출시키는 개구부가 전면 재배선 구조(724)의 전면에 형성될 수 있다. 그런 다음, 개구부에 전도성 커넥터(726)가 형성된다.
전도성 커넥터(102)는 다른 방식으로도 형성될 수 있음이 이해될 것이다. 도 58a 내지 도 58f는 일부 다른 실시형태에 따른 전도성 커넥터(102)의 형성 공정을 도시한다. 도 59a 내지 도 59f는 또 다른 실시형태에 따른 전도성 커넥터(102)의 형성 공정을 도시한다. 도 60a 내지 도 60f는 또 다른 실시형태에 따른 전도성 커넥터(102)의 형성 공정을 도시한다. 이어지는 설명에 따라 형성되는 전도성 커넥터(102)는 전술한 실시형태 중 어느 실시형태에도 이용될 수 있다.
도 58a와 도 58b의 실시형태에 있어서, 시드층(802)이 다이 감광성 접착막(78)의 개구부(80)에 형성된다. 포토레지스트(804)가 감광성 접착막(78) 상에 형성되고 커넥터(76)를 노출시키는 개구부로 패터닝된다. 전도층(82)과 리플로우층(84)은 개구부(76) 상에 그리고 포토레지스트(804) 내의 개구부에 형성된다. 그래서, 전도층(82)이 개구부(80)의 측면을 따라 연장된다. 포토레지스트(804)가 제거되고, 개구부(80) 외부의 전도층(82) 및 리플로우층(84)의 과량 재료가 예컨대 CMP 공정에 의해 제거된다. 이 공정은 감광성 접착막(56)의 개구부(58)에서 반복될 수 있다. 이어서, 도 5a 내지 도 6b에 대해 전술한 바와 같이, 감광성 접착막(56 및 78)이 본딩되고 리플로우층(65 및 84)이 리플로잉된다.
도 59a 내지 도 59k의 실시형태에 있어서, 시드층(902)이 감광성 접착막(56)의 개구부(58)에 형성된다. 이어서, 시드층(902) 상에 포토레지스트(904)가 형성된다. 포토레지스트(904)는 감광성 접착막(56)을 따라 연장되고, 몇몇 부분은 개구부(58)에 형성된다. 포토레지스트는 커넥터(54) 상의 시드층(902)의 부분을 노출시키는 개구부로 패터닝된다. 시드층(902)은 전도층(60)을 형성하는 도금 공정 및 리플로우층(62)을 형성하는 도금 공정에 사용된다. 시드층(902), 전도층(60) 및 리플로우층(62)의 두께 합(T5)은 감광성 접착막(56)의 두께(T1)보다 클 수 있다. 전도층(60) 및 리플로우층(62)의 형성 후에, 포토레지스트(904) 및 시드층(902)의 노출 부분이 제거된다. 주목해야 할 것은, 리플로우층(62)의 폭이 개구부(58)의 폭보다 작고, 그래서 개구부(58) 내의 포토레지스트(904)가 노출될 때에 커넥터(54)의 부분이 노출된다.
포토레지스트(906)가 기판(72) 상에 노출되고, 커넥터(76)를 노출시키는 개구부로 패터닝된다. 건식 또는 습식 에칭 등의 금속 에칭 공정이 수행되어 커넥터(76)에 개구부(908)를 형성한다. 그런 다음 전도층(82)과 리플로우층(84)은 개구부(908)에 형성된다. 전도층(82)과 리플로우층(84)의 두께 합이 개구부(908)의 깊이보다 클 수도 또는 작을 수도 있지만, 후속하여 형성되는 감광성 접착막(78)의 상면보다 높게 연장되지는 않는다. 도시하는 실시형태에서는, 전도층(82)과 리플로우층(84)이 무전해 도금 공정으로 개구부(908) 내에 도금되지만, 시드층은 다른 도금 공정으로도 형성될 수 있음이 이해될 것이다. 그런 다음 포토레지스트(906)가 제거되고, 감광성 접착막(78)이 형성되어, 전도층(82)를 노출시키는 개구부로 패터닝된다.
이어서 집적 회로 디바이스(50)가 웨이퍼(70)에 부착된다. 시드층(902), 전도층(60) 및 리플로우층(62)의 두께 합(T5, 도 59e 참조)의 두께 때문에, 리플로우층(62)은 감광성 접착막(78) 내의 개구부(80)로 연장된다. 일 실시형태에 있어서, 집적 회로 디바이스(50)는, 감광성 접착막(56)이 경화된 후에 그러나 감광성 접착막(78)이 경화되기 전에, 부착된다. 도 5a 내지 도 6b에 대해 전술한 바와 같이, 리플로우 공정이 수행되고, 그에 따라 에어갭(106)에 둘러싸인 전도성 커넥터(102)를 형성한다. 또한 리플로우 공정이 감광성 접착막(78)을 경화하고, 그에 따라 감광성 접착막(56 및 78)을 함께 본딩할 수 있다.
도 60a 내지 도 60f의 실시형태에 있어서, 시드층(952)이 집적 회로 디바이스(50)의 전면 상에 형성된다. 이어서, 시드층(952) 상에 포토레지스트(954)가 형성된다. 포토레지스트(954)는 커넥터(54) 상의 시드층(952)의 부분을 노출시키는 개구부로 패터닝된다. 시드층(952)은 전도층(60)을 형성하는 도금 공정에 그리고 리플로우층(62)을 형성하는 도금 공정에 사용된다. 전도층(60) 및 리플로우층(62)의 형성 후에, 포토레지스트(954) 및 시드층(952)의 노출 부분이 제거된다. 그런 다음 감광성 접착막(56)이 기판(52) 상에 형성되며, 구체적으로 리플로우층(62) 위에 형성된다. 이어서 개구부(58)가 감광성 접착막(56)에 형성되어 전도층(60)과 리플로우층(62)을 노출시킨다. 주목해야 할 것은, 리플로우층(62)의 폭이 개구부(58)의 폭보다 작고, 그래서 개구부(58)가 노출될 때에 커넥터(54)의 부분이 노출된다. 시드층(952), 전도층(60) 및 리플로우층(62)의 두께 합(T6)은 감광성 접착막(56)의 두께(T1)보다 클 수 있다.
이어서 집적 회로 디바이스(50)가 웨이퍼(70)에 부착된다. 전술한 실시형태와 마찬가지로, 웨이퍼(70)의 커넥터(76)에 개구부가 형성될 수 있다. 시드층(952), 전도층(60) 및 리플로우층(62)의 두께 합(T6) 때문에, 리플로우층(62)은 감광성 접착막(78) 내의 개구부(80)로 연장된다. 도시하는 실시형태에서, 전도층(82)과 리플로우층(84)은 커넥터(76)에 형성된 개구부(76) 내에 도금된다. 일 실시형태에 있어서, 집적 회로 디바이스(50)는, 감광성 접착막(56)이 경화된 후에 그러나 감광성 접착막(78)이 경화되기 전에, 부착된다. 그런 다음 감광성 접착막(78)이 경화되고, 그에 따라 접착막(56 및 78)을 함께 본딩한다. 도 5a 내지 도 6b에 대해 전술한 바와 같이, 리플로우 공정이 수행되고, 그에 따라 에어갭(106)에 둘러싸인 전도성 커넥터(102)를 형성한다.
도 61a 내지 도 61b는 일부 다른 실시형태에 따른 전도성 커넥터(102)의 형성 공정을 도시한다. 도 61b는 도 61a의 평면도이다. 도시하는 실시형태에서는, 감광성 접착막(58 및 78)은 집적 회로 디바이스(50)의 둘레에만 형성되도록 패터닝된다. 그래서, 본딩 및 리플로우 후에, 각각의 전도성 커넥터(102)가 캐비티(1002)에 노출되는 상태로 캐비티(1002)가 형성된다. 캐비티(1005)가 그 둘레에 개구부(1004)와 함께 형성되어 공기 이동 경로를 제공할 수 있다. 개구부는 약 5 ㎛ 내지 약 50 ㎛의 폭을 가질 수 있다. 일부 실시형태에서는, 밀봉재(108)가 캐비티(1002)로 흐르는 것을 방지하기 위해 평면도에서 개구부(1004)가 만곡부를 갖도록 형성될 수도 있다.
실시형태들은 이하의 효과를 달성할 수 있다. 에어갭(106)의 형성으로 인접한 전도성 커넥터(102) 사이에 완충 공간이 생겨, 전도성 커넥터(102)가 더 미세한 피치로 형성될 수 있다. 감광성 접착막(56 및 78)을 사용하면 면-대-면 본딩을 단순화하여 제조 비용을 절감할 수 있다.
일 실시형태에 있어서, 디바이스는, 제1 디바이스로서, 제1 커넥터를 갖는 집적 회로 디바이스와, 상기 집적 회로 디바이스 상의 제1 감광성 접착층과, 상기 제1 커넥터 상의 제1 전도층으로서, 상기 제1 감광성 접착층이 상기 제1 전도층을 둘러싸는 것인 상기 제1 전도층을 포함하는 상기 제1 디바이스와, 제2 디바이스로서, 제2 커넥터를 갖는 인터포저와, 상기 인터포저 상에서 상기 제1 감광성 접착층에 물리적으로 연결되는 제2 감광성 접착층과, 상기 제2 커넥터 상의 제2 전도층으로서, 상기 제2 감광성 접착층이 상기 제2 전도층을 둘러싸는 것인 상기 제2 전도층을 포함하는 상기 제2 디바이스와, 상기 제1 및 제2 전도층을 본딩하는 전도성 커넥터를 포함하고, 상기 전도성 커넥터는 에어갭에 의해 둘러싸인다.
디바이스의 일부 실시형태에 있어서, 상기 제1 전도층의 제1 폭은 상기 제2 전도층의 제2 폭보다 작다. 디바이스의 일부 실시형태에 있어서, 상기 전도성 커넥터는 제1 집적 회로 디바이스에 인접한 제1 부분과, 상기 제2 집적 회로 디바이스에 인접한 제2 부분을 가지며, 상기 제1 부분은 제1 폭을 갖고, 상기 제2 부분은 상기 제1 폭보다 작은 제2 폭을 갖는다. 디바이스의 일부 실시형태에 있어서, 상기 에어갭은 상기 전도성 커넥터의 제2 부분을 상기 제1 감광성 접착층과 분리시킨다. 디바이스의 일부 실시형태에 있어서, 상기 제1 커넥터와 상기 제1 전도층 사이에 또는 상기 제1 전도층과 상기 전도성 커넥터 사이에는 시드층이 형성되어 있지 않는다. 일부 실시형태에 있어서, 상기 디바이스는, 상기 제1 커넥터와 상기 제1 전도층 사이에 형성된 제1 시드층을 더 포함하고, 상기 제1 전도층과 상기 전도성 커넥터 사이에는 시드층이 형성되어 있지 않는다.
일 실시형태에 있어서, 방법은, 제1 집적 회로 디바이스의 제1 면에 인접한 제1 감광성 접착층에 제1 개구부를 형성하는 단계와, 상기 제1 개구부에 제1 리플로우층을 도금하는 단계와, 제2 집적 회로 디바이스의 제1 면에 인접한 제2 감광성 접착층에 제2 개구부를 형성하는 단계와, 상기 제2 개구부에 제2 리플로우층을 도금하는 단계와, 상기 제1 및 제2 감광성 접착층을 함께 눌러, 상기 제1 및 제2 집적 회로 디바이스를 물리적으로 연결하는 단계와, 상기 제1 및 제2 리플로우층을 리플로잉하여, 상기 제1 및 제2 집적 회로 디바이스를 전기적으로 접속시키는 전도성 커넥터를 형성하는 단계를 포함한다.
일부 실시형태에 있어서, 상기 방법은, 상기 제1 집적 회로 디바이스를 몰딩 화합물로 밀봉하는 단계로서, 상기 몰딩 화합물은 상기 제2 집적 회로 디바이스의 제1 면에 인접한 것인 상기 밀봉 단계와, 상기 제1 집적 회로 디바이스를 단편화하는 단계와, 상기 제2 집적 회로 디바이스의 제2 면에 인접한 재배선 구조를 형성하는 단계와, 상기 재배선 구조 상에 전도성 볼을 형성하는 단계를 더 포함한다. 일부 실시형태에 있어서, 상기 방법은 상기 전도성 볼을 이용하여 상기 제2 집적 회로 디바이스를 패키지 기판에 본딩하는 단계를 더 포함한다. 일부 실시형태에 있어서, 상기 방법은 상기 제1 집적 회로 디바이스의 제2 면에 인접한 제3 감광성 접착층에 제3 개구부를 형성하는 단계와, 상기 제3 개구부에 제3 리플로우층을 도금하는 단계와, 상기 제3 감광성 접착층과 상기 제3 리플로우층을 이용하여 제3 집적 회로 디바이스를 상기 제1 집적 회로 디바이스에 물리적으로 연결하는 단계를 더 포함한다. 일부 실시형태에 있어서, 상기 방법은, 제2 집적 회로 디바이스의 제1 면 상에 제1 비아를 형성하는 단계와, 상기 제2 집적 회로 디바이스의 제2 면에 인접하며, 상기 제1 비아에 전기적으로 접속되는 재배선 구조를 형성하는 단계와, 재배선 구조 상에 전도성 커넥터를 형성하는 단계와, 상기 제1 집적 회로 디바이스와 상기 재배선 구조를 단편화하는 단계를 더 포함한다. 일부 실시형태에 있어서, 상기 방법은 상기 제1 및 제2 집적 회로 디바이스에 인접한 제2 비아를 형성하는 단계와, 상기 제1 및 제2 비아를 몰딩 화합물로 밀봉하는 단계를 더 포함한다. 방법의 일부 실시형태에 있어서, 제1 리플로우층을 리플로우잉한 후에, 전도성 커넥터는 에어갭에 의해 둘러싸인다.
일 실시형태에 있어서, 방법은 복수의 제1 집적 회로 디바이스를 제1 몰딩 화합물로 밀봉하는 단계와, 상기 제1 집적 회로 디바이스 위에 제1 감광성 접착층을 형성하는 단계와, 상기 제1 감광성 접착층에서 제1 개구부를 패터닝하는 단계와, 상기 제1 개구부에 제1 전도층을 도금하는 단계와, 상기 제1 전도층 상에 제1 리플로우층을 도금하는 단계로서, 상기 제1 전도층과 상기 제1 리플로우층의 두께 합은 상기 제1 감광성 접착층의 제1 두께보다 작고, 상기 제1 전도층과 상기 제1 리플로우층은 상기 제1 집적 회로 디바이스에 전기적으로 접속되는 것인 상기 제1 리플로우층 도금 단계와, 상기 제1 감광성 접착층에 대해 제2 집적 회로 디바이스를 눌러 상기 제1 및 제2 집적 회로 디바이스를 물리적으로 연결하는 단계와, 상기 제1 리플로우층을 리플로잉하여 상기 제1 및 제2 집적 회로 디바이스를 전기적으로 접속시키는 전도성 커넥터를 형성하는 단계를 포함한다.
일부 실시형태에 있어서, 상기 방법은 상기 제1 집적 회로 디바이스 위에 제1 재배선 구조를 형성하는 단계를 더 포함하고, 상기 제1 감광성 접착층은 상기 제1 재배선 구조의 최상위층이고, 상기 제2 집적 회로 디바이스는 상기 제1 리플로우층의 리플로잉 후에 상기 제1 재배선 구조에 본딩된다. 일부 실시형태에 있어서, 상기 방법은 제2 재배선 구조 상에 제1 집적 회로 디바이스를 배치하는 단계를 더 포함한다. 일부 실시형태에 있어서, 상기 방법은 상기 제1 몰딩 화합물을 통해 연장되는 비아를 형성하는 단계를 더 포함하고, 상기 비아는 상기 제1 및 제2 재배선 구조를 전기적으로 접속시킨다. 일부 실시형태에 있어서, 상기 방법은, 상기 제2 집적 회로 디바이스를 제2 몰딩 화합물로 밀봉하는 단계와, 상기 제2 집적 회로 디바이스와 상기 제2 몰딩 화합물 위에 제1 재배선 구조를 형성하는 단계를 더 포함한다. 일부 실시형태에 있어서, 상기 방법은 상기 제2 몰딩 화합물을 통해 연장되는 비아를 형성하는 단계를 더 포함하고, 상기 비아는 상기 제1 재배선 구조와 상기 제1 집적 회로 디바이스를 전기적으로 접속시킨다. 방법의 일부 실시형태에 있어서, 제1 리플로우층을 리플로우잉한 후에, 전도성 커넥터는 에어갭에 의해 둘러싸인다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 디바이스에 있어서,
제1 디바이스로서,
제1 커넥터를 갖는 집적 회로 디바이스와,
상기 집적 회로 디바이스 상의 제1 감광성 접착층과,
상기 제1 커넥터 상의 제1 전도층으로서, 상기 제1 감광성 접착층이 상기 제1 전도층을 둘러싸는 것인 상기 제1 전도층을 포함하는 상기 제1 디바이스와,
제2 디바이스로서,
제2 커넥터를 갖는 인터포저와,
상기 인터포저 상에서 상기 제1 감광성 접착층에 물리적으로 연결되는 제2 감광성 접착층과,
상기 제2 커넥터 상의 제2 전도층으로서, 상기 제2 감광성 접착층이 상기 제2 전도층을 둘러싸는 것인 상기 제2 전도층을 포함하는 상기 제2 디바이스와,
상기 제1 및 제2 전도층을 본딩하는 전도성 커넥터를 포함하고,
상기 전도성 커넥터는 에어갭에 의해 둘러싸이는 것인 디바이스.
2. 제1항에 있어서, 상기 제1 전도층의 제1 폭은 상기 제2 전도층의 제2 폭보다 작은 것인 디바이스.
3. 제2항에 있어서, 상기 전도성 커넥터는, 상기 제1 집적 회로 디바이스에 인접한 제1 부분과, 상기 제2 집적 회로 디바이스에 인접한 제2 부분을 가지며, 상기 제1 부분은 제1 폭을 갖고, 상기 제2 부분은 상기 제1 폭보다 작은 제2 폭을 갖는 것인 디바이스.
4. 제3항에 있어서, 상기 에어갭은 상기 전도성 커넥터의 제2 부분을 상기 제1 감광성 접착층과 분리시키는 것인 디바이스.
5. 제1항에 있어서, 상기 제1 커넥터와 상기 제1 전도층 사이에 또는 상기 제1 전도층과 상기 전도성 커넥터 사이에는 시드층이 형성되어 있지 않는 것인 디바이스.
6. 제1항에 있어서,
상기 제1 커넥터와 상기 제1 전도층 사이에 형성된 제1 시드층을 더 포함하고, 상기 제1 전도층과 상기 전도성 커넥터 사이에는 시드층이 형성되어 있지 않는 것인 디바이스.
7. 방법에 있어서,
제1 집적 회로 디바이스의 제1 면에 인접한 제1 감광성 접착층에 제1 개구부를 형성하는 단계와,
상기 제1 개구부에 제1 리플로우층을 도금하는 단계와,
제2 집적 회로 디바이스의 제1 면에 인접한 제2 감광성 접착층에 제2 개구부를 형성하는 단계와,
상기 제2 개구부에 제2 리플로우층을 도금하는 단계와,
상기 제1 및 제2 감광성 접착층을 함께 눌러, 상기 제1 및 제2 집적 회로 디바이스를 물리적으로 연결하는 단계와,
상기 제1 및 제2 리플로우층을 리플로잉하여, 상기 제1 및 제2 집적 회로 디바이스를 전기적으로 접속시키는 전도성 커넥터를 형성하는 단계를 포함하는 방법.
8. 제7항에 있어서,
상기 제1 집적 회로 디바이스를 몰딩 화합물로 밀봉하는 단계로서, 상기 몰딩 화합물은 상기 제2 집적 회로 디바이스의 제1 면에 인접한 것인 상기 밀봉 단계와,
상기 제1 집적 회로 디바이스를 단편화하는 단계와,
상기 제2 집적 회로 디바이스의 제2 면에 인접한 재배선 구조를 형성하는 단계와,
상기 재배선 구조 상에 전도성 볼을 형성하는 단계를 더 포함하는 방법.
9. 제8항에 있어서,
상기 전도성 볼을 이용하여 상기 제2 집적 회로 디바이스를 패키지 기판에 본딩하는 단계를 더 포함하는 방법.
10. 제7항에 있어서,
상기 제1 집적 회로 디바이스의 제2 면에 인접한 제3 감광성 접착층에 제3 개구부를 형성하는 단계와,
상기 제3 개구부에 제3 리플로우층을 도금하는 단계와,
상기 제3 감광성 접착층과 상기 제3 리플로우층을 이용하여 제3 집적 회로 디바이스를 상기 제1 집적 회로 디바이스에 물리적으로 연결하는 단계를 더 포함하는 방법.
11. 제7항에 있어서,
상기 제2 집적 회로 디바이스의 제1 면 상에 제1 비아를 형성하는 단계와,
상기 제2 집적 회로 디바이스의 제2 면에 인접하며, 상기 제1 비아에 전기적으로 접속되는 재배선 구조를 형성하는 단계와,
상기 제1 집적 회로 디바이스와 상기 재배선 구조를 단편화하는 단계를 더 포함하는 방법.
12. 제11항에 있어서,
상기 제1 및 제2 집적 회로 디바이스에 인접한 제2 비아를 형성하는 단계와,
상기 제1 및 제2 비아를 몰딩 화합물로 밀봉하는 단계를 더 포함하는 방법.
13. 제7항에 있어서, 상기 제1 리플로우층을 리플로우잉한 후에, 상기 전도성 커넥터는 에어갭에 의해 둘러싸이는 것인 방법.
14. 방법에 있어서,
복수의 제1 집적 회로 디바이스를 제1 몰딩 화합물로 밀봉하는 단계와,
상기 제1 집적 회로 디바이스 위에 제1 감광성 접착층을 형성하는 단계와,
상기 제1 감광성 접착층에서 제1 개구부를 패터닝하는 단계와,
상기 제1 개구부에 제1 전도층을 도금하는 단계와,
상기 제1 전도층 상에 제1 리플로우층을 도금하는 단계로서, 상기 제1 전도층과 상기 제1 리플로우층의 두께 합(combined thickness)은 상기 제1 감광성 접착층의 제1 두께보다 작고, 상기 제1 전도층과 상기 제1 리플로우층은 상기 제1 집적 회로 디바이스에 전기적으로 접속되는 것인 상기 제1 리플로우층 도금 단계와,
상기 제1 감광성 접착층에 대해 제2 집적 회로 디바이스를 눌러 상기 제1 및 제2 집적 회로 디바이스를 물리적으로 연결하는 단계와,
상기 제1 리플로우층을 리플로잉하여 상기 제1 및 제2 집적 회로 디바이스를 전기적으로 접속시키는 전도성 커넥터를 형성하는 단계를 포함하는 방법.
15. 제14항에 있어서,
상기 제1 집적 회로 디바이스 위에 제1 재배선 구조를 형성하는 단계를 더 포함하고, 상기 제1 감광성 접착층은 상기 제1 재배선 구조의 최상위층이고, 상기 제2 집적 회로 디바이스는 상기 제1 리플로우층의 리플로잉 후에 상기 제1 재배선 구조에 본딩되는 것인 방법.
16. 제15항에 있어서,
상기 제1 집적 회로 디바이스를 제2 재배선 구조 상에 배치하는 단계를 더 포함하는 방법.
17. 제16항에 있어서,
상기 제1 몰딩 화합물을 통해 연장되는 비아를 형성하는 단계를 더 포함하고, 상기 비아는 상기 제1 및 제2 재배선 구조를 전기적으로 접속시키는 것인 방법.
18. 제14항에 있어서,
상기 제2 집적 회로 디바이스를 제2 몰딩 화합물로 밀봉하는 단계와,
상기 제2 집적 회로 디바이스와 상기 제2 몰딩 화합물 위에 제1 재배선 구조를 형성하는 단계를 더 포함하는 방법.
19. 제18항에 있어서,
상기 제2 몰딩 화합물을 통해 연장되는 비아를 형성하는 단계를 더 포함하고, 상기 비아는 상기 제1 재배선 구조와 상기 제1 집적 회로 디바이스를 전기적으로 접속시키는 것인 방법.
20. 제14항에 있어서, 상기 제1 리플로우층을 리플로우잉한 후에, 상기 전도성 커넥터는 에어갭에 의해 둘러싸이는 것인 방법.

Claims (10)

  1. 디바이스에 있어서,
    제1 디바이스로서,
    제1 커넥터를 갖는 집적 회로 디바이스와,
    상기 집적 회로 디바이스 상의 제1 감광성 접착층과,
    상기 제1 커넥터 상의 제1 전도층으로서, 상기 제1 감광성 접착층은 상기 제1 전도층을 둘러싸는 개구를 갖는 것인 상기 제1 전도층을 포함하는 상기 제1 디바이스와,
    제2 디바이스로서,
    제2 커넥터를 갖는 인터포저와,
    상기 인터포저 상에서 상기 제1 감광성 접착층에 물리적으로 연결되는 제2 감광성 접착층과,
    상기 제2 커넥터 상의 제2 전도층으로서, 상기 제2 감광성 접착층이 상기 제2 전도층을 둘러싸는 것인 상기 제2 전도층을 포함하는 상기 제2 디바이스와,
    상기 제1 및 제2 전도층을 본딩하는 전도성 커넥터
    를 포함하고,
    상기 전도성 커넥터는 에어갭에 의해 둘러싸이고,
    상기 전도성 커넥터는 상기 전도성 커넥터의 하단부에서 최대 폭을 갖되, 상기 전도성 커넥터의 상기 최대 폭은 상기 제1 감광성 접착층의 상기 개구의 폭보다 작은 것인 디바이스.
  2. 제1항에 있어서, 상기 제1 전도층의 제1 폭은 상기 제2 전도층의 제2 폭보다 작은 것인 디바이스.
  3. 제2항에 있어서, 상기 전도성 커넥터는, 상기 제1 디바이스에 인접한 제1 부분과, 상기 제2 디바이스에 인접한 제2 부분을 가지며, 상기 제1 부분은 제1 폭을 갖고, 상기 제2 부분은 상기 제1 폭보다 큰 제2 폭을 갖는 것인 디바이스.
  4. 제3항에 있어서, 상기 에어갭은 상기 전도성 커넥터의 제2 부분을 상기 제1 감광성 접착층과 분리시키는 것인 디바이스.
  5. 제1항에 있어서, 상기 제1 커넥터와 상기 제1 전도층 사이에 또는 상기 제1 전도층과 상기 전도성 커넥터 사이에는 시드층이 형성되어 있지 않는 것인 디바이스.
  6. 제1항에 있어서,
    상기 제1 커넥터와 상기 제1 전도층 사이에 형성된 제1 시드층을 더 포함하고, 상기 제1 전도층과 상기 전도성 커넥터 사이에는 시드층이 형성되어 있지 않는 것인 디바이스.
  7. 방법에 있어서,
    제1 집적 회로 디바이스의 제1 면에 인접한 제1 감광성 접착층에 제1 개구부를 형성하는 단계와,
    상기 제1 개구부에 제1 리플로우층을 도금하는 단계와,
    제2 집적 회로 디바이스의 제1 면에 인접한 제2 감광성 접착층에 제2 개구부를 형성하는 단계와,
    상기 제2 개구부에 제2 리플로우층을 도금하는 단계와,
    상기 제1 및 제2 감광성 접착층을 함께 눌러, 상기 제1 및 제2 집적 회로 디바이스를 물리적으로 연결하는 단계와,
    상기 제1 및 제2 리플로우층을 리플로잉하여, 상기 제1 및 제2 집적 회로 디바이스를 전기적으로 접속시키는 전도성 커넥터를 형성하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 제1 집적 회로 디바이스를 몰딩 화합물로 밀봉하는 단계로서, 상기 몰딩 화합물은 상기 제2 집적 회로 디바이스의 제1 면에 인접한 것인 상기 밀봉 단계와,
    상기 제1 집적 회로 디바이스를 단편화하는 단계와,
    상기 제2 집적 회로 디바이스의 제2 면에 인접한 재배선 구조를 형성하는 단계와,
    상기 재배선 구조 상에 전도성 볼을 형성하는 단계를 더 포함하는 방법.
  9. 제7항에 있어서,
    상기 제1 집적 회로 디바이스의 제2 면에 인접한 제3 감광성 접착층에 제3 개구부를 형성하는 단계와,
    상기 제3 개구부에 제3 리플로우층을 도금하는 단계와,
    상기 제3 감광성 접착층과 상기 제3 리플로우층을 이용하여 제3 집적 회로 디바이스를 상기 제1 집적 회로 디바이스에 물리적으로 연결하는 단계를 더 포함하는 방법.
  10. 방법에 있어서,
    복수의 제1 집적 회로 디바이스를 제1 몰딩 화합물로 밀봉하는 단계와,
    상기 제1 집적 회로 디바이스 위에 제1 감광성 접착층을 형성하는 단계와,
    상기 제1 감광성 접착층에서 제1 개구부를 패터닝하는 단계와,
    상기 제1 개구부에 제1 전도층을 도금하는 단계와,
    상기 제1 전도층 상에 제1 리플로우층을 도금하는 단계로서, 상기 제1 전도층과 상기 제1 리플로우층의 두께 합(combined thickness)은 상기 제1 감광성 접착층의 제1 두께보다 작고, 상기 제1 전도층과 상기 제1 리플로우층은 상기 제1 집적 회로 디바이스에 전기적으로 접속되는 것인 상기 제1 리플로우층 도금 단계와,
    상기 제1 감광성 접착층에 대해 제2 집적 회로 디바이스를 눌러 상기 제1 및 제2 집적 회로 디바이스를 물리적으로 연결하는 단계와,
    상기 제1 리플로우층을 리플로잉하여 상기 제1 및 제2 집적 회로 디바이스를 전기적으로 접속시키는 전도성 커넥터를 형성하는 단계
    를 포함하는 방법.
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