KR102454016B1 - 패키지 구조물 및 방법 - Google Patents

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Abstract

일 실시예에서, 디바이스는 제 1 면 및 제 1 면의 반대편인 제 2 면을 갖는 기판; 기판의 제 1 면에 인접한 상호 접속 구조물; 상호 접속 구조물에 부착된 집적 회로 디바이스; 기판의 제 1 면으로부터 기판의 제 2 면으로 연장되는 관통 비아 - 관통 비아는 집적 회로 디바이스에 전기적으로 연결됨 -; 기판의 제 2 면에 인접하고 관통 비아와 접촉하는 UBM(under bump metallurgy); UBM 상의 전도성 범프 - 전도성 범프 및 UBM은 연속적인 전도성 물질이고, 전도성 범프는 관통 비아로부터 측 방향으로 오프셋됨 - ; 및 UBM 및 전도성 범프를 둘러싸는 언더필을 포함한다.

Description

패키지 구조물 및 방법 {PACKAGE STRUCTURE AND METHOD}
본 출원은 2017년 11월 30일자에 출원된 미국 가출원 제62/592,985호의 우선권을 주장하며, 이 가출원은 그 전체가 참조에 의해 본 명세서에 포함된다.
집적 회로(IC)의 개발 이래, 반도체 산업은 다양한 전자 컴포넌트들(즉, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 계속되는 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 이러한 집적 밀도의 향상은 최소 피처 크기의 반복된 축소로 인한 것으로, 이는 주어진 영역에 더욱 많은 컴포넌트들이 집적될 수 있도록 한다.
이러한 집적화 향상은, 집적된 컴포넌트들에 의해 점유되는 영역이 본질적으로 반도체 웨이퍼의 표면 상에 있다는 점에서, 본질적으로 사실상 2차원적(2D)이다. 집적 회로의 증가된 밀도 및 대응하는 영역 감소는 일반적으로 집적 회로 칩을 기판 상에 직접 본딩하는 능력을 능가한다. 인터포저는 칩의 볼 콘택 영역을 인터포저의 더 넓은 영역으로 재분배하는 데 사용되었다. 또한, 인터포저는 다수의 칩을 포함하는 3차원(3D) 패키지를 허용했다. 다른 패키지도 또한 3D 측면을 포함하기 위해 개발되었다.
일 실시예에서, 디바이스는 제 1 면 및 제 1 면의 반대편인 제 2 면을 갖는 기판; 기판의 제 1 면에 인접한 상호 접속 구조물; 상호 접속 구조물에 부착된 집적 회로 디바이스; 기판의 제 1 면으로부터 기판의 제 2 면으로 연장되는 관통 비아 - 관통 비아는 집적 회로 디바이스에 전기적으로 연결됨 -; 기판의 제 2 면에 인접하고 관통 비아와 접촉하는 UBM(under bump metallurgy); UBM 상의 전도성 범프 - 전도성 범프 및 UBM은 연속적인 전도성 물질이고, 전도성 범프는 관통 비아로부터 측 방향으로 오프셋됨 - ; 및 UBM 및 전도성 범프를 둘러싸는 언더필을 포함한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 집적 회로 디바이스의 단면도이다.
도 2는 일부 실시예들에 따른, 웨이퍼의 단면도이다.
도 3 내지 도 18은 일부 실시예들에 따른, 디바이스 패키지를 형성하는 공정 동안의 중간 단계들의 다양한 도면이다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
일부 실시예들에 따라, 후속하여 형성된 전도성 커넥터를 인터포저의 관통 비아로부터 측 방향으로 오프셋시키기 위해 UBM(under bump metallurgy)이 형성된다. 또한, UBM과 인터포저의 주 기판 사이에 버퍼 층이 형성될 수 있다. 따라서, 열 테스트 동안, 전도성 커넥터가 인터포저에 가하는 힘은 감소될 수 있다. 또한, 일부 실시예들에 따라, UBM을 형성하는 공정은 단일 애싱 공정을 사용할 수 있어, 제조 비용을 감소시킨다.
도 1은 일부 실시예들에 따른, 집적 회로 디바이스(50)의 단면도이다. 집적 회로 디바이스(50)는 로직 다이(예를 들어, 중앙 처리 장치(central processing unit; CPU), 그래픽 처리 장치(graphics processing unit; GPU), 시스템 온 칩(system-on-a-chip; SoC), 마이크로 컨트롤러 등), 메모리 다이(예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 다이 등), 전력 관리 다이(예를 들어, 전력 관리 집적 회로(power management integrated circuit; PMIC) 다이), 무선 주파수(radio frequency; RF) 다이, 센서 다이, 마이크로 전자 기계 시스템(micro-electro-mechanical-system; MEMS) 다이, 신호 처리 다이(예를 들어, 디지털 신호 처리(digital signal processing; DSP) 다이), 프론트 엔드 다이(예를 들어, 아날로그 프론트 엔드(analog front-end; AFE) 다이), 또는 이들의 조합 등일 수 있다. 집적 회로 디바이스(50)는 웨이퍼 내에 형성될 수 있고, 웨이퍼는 복수의 집적 회로 디바이스(50)를 형성하기 위해 후속 단계에서 개별화되는 상이한 디바이스 영역을 포함할 수 있다. 집적 회로 디바이스(50)는 기판(52) 및 상호 접속 구조물(54)을 포함한다.
기판(52)은 벌크 반도체 기판, 절연체 상의 반도체(semiconductor-on-insulator; SOI) 기판, 다층 반도체 기판 등을 포함할 수 있다. 기판(52)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 혼정 반도체; 또는 이들의 조합일 수 있다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 기판(52)은 도핑되거나 또는 도핑되지 않을 수 있다. 트랜지스터, 커패시터, 저항, 다이오드 등과 같은 디바이스들이 기판(52)의 활성 표면(예를 들어, 상향 표면) 상에 및/또는 활성 표면 내에 형성될 수 있다.
기판(52)의 활성 표면 상에 하나 이상의 유전체 층(들) 및 각각의 금속화 패턴(들)을 갖는 상호 접속 구조물(54)이 형성된다. 유전체 층(들)은 금속 간 유전체(inter-metallization dielectric; IMD) 층일 수 있다. IMD 층은, 예를 들어, 스핀 코팅, 화학적 기상 증착(chemical vapor deposition; CVD), 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 고밀도 플라즈마 화학적 기상 증착(high-density plasma chemical vapor deposition; HDP-CVD) 등과 같은 당 업계에 공지된 임의의 적합한 방법에 의해, 도핑되지 않은 실리케이트 유리(undoped silicate glass; USG), 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG), 플루오로실리케이트 유리(fluorosilicate glass; FSG), SiOxCy, 스핀 온 유리, 스핀 온 폴리머, 실리콘 탄소 물질, 이들의 화합물, 이들의 합성물, 이들의 조합물 등과 같은 로우-K 유전체 물질로 형성될 수 있다. 유전체 층(들) 내의 금속화 패턴(들)은 예컨대 비아 및/또는 트레이스를 사용함으로써 디바이스들 사이에서 전기 신호를 라우팅할 수 있고, 또한 커패시터, 저항, 인덕터 등과 같은 다양한 전기 디바이스들을 포함할 수 있다. 다양한 디바이스들 및 금속화 패턴들은 하나 이상의 기능을 수행하도록 상호 접속될 수 있다. 기능은 메모리 구조물, 처리 구조물, 센서, 증폭기, 배전, 입출력 회로 등을 포함할 수 있다. 또한, 전도성 필라(pillar) 또는 콘택 패드와 같은 다이 커넥터가 상호 접속 구조물(54) 내에 및/또는 상호 접속 구조물 상에 형성되어 회로 및 디바이스에 외부 전기 접속을 제공한다. 당업자는 상기 실시예가 설명의 목적으로 제공된다는 것을 이해할 것이다. 다른 회로가 주어진 적용을 위해 적절하게 사용될 수 있다.
집적 회로 디바이스(50)는 단일 기판(52)을 갖는 것으로 도시되어 있지만, 다수의 기판(52)을 포함할 수 있다는 것을 이해해야 한다. 예를 들어, 집적 회로 디바이스(50)는 하이브리드 메모리 큐브(hybrid memory cube; HMC) 모듈, 고 대역폭 메모리(high bandwidth memory; HBM) 모듈 등과 같은 적층형 디바이스일 수 있다. 이러한 실시예들에서, 집적 회로 디바이스(50)는 비아에 의해 상호 접속된 다수의 기판(52)을 포함한다.
도 2는 일부 실시예들에 따른, 웨이퍼(70)의 단면도이다. 웨이퍼(70)는 집적 회로 디바이스(50)가 부착되어 복수의 디바이스들을 형성하는 다수의 디바이스 영역(100A 및 100B)을 포함한다. 웨이퍼(70) 내에 형성된 디바이스는 인터포저, 집적 회로 다이 등일 수 있다. 웨이퍼(70)는 기판(72), 관통 비아(74) 및 상호 접속 구조물(76)을 포함한다.
기판(72)은 벌크 반도체 기판, SOI 기판, 다층 반도체 기판 등일 수 있다. 기판(72)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 혼정 반도체; 또는 이들의 조합일 수 있다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 기판(72)은 도핑되거나 또는 도핑되지 않을 수 있다. 인터포저가 웨이퍼(70) 내에 형성되는 실시예에서, 인터포저는 기판(72)의 전면(예를 들어, 상향 표면) 상에 및/또는 전면 내에 형성된 수동 디바이스를 포함할 수 있지만, 일반적으로 기판(72)은 그 내부에 능동 디바이스를 포함하지 않는다. 집적 회로 다이가 웨이퍼(70) 내에 형성되는 실시예에서, 트랜지스터, 커패시터, 저항, 다이오드 등과 같은 디바이스들이 기판(72)의 전면 상에 및/또는 전면 내에 형성될 수 있다.
관통 비아(74)는 기판(72)의 전면에서부터 기판(72) 내로 연장되도록 형성된다. 관통 비아(74)는 또한 기판(72)이 실리콘 기판일 경우 때때로 기판 관통 비아 또는 실리콘 관통 비아(through-silicon via; TSV)로 지칭된다. 관통 비아(74)는, 예를 들어, 에칭, 밀링, 레이저 기술, 이들의 조합 등에 의해, 기판(72) 내에 리세스를 형성함으로써 형성될 수 있다. 얇은 유전체 물질이, 예컨대, 산화 기술을 사용하여 리세스 내에 형성될 수 있다. 얇은 장벽 층이, 예컨대, CVD, 원자 층 증착(atomic layer deposition; ALD), 물리적 기상 증착(physical vapor deposition; PVD), 열 산화, 이들의 조합 등에 의해, 기판(72)의 전면 위에 그리고 개구부 내에 컨포멀하게 증착될 수 있다. 장벽 층은 티타늄 질화물, 티타늄 산질화물, 탄탈룸 질화물, 탄탈룸 산질화물, 텅스텐 질화물, 이들의 조합 등과 같은 질화물 또는 산질화물로 형성될 수 있다. 전도성 물질이 얇은 장벽 층 위에 그리고 개구부 내에 증착될 수 있다. 전도성 물질은 전기 화학 도금 공정, CVD, ALD, PVD, 이들의 조합 등에 의해 형성될 수 있다. 전도성 물질의 예는 구리, 텅스텐, 알루미늄, 은, 금, 이들의 조합 등일 수 있다. 과도한 전도성 물질 및 장벽 층은, 예를 들어, 화학적 기계적 연마(chemical-mechanical polish; CMP)에 의해, 기판(72)의 전면으로부터 제거된다. 따라서, 관통 비아(74)는 전도성 물질을 포함할 수 있고, 전도성 물질과 기판(72) 사이에 얇은 장벽 층을 갖는다.
상호 접속 구조물(76)은 기판(72)의 전면 위에 형성되고, 집적 회로 디바이스(존재하는 경우) 및/또는 관통 비아(74)를 함께 및/또는 외부 디바이스에 전기적으로 연결하는 데 사용된다. 상호 접속 구조물(76)은 하나 이상의 유전체 층(들) 및 유전체 층(들) 내의 각각의 금속화 패턴(들)을 포함할 수 있다. 금속화 패턴은 임의의 디바이스 및/또는 관통 비아(74)를 함께 및/또는 외부 디바이스에 상호 접속시키기 위해 비아 및/또는 트레이스를 포함할 수 있다. 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 로우-K 유전체 물질, 예컨대, PSG, BPSG, FSG, SiOxCy, 스핀 온 글래스, 스핀 온 폴리머, 실리콘 탄소 물질, 이들의 화합물, 이들의 합성물, 이들의 조합물 등으로 형성될 수 있다. 유전체 층은 스핀 코팅, CVD, PECVD, HDP-CVD 등과 같은 당 업계에 공지된 임의의 적합한 방법에 의해 증착될 수 있다. 예를 들어, 금속화 패턴이 될 유전체 층의 부분을 노출시키도록 포토 레지스트 물질을 유전체 층 상에 증착하고 패턴화하는 포토 리소그래피 기술을 사용함으로써, 유전체 층 내에 금속화 패턴이 형성될 수 있다. 이방성 건식 에칭 공정과 같은 에칭 공정이 유전체 층의 노출된 부분에 대응하는 유전체 층 내에 리세스 및/또는 개구부를 생성하는 데 사용될 수 있다. 리세스 및/또는 개구부는 확산 장벽 층으로 라이닝되고, 전도성 물질로 충전될 수 있다. 확산 장벽 층은 ALD 등으로 증착된 TaN, Ta, TiN, Ti, CoW 등의 하나 이상의 층으로 형성될 수 있으며, 전도성 물질은 구리, 알루미늄, 텅스텐, 은, 이들의 조합 등으로 형성되며, CVD, PVD 등에 의해 증착될 수 있다. 유전체 층 상의 임의의 과도한 확산 장벽 층 및/또는 전도성 물질은, 예컨대, CMP를 사용함으로써 제거될 수 있다.
도 3 내지 도 18은 일부 실시예들에 따른, 디바이스 패키지(200)를 형성하는 공정 동안의 중간 단계들의 다양한 도면이다. 도 3 내지 도 18은 단면도이다. 도 3 내지 도 16에서, 반도체 디바이스(100)는 다양한 집적 회로 디바이스(50)를 웨이퍼(70)의 전면에 본딩함으로써 형성된다. 일 실시예에서, 반도체 디바이스(100)는 칩 온 웨이퍼(chip-on-wafer; CoW) 패키지이지만, 실시예들은 다른 3차원 집적 회로(3DIC) 패키지에 적용될 수 있다는 것을 이해해야 한다. 도 17은 결과적인 반도체 디바이스(100)를 도시한다. 도 18에서, 디바이스 패키지(200)는 반도체 디바이스(100)를 기판에 장착함으로써 형성된다. 일 실시예에서, 디바이스 패키지(200)는 칩 온 웨이퍼 온 기판(chip-on-wafer-on-substrate; CoWoS) 패키지이지만, 실시예들은 다른 3DIC 패키지에 적용될 수 있다는 것을 이해해야 한다.
도 3에서, 복수의 집적 회로 디바이스(50)가 상호 접속 구조물(76)에 부착된다. 집적 회로 디바이스(50)는 디바이스 영역(100A, 100B)에 위치하며, 이 영역은 반도체 디바이스(100)를 형성하기 위한 후속 단계에서 개별화될 것이다. 집적 회로 디바이스(50)는 상이한 기능을 갖는 다수의 디바이스(50A 및 50B)를 포함한다. 디바이스(50A 및 50B)는 각각 단일 기능(예를 들어, 로직 디바이스, 메모리 다이 등)을 가질 수 있거나, 다수의 기능(예컨대, SoC)을 가질 수 있다. 일 실시예에서, 디바이스(50A)는 CPU와 같은 로직 디바이스이고, 디바이스(50B)는 HBM 모듈과 같은 메모리 디바이스이다. 집적 회로 디바이스(50)는, 예를 들어, 픽 앤 플레이스(pick-and-placel) 툴을 사용하여 상호 접속 구조물(76)에 부착될 수 있다.
도시된 실시예에서, 집적 회로 디바이스(50)는 전도성 범프(102 및 104) 및 전도성 커넥터(106)를 포함하는 접속부를 사용하여 상호 접속 구조물(76)에 부착된다. 전도성 범프(102 및 104)는 구리, 알루미늄, 금, 니켈, 팔라듐 또는 이들의 조합 등과 같은 전도성 물질로 형성되고, 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성될 수 있다. 전도성 범프(102 및 104)는 솔더 프리(solder-free)일 수 있고, 실질적으로 수직 측벽을 가질 수 있으며, μ범프로 지칭될 수 있다. 전도성 범프(102)는 상호 접속 구조물(54)에 전기적 및 물리적으로 연결되고, 전도성 범프(104)는 상호 접속 구조물(76)에 전기적 및 물리적으로 연결된다. 전도성 커넥터(106)는 전도성 범프(102 및 104)를 본딩한다. 전도성 커넥터(106)는 땜납과 같은 전도성 물질로 형성될 수 있으며, 증발, 전기 도금, 인쇄, 땜납 전사, 볼 배치 등과 같은 방법을 통해 전도성 범프(102 또는 104) 상에 초기에 땜납 층을 형성함으로써 형성될 수 있다. 일단 땜납 층이 형성되면, 전도성 커넥터(106)를 원하는 범프 형상으로 형상화하기 위해 리플로우 공정이 수행될 수 있다.
다른 실시예들에서, 집적 회로 디바이스(50)는 대면 본딩에 의해 상호 접속 구조물(76)에 부착된다. 예를 들어, 땜납을 사용하지 않고, 하이브리드 본딩, 융합 본딩, 직접 본딩, 유전체 본딩, 금속 본딩 등을 사용하여 상호 접속 구조물(54 및 76)을 부착할 수 있다. 또한, 본딩 기술의 혼합이 사용될 수 있고, 예를 들어, 일부 집적 회로 디바이스(50)는 전도성 커넥터(106)에 의해 상호 접속 구조물(76)에 본딩될 수 있고, 다른 집적 회로 디바이스(50)는 대면 본딩에 의해 상호 접속 구조물(76)에 본딩될 수 있다.
도 4에서, 언더필 물질(108)이 집적 회로 디바이스(50)와 상호 접속 구조물(76) 사이의 갭 내에 분배된다. 언더필 물질(108)은 전도성 범프(102 및 104) 및 전도성 커넥터(106)를 둘러싸며, 집적 회로 디바이스(50)의 측벽을 따라 연장될 수 있다. 언더필 물질(108)은 폴리머, 에폭시, 몰딩 언더필 등과 같은 임의의 허용 가능한 물질일 수 있다. 언더필 물질(108)은 집적 회로 디바이스(50)가 상호 접속 구조물(76)에 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 집적 회로 디바이스(50)가 부착되기 전에 적절한 증착 방법에 의해 형성될 수 있다.
도 5에서, 봉지재(110)가 다양한 컴포넌트들 상에 형성된다. 봉지재(110)는 몰딩 화합물, 에폭시 등일 수 있으며, 압축 몰딩, 트랜스퍼 몰딩 등에 의해 도포될 수 있다. 봉지재(110)는 집적 회로 디바이스(50) 및 언더필 물질(108)이 매립되거나 커버될 수 있도록 상호 접속 구조물(76) 위에 형성될 수 있다. 그런 다음, 봉지재(110)는 경화된다. 일부 실시예들에서, 봉지재(110)는 집적 회로 디바이스(50) 및 봉지재(110)의 상부 표면이 대등하도록 박막화된다.
도 6에서, 기판(72)의 후면의 처리를 준비하기 위해 중간 구조물은 뒤집어진다. 중간 구조물은 후속 처리를 위해 캐리어 기판(112) 또는 다른 적절한 지지 구조물 상에 배치될 수 있다. 예를 들어, 캐리어 기판(112)은 봉지재(110)에 부착될 수 있다. 중간 구조물은 이형 층에 의해 캐리어 기판(112)에 부착될 수 있다. 이형 층은 폴리머 기반 물질로 형성될 수 있고, 이는 위에 놓인 구조물로부터 캐리어 기판(112)과 함께 제거될 수 있다. 일부 실시예들에서, 캐리어 기판(112)은 벌크 반도체 또는 유리 기판과 같은 기판이고, 약 300mm의 두께와 같은 임의의 두께를 가질 수 있다. 일부 실시예들에서, 이형 층은 에폭시 기반의 열 방출 물질이며, 이는 광열 전환 효과(light-to-heat conversion; LTHC) 이형 코팅과 같이, 가열될 때 그 접착성을 잃는다.
도 7에서, 기판(72)은 관통 비아(74)를 노출시키도록 박막화되어 관통 비아(74)는 기판(72)의 후면으로부터 돌출되도록 한다. 관통 비아(74)의 노출은 2단계 박막화 공정으로 수행될 수 있다. 먼저, 관통 비아(74)가 노출될 때까지 연삭 공정이 수행될 수 있다. 연삭 공정은, 예를 들어, CMP 또는 다른 허용 가능한 제거 공정일 수 있다. 연삭 공정 후에, 관통 비아(74) 및 기판(72)의 후면은 대등할 수 있다. 둘째, 관통 비아(74) 주위의 기판(72)을 리세스하기 위해 리세싱 공정이 수행될 수 있다. 리세싱 공정은, 예를 들어, 적절한 에치 백 공정일 수 있다.
도 8에서, 관통 비아(74)의 돌출 부분을 둘러싸는 절연 층(114)이 기판(72)의 후면 상에 형성된다. 일부 실시예들에서, 절연 층(114)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 실리콘 함유 절연체로 형성되며, 스핀 코팅, CVD, PECVD, HDP-CVD 등과 같은 적절한 증착 방법으로 형성될 수 있다. 증착 후, 관통 비아(74) 및 절연 층(114)의 표면이 대등하도록 과도한 유전체 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다.
도 9에서, 절연 층(114) 및 관통 비아(74) 위에 유전체 층(116)이 형성된다. 유전체 층(116)은 리소그래피 마스크를 사용하여 패턴화될 수 있는 폴리벤즈옥사졸(polybenzoxazole; PBO), 폴리이미드, 벤조시클로부텐(benzocyclobutene; BCB) 등과 같은 감광성 폴리머 물질일 수 있다. 다른 실시예들에서, 유전체 층(116)은 실리콘 질화물과 같은 질화물, 실리콘 산화물과 같은 산화물, PSG, 보로실리케이트 유리(borosilicate glass; BSG), BPSG 등으로 형성될 수 있다. 유전체 층(116)은 스핀 코팅, 라미네이션, CVD 또는 이들의 조합 등에 의해 형성될 수 있다.
그런 다음, 유전체 층(116)은 패턴화된다. 패턴화는 관통 비아(74)의 부분을 노출시키기 위해 개구부(118)의 패턴을 형성한다. 패턴화는, 예컨대, 유전체 층(116)이 감광성 물질일 경우 유전체 층(116)을 광에 노출시킴으로써 또는 예를 들어 이방성 에칭을 사용하여 에칭함으로써, 허용 가능한 공정에 의해 이루어질 수 있다. 유전체 층(116)이 감광성 물질인 경우, 유전체 층(116)은 노광 후에 현상될 수 있다.
도 10에서, 시드 층(120)이 유전체 층(116) 위에 그리고 유전체 층(116)을 관통한 개구부(118) 내에 형성된다. 일부 실시예들에서, 시드 층은 단일 층 또는 상이한 물질들로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는 금속 층이다. 일부 실시예들에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다.
도 11에서, 시드 층(120) 상에 제 1 포토 레지스트(122)가 형성되고 패턴화된다. 제 1 포토 레지스트(122)는 스핀 코팅 등에 의해 형성될 수 있으며, 패턴화를 위해 광에 노출될 수 있다. 제 1 포토 레지스트(122)의 패턴은 후속하여 형성될 UBM에 대응한다. 시드 층(120)의 일부를 노출시키는 패턴화는 제 1 포토 레지스트(122)를 통해 개구부(124)의 패턴을 형성한다. 개구부(124)는 또한 개구부(118)를 노출시키고, 관통 비아(74) 위에 있다.
도 12에서, 전도성 물질이 시드 층(120)의 노출된 부분 상의 제 1 포토 레지스트(122)의 개구부(124) 내에 형성된다. 전도성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속일 수 있다. 전도성 물질과 시드 층(120)의 조합은 UBM(126)을 형성한다. UBM(126)은 시드 층(120)과 접촉하도록 유전체 층(116) 내의 개구부(118)를 통해 연장되는 비아 부분을 가지며, 유전체 층(116)의 상부 표면을 따라 연장되는 라인 부분을 갖는다.
도 13에서, UBM(126) 및 제 1 포토 레지스트(122) 상에 제 2 포토 레지스트(128)가 형성되고 패턴화된다. 제 2 포토 레지스트(128)는 스핀 코팅 등에 의해 형성될 수 있으며, 패턴화를 위해 광에 노출될 수 있다. 제 2 포토 레지스트(128)는 제 1 포토 레지스트(122)와 동일한 물질로 형성될 수 있다. 제 2 포토 레지스트(128)의 패턴은 후속하여 형성될 전도성 범프에 대응한다. UBM(126)의 부분을 노출시키는 패턴화는 제 2 포토 레지스트(128)를 통해 개구부(130)의 패턴을 형성한다
도 14에서, 전도성 물질이 UBM(126)의 노출된 부분 상의 제 2 포토 레지스트(128)의 개구부(130) 내에 형성되어 전도성 범프(132)를 형성한다. 전도성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속일 수 있다. UBM(126)이 개구부(130)에 의해 노출되기 때문에, 개구부(130) 내에 시드 층이 형성되지 않는다. 오히려, 전도성 물질이 UBM(126) 상에 직접적으로 그리고 물리적으로 형성된다. 전도성 물질은 UBM(126)의 전도성 물질을 형성하는 데 사용된 도금 공정과 동일한 도금 공정 파라미터를 갖는 도금 공정을 수행함으로써 형성된다. 특히, UBM(126)과 전도성 범프(132) 사이에 시드 층이 형성되지 않는다. 오히려, 전도성 범프(132)의 전도성 물질은 시드 층(120)으로 도금 공정을 수행함으로써 형성된다.
또한, 제 2 포토 레지스트(128)의 개구부(130) 내의 전도성 범프(132) 상에 리플로우 가능 물질(134)이 형성된다. 리플로우 가능 물질(134)은 땜납, 주석, 은 등과 같은 물질이며, 도금, 증발, 전기 도금, 인쇄, 땜납 전사 등에 의해 형성될 수 있다. UBM(126)과 전도성 범프(132) 사이에 시드 층이 형성되지 않기 때문에, 전도성 범프(132)는 UBM(126)으로부터 리플로우 가능 물질(134)로 연속적으로 연장되는 전도성 물질이다.
도 15에서, 제 1 포토 레지스트(122) 및 제 2 포토 레지스트(128)는 산소 플라즈마 등을 사용하는 것과 같은 수용 가능한 애싱 또는 스트리핑 공정에 의해 제거된다. 특히, 제 1 포토 레지스트(122) 및 제 2 포토 레지스트(128)는, 제 2 포토 레지스트(128)의 제거와 제 1 포토 레지스트(122)의 제거 사이에 개입 단계를 거치지 않고 동일한 제거 공정에서 제거된다. 동일한 공정에서 두 개의 포토 레지스트를 모두 제거하면 제거 비용을 줄일 수 있다. 일단 포토 레지스트가 모두 제거되면, 습식 또는 건식 에칭과 같은 수용 가능한 에칭 공정을 사용함으로써 시드 층(120)의 노출된 부분이 제거된다.
또한, 리플로우 가능 물질(134)을 원하는 범프 형상으로 형상화하여 전도성 커넥터(136)를 형성하기 위해 리플로우가 수행될 수 있다. 전도성 커넥터(136)는 볼 그리드 어레이(ball grid array; BGA) 커넥터, 솔더 볼, 붕괴 제어형 칩 접속(controlled collapse chip connection; C4) 범프 등일 수 있다.
UBM(126)은 전도성 범프(132) 및 전도성 커넥터(136)를 관통 비아(74)로부터 측 방향으로 오프셋시킨다. 즉, 전도성 범프(132) 및 전도성 커넥터(136)는 제 1 축을 따라 정렬되고, 관통 비아(74)는 상이한 제 2 축을 따라 정렬된다. 또한, 유전체 층(116)의 폴리머 물질은 절연 층(114)과 UBM(126) 사이에서 버퍼 층으로서의 역할을 한다. 열 테스트 동안, 디바이스는 주기적으로 가열 및 냉각되어 전도성 커넥터(136)의 반복된 팽창 및 수축을 초래할 수 있다. 버퍼 층은 전도성 커넥터(136)의 팽창으로 인한 힘을 흡수하여, 열 테스트 동안 상호 접속 구조물(76)의 다양한 층에서의 균열 및/또는 박리의 기회를 감소시킨다. 또한, 일부 실시예들에 따르면, UBM(126) 및 전도성 범프(132)는 단지 하나의 시드 층, 하나의 포토 레지스트 제거 공정 및 하나의 시드 층 제거 공정을 사용하여 형성된다. 따라서, UBM(126) 및 유전체 층(116)의 제조 비용이 감소될 수 있다.
도 16에서, 캐리어 디본딩이 수행되어 캐리어 기판(112)을 봉지재(110)로부터 분리(디본딩)한다. 일부 실시예들에 따르면, 디본딩은 레이저 광 또는 자외선(ultraviolet; UV) 광과 같은 광을 이형 층 상에 투사하여 이형 층이 광의 열에 의해 분해되고 캐리어 기판(112)이 제거될 수 있도록 한다. 그런 다음, 구조물은 뒤집어지고 테이프(도시되지 않음) 위에 배치된다. 이어서, 인접한 디바이스 영역(100A 및 100B) 사이의 스크라이브 라인 영역(138)을 따라 웨이퍼(70)를 개별화하여 반도체 디바이스(100)를 형성한다. 개별화는 소잉(sawing), 다이싱(dicing) 등으로 이루어질 수 있다.
도 17은 개별화 이후의 결과적인 반도체 디바이스(100)를 도시한다 개별화 공정 동안, 웨이퍼(70), 절연 층(114), 유전체 층(116) 및 UBM(126)의 개별화된 부분을 포함하는 인터포저(140)가 형성된다. 반도체 디바이스(100) 각각은 인터포저(140)를 갖는다. 개별화 공정의 결과로서, 인터포저(140) 및 봉지재(110)의 에지는 경계를 접하고 있다. 즉, 인터포저(140)의 외부 측벽은 봉지재(110)의 외부 측벽과 동일한 폭을 갖는다.
도 18에서, 디바이스 패키지(200)는 반도체 디바이스(100)를 패키지 기판(202)에 장착함으로써 형성된다. 패키지 기판(202)은 실리콘, 게르마늄 등과 같은 반도체 물질로 구성될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 물질이 또한 사용될 수 있다. 또한, 패키지 기판(202)은 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI 또는 이들의 조합과 같은 반도체 물질의 층을 포함한다. 일 대안적인 실시예에서, 패키지 기판(202)은 유리 섬유 강화 수지 코어와 같은 절연 코어를 기반으로 한다. 코어 물질의 일례는 FR4와 같은 유리 섬유 수지이다. 코어 물질의 대안으로는 비스말레이미드 트리아진(bismaleimide-triazine; BT) 수지를 포함하거나, 대안적으로 다른 인쇄 회로 기판(printed circuit board; PCB) 물질 또는 필름을 포함한다. 아지노모토 빌드 업 필름(Ajinomoto build-up film; ABF) 또는 다른 라미네이트와 같은 빌드 업 필름이 패키지 기판(202)에 사용될 수 있다.
패키지 기판(202)은 능동 디바이스 및 수동 디바이스를 포함할 수 있다. 당업자가 인식할 수 있는 바와 같이, 트랜지스터, 커패시터, 저항, 이들의 조합 등과 같은 다양한 디바이스들이 디바이스 패키지(200)에 대한 설계의 구조적 및 기능적 요구 사항을 생성하는 데 사용될 수 있다. 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
또한, 패키지 기판(202)은 금속화 층과 비아, 및 금속화 층과 비아 위의 본드 패드(204)를 포함할 수 있다. 금속화 층은 능동 디바이스 및 수동 디바이스 위에 형성될 수 있고, 다양한 디바이스들을 연결하여 기능 회로를 형성하도록 설계될 수 있다. 금속화 층은 전도성 물질(예를 들어, 구리)의 층과 유전체(예를 들어, 로우-k 유전체 물질)의 층을 교번하여 형성될 수 있고, 전도성 물질의 층을 상호 접속하는 비아를 구비하며, 임의의 적합한 공정(예를 들어, 증착, 다마신, 듀얼 다마신 등)을 통해 형성될 수 있다. 일부 실시예들에서, 패키지 기판(202)에는 실질적으로 능동 디바이스 및 수동 디바이스가 없다.
전도성 커넥터(136)는 리플로우되어 반도체 디바이스(100)를 본드 패드(204)에 부착함으로써 인터포저(140)를 패키지 기판(202)에 본딩시킨다. 전도성 커넥터(136)는 패키지 기판(202) 내의 금속화 층을 비롯하여 패키지 기판(202)을 반도체 디바이스(100)에 전기적 및 물리적으로 결합시킨다. 일부 실시예들에서, 패키지 기판(202) 상에 장착되기 전에 수동 디바이스(예를 들어, 도시되지 않은 표면 실장 디바이스(SMD))가 디바이스 패키지(200)에 부착(예를 들어, 본드 패드(204)에 본딩)될 수 있다. 이러한 실시예들에서, 수동 디바이스는 전도성 커넥터(136)와 동일한 디바이스 패키지(200)의 표면에 본딩될 수 있다.
전도성 커넥터(136)는 그 위에 형성된 에폭시 플럭스를 가질 수 있고, 이들은 반도체 디바이스(100)가 패키지 기판(202)에 부착된 후에 남아있는 에폭시 플럭스의 에폭시 부분 중 적어도 일부로 리플로우된다. 이 남아있는 에폭시 부분은 응력을 감소시키고 전도성 커넥터(136)의 리플로우로부터 접합부를 보호하기 위한 언더필로서의 역할을 할 수 있다.
전도성 커넥터(136), 전도성 범프(132) 및 UBM(126)을 둘러싸는 언더필(206)이 반도체 디바이스(100)와 패키지 기판(202) 사이에 형성될 수 있다. UBM(126)을 형성하는 공정으로 인해, 이들은 형성 후에 유전체 층 또는 절연 층에 의해 둘러싸이지 않는다. 이와 같이, 언더필(206)은 UBM(126)의 측벽과 직접 접촉하고 이를 따라 연장된다. 또한, 언더필(206)은 패키지 기판(202)으로부터 유전체 층(116)까지 연장되는 연속적인 물질이다. 언더필(206)은 반도체 디바이스(100)가 부착된 후에 모세관 유동 공정에 의해 형성될 수 있거나, 반도체 디바이스(100)가 부착되기 전에 적절한 증착 방법에 의해 형성될 수 있다.
선택적으로, 반도체 디바이스(100)를 커버하고 둘러싸는 열 확산기가 반도체 패키지(200)에 부착될 수 있다. 열 확산기는 강철, 스테인리스강, 구리 또는 이들의 조합 등과 같은 높은 열 전도율을 갖는 물질로 형성될 수 있다. 열 확산기는 반도체 디바이스(100)를 보호하고, 디바이스 패키지(200)의 다양한 컴포넌트들로부터의 열을 전도하기 위한 열 경로를 형성한다.
실시예들은 장점을 달성할 수 있다. 관통 비아(74)로부터 전도성 커넥터(136)를 측 방향으로 오프셋시키기 위해 UBM(126)을 사용함으로써, 전도성 커넥터(136)는 열 테스트 동안 관통 비아(74)에 힘(예를 들어, 팽창)을 가하지 않는다. 또한, 유전체 층(116)은 UBM(126)을 위한 버퍼 층으로서의 역할을 한다. 결과적으로, 열 테스트 동안 상호 접속 구조물(76)의 다양한 층에서의 균열 및/또는 박리의 기회가 감소될 수 있다. 또한, UBM(126) 및 전도성 범프(132)는 단지 하나의 시드 층, 하나의 포토 레지스트 제거 공정 및 하나의 시드 층 제거 공정을 사용하여 형성되기 때문에, 제조 비용이 감소될 수 있다.
일 실시예에서, 방법은 인터포저의 제 1 면에 집적 회로 디바이스를 부착하는 단계 - 인터포저는 집적 회로 디바이스에 전기적으로 연결된 관통 비아를 포함함 - ; 인터포저의 제 2 면 위에 유전체 층을 증착하는 단계; 관통 비아를 노출시키기 위해 유전체 층을 패턴화하는 단계; 관통 비아 위에 제 1 패턴을 갖는 제 1 마스크 층을 유전체 층 위에 형성하는 단계; 제 1 마스크 층의 제 1 패턴으로 UBM()을 도금하는 단계; UBM의 일부를 노출시키는 제 2 패턴을 갖는 제 2 마스크 층을 UBM 및 제 1 마스크 층 위에 형성하는 단계; 제 2 마스크 층의 제 2 패턴으로 전도성 범프를 도금하는 단계 - 전도성 범프는 관통 비아로부터 측 방향으로 오프셋됨 -; 및 제 1 마스크 층 및 제 2 마스크 층을 제거하는 단계를 포함한다.
상기 방법의 일부 실시예들에서, 제 1 마스크 층 및 제 2 마스크 층은 동일한 제거 공정에서 제거된다. 일부 실시예들에서, 상기 방법은 집적 회로 디바이스와 인터포저 사이에 언더필 물질을 형성하는 단계를 더 포함한다. 일부 실시예들에서, 상기 방법은 집적 회로 디바이스 및 언더필 물질을 몰딩 화합물로 캡슐화하는 단계를 더 포함하며, 몰딩 화합물 및 인터포저는 경계를 접하고 있다. 상기 방법의 일부 실시예들에서, 유전체 층을 패턴화하는 단계는 관통 비아를 노출시키는 제 1 개구부를 형성하고, 상기 방법은 유전체 층 위에 그리고 제 1 개구부 내에 시드 층을 증착하는 단계를 더 포함하고, 제 1 마스크 층은 시드 층 위에 형성되며, 제 1 패턴은 시드 층을 노출시킨다. 상기 방법의 일부 실시예들에서, UBM과 전도성 범프 사이에 시드 층이 형성되지 않는다. 상기 방법의 일부 실시예들에서, UBM은 제 1 도금 공정으로 도금되고, 전도성 범프는 제 2 도금 공정으로 도금되며, 제 1 도금 공정과 제 2 도금 공정은 동일한 도금 공정 파라미터로 수행된다. 일부 실시예들에서, 상기 방법은 제 2 마스크 층의 제 2 패턴으로 전도성 범프 상에 리플로우 가능 물질을 도금하는 단계를 더 포함한다. 일부 실시예들에서, 상기 방법은 제 1 마스크 층 및 제 2 마스크 층을 제거하는 단계 후에, 전도성 범프 상에 전도성 커넥터를 형성하기 위해 리플로우 가능 물질을 리플로우하는 단계를 더 포함한다.
일 실시예에서, 방법은 관통 비아를 포함하는 인터포저 상에 유전체 층을 형성하는 단계; 유전체 층 내에 개구부를 패턴화하는 단계; 개구부 내에 그리고 유전체 층을 따라 시드 층을 증착하는 단계; 유전체 층을 따라 그리고 개구부를 통해 연장되는 UBM(under bump metallurgy)을 형성하기 위해 시드 층 상에 제 1 전도성 물질을 도금하는 단계 - 제 1 전도성 물질은 시드 층으로 도금됨 -; 및 관통 비아로부터 측 방향으로 오프셋된 전도성 범프를 형성하기 위해 제 1 전도성 물질 상에 제 2 전도성 물질을 도금하는 단계 - 제 2 전도성 물질은 시드 층으로 도금됨 - 를 포함한다.
일부 실시예들에서, 상기 방법은 유전체 층 위에 제 1 마스크 층을 형성하는 단계; 및 UBM 및 제 1 마스크 층 위에 제 2 마스크 층을 형성하는 단계를 더 포함하고, 제 1 마스크 층은 시드 층을 노출시키는 제 1 패턴을 가지며, 제 1 전도성 물질은 제 1 패턴으로 도금되며, 제 2 마스크 층은 UBM의 일부분을 노출시키는 제 2 패턴을 가지며, 제 2 전도성 물질은 제 2 패턴으로 도금된다. 일부 실시예들에서, 상기 방법은 제 1 마스크 층 및 제 2 마스크 층을 동일한 제거 공정에서 제거하는 단계를 더 포함한다. 상기 방법의 일부 실시예들에서, 제 2 전도성 물질을 도금하는 단계 전에, UBM 상에 시드 층이 형성되지 않는다. 일부 실시예들에서, 상기 방법은 전도성 커넥터를 사용하여 전도성 범프를 패키지 기판에 본딩하는 단계; 및 UBM, 전도성 범프 및 전도성 커넥터를 둘러싸는 언더필을 형성하는 단계를 더 포함한다.
일 실시예에서, 디바이스는 제 1 면 및 제 1 면의 반대편인 제 2 면을 갖는 기판; 기판의 제 1 면에 인접한 상호 접속 구조물; 상호 접속 구조물에 부착된 집적 회로 디바이스; 기판의 제 1 면으로부터 기판의 제 2 면으로 연장되는 관통 비아 - 관통 비아는 집적 회로 디바이스에 전기적으로 연결됨 -; 기판의 제 2 면에 인접하고 관통 비아와 접촉하는 UBM; UBM 상의 전도성 범프 - 전도성 범프 및 UBM은 연속적인 전도성 물질이고, 전도성 범프는 관통 비아로부터 측 방향으로 오프셋됨 - ; 및 UBM 및 전도성 범프를 둘러싸는 언더필을 포함한다.
상기 디바이스의 일부 실시예들에서, 언더필은 UBM의 면들 및 전도성 범프의 면들과 접촉한다. 일부 실시예들에서, 상기 디바이스는 기판의 제 2 면에 인접한 유전체 층을 더 포함하고, UBM은 유전체 층을 관통해 연장된다. 일부 실시예들에서, 상기 디바이스는 관통 비아와 접촉하도록 유전체 층을 관통해 연장되는 시드 층을 더 포함하고, UBM은 시드 층과 접촉하며, 전도성 범프와 UBM 사이에 시드 층이 배치되지 않는다. 일부 실시예들에서, 상기 디바이스는 패키지 기판; 및 패키지 기판을 전도성 범프에 본딩하는 전도성 커넥터를 더 포함하고, 언더필은 전도성 커넥터를 둘러싼다. 상기 디바이스의 일부 실시예들에서, 언더필은 패키지 기판으로부터 유전체 층으로 연장되는 연속적인 물질이다.
1) 본 개시의 실시형태에 따른 방법은, 인터포저의 제 1 면에 집적 회로 디바이스 - 상기 인터포저는 상기 집적 회로 디바이스에 전기적으로 연결된 관통 비아를 포함함 - 를 부착하는 단계; 상기 인터포저의 제 2 면 위에 유전체 층을 성막하는 단계; 상기 관통 비아를 노출시키기 위해 상기 유전체 층을 패턴화하는 단계; 상기 관통 비아 위에 제 1 패턴을 갖는 제 1 마스크 층을 상기 유전체 층 위에 형성하는 단계; 상기 제 1 마스크 층의 상기 제 1 패턴으로 UBM(under bump metallurgy)을 도금하는 단계; 상기 UBM의 일부를 노출시키는 제 2 패턴을 갖는 제 2 마스크 층을 상기 UBM 및 상기 제 1 마스크 층 위에 형성하는 단계; 상기 제 2 마스크 층의 상기 제 2 패턴으로 전도성 범프 - 상기 전도성 범프는 상기 관통 비아로부터 측 방향으로 오프셋됨 - 를 도금하는 단계; 및 상기 제 1 마스크 층 및 상기 제 2 마스크 층을 제거하는 단계를 포함한다.
2) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제 1 마스크 층 및 상기 제 2 마스크 층은 동일한 제거 공정에서 제거된다.
3) 본 개시의 실시형태에 따른 방법은, 상기 집적 회로 디바이스와 상기 인터포저 사이에 언더필 물질을 형성하는 단계를 더 포함한다.
4) 본 개시의 실시형태에 따른 방법에 있어서, 상기 집적 회로 디바이스 및 상기 언더필 물질을 몰딩 화합물로 캡슐화하는 단계를 더 포함하며, 상기 몰딩 화합물 및 상기 인터포저는 경계를 접하고 있다.
5) 본 개시의 실시형태에 따른 방법에 있어서, 상기 유전체 층을 패턴화하는 단계는, 상기 관통 비아를 노출시키는 제 1 개구부를 형성하고, 상기 유전체 층 위에 그리고 상기 제 1 개구부 내에 시드 층을 성막하는 단계를 더 포함하고, 상기 제 1 마스크 층은 상기 시드 층 위에 형성되며, 상기 제 1 패턴은 상기 시드 층을 노출시킨다.
6) 본 개시의 실시형태에 따른 방법에 있어서, 상기 UBM과 상기 전도성 범프 사이에 시드 층이 형성되지 않는다.
7) 본 개시의 실시형태에 따른 방법에 있어서, 상기 UBM은 제 1 도금 공정으로 도금되고, 상기 전도성 범프는 제 2 도금 공정으로 도금되며, 상기 제 1 도금 공정과 상기 제 2 도금 공정은 동일한 도금 공정 파라미터로 수행된다.
8) 본 개시의 실시형태에 따른 방법은, 상기 제 2 마스크 층의 상기 제 2 패턴으로 상기 전도성 범프 상에 리플로우 가능 물질을 도금하는 단계를 더 포함한다.
9) 본 개시의 실시형태에 따른 방법은, 상기 제 1 마스크 층 및 상기 제 2 마스크 층을 제거하는 단계 후에, 상기 전도성 범프 상에 전도성 커넥터를 형성하기 위해 상기 리플로우 가능 물질을 리플로우하는 단계를 더 포함한다.
10) 본 개시의 다른 실시형태에 따른 방법은, 관통 비아를 포함하는 인터포저 상에 유전체 층을 형성하는 단계; 상기 유전체 층 내에 개구부를 패턴화하는 단계; 상기 개구부 내에 그리고 상기 유전체 층을 따라 시드 층을 성막하는 단계; 상기 유전체 층을 따라 그리고 상기 개구부를 통해 연장되는 UBM을 형성하기 위해 상기 시드 층 상에 제 1 전도성 물질을 도금하는 - 상기 제 1 전도성 물질은 상기 시드 층으로 도금됨 - 단계; 및 상기 관통 비아로부터 측 방향으로 오프셋된 전도성 범프를 형성하기 위해 상기 제 1 전도성 물질 상에 제 2 전도성 물질을 도금하는 - 상기 제 2 전도성 물질은 상기 시드 층으로 도금됨 - 단계를 포함한다.
11) 본 개시의 다른 실시형태에 따른 방법은, 상기 유전체 층 위에 제 1 마스크 층을 형성하는 단계; 및 상기 UBM 및 상기 제 1 마스크 층 위에 제 2 마스크 층을 형성하는 단계를 더 포함하고, 상기 제 1 마스크 층은 상기 시드 층을 노출시키는 제 1 패턴을 가지며, 상기 제 1 전도성 물질은 제 1 패턴으로 도금되며, 상기 제 2 마스크 층은 상기 UBM의 일부분을 노출시키는 제 2 패턴을 가지며, 상기 제 2 전도성 물질은 상기 제 2 패턴으로 도금된다.
12) 본 개시의 다른 실시형태에 따른 방법은, 상기 제 1 마스크 층 및 상기 제 2 마스크 층을 동일한 제거 공정에서 제거하는 단계를 더 포함한다.
13) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 제 2 전도성 물질을 도금하는 단계 전에, 상기 UBM 상에 시드 층이 형성되지 않는다.
14) 본 개시의 다른 실시형태에 따른 방법은, 전도성 커넥터를 사용하여 상기 전도성 범프를 패키지 기판에 본딩하는 단계; 및 상기 UBM, 상기 전도성 범프, 및 상기 전도성 커넥터를 둘러싸는 언더필을 형성하는 단계를 더 포함한다.
15) 본 개시의 또 다른 실시형태에 따른 디바이스는, 제 1 면 및 상기 제 1 면의 반대편인 제 2 면을 갖는 기판; 상기 기판의 상기 제 1 면에 인접한 상호 접속 구조물; 상기 상호 접속 구조물에 부착된 집적 회로 디바이스; 상기 기판의 상기 제 1 면으로부터 상기 기판의 상기 제 2 면으로 연장되며, 상기 집적 회로 디바이스에 전기적으로 연결되는 관통 비아; 상기 기판의 상기 제 2 면에 인접하고 상기 관통 비아와 접촉하는 UBM; 상기 UBM 상의 전도성 범프 - 상기 전도성 범프 및 상기 UBM은 연속적인 전도성 물질이고, 상기 전도성 범프는 상기 관통 비아로부터 측 방향으로 오프셋됨 - ; 및 상기 UBM 및 상기 전도성 범프를 둘러싸는 언더필을 포함한다.
16) 본 개시의 또 다른 실시형태에 따른 디바이스에 있어서, 상기 언더필은 상기 UBM의 면들 및 상기 전도성 범프의 면들과 접촉한다.
17) 본 개시의 또 다른 실시형태에 따른 디바이스는, 상기 기판의 제 2 면에 인접한 유전체 층을 더 포함하고, 상기 UBM은 상기 유전체 층을 관통해 연장된다.
18) 본 개시의 또 다른 실시형태에 따른 디바이스는, 상기 관통 비아와 접촉하도록 상기 유전체 층을 관통해 연장되는 시드 층을 더 포함하고, 상기 UBM은 상기 시드 층과 접촉하며, 상기 전도성 범프와 상기 UBM 사이에 시드 층이 배치되지 않는다.
19) 본 개시의 또 다른 실시형태에 따른 디바이스는, 패키지 기판; 및 상기 패키지 기판을 상기 전도성 범프에 본딩하는 전도성 커넥터를 더 포함하고, 상기 언더필은 상기 전도성 커넥터를 둘러싼다.
20) 본 개시의 또 다른 실시형태에 따른 디바이스에 있어서, 상기 언더필은 상기 패키지 기판으로부터 상기 유전체 층으로 연장되는 연속적인 물질이다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (9)

  1. 패키지 구조물을 형성하기 위한 방법에 있어서,
    인터포저의 제 1 면에 제 1 집적 회로 디바이스 및 제 2 집적 회로 디바이스 - 상기 인터포저는 상기 제 1 집적 회로 디바이스에 전기적으로 연결되고, 상기 인터포저의 제 2 면으로부터 돌출된 부분을 갖는 관통 비아를 포함하고, 상기 제 2 집적 회로 디바이스는 상기 제 1 집적 회로 디바이스와는 상이한 기능을 갖고, 상기 인터포저는 상기 제 1 집적 회로와 상기 제 2 집적 회로를 상호 접속하는 상호 접속 구조물을 포함함 - 를 부착하는 단계;
    상기 상호 접속 구조물과 상기 제 1 집적 회로 디바이스 사이, 상기 상호 접속 구조물과 상기 제 2 집적 회로 디바이스 사이 및 상기 제 1 집적 회로 디바이스과 상기 제 2 집적 회로 디바이스 사이에 언더필 물질을 형성하는 단계;
    봉지재 - 상기 봉지재 및 상기 인터포저는 경계를 같이 하고 있고, 상기 봉지재는 상기 언더필 물질을 둘러싸고 있음 - 로 상기 제 1 집적 회로 디바이스 및 제 2 집적 회로 디바이스를 봉지하는 단계;
    상기 인터포저의 제 2 면 위에 상기 관통 비아의 돌출부를 둘러싸는 절연 층 - 상기 절연 층의 상부 표면은 상기 관통 비아의 상부 표면과 동일한 레벨을 가짐 - 을 성막하는 단계;
    상기 절연 층 및 상기 관통 비아 위에 유전체 층을 성막하는 단계;
    상기 관통 비아를 노출시키기 위해 상기 유전체 층을 패턴화하는 단계;
    상기 관통 비아 위에 제 1 패턴을 갖는 제 1 마스크 층을 상기 유전체 층 위에 형성하는 단계;
    상기 제 1 마스크 층의 상기 제 1 패턴으로 UBM(under bump metallurgy)을 도금하는 단계;
    상기 UBM의 일부를 노출시키는 제 2 패턴을 갖는 제 2 마스크 층을 상기 UBM 및 상기 제 1 마스크 층 위에 형성하는 단계;
    상기 제 2 마스크 층의 상기 제 2 패턴으로 전도성 범프 - 상기 전도성 범프는 상기 관통 비아로부터 측 방향으로 오프셋됨 - 를 도금하는 단계; 및
    상기 제 1 마스크 층 및 상기 제 2 마스크 층을 동일한 제거 프로세스에서 제거하는 단계
    를 포함하는, 패키지 구조물을 형성하기 위한 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 UBM과 상기 전도성 범프 사이에 시드 층이 형성되지 않는 것인, 패키지 구조물을 형성하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 UBM은 제 1 도금 공정으로 도금되고, 상기 전도성 범프는 제 2 도금 공정으로 도금되며, 상기 제 1 도금 공정과 상기 제 2 도금 공정은 동일한 도금 공정 파라미터로 수행되는 것인, 패키지 구조물을 형성하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 제 2 마스크 층의 상기 제 2 패턴으로 상기 전도성 범프 상에 리플로우 가능 물질을 도금하는 단계
    를 더 포함하는, 패키지 구조물을 형성하기 위한 방법.
  7. 제 6 항에 있어서,
    상기 제 1 마스크 층 및 상기 제 2 마스크 층을 제거하는 단계 후에, 상기 전도성 범프 상에 전도성 커넥터를 형성하기 위해 상기 리플로우 가능 물질을 리플로우하는 단계
    를 더 포함하는, 패키지 구조물을 형성하기 위한 방법.
  8. 패키지 구조물을 형성하기 위한 방법에 있어서,
    인터포저의 제 1 면에 제 1 집적 회로 디바이스 및 제 2 집적 회로 디바이스 - 상기 제 2 집적 회로 디바이스는 상기 제 1 집적 회로 디바이스와는 상이한 기능을 갖고, 상기 인터포저는 상기 제 1 집적 회로와 상기 제 2 집적 회로를 상호 접속하는 상호 접속 구조물을 포함함 - 를 부착하는 단계;
    상기 상호 접속 구조물과 상기 제 1 집적 회로 디바이스 사이, 상기 상호 접속 구조물과 상기 제 2 집적 회로 디바이스 사이 및 상기 제 1 집적 회로 디바이스과 상기 제 2 집적 회로 디바이스 사이에 언더필 물질을 형성하는 단계;
    봉지재 - 상기 봉지재 및 상기 인터포저는 경계를 같이 하고 있고, 상기 봉지재는 상기 언더필 물질을 둘러싸고 있음 - 로 상기 제 1 집적 회로 디바이스 및 상기 제 2 집적 회로 디바이스를 봉지하는 단계;
    상기 인터포저의 제 2 면 상에 절연 층을 형성하는 단계 - 상기 인터포저는 상기 인터포저의 상기 제 2 면으로부터 돌출된 부분을 갖는 관통 비아를 포함하고, 상기 절연 층은 상기 관통 비아의 돌출부를 둘러싸고, 상기 절연 층의 상부 표면은 상기 관통 비아의 상부 표면과 동일한 레벨을 가짐 - ;
    상기 절연 층 및 상기 관통 비아 위에 유전체 층을 형성하는 단계;
    상기 관통 비아를 노출시키도록 상기 유전체 층 내에 개구부를 패턴화하는 단계;
    상기 개구부 내에 그리고 상기 유전체 층을 따라 시드 층을 성막하는 단계;
    상기 시드 층 위에 제1 마스크 층 - 상기 제1 마스크 층은 상기 관통 비아 위의 제 1 패턴을 갖고, 상기 시드 층을 노출시킴 - 을 형성하는 단계;
    상기 유전체 층을 따라 그리고 상기 개구부를 통해 연장되는 UBM을 형성하기 위해 상기 시드 층 상에 제 1 전도성 물질을 도금하는 - 상기 제 1 전도성 물질은 상기 시드 층으로 도금됨 - 단계;
    상기 UBM 및 상기 제1 마스크 층 위에 제2 마스크 층 - 상기 제 2 마스크 층은 상기 UBM의 부분을 노출시키는 제2 패턴을 가짐 - 을 형성하는 단계;
    상기 관통 비아로부터 측 방향으로 오프셋된 전도성 범프를 형성하기 위해 상기 제 1 전도성 물질 상에 제 2 전도성 물질을 도금하는 - 상기 제 2 전도성 물질은 상기 시드 층으로 도금됨 - 단계; 및
    상기 제1 마스크 층 및 상기 제 2 마스크 층을 동일한 제거 프로세스에서 제거하는 단계
    를 포함하는, 패키지 구조물을 형성하기 위한 방법.
  9. 패키지 구조물에 있어서,
    제 1 면 및 상기 제 1 면의 반대편인 제 2 면을 갖는 기판;
    상기 기판의 상기 제 1 면에 인접한 상호 접속 구조물;
    상기 상호 접속 구조물에 부착된 제 1 집적 회로 디바이스;
    상기 상호 접속 구조물에 부착된 제 2 집적 회로 디바이스 - 상기 제 2 집적 회로 디바이스는 상기 제 1 집적 회로 디바이스와는 상이한 기능을 갖고, 상기 상호 접속 구조물은 상기 제 1 집적 회로 디바이스와 상기 제 2 집적 회로 디바이스를 상호 접속함 - ;
    상기 제 1 집적 회로 디바이스 및 상기 제 2 집적 회로 디바이스를 둘러싸는 봉지재로서, 상기 봉지재, 상기 상호 접속 구조물, 및 상기 기판의 에지는 경계를 같이 하고 있는, 상기 봉지재;
    상기 기판의 상기 제 1 면으로부터 상기 기판의 상기 제 2 면으로 연장되며, 상기 제 1 집적 회로 디바이스에 전기적으로 연결되고, 상기 기판의 상기 제 2 면으로부터 돌출된 부분을 갖는 관통 비아;
    상기 기판의 상기 제 2 면 상에 형성되고, 상기 관통 비아의 돌출부를 둘러싸는 절연 층 - 상기 절연 층의 상부 표면은 상기 관통 비아의 상부 표면과 동일한 레벨을 가짐 - ;
    상기 절연 층 위에 형성되고 상기 관통 비아 상에 개구를 갖는 유전체 층;
    상기 유전체 층 위에 있고 상기 개구를 통해 상기 관통 비아와 접촉하는 UBM;
    상기 UBM 상의 전도성 범프 - 상기 전도성 범프 및 상기 UBM은 함께 단일의 연속적인 금속 물질이고, 상기 전도성 범프는 상기 관통 비아로부터 측 방향으로 오프셋됨 - ;
    상기 UBM 및 상기 전도성 범프를 둘러싸는 제 1 언더필; 및
    상기 상호 접속 구조물과 상기 제 1 집적 회로 디바이스 사이, 상기 상호 접속 구조물과 상기 제 2 집적 회로 디바이스 사이 및 상기 제 1 집적 회로 디바이스와 상기 제 2 집적 회로 디바이스 사이의 언더필 물질을 포함하는 제 2 언더필 - 상기 봉지재는 상기 제 2 언더필을 둘러싸고 있음 - ;
    을 포함하는, 패키지 구조물.
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