KR102538178B1 - 유기 인터포저를 포함하는 반도체 패키지 - Google Patents

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Abstract

본 개시는 접속패드가 배치된 활성면을 갖는 반도체 칩, 반도체 칩의 활성면 상에 배치되며, 상면에 배치되는 패드층, 접속패드와 전기적으로 연결되는 재배선층, 및 절연층을 포함하는 연결부재, 반도체 칩의 접속패드와 연결부재의 패드층 사이에 배치되어 반도체 칩과 연결부재를 접속하는 접속부재, 연결부재의 패드층의 상면 상에 배치되며, 적어도 하나의 금속층을 포함하는 표면처리층, 및 연결부재에 매립되며, 연결부재의 재배선층과 전기적으로 연결되는 UBM(Under Bump Metallurgy)층을 포함하고, UBM층은, 연결부재의 절연층에 매립되는 UBM 패드, UBM 패드 상에 배치되는 적어도 하나의 도금층, 및 연결부재의 절연층의 적어도 일부를 관통하며 연결부재의 재배선층과 UBM 패드를 전기적으로 연결하는 UBM 비아를 포함하는 UBM층을 포함하며, 표면처리층 및 UBM층의 도금층은, 각각 패드층의 측면 및 UBM 패드의 측면으로 연장되지 않도록 일면 상에만 배치되고, UBM층의 도금층은 측면의 적어도 일부가 UBM층의 도금층을 둘러싸는 연결부재의 절연층의 측면과 이격되는, 유기 인터포저를 포함하는 반도체 패키지에 관한 것이다.

Description

유기 인터포저를 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE COMPRISING ORGANIC INTERPOSER}
본 개시는 유기 인터포저를 포함하는 반도체 패키지에 관한 것이다.
세트(set)의 고사양화 및 HBM(High Bandwidth Memory) 채용으로 인터포저(interposer) 시장이 성장하고 있다. 현재는 인터포저의 재료로 실리콘이 주류를 이루고 있으나, 대면적화 및 저 코스트화를 위하여 글라스(glass)나 올가닉(organic) 방식의 개발이 이루어지고 있다. 인터포저를 세트의 메인보드 등에 연결하는 부분을 UBM(Under Bump Metallurgy)층이라고 하며, UBM층의 구조에 따라 연결부분의 신뢰성이 크게 영향을 받게 되므로 이를 최적화 할 필요가 있다.
특히, 본딩 신뢰성 향상을 위하여 UBM층에 대한 다양한 표면처리가 이루어지고 있다. 이와 같은 표면처리는 주로 무전해 도금을 이용하는데, 이 경우, 표면처리층이 패드의 상면뿐 아니라 측면 상에도 배치되어 솔더와의 접합 후 다양한 불량들이 발생할 수 있다.
본 개시의 여러 목적 중 하나는 공정을 간소화하면서 표면처리층 및 UBM층에서의 불량 발생을 방지할 수 있는 구조를 갖는 유기 인터포저를 포함하는 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 연결부재의 상하에서 표면처리층 및 UBM층의 도금층을 모두 전해 도금으로 패드의 일면 상에만 형성하고, UBM층의 도금층은 역순 도금 방식으로 형성하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 유기 인터포저를 포함하는 반도체 패키지는, 접속패드가 배치된 활성면을 갖는 반도체 칩, 상기 반도체 칩의 활성면 상에 배치되며, 상면에 배치되는 패드층, 상기 접속패드와 전기적으로 연결되는 재배선층, 및 절연층을 포함하는 연결부재, 상기 반도체 칩의 접속패드와 상기 연결부재의 패드층 사이에 배치되어 상기 반도체 칩과 상기 연결부재를 접속하는 접속부재, 상기 연결부재의 패드층의 상면 상에 배치되며, 적어도 하나의 금속층을 포함하는 표면처리층, 및 상기 연결부재에 매립되며, 상기 연결부재의 재배선층과 전기적으로 연결되는 UBM(Under Bump Metallurgy)층을 포함하고, 상기 UBM층은, 상기 연결부재의 절연층에 매립되는 UBM 패드, 상기 UBM 패드 상에 배치되는 적어도 하나의 도금층, 및 상기 연결부재의 절연층의 적어도 일부를 관통하며 상기 연결부재의 재배선층과 상기 UBM 패드를 전기적으로 연결하는 UBM 비아를 포함하는 UBM층을 포함하며, 상기 표면처리층 및 상기 UBM층의 도금층은, 각각 상기 패드층의 측면 및 상기 UBM 패드의 측면으로 연장되지 않도록 일면 상에만 배치되고, 상기 UBM층의 도금층은 측면의 적어도 일부가 상기 UBM층의 도금층을 둘러싸는 상기 연결부재의 절연층의 측면과 이격된다.
본 개시의 여러 효과 중 일 효과로서 공정을 간소화하면서 표면처리층 및 UBM층에서의 불량 발생을 방지할 수 있는 구조를 갖는 유기 인터포저를 포함하는 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 3D BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 4는 2.5D 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 5는 2.5D 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 유기 인터포저를 포함하는 반도체 패키지의 일례를 개략적으로 나타낸 단면도이다.
도 7은 유기 인터포저를 포함하는 반도체 패키지의 다른 일례를 개략적으로 나타낸 확대도이다.
도 8a 내지 도 8j는 도 6의 유기 인터포저를 포함하는 반도체 패키지를 형성하는 공정의 일례를 개략적으로 도시한다.
도 9는 유기 인터포저를 포함하는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 10은 유기 인터포저를 포함하는 반도체 패키지의 다른 일례를 개략적으로 나타낸 확대도이다.
도 11은 유기 인터포저를 포함하는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 12는 유기 인터포저를 포함하는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 이들 중 일부는 인터포저 패키지(1121)일 수 있다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
유기 인터포저를 포함하는 반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이하에서는, 도면을 참조하여 이러한 패키징 기술로 제조되는 유기 인터포저를 포함하는 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
도 3은 3D BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
반도체 칩 중 그래픽스 프로세싱 유닛(GPU: Graphics Processing Unit)과 같은 어플리케이션 전용 집적회로(ASIC: Application Specific Integrated Circuit)는 칩 하나 하나의 가격이 매우 높기 때문에 높은 수율로 패키징을 진행하는 것이 매우 중요하다. 이러한 목적으로, 반도체 칩의 실장 전에 수천 내지 수십 만개의 접속패드를 재배선할 수 있는 볼 그리드 어레이(BGA: Ball Grid Array) 기판(2210) 등을 먼저 준비하고, GPU(2220) 등의 고가의 같은 반도체 칩을 후속적으로 BGA 기판(2210) 상에 표면 실장 기술(SMT: Surface Mounting Technology) 등으로 실장 및 패키징하고, 그 후 최종적으로 메인보드(2110) 상에 실장하고 있다.
한편, GPU(2220)의 경우 고대역폭 메모리(HBM: High Bandwidth Memory)와 같은 메모리(Memory)와의 신호 경로를 최소화하는 것이 필요하며, 이를 위하여 HBM(2240)과 같은 반도체 칩을 인터포저(2230) 상에 실장한 후 패키징하고, 이를 GPU(2220)가 실장된 패키지 상에 패키지 온 패키지(POP: Package on Package) 형태로 적층하여 사용하는 것이 이용되고 있다. 다만, 이 경우 장치의 두께가 지나치게 두꺼워지는 문제가 있으며, 신호 경로 역시 최소화하기에는 한계가 있다.
도 4는 2.5D 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 상에 GPU(2220)와 같은 제1 반도체 칩과 HBM(2240)과 같은 제2 반도체 칩을 나란하게(Side-by-Side) 표면 실장한 후 패키징하는 2.5D 인터포저 기술로 실리콘 인터포저를 포함하는 반도체 패키지(2310)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2250)를 통하여 수천 내지 수십만개의 접속패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 실리콘 인터포저를 포함하는 반도체 패키지(2310)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다. 다만, 실리콘 인터포저(2250)의 경우 실리콘 관통 비아(TSV: Through Silicon Via) 등의 형성이 매우 까다로울 뿐 아니라, 제조 비용 역시 상당한바, 대면적화 및 저 코스트화에 불리하다.
도 5는 2.5D 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 대신 유기 인터포저(2260)를 이용하는 것을 고려해볼 수 있다. 예컨대, 유기 인터포저(2260) 상에 GPU(2220)와 같은 제1 반도체 칩과 HBM(2240)과 같은 제2 반도체 칩을 나란하게 표면 실장한 후 패키징하는 2.5D 인터포저 기술로 유기 인터포저를 포함하는 반도체 패키지(2320)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2260)를 통하여 수천 내지 수십만개의 접속패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 유기 인터포저를 포함하는 반도체 패키지(2320)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다. 또한, 대면적화 및 저 코스트화에 유리하다.
한편, 이러한 유기 인터포저를 포함하는 반도체 패키지(2320)의 경우 인터포저(2260) 상에 칩(2220, 2240)을 실장한 후 이를 몰딩 또는 봉합하는 패키지 공정을 수행하여 제조한다. 이는 몰딩 공정을 진행하지 않으면 핸들링이 되지 않아 BGA 기판(2210) 등과 연결할 수 없기 때문이며, 따라서 몰딩을 통해 강성을 유지하고 있다. 다만, 몰딩 공정을 진행하는 경우, 상술한 바와 같이 인터포저(2260) 및 칩(2220, 2240)의 봉합재와의 열팽창계수(CTE) 불일치 등의 이유로 워피지 발생, 언더필수지 채움성 악화, 반도체 칩과 봉합재간 크랙 발생 등의 문제가 발생할 수 있다.
도 6은 유기 인터포저를 포함하는 반도체 패키지의 일례를 대략 나타낸 단면도이다.
도 6을 참조하면, 일례에 따른 유기 인터포저를 포함하는 반도체 패키지(100A)는 각각 접속패드(111P, 112P, 113P)가 배치된 활성면을 갖는 반도체 칩(111, 112, 113), 반도체 칩(111, 112, 113)의 적어도 일부를 봉합하는 봉합재(160), 반도체 칩(111, 112, 113)의 활성면 상에 배치되며 각각의 접속패드(111P, 112P, 113P)와 전기적으로 연결된 재배선층(122), 재배선층(122)과 연결되는 비아(123), 및 절연층(121)을 포함하는 연결부재(120), 반도체 칩(111, 112, 113)의 접속패드(111P, 112P, 113P)와 연결부재(120)의 패드층(122c) 사이에 배치되어 반도체 칩(111, 112, 113)과 연결부재(120)를 접속하는 접속부재(115), 연결부재(120)의 패드층(122c)의 상면 상에 배치되는 표면처리층(130), 연결부재(120)에 매립되며 연결부재(120)의 재배선층(122)과 전기적으로 연결된 UBM층(140), 및 UBM층(140)과 연결된 전기연결구조체(150)를 포함한다. UBM층(140)은 연결부재(120)의 절연층(121)에 매립되는 UBM 패드(142), 연결부재(120)의 절연층(121)에 매립되어 연결부재(120)의 재배선층(122)과 UBM 패드(142)를 전기적으로 연결하는 UBM 비아(143), 연결부재(120)의 절연층(121)에 매립되며 UBM 패드(142) 상에 배치되는 제1 및 제2 도금층(145, 146), 및 제1 및 제2 도금층(145, 146) 상의 금속층(149)을 포함한다.
연결부재(120)는 상부 및 하부에서 각각 접속부재(115) 및 전기연결구조체(150)와 연결될 수 있다. 접속부재(115)는 연결부재(120)의 최상부의 패드층(122c)에 의해 연결되고, 전기연결구조체(150)는 연결부재(120) 하부의 UBM층(140)에 의해 연결될 수 있다. 표면처리층(130)은 제1 및 제2 표면처리층(132, 134)을 포함하며, 이는 각각 UBM층(140)의 제1 및 제2 도금층(145, 146)과 동일한 전해 금속층을 포함할 수 있다. 즉, 표면처리층(130)과 제1 및 제2 도금층(145, 146)은 동일한 물질의 금속층들을 포함할 수 있으며, 상기 금속층들이 적층된 구조도 동일할 수 있다. 예를 들어, 제1 표면처리층(132) 및 제1 도금층(145)은 금(Au) 도금층일 수 있으며, 패드층(122c) 및 UBM 패드(142)의 산화를 방지할 수 있다. 제2 표면처리층(134) 및 제2 도금층(146)은 각각 제1 표면처리층(132) 및 제1 도금층(145)과 다른 물질로 이루어지며, 예를 들어 니켈(Ni) 도금층일 수 있다. 제2 표면처리층(134) 및 제2 도금층(146)은 각각 제1 표면처리층(132)과 패드층(122c) 및 제1 도금층(145)과 UBM 패드(142)에 의한 금속간화합물(intermetallic compound)의 형성을 방지할 수 있다. 다만, 표면처리층(130)과 제1 및 제2 도금층(145, 146)은 크기, 또는 평면 상에서의 직경이 서로 다를 수 있다. 표면처리층(130)은 상대적으로 작은 접속부재(115)와 연결되므로, 제1 및 제2 도금층(145, 146)보다 작은 직경을 가질 수 있다.
패드층(122c) 상의 표면처리층(130) 및 UBM층(140)의 제1 및 제2 도금층(145, 146)은 모두 전해 도금에 의해 형성된 층이다. 따라서, 무전해 도금 방식한 기존의 구조들과 달리, 패드층(122c) 및 UBM 패드(142)의 측면 상으로 연장되지 않고, 패드층(122c)의 상면 및 UBM 패드(142)의 하면에만 한정되어 배치된다. 따라서, 접속부재(115) 및 전기연결구조체(150)가 패드층(122c) 및 UBM 패드(142)의 측면을 따라 웨팅(wetting)되어 형성되는 커켄달 보이드(Kirkendall void), 솔더의 소모(consumption) 등과 같은 불량 발생이 방지될 수 있다.
또한, 종래의 인터포저는 절연층에 재배선층을 형성하고, 재배선층 상에 다이를 부착하고 이를 몰딩하는 패키지 공정을 수행한 후, 패키지를 캐리어에서 분리하고, 캐리어와 접해있던 패키지의 하면에 비아 형성, 노광, 및 도금 등의 공정을 거쳐 UBM층을 형성하였다. 이러한 종래의 방법은 UBM층을 가장 마지막에 형성하는바, 통상 UBM층 라스트 공법이라 한다. 이러한 UBM층 라스트 공법에서는 패키지 단독에서의 휨 문제로 인해 공정 전행이 어렵기 때문에 별도의 캐리어를 더 사용해야 하며, UBM층 공정을 위한 전용 라인을 구축해야 하는 부담이 존재하였다. 또한, 저 청정도의 패키지 라인을 통과한 제품이 다시 고 청정도의 노광 및 도금 공정을 거쳐야 함에 따라서 공정 품질의 리스크나 수율 하락의 리스크 등이 존재하였다. 일반적으로, UBM층 라스트 공법을 적용하는 경우, UBM 패드는 절연부재 또는 절연부재 상의 패시베이션층 상에 형성된다.
반면, 일례에 따른 반도체 패키지(100A)의 경우는 후술하는 공정에서 알 수 있듯이 UBM층 퍼스트 공법을 적용하여 제조한다. 즉, 연결부재(120)를 형성하기 전에 연결부재(120)를 형성하는 라인에서 UBM층(140)을 먼저 형성할 수 있다. 따라서, UBM층 형성을 위한 전용 라인을 생략할 수 있으며 패널 레벨에서 UBM층을 형성할 수 있어, 공정이 단순화될 수 있다. 특히, UBM 패드(142)의 표면처리층에 해당하는 제1 및 제2 도금층(145, 146)을 먼저 형성하므로, 도금 인입선에 따른 설계의 제약이 없이 UBM층(140)을 형성할 수 있어 미세 피치의 구현이 가능하다.
한편, 일례에 따른 반도체 패키지(100A)의 경우는 UBM 비아(143)는 연결부재(120)의 재배선층(122)과 접하는 상면의 폭이 UBM 패드(142)와 접하는 하면의 폭 보다 크다. 여기서, 폭은 단면도를 기준으로 판단한다. 종래와 같이 UBM층 라스트 공법을 적용하는 경우에는, UBM 비아의 상면의 폭은 하면의 폭 보다 작은 것이 일반적이다. 반면, 일례에 따른 반도체 패키지(100A)의 경우는 UBM층 퍼스트 공법을 적용하는바, UBM 비아(143)가 상면의 폭이 하면의 폭 보다 넓은, 소위 역 사다리꼴 형상으로 형성될 수 있다. 또한, 연결부재(120)의 재배선층(122) 및 비아(123)와 마찬가지로 UBM 패드(142) 및 UBM 비아(143)를 형성하므로, UBM 비아(143)는 채워진 비아(filled-via)일 수 있다.
이하, 일례에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
반도체 칩(111, 112, 113)은 예를 들면, 센트럴 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서 칩일 수 있고, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩일 수도 있으며, 또는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM, 플래시 메모리), HBM(High Bandwidth Memory) 등의 메모리 칩일 수도 있다. 또한, 이들이 서로 조합되어 배치될 수도 있다. 제한되지 않는 예로서, 제1 반도체 칩(111) 및 제3 반도체 칩(113)은 HBM 등의 메모리 칩일 수 있고, 제2 반도체 칩(112)은 AP 등의 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다. 반도체 칩(111, 112, 113)은 연결부재(120)를 통하여 서로 전기적으로 연결될 수 있다.
반도체 칩(111, 112, 113)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이 경우 각각의 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 각각의 바디에는 다양한 회로가 형성되어 있을 수 있다. 반도체 칩(111, 112, 113) 각각의 접속패드(111P, 112P, 113P)는 각각의 반도체 칩(111, 112, 113)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 각각의 바디 상에는 접속패드(111P, 112P, 113P)를 노출시키는 패시베이션막이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막 등이 더 배치될 수도 있다. 필요에 따라서는, 반도체 칩(111, 112, 113)의 활성면 상에 재배선층이 더 형성될 수 있으며, 범프(111B, 112B, 113B) 등이 접속패드(111P, 112P, 113P)와 연결된 형태를 가질 수도 있다. 범프(111B, 112B, 113B)는 금속이나 솔더로 이루어질 수 있다. 반도체 칩(111, 112, 113)은 접속패드(111P, 112P, 113) 및/또는 범프(111B, 112B, 113B)를 통하여 연결부재(120)의 상부의 노출된 패드층(122c)과 연결될 수 있으며, 연결에는 솔더, 마이크로 범프 등의 접속부재(115)가 이용될 수 있다. 각각의 반도체 칩(111, 112, 113)은 공지의 언더필 수지(170)로 연결부재(120) 상에 고정될 수도 있다.
연결부재(120)는 반도체 칩(111, 112, 113) 각각의 접속패드(111P, 112P, 113P)를 재배선한다. 연결부재(120)를 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(111, 112, 113) 각각의 접속패드(111P, 112P, 113P)가 재배선 될 수 있으며, 전기연결구조체(150)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(120)는 절연층(121), 절연층(121) 상에 또는 내에 형성된 재배선층(122), 및 절연층(121)을 관통하며 서로 다른 층에 형성된 재배선층(122)을 전기적으로 연결하는 비아(123)를 포함한다. 연결부재(120)의 층수는 도면에 도시한 것 보다 많을 수도 있고, 또는 더 적을 수도 있다. 이러한 형태의 연결부재(120)는 2.5D 형태의 유기 인터포저로 사용될 수 있다.
연결부재(120)는 특히, 최하부의 제1 절연층(121a), UBM층(140)이 매립되는 제2 절연층(121b), UBM층(140) 상의 제3 절연층(121c), 제3 절연층(121c) 내에 매립되어 UBM 비아(143)와 접하는 제1 재배선층(122a), 제3 절연층(121c)의 적어도 일부를 관통하며 제1 재배선층(122a)과 제2 재배선층(122b)을 전기적으로 연결하는 제1 비아(123a)를 포함한다. 연결부재(120)는 이러한 형태의 제3 절연층(121c), 제2 재배선층(122b), 및 제1 비아(123a)가 반복적으로 적층되어 구성된 것일 수 있다. 또한, 연결부재(120)는 봉합재(160) 및/또는 언더필 수지(170)와 접하는 최상부의 절연층(121) 상에 배치된 패드층(122c)을 포함한다. 패드층(122c)은 재배선층(122)의 일부에 해당할 수 있으며, 반도체 칩(111, 112, 113)의 실장을 위한 패드 역할을 수행할 수 있다. 또한, 최하부의 제1 절연층(121a)은 패시베이션층으로 기능할 수 있으며, 실시예들에 따라 제2 및 제3 절연층(121b, 121c)과 다른 물질을 포함할 수도 있다.
절연층(121)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 또는, PID(Photo Imeagable Dielectric) 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(121)은 각각 감광성 절연층일 수 있다. 절연층(121)이 감광성의 성질을 가지는 경우, 절연층(121)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(123)의 파인 피치를 달성할 수 있다. 절연층(121)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(121)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있다.
재배선층(122)은 실질적으로 접속패드(111P, 112P, 113P)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(122)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다. 재배선층(122) 중 패드층(122c)의 표면에는 표면처리층(130)이 형성될 수 있다.
비아(123)는 서로 다른 층에 형성된 재배선층(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 비아(123)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(123)는 도전성 물질로 완전히 충전될 수 있으나, 이에 한정되는 것은 아니다. 비아(123)의 단면 형상은 도면을 기준으로 대략 역 사다리꼴 형상일 수 있다.
표면처리층(130)은 제1 및 제2 표면처리층(132, 134)을 포함한다. 제1 및 제2 표면처리층(132, 134)은 서로 다른 물질로 이루어진 층일 수 있으며, 상부에 제1 표면처리층(132)이 배치되고, 제1 표면처리층(134)과 패드층(122c)의 사이에 제2 표면처리층(134)이 배치된다. 예를 들어, 제1 표면처리층(132)은 금(Au)으로 이루어지고, 제2 표면처리층(134)은 니켈(Ni)로 이루어질 수 있다. 표면처리층(130)은 패드층(122c)의 상면 상에만 형성되어, 패드층(122c)의 측면을 노출시킬 수 있다. 표면처리층(130)으로부터 노출된 패드층(122c)의 측면은 언더필 수지(170)와 접촉될 수 있으며, 실시예에 따라, 적어도 일부는 접속부재(115)와 접촉될 수도 있다.
UBM층(140)은 전기연결구조체(150)의 접속신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. UBM층(140)은 연결부재(120)의 하부에서 제2 절연층(121b)에 매립되는 UBM 패드(142), 제2 절연층(121b에 매립되어 연결부재(120)의 재배선층(122)과 UBM 패드(142)를 전기적으로 연결하는 UBM 비아(143), 제2 절연층(121b)에 매립되며 UBM 패드(142)의 일부 상에 배치되는 제1 및 제2 도금층(145, 146), 및 제1 도금층(145)과 제1 절연층(121a)의 사이에 배치되는 금속층(149)을 포함한다. 전기연결구조체(150)는 제1 도금층(145) 상에 배치되며 제1 절연층(121a)의 하부로 돌출되도록 배치된다.
제1 및 제2 도금층(145, 146)은 UBM 패드(142)의 표면처리층에 해당할 수 있다. 제1 및 제2 도금층(145, 146)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 예를 들어, 제1 도금층(145)은 금(Au) 도금층일 수 있으며, 제2 도금층(146)은 니켈(Ni) 도금층일 수 있다. 다만, 제1 및 제2 도금층(145, 146)을 이루는 층들의 개수는 이에 한정되지 않는다. 본 실시예에서, 제1 및 제2 도금층(145, 146)의 물질 및 적층 구조는 표면처리층(130)과 동일할 수 있으나, 이에 한정되지는 않는다.
금속층(149)은 제1 및 제2 도금층(145, 146)의 형성을 위한 시드층일 수 있다. 금속층(149)은 제조 공정 중에 전기연결구조체(150)의 형성을 위한 개구부(151)의 형성 시 일부가 제거되고, 제1 절연층(121a)으로 덮인 영역에서만 잔존할 수 있다. 금속층(149)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄(Ti)층 및 구리(Cu)층을 포함할 수 있다.
전기연결구조체(150)는 제1 절연층(121a)이 제거된 개구부(151)에 배치되어, 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 반도체 패키지(100A)는 전기연결구조체(150)를 통하여 전자기기의 메인보드에 실장될 수 있다. 따라서, 전기연결구조체(150)는 접속부재(115)보다 크기 및 직경이 클 수 있다. 또한, 전기연결구조체(150)는 제1 도금층(145) 상에 배치될 수 있으며, 개구부(151)는 제1 도금층(145)보다 작게 형성되어, 제1 도금층(145)의 일부를 노출시킬 수 있다. 전기연결구조체(150)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(150)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(150)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결구조체(150)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(150)의 수는 접속패드(111P, 112P, 113P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결구조체(150) 중 일부는 팬-아웃 영역에 배치될 수 있다. 팬-아웃 영역이란 반도체 칩(111, 112, 113)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 반도체 패키지(100A)는 팬-아웃 반도체 패키지일 수 있다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
봉합재(160)는 반도체 칩(111, 112, 113) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 반도체 칩(111, 112, 113)의 적어도 일부를 감싸는 형태이면 무방하다. 봉합재(160)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 재료, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 다만, 이에 한정되는 것은 아니며, 유리섬유 또한 포함하는 프리프레그(prepreg) 등이 사용될 수도 있다. 또는, 공지의 EMC(Epoxy Molding Compound) 등이 사용될 수도 있다.
언더필 수지(170)는 반도체 칩(111, 112, 113)을 연결부재(120) 상에 고정할 수 있다. 언더필 수지(170)는 에폭시 등을 포함하는 공지의 재료를 적용할 수 있다. 필요에 따라서는 언더필 수지(170)는 생략될 수 있다. 한편, 도면에는 도시하지 않았으나, 필요에 따라서는 수동부품이 연결부재(120) 상에 반도체 칩(111, 112, 113)과 나란하게 배치되어 패키징될 수도 있다.
도 7은 유기 인터포저를 포함하는 반도체 패키지의 다른 일례를 개략적으로 나타낸 확대도이다.
도 7을 참조하면, 도 6의 확대도에 대응되는 영역이 도시된다. 본 실시예에서, 전기연결구조체(150)가 배치되는 개구부(151)는 제1 및 제2 도금층(145, 146)과 동일한 크기 또는 폭으로 형성된다. 따라서, 제1 도금층(145)의 하면 전체가 제1 및 제2 절연층(121a, 121b)으로부터 하부로 노출되어, 전기연결구조체(150)와 접촉된다. 따라서, UBM층(140a)은 도 6의 실시예에서와 달리, 제1 절연층(121a)과 제1 도금층(145) 사이에 배치되는 금속층(149)이 모두 제거되어 금속층(149)을 포함하지 않는다. 그 외에 다른 구성에 대한 설명은 상술한 일례에 따른 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바 생략한다.
도 8a 내지 도 8j는 도 6의 유기 인터포저를 포함하는 반도체 패키지를 형성하는 공정의 일례를 개략적으로 도시한다.
도 8a를 참조하면, 캐리어(210)를 준비한다. 캐리어(210)는 코어층(211) 및 코어층(211) 상에 형성된 이형층(212)을 포함할 수 있다. 코어층(211)은 유리(glass), 또는 절연수지, 무기필러, 및 유리섬유를 포함하는, 예를 들면, 프리프레그일 수 있다. 이형층(212)은 예를 들어, 구리(Cu), 티타늄(Ti) 등의 금속을 포함할 수 있으며, 분리가 용이하도록 표면처리가 되어있을 수 있다. 캐리어(210)는 글라스 캐리어이거나, 실시예들에 따라, 통상의 디테치 코어(detach core)일 수 있다.
도 8b를 참조하면, 캐리어(210) 상에, 제1 절연층(121a) 및 금속층(149)을 순차적으로 형성한다. 제1 절연층(121a)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 PID(Photo Imeagable Dielectric) 수지와 같은 감광성 절연물질을 사용하여 형성할 수 있다. 금속층(149)은 스퍼터링 공정에 의해 형성할 수 있으며, 예를 들어, 티타늄(Ti)/구리(Cu)의 이중층으로 형성할 수 있다.
도 8c를 참조하면, 금속층(149) 상에 패턴층(220)을 형성한 후, 제1 및 제2 도금층(145, 146)을 순차적으로 형성한다. 패턴층(220)은 포토레지스트층 또는 드라이 필름으로 형성할 수 있다. 제1 및 제2 도금층(145, 146)은 전해 도금 공정으로 패턴층(220) 사이를 채워 형성할 수 있다. 제1 및 제2 도금층(145, 146)은 시드(seed)층인 금속층(149) 상에 형성된다. 특히, 제1 및 제2 도금층(145, 146)은 전해 도금으로 형성할 수 있으며, 무전해 도금으로 형성하는 경우에 발생할 수 있는 패턴 주변으로의 번짐과 같은 불량을 방지할 수 있다. 제1 및 제2 도금층(145, 146)은 동일한 크기 및 폭으로 형성될 수 있으나, 이에 한정되지는 않는다.
도 8d를 참조하면, 제1 및 제2 도금층(145, 146)을 덮는 UBM 패드(142)를 형성하고, 패턴층(220)을 제거한다. UBM 패드(142)는 제1 및 제2 도금층(145, 146) 상에 형성할 수 있다. 다음으로, 패턴층(220)의 하부에 있던 금속층(149)을 제거할 수 있다.
도 8e를 참조하면, 제2 절연층(121b)을 형성하고, 제2 절연층(121b)을 패터닝하여 UBM 패드(142)와 연결되는 비아(143)를 형성한다. 제2 절연층(121b)은 라미네이션이나 도포 방법 등으로 형성할 수 있으며, 비아(143)는 포토리소그래피법, 기계적 드릴 및/또는 레이저 드릴 등으로 비아홀을 형성한 후, 이를 도전성 물질로 매립하여 형성할 수 있다. 그 결과 UBM층(140)이 형성된다.
도 8f를 참조하면, 제2 절연층(121b) 및 UBM층(140)의 상부에 제1 재배선층(122a) 이외의 구성들을 더 형성하여, 연결부재(120)를 형성한다. 연결부재(120) 및 UBM층(140)은 동일한 라인에서 연속적으로 형성될 수 있다. 절연층(121)은 PID 등을 라미네이션하거나 도포하는 방법 등으로 형성할 수 있다. 재배선층(122) 및 비아(123)는 드라이 필름 등을 이용하여 패턴을 형성한 후, 이를 도금 공법으로 채우는 방법으로 형성할 수 있다. 도금 공법으로는 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등을 이용할 수 있으나, 이에 한정되는 것은 아니다. 다른 일례에 따른 공정에서는, 도 8d와 같이 UBM 패드(142)가 형성된 캐리어(210)를 제조된 연결부재(120)와 결합하여 이후의 공정을 수행할 수도 있다.
도 8g를 참조하면, 연결부재(120)의 상부에 형성된 패드층(122c)에 표면처리층(130)을 형성한다. 패드층(122c)과 접하는 제2 표면처리층(134)을 먼저 형성하고, 제2 표면처리층(134) 상에 제1 표면처리층(132)을 형성한다. 표면처리층(130)은 전해 도금 공정으로 형성한다. 특히, 표면처리층(130)은 패드층(122c) 및 패드층(122c)과 연결되는 비아(143)를 형성하는 데 이용한 시드(seed)층 및 패턴층을 그대로 이용하여 전해 도금 공정을 수행함으로써 형성할 수 있다. 따라서, 별도의 전해 인입선 제거 공정이 추가되지 않을 수 있다. 다음으로, 패널 레벨보다 작은 단위, 예를 들어, 스트립(strip) 레벨로 쏘잉하고, 필요에 따라, 쿼드 루트(Quad Route) 검사, 재배선층(122)의 전기검사 등을 수행한다. 이와 같이, 표면처리층(130) 및 제1 및 제2 도금층(145, 146)은 모두 패널 레벨에서 형성할 수 있어, 공정이 효율화될 수 있다.
도 8h를 참조하면, 연결부재(120)의 상부에 반도체 칩(111,112, 113)을 실장하고, 반도체 칩(111, 112, 113)을 봉합하는 봉합재(160)를 형성한다. 실장에는 마이크로 범프와 같은 접속부재(115)를 이용할 수 있으며, 그 후 언더필 수지(170)로 반도체 칩(111, 112, 113)를 고정할 수 있다. 봉합재(160)는 필름 형태를 라미네이션 하거나, 액상 형태를 도포 및 경화 방법으로 형성할 수 있다.
도 8i를 참조하면, 연결부재(120) 및 반도체 칩(111, 112, 113)으로부터 캐리어(210)를 분리한다. 캐리어(210)의 분리는 이형층(212)의 분리로 수행될 수 있으며, 잔존하는 이형층(212)은 에칭 공정으로 제거한다. 이에 따라, 최하부의 제1 절연층(121a)이 노출된다.
도 8j를 참조하면, 제1 절연층(121a)의 일부를 제거하는 디스큠(descum) 에칭 공정을 수행하고, 노출된 금속층(149)을 제거하는 플라즈마 에칭 공정을 수행한다. 이에 의해, 제1 절연층(121a)의 사이에서 제1 도금층(145)이 노출된다. 한편, 필요에 따라서 봉합재(160)를 그라인딩(grinding) 처리할 수 있다. 그라인딩에 의하여 반도체 칩(111, 112, 113)의 각각의 상면이 동일 레벨에 위치할 수 있다. 즉, 반도체 칩(111, 112, 113)의 두께가 실질적으로 동일해질 수 있다. 다만, 상기 그라인딩 공정은 전기연결구조체(150)의 형성 후에 수행되거나 생략될 수도 있다.
다음으로, 도 6을 함께 참조하면, 전기연결구조체(150)의 부착 및 리플로우(reflow) 공정을 진행한다. 일련의 과정을 통하여 상술한 일례에 따른 반도체 패키지(100A)가 제조될 수 있다.
도 9는 유기 인터포저를 포함하는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 9를 참조하면, 다른 일례에 따른 유기 인터포저를 포함하는 반도체 패키지(100B)에서, UBM층(140)의 제1 도금층(145)은 측면이 제1 및 제2 도금층(145, 146)을 둘러싸는 제2 절연층(121b)의 측면과 수평하게 이격된다. 즉, 도 6의 실시예에서와 달리, 전기연결구조체(150)가 배치되는 개구부(151)는 제1 및 제2 도금층(145, 146)보다 넓게 형성되며, 제1 및 제2 도금층(145, 146)의 측면의 일부, 예를 들어 제1 도금층(145)의 측면이 노출되도록 형성된다. 따라서, 제1 및 제2 절연층(121a, 121b)의 개구부(151)를 이루는 측면은 제1 도금층(145)의 측면으로부터 제1 길이(D1)만큼 이격되어 위치할 수 있다. 상기 제1 길이(D1)는 실시예들에서 다양하게 선택될 수 있다. 전기연결구조체(150)는 제1 도금층(145)의 측면과 제1 및 제2 절연층(121a, 121b) 사이를 채우도록 배치될 수 있다. 제1 도금층(145)은 하면 전체가 제1 및 제2 절연층(121a, 121b)으로부터 하부로 노출되어, 전기연결구조체(150)와 접촉된다. 따라서, UBM층(140a)은 도 7의 실시예에서와 같이, 제1 절연층(121a)과 제1 도금층(145) 사이에 배치되는 금속층(149)이 모두 제거되어 금속층(149)을 포함하지 않는다. 그 외에 다른 구성에 대한 설명은 상술한 일례에 따른 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바 생략한다.
도 10은 유기 인터포저를 포함하는 반도체 패키지의 다른 일례를 개략적으로 나타낸 확대도이다.
도 10을 참조하면, 도 9의 확대도에 대응되는 영역이 도시된다. 본 실시예에서는 도 9의 실시예에서와 달리, 전기연결구조체(150a)가 제1 도금층(145)의 측면과 제1 및 제2 절연층(121a, 121b) 사이를 채우지 않도록 배치될 수 있다. 따라서, 제1 도금층(145)의 측면과 제1 및 제2 절연층(121a, 121b) 사이에는 에어 갭(air-gap)(AG)이 형성되고, 제1 도금층(145)의 측면은 외부로 노출될 수 있다. 그 외에 다른 구성에 대한 설명은 상술한 일례에 따른 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바 생략한다.
도 11은 유기 인터포저를 포함하는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 11을 참조하면, 다른 일례에 따른 유기 인터포저를 포함하는 반도체 패키지(100C)에서, UBM층(140)의 제1 및 제2 도금층(145, 146)은 측면이 제1 및 제2 도금층(145, 146)을 둘러싸는 제2 절연층(121b)의 측면과 수평으로 이격된다. 즉, 도 9의 실시예에서와 달리, 전기연결구조체(150)가 배치되는 개구부(151)는 제1 및 제2 도금층(145, 146)의 측면의 전부가 노출되도록 형성된다. 따라서, 제1 및 제2 도금층(145, 146)의 둘레에서 하부로 노출된 제2 절연층(121b)의 하면은 제1 절연층(121a)의 하면으로부터 제2 길이(D2)만큼 상부로 이격될 수 있다. 또한, 제1 및 제2 절연층(121a, 121b)은 제1 도금층(145)의 측면으로부터 제3 길이(D3)만큼 이격되어 개구부(151)를 이루는 측면이 위치할 수 있다. 상기 제2 및 제3 길이(D2, D3)는 실시예들에서 다양하게 선택될 수 있다. 전기연결구조체(150)는 제1 도금층(145)의 측면과 제1 및 제2 절연층(121a, 121b) 사이를 채우도록 배치될 수 있으나, 도 10의 실시예에서와 같이 에어 갭을 형성하도록 배치될 수도 있다. 그 외에 다른 구성에 대한 설명은 상술한 일례에 따른 반도체 패키지(100A, 100B)에서 설명한 바와 실질적으로 동일한바 생략한다.
도 12는 유기 인터포저를 포함하는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 12를 참조하면, 다른 일례에 따른 유기 인터포저를 포함하는 반도체 패키지(100D)에서, UBM층(140)의 제1 도금층(145)의 하면은 제1 도금층(145)의 둘레에서 제2 절연층(121b)의 하면과 공면(coplanar)을 이룬다. 즉, 도 9의 실시예에서와 달리, 제1 및 제2 도금층(145, 146)의 측면은 노출되지 않고, 제2 절연층(121b)으로 둘러싸일 수 있다. 또한, 전기연결구조체(150)가 배치되는 개구부(151)는 제1 및 제2 도금층(145, 146)의 하면의 외측으로 넓게 형성된다. 따라서, 제1 및 제2 절연층(121a, 121b)의 개구부(151)를 이루는 측면은 제1 도금층(145)의 측면으로부터 제4 길이(D4)만큼 이격되어 위치할 수 있다. 전기연결구조체(150)는 개구부(151) 전체를 채우도록 배치될 수 있으나, 도 10의 실시예에서와 같이 에어 갭을 형성하도록 배치될 수도 있다. 그 외에 다른 구성에 대한 설명은 상술한 일례에 따른 반도체 패키지(100A, 100B)에서 설명한 바와 실질적으로 동일한바 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 100A-100D: 반도체 패키지
111, 112, 113: 반도체 칩 111P, 112P, 113P: 접속패드
111B, 112B, 113B: 범프 115: 접속부재
120: 연결부재 122, 122a, 122b: 재배선층
122c: 패드층 123, 123a: 비아
130, 132, 134: 표면처리층 140: UBM층
142: UBM 패드 143: UBM 비아
145: 제1 도금층 146: 제2 도금층
150: 전기연결구조체 160: 봉합재
170: 언더필 수지 210: 캐리어
211: 코어층 212: 이형층
220: 패턴층

Claims (16)

  1. 접속패드가 배치된 활성면을 갖는 반도체 칩;
    상기 반도체 칩의 활성면 상에 배치되며, 상면에 배치되는 패드층, 상기 접속패드와 전기적으로 연결되는 재배선층, 및 절연층을 포함하는 연결부재;
    상기 반도체 칩의 접속패드와 상기 연결부재의 패드층 사이에 배치되어 상기 반도체 칩과 상기 연결부재를 접속하는 접속부재;
    상기 연결부재의 패드층의 상면 상에 배치되며, 적어도 하나의 금속층을 포함하는 표면처리층;
    상기 연결부재에 매립되며, 상기 연결부재의 재배선층과 전기적으로 연결되는 UBM(Under Bump Metallurgy)층; 및
    상기 반도체 칩과 상기 연결부재의 사이에서 상기 접속부재를 둘러싸는 수지층을 포함하고,
    상기 UBM층은, 상기 연결부재의 절연층에 매립되는 UBM 패드, 상기 UBM 패드 상에 배치되는 적어도 하나의 도금층, 및 상기 연결부재의 절연층의 적어도 일부를 관통하며 상기 연결부재의 재배선층과 상기 UBM 패드를 전기적으로 연결하는 UBM 비아를 포함하며,
    상기 표면처리층 및 상기 UBM층의 도금층은, 각각 상기 패드층의 측면 및 상기 UBM 패드의 측면으로 연장되지 않도록 일면 상에만 배치되고,
    상기 UBM층의 도금층은 측면의 적어도 일부가 상기 UBM층의 도금층을 둘러싸는 상기 연결부재의 절연층의 측면과 이격되고,
    상기 패드층의 측면은 상기 수지층과 접하는,
    유기 인터포저를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 표면처리층 및 상기 UBM층의 도금층은 동일한 전해 금속층들을 포함하는,
    유기 인터포저를 포함하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 표면처리층 및 상기 UBM층의 도금층은, 금(Au)을 포함하는 제1 도금층, 및 각각 상기 패드층 및 상기 UBM 패드과 상기 제1 도금층 사이에 배치되며 니켈(Ni)을 포함하는 제2 도금층을 포함하는,
    유기 인터포저를 포함하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 UBM층의 도금층 상에 배치되는 전기연결구조체를 더 포함하고,
    상기 UBM층의 도금층의 측면은 적어도 일부가 상기 전기연결구조체와 접하는,
    유기 인터포저를 포함하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 UBM층의 도금층의 측면은 적어도 일부가 외부로 노출된,
    유기 인터포저를 포함하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 표면처리층은 평면 상에서 상기 UBM층의 도금층보다 작은 직경을 갖는,
    유기 인터포저를 포함하는 반도체 패키지.
  7. 접속패드가 배치된 활성면을 갖는 반도체 칩;
    상기 반도체 칩의 활성면 상에 배치되며, 상면을 이루도록 배치되는 패드층, 상기 접속패드와 전기적으로 연결되는 재배선층, 및 절연층을 포함하는 연결부재;
    상기 반도체 칩의 접속패드와 상기 연결부재의 패드층 사이에 배치되어 상기 반도체 칩과 상기 연결부재를 접속하는 접속부재;
    상기 연결부재의 패드층의 상면 상에 배치되는 표면처리층; 및
    상기 연결부재에 매립되며, 상기 연결부재의 재배선층과 전기적으로 연결되는 UBM층을 포함하고,
    상기 UBM층은, 상기 연결부재의 절연층에 매립되는 UBM 패드, 상기 UBM 패드 상에 배치되는 적어도 하나의 도금층, 및 상기 연결부재의 절연층의 적어도 일부를 관통하며 상기 연결부재의 재배선층과 상기 UBM 패드를 전기적으로 연결하는 UBM 비아를 포함하며,
    상기 표면처리층 및 상기 UBM층의 도금층은, 각각 상기 패드층의 측면 및 상기 UBM 패드의 측면으로 연장되지 않도록 일면 상에만 배치되며, 금(Au)을 포함하는 제1 전해 도금층 및 니켈(Ni)을 포함하는 제2 전해 도금층을 포함하고,
    상기 UBM층의 도금층의 하면은, 상기 연결부재의 절연층으로 덮이는 제1 영역 및 상기 절연층과 수직하게 중첩하지 않는 제2 영역을 포함하고,
    상기 제1 영역과 상기 절연층의 사이에 배치되며, 상기 제2 영역으로 연장되지 않는 금속층을 더 포함하는,
    유기 인터포저를 포함하는 반도체 패키지.
  8. 삭제
  9. 삭제
  10. 접속패드가 배치된 활성면을 갖는 반도체 칩;
    상기 반도체 칩의 활성면 상에 배치되며, 상면을 이루도록 배치되는 패드층, 상기 접속패드와 전기적으로 연결되는 재배선층, 및 절연층을 포함하는 연결부재;
    상기 반도체 칩의 접속패드와 상기 연결부재의 패드층 사이에 배치되어 상기 반도체 칩과 상기 연결부재를 접속하는 접속부재;
    상기 연결부재의 패드층의 상면 상에 배치되는 표면처리층; 및
    상기 연결부재에 매립되며, 상기 연결부재의 재배선층과 전기적으로 연결되는 UBM층을 포함하고,
    상기 UBM층은, 상기 연결부재의 절연층에 매립되는 UBM 패드, 상기 UBM 패드 상에 배치되는 적어도 하나의 도금층, 및 상기 연결부재의 절연층의 적어도 일부를 관통하며 상기 연결부재의 재배선층과 상기 UBM 패드를 전기적으로 연결하는 UBM 비아를 포함하며,
    상기 표면처리층 및 상기 UBM층의 도금층은, 각각 상기 패드층의 측면 및 상기 UBM 패드의 측면으로 연장되지 않도록 일면 상에만 배치되며, 금(Au)을 포함하는 제1 전해 도금층 및 니켈(Ni)을 포함하는 제2 전해 도금층을 포함하고,
    상기 연결부재의 절연층의 하면은 상기 UBM층의 도금층의 둘레에서 상기 UBM층의 도금층의 하면과 연결되며 공면을 이루는 영역을 포함하는,
    유기 인터포저를 포함하는 반도체 패키지.
  11. 삭제
  12. 삭제
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