KR20200069064A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20200069064A
KR20200069064A KR1020180156194A KR20180156194A KR20200069064A KR 20200069064 A KR20200069064 A KR 20200069064A KR 1020180156194 A KR1020180156194 A KR 1020180156194A KR 20180156194 A KR20180156194 A KR 20180156194A KR 20200069064 A KR20200069064 A KR 20200069064A
Authority
KR
South Korea
Prior art keywords
connection
interposer
disposed
semiconductor
semiconductor package
Prior art date
Application number
KR1020180156194A
Other languages
English (en)
Other versions
KR102577265B1 (ko
Inventor
변정수
정태성
고영관
이재언
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180156194A priority Critical patent/KR102577265B1/ko
Priority to US16/685,575 priority patent/US11088115B2/en
Priority to CN201911217424.2A priority patent/CN111293108B/zh
Publication of KR20200069064A publication Critical patent/KR20200069064A/ko
Priority to US17/392,511 priority patent/US20210366878A1/en
Application granted granted Critical
Publication of KR102577265B1 publication Critical patent/KR102577265B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 개시는 서로 전기적으로 연결된 복수의 재배선층을 각각 포함하며 서로 이격되어 나란하게 배치된 복수의 연결구조체 및 상기 복수의 연결구조체 각각의 적어도 일부를 덮으며 상기 복수의 연결구조체 사이의 적어도 일부를 채우는 패시베이션층을 포함하는 인터포저와, 상기 인터포저 상에 배치되며 복수의 제1접속패드를 갖는 제1반도체칩과, 상기 인터포저 상의 상기 제1반도체칩 주위에 배치되며 복수의 제2접속패드를 갖는 제2반도체칩을 포함하며, 상기 복수의 연결구조체는 각각 독립적으로 상기 제1 및 제2반도체칩 중 적어도 하나와 평면 상에서 적어도 일부가 중첩되도록 배치되고, 상기 복수의 연결구조체 각각의 복수의 재배선층은 상기 복수의 제1 및 제2접속패드 중 적어도 하나와 전기적으로 연결된, 반도체 패키지에 관한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
세트(Set)의 고사양화 및 HBM(High Bandwidth Memory) 채용으로 인터포저(Interposer) 시장이 성장하고 있다. 현재는 인터포저의 재료로 실리콘이 주류를 이루고 있다. 예를 들면, 인터포저를 이용하는 반도체 패키지의 경우, 실리콘계 인터포저 상에 다이를 표면 실장시키고, 몰딩재로 몰딩하여 제조하고 있다.
한편, 최근 세트의 고사양화에 의하여 HBM의 수가 기존에 비하여 확대됨으로 인하여 인터포저가 대형화 되고 있으며, 이로 인하여 공정 난이도가 상승하고, 수율이 저하되는 이슈가 하이 리스크(High risk)로 대두되고 있다.
본 개시의 여러 목적 중 하나는 공정 난이도를 낮출 수 있고, 공정 효율성 및 수율을 높일 수 있고, 워피지나 미스 얼라인 문제도 해결할 수 있으며, 그럼에도 대면적의 인터포저를 포함할 수 있는 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 공정의 난이도가 다른 재배선 영역을 각각 분리하여 복수의 연결구조체로 제작하고, 복수의 연결구조체를 하나의 패시베이션층에 각각 나란하게 매립하여 인터포저를 구성하며, 이러한 인터포저 상에 복수의 반도체칩을 배치하여 전기적으로 연결하는 것이다.
예를 들면, 일례에 따른 반도체 패키지는 절연층 및 상기 절연층 상에 또는 내에 배치되며 서로 전기적으로 연결된 복수의 재배선층을 각각 포함하며 서로 이격되어 나란하게 배치된 복수의 연결구조체, 및 상기 복수의 연결구조체 각각의 적어도 일부를 덮으며 상기 복수의 연결구조체 사이의 적어도 일부를 채우는 패시베이션층을 포함하는 인터포저; 상기 인터포저 상에 배치되며, 복수의 제1접속패드를 갖는 제1반도체칩; 및 상기 인터포저 상의 상기 제1반도체칩 주위에 배치되며, 복수의 제2접속패드를 갖는 제2반도체칩; 을 포함하며, 상기 복수의 연결구조체는 각각 독립적으로 상기 제1 및 제2반도체칩 중 적어도 하나와 평면 상에서 적어도 일부가 중첩되도록 배치되고, 상기 복수의 연결구조체 각각의 복수의 재배선층은 상기 복수의 제1 및 제2접속패드 중 적어도 하나와 전기적으로 연결되며, 상기 절연층 및 상기 패시베이션층은 서로 다른 재료를 포함할 수 있다.
또는, 일례에 따른 반도체 패키지는 서로 전기적으로 연결된 복수의 재배선층을 각각 포함하며 서로 이격되어 나란하게 배치된 복수의 연결구조체, 상기 복수의 연결구조체 각각의 적어도 일부를 덮으며 상기 복수의 연결구조체 사이의 적어도 일부를 채우는 패시베이션층, 및 상기 패시베이션층 상에 배치된 금속패드 및 상기 패시베이션층을 관통하며 상기 금속패드를 상기 복수의 재배선층과 전기적으로 연결하는 금속비아를 각각 포함하는 복수의 언더범프금속을 포함하는 인터포저; 상기 인터포저 상에 배치되며, 복수의 제1접속패드를 갖는 제1반도체칩; 및 상기 인터포저 상의 상기 제1반도체칩 주위에 배치되며, 복수의 제2접속패드를 갖는 제2반도체칩; 을 포함하며, 상기 복수의 연결구조체는 각각 독립적으로 상기 제1 및 제2반도체칩 중 적어도 하나와 평면 상에서 적어도 일부가 중첩되도록 배치되고, 상기 복수의 연결구조체 각각의 복수의 재배선층은 상기 복수의 언더범프금속을 통해 상기 복수의 제1 및 제2접속패드 중 적어도 하나와 전기적으로 연결된 것일 수도 있다.
본 개시의 여러 효과 중 일 효과로서 공정 난이도를 낮출 수 있고, 공정 효율성 및 수율을 높일 수 있고, 워피지나 미스 얼라인 문제도 해결할 수 있으며, 그럼에도 대면적의 인터포저를 포함할 수 있는 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 3D BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 4는 2.5D 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 5는 2.5D 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 7은 도 6의 반도체 패키지의 A 영역의 개략적인 확대 단면도다.
도 8은 도 6의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 9는 도 6의 반도체 패키지의 변형된 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 10은 도 6의 반도체 패키지의 변형된 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 6의 반도체 패키지의 변형된 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 12는 도 6의 반도체 패키지의 변형된 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 13 내지 도 15는 도 6의 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 유기 인터포저를 포함하는 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 이들 중 일부는 인터포저를 이용하는 반도체 패키지(1121)일 수 있다. 한편, 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이하에서는, 도면을 참조하여 이러한 패키징 기술로 제조되는 반도체 패키지 중 인터포저를 이용하는 것에 대하여 보다 자세히 알아보도록 한다.
도 3은 3D BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
반도체칩 중 그래픽스 프로세싱 유닛(GPU: Graphics Processing Unit)과 같은 어플리케이션 스페셔픽 집적회로(ASIC: Application Specific Integrated Circuit)는 칩 하나 하나의 가격이 매우 높기 때문에 높은 수율로 패키징을 진행하는 것이 매우 중요하다. 이러한 목적으로, 반도체칩의 실장 전에 수천 내지 수백 만개의 접속패드를 재배선할 수 있는 볼 그리드 어레이(BGA: Ball Grid Array) 기판(2210) 등을 먼저 준비하고, GPU(2220) 등의 고가의 같은 반도체칩을 후속적으로 BGA 기판(2210) 상에 표면 실장 기술(SMT: Surface Mounting Technology) 등으로 실장 및 패키징하고, 그 후 최종적으로 메인보드(2110) 상에 실장하고 있다.
한편, GPU(2220)의 경우 고대역폭 메모리(HBM: High Bandwidth Memory)와 같은 메모리(Memory)와의 신호 경로를 최소화하는 것이 필요하며, 이를 위하여 HBM(2240)과 같은 반도체칩을 인터포저(2230) 상에 실장한 후 패키징하고, 이를 GPU(2220)이 실장된 패키지 상에 패키지 온 패키지(POP: Package on Package) 형태로 적층하여 사용하는 것이 이용되고 있다. 다만, 이 경우 장치의 두께가 지나치게 두꺼워 지는 문제가 있으며, 신호 경로 역시 최소화하기에는 한계가 있다.
도 4는 2.5D 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 상에 GPU(2220)와 같은 제1반도체칩과 HBM(2240)과 같은 제2반도체칩을 나란하게(Side-by-Side) 표면 실장한 후 패키징하는 2.5D 인터포저 기술로, 실리콘 인터포저를 포함하는 반도체 패키지(2310)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2250)를 통하여 수천 내지 수백 만개의 접속패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 실리콘 인터포저를 포함하는 반도체 패키지(2310)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다. 다만, 실리콘 인터포저(2250)의 경우 실리콘 관통 비아(TSV: Through Silicon Via) 등의 형성이 매우 까다로울 뿐 아니라, 제조 비용 역시 상당한바, 대면적화 및 저 코스트화에 불리하다.
도 5는 2.5D 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 대신 유기 인터포저(2260)를 이용하는 것을 고려해볼 수 있다. 예컨대, 유기 인터포저(2260) 상에 GPU(2220)와 같은 제1반도체칩과 HBM(2240)과 같은 제2반도체칩을 나란하게 표면 실장한 후 패키징하는 2.5D 인터포저 기술로 유기 인터포저를 포함하는 반도체 패키지(2320)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2260)를 통하여 수천 내지 수백 만 개의 접속패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 유기 인터포저를 포함하는 반도체 패키지(2310)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다. 또한, 대면적화 및 저 코스트화에 유리하다. 다만, 이러한 유기 인터포저를 포함하는 반도체 패키지(2320)의 경우 몰딩 공정을 진행하는 경우 인터포저(2260) 및 칩(2220, 2240)의 몰딩재와의 열팽창계수(CTE) 불일치 등의 이유로 워피지 발생, 언더필수지 채움성 악화, 다이와 몰딩재간 크랙 발생 등의 문제가 발생할 수 있다. 또한, 유기 인터포저의 경우 미세패턴을 구현하는데 불리할 수 있다.
상술한 문제점을 해결하기 위한 방안으로, 도면에는 구체적으로 도시하지 않았으나, 미세패턴을 갖는 실리콘 계열의 인터커넥션 브리지를 별도로 형성하고, 이를 BGA 기판의 캐비티에 삽입하여 내장시키는 것을 고려해볼 수 있다. 다만, 이 경우 캐비티 형성 및 BGA 기판 내의 대응되는 미세회로 구현이 까다로워, 공정 및 수율 하락의 문제가 발생할 수 있다. 따라서, 이러한 문제점들을 모두 해결할 수 있는 새로운 형태의 반도체 패키지가 요구되고 있다.
도 6은 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 7은 도 6의 반도체 패키지의 A 영역의 개략적인 확대 단면도다.
도 8은 도 6의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 일례에 따른 반도체 패키지(100)는 인터포저(110), 인터포저(110) 상에 배치되며 복수의 제1접속패드(121P)를 갖는 제1반도체칩(121), 및 인터포저(110) 상의 제1반도체칩(121) 주위에 배치되며 복수의 제2접속패드(122P)를 갖는 제2반도체칩(122)을 포함한다. 이때, 인터포저(110)는 절연층(111a, 112a, 113a) 및 절연층(111a, 112a, 113a) 상에 또는 내에 배치되며 서로 전기적으로 연결된 복수의 재배선층(111b, 112b, 113b)을 각각 포함하며 서로 이격되어 나란하게 배치된 복수의 연결구조체(111, 112, 113), 및 복수의 연결구조체(111, 112, 113) 각각의 적어도 일부를 덮으며 복수의 연결구조체(111, 112, 113) 사이의 적어도 일부를 채우는 패시베이션층(115)을 포함한다. 복수의 연결구조체(111, 112, 113)는 각각 독립적으로 제1 및 제2반도체칩(121, 122) 중 적어도 하나와 평면 상에서 적어도 일부가 중첩되도록 배치된다. 복수의 연결구조체(111, 112, 113) 각각의 복수의 재배선층(111b, 112b, 113b)은 복수의 제1 및 제2접속패드(121P, 122P) 중 적어도 하나와 전기적으로 연결된다. 평면 상에서 중첩된다는 것은, 예컨대, 도 8 등에 도시된 바와 같이, 패키지(100)를 위에서 또는 아래에서 바라 보았을 때, 서로 다른 레벨에 배치된 구성요소들 사이의 서로 중첩되는 영역이 존재하는 것을 의미하며, 이하에서도 마찬가지이다.
한편, 상술한 바와 같이, 최근 세트의 고사양화에 의하여 HBM의 수가 기존에 비하여 확대됨으로 인하여 인터포저가 대형화 되고 있으며, 이로 인하여 공정 난이도가 상승하고, 수율이 저하되는 이슈가 하이 리스크로 대두되고 있다. 예를 들면, 채용되는 HBM의 수가 4개에서 8개로 증가하게 되면, 패키지의 면적은 대략 2.5배 커지게 되며, 따라서 파인 재배선층(Fine RDL)이 필요한 면적 또한 2배 이상으로 확대된다. 이와 같이 파인 재배선층의 영역이 늘어남으로써 공정 난이도가 증가하게 되며, 그 결과 이물이나 체계화 관련 불량도 비례하여 증가된다. 이는 다시 공정 비용으로 연결되어 제품의 경쟁력을 저하시키는 결과를 가져올 수 있다.
반면, 일례에 따른 반도체 패키지(100)는 공정 난이도 차이가 있는 영역, 예컨대 제1반도체칩(121)을 재배선하기 위한 제1연결구조체(111)의 제1재배선층(111b) 영역과 제2반도체칩(122)을 재배선하기 위한 제2연결구조체(112)의 제2재배선층(112b) 영역과 제1 및 제2반도체칩(121, 122)을 서로 전기적으로 연결하기 위한 제3연결구조체(123)의 제3재배선층(113b) 영역을 각각 공정 능력에 맞게 분리하여 제작한 후, 각각 제작된 제1 내지 제3연결구조체(111, 112, 113)를 전기검사를 통하여 양품만 선택하여 유닛으로 싱귤레이션 하여 분리하고, 이를 제1 및 제2반도체칩(121, 122)의 위치에 대응되게 배치하며, 그 후 제1 내지 제3연결구조체(111, 112, 113)를 덮는 패시베이션층(115)을 형성하는 방법으로 인터포저(110)를 형성하며, 이후 제1 및 제2반도체칩(121, 122)을 인터포저(110) 상에 표면 실장 형태로 배치한 구조이다. 즉, 공정의 난이도가 높은 영역과 낮은 영역을 분리하여 제1 내지 제3연결구조체(111, 112, 113)로 제조하는바, 공정 난이도를 낮출 수 있고, 수율 향상을 도모할 수 있으며, 제작 공정 효율성 및 판넬(Panel) 내의 공간 활용을 극대화시킬 수 있다. 또한, 캐리어 상에 분리된 제1 내지 제3연결구조체(111, 112, 113)가 배치됨으로써 종래의 실리콘 인터포저나 유기 인터포저와 같이 단순히 다층의 재배선층을 대면적으로 연속적으로 형성하는 구조 대비, 공정 진행에 따른 워피지에 의한 핸들링 이슈 역시 개선할 수 있다.
한편, 일례에 따른 반도체 패키지(100)는 복수의 연결구조체(111, 112, 113) 각각의 절연층(111a, 112a, 113a)이 패시베이션층(115)과 다른 재료를 포함할 수 있다. 예를 들면, 각각의 절연층(111a, 112a, 113a)과 패시베이션층(115) 모두 감광성 절연물질(PID: Photo Image-able Dielectric)을 포함하는 감광성 절연층일 수 있으나, 각각의 절연층(111a, 112a, 113a)은 액상(Liquid) 타입으로 형성된 포지티브(Positive) 타입의 감광성 절연층일 수 있는 반면, 패시베이션층(115)은 필름(Film) 타입으로 형성된 네거티브(Negative) 타입의 비감광성 절연층일 수 있다. 복수의 연결구조체(111, 112, 113) 각각의 절연층(111a, 112a, 113a)이 이와 같이 액상 타입으로 형성된 포지티브 타입의 감광성 절연층인 경우 각각의 재배선층(111b, 112b, 113b)과 접속비아(111c, 112c, 113c)를 보다 용이하게 파인 형태로 미세 설계화 할 수 있으며, 이와 동시에 패시베이션층(115)이 필름 타입으로 형성된 네거티브 타입의 감광성 절연층인 경우 워피지 제어 효과를 강화시킬 수 있고, 또한 복수의 연결구조체(111, 112, 113) 사이를 효과적으로 채움으로써 보이드 문제를 방지할 수 있으며, 두께 편차 역시 줄일 수 있다.
한편, 일례에 따른 반도체 패키지(100)는 인터포저(110)가 패시베이션층(115) 상에 배치된 금속패드(114a) 및 패시베이션층(115)을 관통하며 금속패드(114a)를 복수의 재배선층(111b, 112b, 113b)과 전기적으로 연결하는 금속비아(114b)를 각각 포함하는 복수의 언더범프금속(114)을 더 포함할 수 있다. 복수의 언더범프금속(114)은 복수의 연결구조체(111, 112, 113)의 매립 과정에서 발생하는 복수의 재배선층(111b, 112b, 113b) 및 복수의 제1 및 제2접속패드(121P, 122P)의 미스 얼라인을 보상하여 이들을 전기적으로 연결할 수 있다. 따라서, 상술한 바와 같이 복수의 연결구조체(111, 112, 113)을 분리하여 제작한 후 각각 인터포저(110) 내에 매립 및 배치하는 과정을 거침에도 미스 얼라인을 효과적으로 해결할 수 있다.
한편, 복수의 언더범프금속(114)은 복수의 접속부재(140)를 매개로 복수의 제1 및 제2접속패드(121P, 122P)와 각각 전기적으로 연결될 수 있으며, 이때 접속부재(140)는 각각 주석(Sn) 및 주석(Sn)을 포함하는 합금으로 이루어진 군으로부터 선택된 저융점 금속을 포함하는, 예컨대 솔더 범프일 수 있다. 즉, 제1 및 제2반도체칩(121, 122)은 복수의 언더범프금속(114)과 복수의 접속부재(140)를 이용하여 인터포저(110) 상에 표면 실장 될 수 있다. 이때, 제1 및 제2반도체칩(121, 122)은 각각 인터포저(110) 상에 배치된 언더필 수지(150)로 고정될 수 있다. 언더필 수지(150)는 제1 및 제2반도체칩(121, 122)과 인터포저(110) 사이에서 복수의 언더범프금속(114)과 복수의 접속부재(140) 각각의 적어도 일부를 덮을 수 있다. 또한, 후술하는 제1 및 제2접속패드(121P, 122P) 상에 배치될 수 있는 복수의 제1 및 제2금속범프(121B, 122B) 각각의 적어도 일부를 덮을 수 있다.
한편, 일례에 따른 반도체 패키지(100)는 인터포저(110) 상에 배치되며, 제1 및 제2반도체칩(121, 122)과 언더필 수지(150) 각각의 적어도 일부를 덮는 봉합재(130)를 더 포함할 수 있다. 봉합재(130)는 제1 및 제2반도체칩(121, 122)을 보호함과 동시에 더욱 고정시킬 수 있다. 필요에 따라서, 그라인딩(Grinding) 공정을 통하여 제1 및 제2반도체칩(121, 122) 각각의 백면과 봉합재(130)의 백면이 코플래너(Coplanar)할 수 있으며, 이와 같이 제1 및 제2반도체칩(121, 122)의 백면이 노출되는 경우, 방열 효과를 개선할 수 있다. 여기서, 코플래너하다는 것은 완전한 공면을 이루는 것뿐만 아니라, 대략 공면을 이루는 것, 즉 공정 과정에서 발생하는 미세한 두께 편차 등을 고려한 개념으로 이해한다. 이하에서도 마찬가지이다.
한편, 일례에 따른 반도체 패키지(100)는 복수의 연결구조체(111, 112, 113)가 서로 실질적으로 동일한 두께를 가질 수 있다. 즉, 복수의 연결구조체(111, 112, 113)은 서로 동일한 수의 재배선층(111b, 112b, 113b)을 포함할 수 있다. 이 경우, 복수의 연결구조체(111, 112, 113)을 패시베이션층(115)으로 덮었을 때, 실질적으로 편평한 면을 제공할 수 있는바, 제1 및 제2반도체칩(121, 122)을 용이하게 표면 실장하여 배치할 수 있다. 여기서, 실질적으로라는 것은 완전하게 동일한 것뿐만 아니라, 대략 동일한 것, 즉 공정 과정에서 발생하는 미세한 두께 편차 등을 고려한 개념으로 이해한다. 이하에서도 마찬가지이다.
한편, 일례에 따른 반도체 패키지(100)는 복수의 연결구조체(111, 112, 113) 각각의 절연층(111a, 112a, 113a)의 제1 및 제2반도체칩(121, 122)과 마주하는 측의 반대측 면, 예컨대 도면에서 하면과 패시베이션층(115)의 제1 및 제2반도체칩(121, 122)과 마주하는 측의 반대측 면, 예컨대 도면에서 하면이 코플래너할 수 있다. 이 경우, 캐리어 상에 동일 레벨로 실질적으로 두께가 동일한 복수의 연결구조체(111, 112, 113)을 배치함으로써 상술한 바와 같이 복수의 연결구조체(111, 112, 113)을 패시베이션층(115)으로 덮었을 때 실질적으로 편평한 면을 제공할 수 있다. 또한, 캐리어 제거 후 인쇄회로기판(200) 등에 연결을 위한 제1전기연결금속(160)을 동일 레벨로 제조할 수 있는바, 인쇄회로기판(200) 등에 반도체 패키지(100)가 용이하게 실장 될 수 있다.
이하, 일례에 따른 반도체 패키지(100)에 포함되는 각각의 구성에 대하여 도면을 참조하여 보다 자세히 설명한다.
인터포저(110)는 제1 및 제2반도체칩(121, 122)의 제1 및 제2접속패드(121P, 122P)를 재배선할 수 있으며, 제1 및 제2접속패드(121P, 122P)를 서로 전기적으로 연결할 수 있다. 인터포저(110)를 통하여 다양한 기능을 가지는 수십 내지 수백만 개의 제1 및 제2접속패드(121P, 122P)가 각각 재배선 될 수 있으며, 그 기능에 맞춰 다른 구성요소와 물리적 및/또는 전기적으로 연결될 수 있다. 인터포저(110)는 복수의 연결구조체(111, 112, 113), 및 복수의 연결구조체(111, 112, 113) 각각의 적어도 일부를 덮으며 복수의 연결구조체(111, 112, 113) 사이의 적어도 일부를 채우는 패시베이션층(115)을 포함하며, 바람직하게는 패시베이션층(115) 상에 배치된 금속패드(114a) 및 패시베이션층(115)을 관통하며 금속패드(114a)를 복수의 재배선층(111b, 112b, 113b)과 전기적으로 연결하는 금속비아(114b)를 각각 포함하는 복수의 언더범프금속(114)을 더 포함할 수 있다.
복수의 연결구조체(111, 112, 113)은 제1 내지 제3연결구조체(111, 112, 113)을 포함할 수 있다. 제1연결구조체(111)는 제1반도체칩(121)과 평면 상에서 적어도 일부가 중첩되도록 배치될 수 있고, 제2연결구조체(112)는 제2반도체칩(122)과 평면 상에서 적어도 일부가 중첩되도록 배치될 수 있으며, 제3연결구조체(113)는 제1 및 제2반도체칩(121, 122)과 평면 상에서 각각 적어도 일부가 중첩되도록 배치될 수 있다. 필요에 따라서는, 제1 내지 제3연결구조체(111, 112, 113) 각각의 수는 도면에 도시한 것 보다 많을 수도 있다. 복수의 연결구조체(111, 112, 113)가 서로 실질적으로 동일한 두께를 가질 수 있다. 즉, 복수의 연결구조체(111, 112, 113)은 서로 동일한 수의 재배선층(111b, 112b, 113b)을 포함할 수 있다. 이 경우, 복수의 연결구조체(111, 112, 113)을 패시베이션층(115)으로 덮었을 때, 실질적으로 편평한 면을 제공할 수 있는바, 제1 및 제2반도체칩(121, 122)을 용이하게 표면 실장하여 배치할 수 있다.
제1연결구조체(111)는 제1반도체칩(121)의 제1접속패드(121P)를 재배선하는 역할을 수행한다. 제1연결구조체(111)는 제1절연층(111a), 제1절연층(111a) 상에 또는 내에 배치된 복수의 제1재배선층(111b), 및 제1절연층(111a) 내에 배치되며 복수의 제1재배선층(111b)을 서로 전기적으로 연결하는 복수의 제1접속비아(111c)를 포함한다. 제1절연층(111a), 제1재배선층(111b), 및 제1접속비아(111c)의 층 수는 특별히 한정되지 않으며, 설계에 따라 달라질 수 있다.
제1절연층(111a)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 PID와 같은 감광성 절연물질을 사용할 수 있다. 즉, 제1절연층(111a)은 감광성 절연층일 수 있다. 제1절연층(111a)이 감광성의 성질을 가지는 경우, 제1절연층(111a)을 보다 얇게 형성할 수 있으며, 보다 용이하게 제1재배선층(111b)과 제1접속비아(111c)의 파인 피치를 달성할 수 있다. 보다 구체적으로는, 제1절연층(111a)은 상술한 바와 같이 액상 타입으로 형성된 포지티브 타입의 감광성 절연층일 수 있다. 한편, 제1연결구조체(111)는 이와 같이 유기물질을 포함하는 유기 블락(Organic block)일 수 있다. 제1절연층(111a)은 다층으로 구성될 수 있다. 제1절연층(111a)은 각각의 층의 경계가 분명하여 다층으로 보일 수도 있고, 각각의 층의 경계가 불분명하여 하나의 층으로 보일 수도 있다. 제1절연층(111a)의 최하면은 패시베이션층(115)의 최하면과 코플래너할 수 있다.
제1재배선층(111b)은 제1접속패드(121P)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1재배선층(111b)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예컨대, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 파워 패턴은 동일한 패턴일 수 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 또한, 다양한 용도의 접속비아 패드, 전기연결금속 패드 등을 포함할 수 있다. 최하측의 제1재배선층(111b)의 최하면은 제1절연층(111a)의 최하면으로부터 노출되어 제1전기연결금속과의 연결을 위한 패드로 이용될 수 있다. 제1재배선층(111b)의 최하측의 제1전기연결금속(160)을 위한 패드 패턴의 표면에는 표면처리층(미도시)이 형성될 수 있으며, 표면처리층(P)은 니켈(Ni)/금(Au) 등으로 도금된 것일 수 있다.
제1접속비아(111c)는 서로 다른 층에 배치된 제1재배선층(111b)을 전기적으로 연결시키며, 그 결과 전기적 경로를 형성시킨다. 제1접속비아(111c)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1접속비아(111c)는 금속 물질로 완전히 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 상면의 폭이 하면의 폭보다 넓은 테이퍼 형상을 가질 수 있다. 제1접속비아(111c)는 신호용 비아, 그라운드용 비아, 파워용 비아 등을 가질 수 있으며, 그라운드용 비아와 파워용 비아는 동일한 비아일 수도 있다.
제2연결구조체(112)는 제2반도체칩(122)의 제2접속패드(122P)를 재배선하는 역할을 수행한다. 제2연결구조체(112)는 얼라인의 편의상 제2반도체칩(122)과 일대 다의 관계로 배치될 수 있다. 예컨대, 두 개의 제2반도체칩(122)에 대응하여 하나의 제2연결구조체(112)가 배치될 수 있다. 제2연결구조체(112)는 제2절연층(112a), 제2절연층(112a) 상에 또는 내에 배치된 복수의 제2재배선층(112b), 및 제2절연층(112a) 내에 배치되며 복수의 제2재배선층(112b)을 서로 전기적으로 연결하는 복수의 제2접속비아(112c)를 포함한다. 제2절연층(112a)은 다층으로 구성될 수 있다. 제2절연층(112a), 제2재배선층(112b), 및 제2접속비아(112c)의 층 수는 특별히 한정되지 않으며, 설계에 따라 달라질 수 있다.
제2절연층(112a)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 PID와 같은 감광성 절연물질을 사용할 수 있다. 즉, 제2절연층(112a)은 감광성 절연층일 수 있다. 제2절연층(112a)이 감광성의 성질을 가지는 경우, 제2절연층(112a)을 보다 얇게 형성할 수 있으며, 보다 용이하게 제2재배선층(112b)과 제2접속비아(112c)의 파인 피치를 달성할 수 있다. 보다 구체적으로는, 제2절연층(112a)은 상술한 바와 같이 액상 타입으로 형성된 포지티브 타입의 감광성 절연층일 수 있다. 한편, 제2연결구조체(112)도 이와 같이 유기물질을 포함하는 유기 블락일 수 있다. 제2절연층(112a)은 각각의 층의 경계가 분명하여 다층으로 보일 수도 있고, 각각의 층의 경계가 불분명하여 하나의 층으로 보일 수도 있다. 제2절연층(112a)의 최하면은 패시베이션층(115)의 최하면과 코플래너할 수 있다.
제2재배선층(112b)은 제2접속패드(121P)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제2재배선층(112b)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예컨대, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 파워 패턴은 동일한 패턴일 수 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 또한, 다양한 용도의 접속비아 패드, 전기연결금속 패드 등을 포함할 수 있다. 최하측의 제2재배선층(112b)의 최하면은 제2절연층(112a)의 최하면으로부터 노출되어 제1전기연결금속과의 연결을 위한 패드로 이용될 수 있다. 제2재배선층(112b)의 최하측의 제1전기연결금속(160)을 위한 패드 패턴의 표면에는 표면처리층(P)이 형성될 수 있으며, 표면처리층(미도시)은 니켈(Ni)/금(Au) 등으로 도금된 것일 수 있다.
제2접속비아(112c)는 서로 다른 층에 배치된 제2재배선층(112b)을 전기적으로 연결시키며, 그 결과 전기적 경로를 형성시킨다. 제2접속비아(112c)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제2접속비아(112c)는 금속 물질로 완전히 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 상면의 폭이 하면의 폭보다 넓은 테이퍼 형상을 가질 수 있다. 제2접속비아(112c)는 신호용 비아, 그라운드용 비아, 파워용 비아 등을 가질 수 있으며, 그라운드용 비아와 파워용 비아는 동일한 비아일 수도 있다.
제3연결구조체(113)는 제1 및 제2반도체칩(121, 122)의 제1 및 제2접속패드(121P, 122P)를 서로 전기적으로 연결하는 역할을 수행한다. 즉, 제3연결구조체(113)는 유기 인터커넥트 브리지(Organic interconnect bridge) 역할을 수행한다. 제3연결구조체(113) 역시 얼라인의 편의상 제2반도체칩(122)과 일대 다의 관계로 배치될 수 있다. 예컨대, 두 개의 제2반도체칩(122)에 대응하여 하나의 제3연결구조체(113)가 배치될 수 있다. 제3연결구조체(113)는 제3절연층(113a), 제3절연층(113a) 상에 또는 내에 배치된 복수의 제3재배선층(113b), 및 제3절연층(113a) 내에 배치되며 복수의 제3재배선층(113b)을 서로 전기적으로 연결하는 복수의 제3접속비아(113c)를 포함한다. 제3절연층(113a)은 다층으로 구성될 수 있다. 제3절연층(113a), 제3재배선층(113b), 및 제3접속비아(113c)의 층 수는 특별히 한정되지 않으며, 설계에 따라 달라질 수 있다.
제3절연층(113a)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 PID와 같은 감광성 절연물질을 사용할 수 있다. 즉, 제3절연층(113a)은 감광성 절연층일 수 있다. 제3절연층(113a)이 감광성의 성질을 가지는 경우, 제3절연층(113a)을 보다 얇게 형성할 수 있으며, 보다 용이하게 제3재배선층(113b)과 제3접속비아(113c)의 파인 피치를 달성할 수 있다. 보다 구체적으로는, 제3절연층(113a)은 상술한 바와 같이 액상 타입으로 형성된 포지티브 타입의 감광성 절연층일 수 있다. 한편, 제3연결구조체(113)도 이와 같이 유기물질을 포함하는 유기 블락일 수 있다. 제3절연층(113a)은 각각의 층의 경계가 분명하여 다층으로 보일 수도 있고, 각각의 층의 경계가 불분명하여 하나의 층으로 보일 수도 있다. 제3절연층(113a)의 최하면은 패시베이션층(115)의 최하면과 코플래너할 수 있다.
제3재배선층(113b)은 제1 및 제2접속패드(121P, 122P)를 서로 전기적으로 연결하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제3재배선층(113b)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예컨대, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 그라운드 패턴과 파워 패턴은 동일한 패턴일 수 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 또한, 다양한 용도의 접속비아 패드, 전기연결금속 패드 등을 포함할 수 있다. 최하측의 제3재배선층(113b)의 최하면은 제3절연층(113a)의 최하면으로부터 노출되어 제1전기연결금속과의 연결을 위한 패드로 이용될 수 있다. 제3재배선층(111b)의 최하측의 제1전기연결금속(160)을 위한 패드 패턴의 표면에는 표면처리층(미도시)이 형성될 수 있으며, 표면처리층(미도시)은 니켈(Ni)/금(Au) 등으로 도금된 것일 수 있다.
제3접속비아(113c)는 서로 다른 층에 배치된 제3재배선층(113b)을 전기적으로 연결시키며, 그 결과 전기적 경로를 형성시킨다. 제3접속비아(113c)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제3접속비아(113c)는 금속 물질로 완전히 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 상면의 폭이 하면의 폭보다 넓은 테이퍼 형상을 가질 수 있다. 제3접속비아(113c)는 신호용 비아, 그라운드용 비아, 파워용 비아 등을 가질 수 있으며, 그라운드용 비아와 파워용 비아는 동일한 비아일 수도 있다.
패시베이션층(115)은 복수의 연결구조체(111, 112, 113)를 매립하여 복수의 연결구조체(111, 112, 113)를 보호할 수 있으며, 또한 복수의 연결구조체(111, 112, 113)를 고정하는 역할을 수행할 수 있다. 패시베이션층(115)은 절연물질을 포함한다. 절연물질로는 감광성 절연물질을 포함할 수 있다. 이 경우 언더범프금속(114)을 보다 용이하게 파인 피치로 형성할 수 있다. 패시베이션층(115)은 구체적으로는 드라이 필름으로 형성된 네거티브 타입의 감광성 절연층일 수 있다. 이 경우, 상술한 바와 같이 대면적으로 복수의 연결구조체(111, 112, 113)을 용이하게 덮을 수 있으며, 복수의 연결구조체(111, 112, 113) 사이 사이의 보이드 등을 최소화할 수 있다.
언더범프금속(114)은 각각 패시베이션층(115) 상에 배치된 금속패드(114a) 및 패시베이션층(115)을 관통하며 금속패드(114a)를 복수의 재배선층(111b, 112b, 113b)과 전기적으로 연결하는 금속비아(114b)를 포함한다. 언더범프금속(114)은 복수의 연결구조체(111, 112, 113)의 매립 과정에서 발생하는 복수의 재배선층(111b, 112b, 113b) 및 복수의 제1 및 제2접속패드(121P, 122P)의 미스 얼라인을 보상하여 이들을 전기적으로 연결할 수 있다. 따라서, 상술한 바와 같이 복수의 연결구조체(111, 112, 113)을 분리하여 제작한 후 각각 인터포저(110) 내에 매립 및 배치하는 과정을 거침에도 미스 얼라인을 효과적으로 해결할 수 있다.
금속패드(114a)는 접속부재(140)와 접하는 영역을 제공한다. 금속패드(114a)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 금속패드(114a)는 예컨대, 그라운드 패드, 파워 패드, 신호 패드 등을 포함할 수 있다. 그라운드 패드와 파워 패드는 동일한 패드일 수 있다. 금속패드(114a) 각각의 표면에는 표면처리층(미도시)이 형성될 수 있으며, 표면처리층(미도시)은 니켈(Ni)/금(Au) 등으로 도금된 것일 수 있다.
금속비아(114b)는 패시베이션층(115)의 복수의 연결구조체(111, 112, 113)를 덮는 영역을 관통함으로써 금속패드(114a)와 복수의 재배선층(111b, 112b, 113b) 간의 전기적 연결 경로를 제공한다. 금속비아(114b) 역시 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 금속비아(114b)는 금속 물질로 완전히 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아홀의 벽면을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 제1 내지 제3접속비아(111c, 112c, 113c)와 마찬가지로 상면의 폭이 하면의 폭보다 넓은 테이퍼 형상을 가질 수 있다. 금속비아(114b)는 신호용 비아, 그라운드용 비아, 파워용 비아 등을 가질 수 있으며, 그라운드용 비아와 파워용 비아는 동일한 비아일 수도 있다.
제1반도체칩(121)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit) 형태일 수 있다. 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 제1반도체칩(121)의 제1접속패드(121P)는 제1반도체칩(121)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 구리(Cu)나 알루미늄(Al) 등의 금속 물질을 특별한 제한 없이 사용할 수 있다. 바디 상에는 제1접속패드(121P)를 노출시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막(미도시)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 제1접속패드(121P) 상에는 접속부재(140)와 접하는 제1금속범프(121B)가 배치될 수 있으며, 제1금속범프(121B)는 구리(Cu) 등의 공지의 금속 물질을 포함할 수 있다.
제2반도체칩(122)도 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태일 수 있다. 다만, 제2반도체칩(122)은 이러한 집적회로(IC)가 복수개 스택된 형태일 수 있다. 스택된 집적회로(IC)는 TSV(Through Silicon Via) 등을 통하여 서로 전기적으로 연결될 수 있다. 제2반도체칩(122) 역시 다른 구성요소와 전기적으로 연결시키기 위한 제2접속패드(122P)를 가질 수 있으며, 이때 제2접속패드(122P)는 제2반도체칩(122)의 인터포저(110)와 마주하는 최하측에 배치된 것을 의미한다. 제2접속패드(122P) 상에도 접속부재(140)와 접하는 제2금속범프(122B)가 배치될 수 있으며, 제2금속범프(122B) 역시 구리(Cu) 등의 공지의 금속 물질을 포함할 수 있다.
제1반도체칩(121)은 그래픽스 프로세싱 유닛(GPU)과 같은 어플리케이션 스페셔픽 집적회로(ASIC)일 수 있다. 제2반도체칩(122)은 각각 고대역폭 메모리(HBM)와 같은 스택 메모리(Stacked Memory)일 수 있다. 즉, 제1 및 제2반도체칩(121, 122)은 각각 수십 내지 수백 만개 이상의 I/O를 갖는 고가의 칩일 수 있으나, 이에 한정되는 것은 아니다. 제2반도체칩(122)은 제1반도체칩(121) 보다 많은 수로 배치될 수 있으며, 제1반도체칩(121)의 주위에 각각 배치될 수 있다. 예를 들면, 제1반도체칩(121)의 양측에 각각 두 개의 제2반도체칩(122)이 배치될 수 있다.
봉합재(130)는 제1 및 제2반도체칩(121, 122)을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 제1 및 제2반도체칩(121, 122) 각각의 적어도 일부를 감싸는 형태이면 무방하다. 봉합재(130)는 언더필 수지(150) 역시 감싸는 형태일 수 있다. 예를 들면, 봉합재(130)는 제1 및 제2반도체칩(121, 122) 각각의 측면의 적어도 일부와 언더필 수지(150)의 측면의 적어도 일부를 덮을 수 있다. 봉합재(130)는 절연물질을 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT 등이 사용될 수 있다. 또는, PIE(Photo Image-able Encapsulant)가 사용될 수도 있다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기필러 및 유리섬유에 함침된 재료, 예컨대 프리프레그(prepreg) 등을 사용할 수도 있다. 필요에 따라서, 그라인딩 공정을 통하여 제1 및 제2반도체칩(121, 122) 각각의 백면과 봉합재(130)의 백면이 코플래너할 수 있으며, 이와 같이 제1 및 제2반도체칩(121, 122)의 백면이 노출되는 경우, 방열 효과를 개선할 수 있다.
접속부재(140)는 각각의 언더범프금속(114)을 제1 및 제2접속패드(121P, 122P), 보다 구체적으로는 제1 및 제2금속범프(121B, 122B)와 연결함으로써, 전기적 연결 경로를 제공한다. 접속부재(140)는 각각 주석(Sn) 및 주석(Sn)을 포함하는 합금으로 이루어진 군으로부터 선택된 저융점 금속을 포함하는, 예컨대 솔더 범프일 수 있다. 즉, 제1 및 제2반도체칩(121, 122)은 복수의 언더범프금속(114)과 복수의 접속부재(140)를 이용하여 인터포저(110) 상에 표면 실장 될 수 있다.
언더필 수지(150)는 인터포저(110) 상에 표면 실장 된 제1 및 제2반도체칩(121, 122)을 고정할 수 있으며, 또한 제1 및 제2반도체칩(121, 122)과 인터포저(110) 사이에서 복수의 언더범프금속(114)과 복수의 접속부재(140)와 복수의 제1 및 제2금속범프(121B, 122B) 각각의 적어도 일부를 덮음으로써, 이들을 보호할 수 있다. 언더필 수지(150)의 재료는 특별히 한정되지 않으며, 에폭시 수지와 같은 접착성을 갖는 절연물질을 사용할 수 있다. 언더필 수지(150)는 제1 및 제2반도체칩(121, 122) 각각에 대응되도록 복수 개의 형태로 도입될 수도 있고, 제1 및 제2반도체칩(121, 122)을 모두 한 번에 고정하는 하나의 형태도 도입될 수도 있다.
제1전기연결금속(160)은 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 반도체 패키지(100)는 제1전기연결금속(160)을 통하여 BGA 기판 등에 실장 될 수 있다. 제1전기연결금속(160)은 상술한 저융점 금속, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 제1전기연결금속(160)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 제1전기연결금속(160)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1전기연결금속(160)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 제1전기연결금속(160)의 수는 제1 및 제2접속패드(121P, 122P)의 수에 따라서 수천 내지 수백 만개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
한편, 반도체 패키지(100)의 인터포저(110)의 하측에는 인쇄회로기판(200)이 배치될 수 있으며, 인쇄회로기판(200)은 제1전기연결금속(160)과 연결될 수 있다. 즉, 반도체 패키지(100)는 인쇄회로기판(200) 상에 제1전기연결금속(160)을 통하여 표면 실장 될 수 있다. 인쇄회로기판(200)은 제2전기연결금속(210)을 매개로 전자기기의 메인보드 등에 실장 될 수 있다. 인쇄회로기판(200)은 이와 같이 BGA 기판일 수 있으나, 반드시 이에 한정되는 것은 아니다.
필요에 따라서는, 인쇄회로기판(200) 및/또는 제2전기연결금속(210)까지 배치된 상태로 반도체 패키지(100)가 제조될 수 있다. 즉, 반도체 패키지(100)가 인쇄회로기판(200) 및/또는 제2전기연결금속(210)을 포함하는 것일 수도 있다.
도 9는 도 6의 반도체 패키지의 변형된 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 제2 및 제3연결구조체(112, 113)의 개수는 각각 제2반도체칩(122)의 개수에 맞춰서 보다 세분화되어 구성될 수도 있다. 예컨대, 제2 및 제3연결구조체(112, 113)를 제2반도체칩(122)의 개수와 동일한 개수로 각각 형성한 후 인터포저(110) 내에 각각 매립하여 배치할 수 있다. 이와 같이, 일례에 따른 반도체 패키지(100)는 제2 및 제3연결구조체(112, 113)를 보다 세분화하여 공정 능력에 맞게 분리하여 제작한 후, 각각 전기검사를 통하여 양품만 선택하여 유닛으로 싱귤레이션 하여 분리하고, 이를 제2반도체칩(122) 각각의 위치에 맞춰 배치할 수 있는바, 공정 난이도를 더욱 낮출 수 있고, 공정 효율성 및 수율을 높일 수 있다. 필요에 따라서는, 제2연결구조체(112)만 더 세분화하고, 제3연결구조체(113)는 도 8에 도시된 바와 같이 구성할 수도 있다. 또는, 제3연결구조체(113)만 더 세분화하고, 제2연결구조체(112)는 도 8에 도시된 바와 같이 구성할 수도 있다.
도 10은 도 6의 반도체 패키지의 변형된 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 제1반도체칩(121)은 복수 개로 배치될 수 있으며, 제2반도체칩(122) 역시 더 많은 개수로 제1반도체칩(121) 주위에 각각 배치될 수 있다. 이 경우, 인터포저(110) 역시 보다 대면적으로 형성될 수 있다. 이와 같이, 일례에 따른 반도체 패키지(100)는 공정 난이도를 낮출 수 있고, 공정 효율성 및 수율을 높일 수 있고, 워피지나 미스 얼라인 문제도 해결할 수 있으며, 그럼에도 대면적의 인터포저(110)를 포함할 수 있다. 따라서, 이러한 인터포저(110)를 통하여 세트의 고사양화에 용이하게 대응할 수 있다.
도 11은 도 6의 반도체 패키지의 변형된 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 제1반도체칩(121)이 복수 개로 배치되고, 제2반도체칩(122) 역시 더 많은 개수로 제1반도체칩(121) 주위에 각각 되는 경우, 제1 내지 제3연결구조체(111, 112, 113) 역시 보다 세분화되어 각각 복수 개로 구성될 수 있다. 예컨대, 제1연결구조체(111)는 제1반도체칩(121)의 개수와 동일한 개수로 세분화될 수 있고, 제2 및 제3연결구조체(112, 113)는 각각 제2반도체칩(122)의 개수의 반의 개수로 세분화될 수 있다. 이와 같이, 보다 세분화하여 제1 내지 제3연결구조체(111, 112, 113)을 형성함으로써, 대면적의 인터포저(110)를 더욱 낮은 공정 난이도로 제조할 수 있고, 그 결과 공정 효율성 및 수율을 더욱 높일 수 있다. 필요에 따라서는, 제1 및 제2연결구조체(111, 112)만 더 세분화하고, 제3연결구조체(113)는 도 10에 도시된 바와 같이 구성할 수도 있다. 또는, 제3연결구조체(113)만 더 세분화하고, 제1 및 제2연결구조체(111, 112)는 도 10에 도시된 바와 같이 구성할 수도 있다. 또는, 제1연결구조체(111)만 더 세분화하고, 제2 및 제3연결구조체(112, 113)는 도 10에 도시된 바와 같이 구성할 수도 있다.
도 12는 도 6의 반도체 패키지의 변형된 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 제1반도체칩(121)이 복수 개로 배치되고, 제2반도체칩(122) 역시 더 많은 개수로 제1반도체칩(121) 주위에 각각 되는 경우, 제1 내지 제3연결구조체(111, 112, 113)를 더욱 세분화되어 각각 복수 개로 구성될 수 있다. 예컨대, 제1연결구조체(111)는 제1반도체칩(121)의 개수와 동일한 개수로 세분화될 수 있고, 제2 및 제3연결구조체(112, 113)는 각각 제2반도체칩(122)의 개수와 동일한 개수로 세분화될 수 있다. 이와 같이, 더욱 세분화하여 제1 내지 제3연결구조체(111, 112, 113)을 형성함으로써, 대면적의 인터포저(110)를 더욱 낮은 공정 난이도로 제조할 수 있고, 그 결과 공정 효율성 및 수율을 더욱 높일 수 있다. 필요에 따라서는, 제1 및 제2연결구조체(111, 112)만 더 세분화하고, 제3연결구조체(113)는 도 10 또는 도 11에 도시된 바와 같이 구성할 수도 있다. 또는, 제3연결구조체(113)만 더 세분화하고, 제1 및 제2연결구조체(111, 112)는 도 10 또는 도 11에 도시된 바와 같이 구성할 수도 있다. 또는, 제1연결구조체(111)만 더 세분화하고, 제2 및 제3연결구조체(112, 113)는 도 10 또는 도 11에 도시된 바와 같이 구성할 수도 있다.
도 13 내지 도 15는 도 6의 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 13을 참조하면, 먼저, 캐리어(300)를 준비한다. 캐리어(300)는 글라스(Glass) 캐리어일 수 있다. 다만, 이에 한정되는 것은 아니며, 예컨대 동박적층판(CCL: Copper Clad Laminate)일 수도 있다. 캐리어(300)를 준비한 후, 캐리어(300) 상에 절연층(310)을 형성한다. 절연층(310)은 무기필러 및 절연수지를 포함할 수 있으며, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF 등일 수 있다. 다음으로, 복수의 연결구조체(111, 112, 113)를 절연층(310) 상에 각각 배치한다. 구체적으로, 공정 난이도 차이가 있는 복수의 연결구조체(111, 112, 113)을 각각 공정 능력에 맞게 도금 공정 및 포토리소그래피 공정 등을 이용하여 분리하여 제작한다. 각각의 연결구조체(111, 112, 113)는 최하측에 전기연결금속과 연결될 수 있는 패드 패턴을 가지며, 최상측에 언더범프금속과 연결될 수 있는 패드 패턴을 가지도록 형성한다. 제작된 복수의 연결구조체(111, 112, 113)는 전기검사를 통해 양품 만을 선택하여 유닛으로 싱귤레이션하여 절연층(310) 상에 제1 및 제2반도체칩(121, 122)과 대응되도록 배치하여 절연층(310)에 부착한다. 부착에는 접착제(미도시)를 이용할 수 있다. 접착제(미도시)는 후속 공정 후 제거가 용이하며 열적으로 안정된 재료를 사용함이 바람직하며, 예컨대 300도 이상에서 고온 안정성을 유지하는 액상(Liquid) 또는 필름(Film) 타입을 적용할 수 있다.
도 14를 참조하면, 다음으로, 절연층(310) 상에 패시베이션층(115)을 형성하여 복수의 연결구조체(111, 112, 113)을 매립한다. 패시베이션층(115)은 드라이 필름을 적층한 후 경화하는 방법으로 형성할 수 있다. 다음으로, 포토리소그래피 방법 등으로 패시베이션층(115)을 관통하며 복수의 연결구조체(111, 112, 113) 상에 복수의 재배선층(111b, 112b, 113b) 각각의 최상측 패드 패턴의 적어도 일부를 노출시키는 개구를 형성한 후, 각각의 개구 상에 AP(Additive Process), SAP(Semi AP), MSAP(Modified SAP), Tenting 등의 도금 공정으로 금속패드(114a) 및 금속비아(114b)를 포함하는 언더범프금속(114)을 복수개 형성한다. 필요에 따라서, 금속패드(114a) 표면에는 니켈(Ni)/금(Au) 등으로 표면처리층(미도시)을 형성할 수 있다. 다음으로, 복수의 접속부재(140)를 이용하여 제1 및 제2반도체칩(121, 122)의 복수의 제1 및 제2접속패드(121P, 122P) 상의 복수의 제1 및 제2금속범프(121B, 122B)를 복수의 언더범프금속(114)과 연결하는 방식으로, 제1 및 제2반도체칩(121, 122)을 인터포저(110) 상에 표면 실장한다. 그 후, 언더필 수지(150)로 제1 및 제2반도체칩(121, 122)과 인터포저(110) 사이를 채움으로써 제1 및 제2반도체칩(121, 122)을 고정시키고, 또한 복수의 제1 및 제2금속범프(121B, 122B)와 복수의 언더범프금속(114)과 복수의 접속부재(140)를 덮는다.
도 15를 참조하면, 다음으로, 인터포저(110) 상에 봉합재(130)를 형성하여 제1 및 제2반도체칩(121, 122)과 언더필 수지(150) 등을 매립한다. 봉합재(130)는 필름 타입의 ABF 등을 적층한 후 경화하는 방법으로 형성할 수 있다. 그 후, 필요에 따라서 그라인딩 공정을 통하여 제1 및 제2반도체칩(121, 122)의 백면이 봉합재(130)의 백면으로부터 노출되도록 한다. 다음으로, 캐리어(300) 및 절연층(310)을 분리하여 제거한다. 다음으로, 저융점 금속, 예컨대 솔더 등을 이용하여 각각의 연결구조체(111, 112, 113)의 최하측의 패드 패턴 상에 복수의 제1전기연결금속(160)을 형성한다. 필요에 따라서, 각각의 연결구조체(111, 112, 113)의 최하측의 패드 패턴의 표면에는 니켈(Ni)/금(Au) 등으로 표면처리층(미도시)을 형성할 수 있다. 그 후, 리플로우(Reflow)를 거치면, 일련의 과정을 통하여, 상술한 일례에 따른 반도체 패키지(100)가 제조될 수 있다. 이후, 필요에 따라서 하측에 제2전기연결금속(210)이 형성된 인쇄회로기판(200) 상에 제1전기연결금속(160)을 매개로 반도체 패키지(100)를 표면 실장하여 배치할 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 유기 인터포저를 포함하는 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기
1010: 메인보드
1020: 칩 관련부품
1030: 네트워크 관련부품
1040: 기타부품
1090: 신호라인
1100: 스마트 폰
1101: 스마트 폰 바디
1110: 스마트 폰 마더보드
1120: 스마트 폰 부품
1130: 스마트 폰 카메라
1121: 인터포저를 이용하는 반도체 패키지
2110: 메인보드
2210: BGA 기판
2220: GPU
2230: 인터포저
2240: HBM
2250: 실리콘 인터포저
2260: 유기 인터포저
2310: 실리콘 인터포저를 포함하는 반도체 패키지
2320: 유기 인터포저를 포함하는 반도체 패키지
100: 반도체 패키지
110: 인터포저
111, 112, 113: 연결구조체
111a, 112a, 113a: 절연층
111b, 112b, 113b: 재배선층
111c, 112c, 113c: 접속비아
114: 언더범프금속
114a: 금속패드
114b: 금속비아
115: 패시베이션층
121, 122: 반도체칩
121P, 122P: 접속패드
121B, 122B: 금속범프
130: 봉합재
140: 접속부재
150: 언더필 수지
160: 전기연결금속
200: 인쇄회로기판
210: 전기연결금속
300: 캐리어
310: 절연층

Claims (16)

  1. 절연층 및 상기 절연층 상에 또는 내에 배치되며 서로 전기적으로 연결된 복수의 재배선층을 각각 포함하며 서로 이격되어 나란하게 배치된 복수의 연결구조체, 및 상기 복수의 연결구조체 각각의 적어도 일부를 덮으며 상기 복수의 연결구조체 사이의 적어도 일부를 채우는 패시베이션층을 포함하는 인터포저;
    상기 인터포저 상에 배치되며, 복수의 제1접속패드를 갖는 제1반도체칩; 및
    상기 인터포저 상의 상기 제1반도체칩 주위에 배치되며, 복수의 제2접속패드를 갖는 제2반도체칩; 을 포함하며,
    상기 복수의 연결구조체는 각각 독립적으로 상기 제1 및 제2반도체칩 중 적어도 하나와 평면 상에서 적어도 일부가 중첩되도록 배치되고,
    상기 복수의 연결구조체 각각의 복수의 재배선층은 상기 복수의 제1 및 제2접속패드 중 적어도 하나와 전기적으로 연결되며,
    상기 절연층 및 상기 패시베이션층은 서로 다른 재료를 포함하는,
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 절연층 및 상기 패시베이션층은 감광성 절연층인,
    반도체 패키지.
  3. 제 2 항에 있어서,
    상기 절연층은 포지티브 타입의 감광성 절연층이고,
    상기 패시베이션층은 네거티브 타입의 감광성 절연층인,
    반도체 패키지.
  4. 제 1 항에 있어서,
    상기 복수의 연결구조체 각각의 상기 절연층의 상기 제1 및 제2반도체칩과 마주하는 측의 반대측 면은 상기 패시베이션층의 상기 제1 및 제2반도체칩과 마주하는 측의 반대측 면과 코플래너(Coplanar)한,
    반도체 패키지.
  5. 제 1 항에 있어서,
    상기 인터포저는 상기 패시베이션층 상에 배치된 금속패드 및 상기 패시베이션층을 관통하며 상기 금속패드를 상기 복수의 재배선층과 전기적으로 연결하는 금속비아를 각각 포함하는 복수의 언더범프금속을 더 포함하며,
    상기 복수의 언더범프금속은 복수의 접속부재를 매개로 상기 복수의 제1 및 제2접속패드와 각각 전기적으로 연결된,
    반도체 패키지.
  6. 제 5 항에 있어서,
    상기 복수의 접속부재는 각각 주석(Sn) 및 주석(Sn)을 포함하는 합금으로 이루어진 군으로부터 선택된 저융점 금속을 포함하는,
    반도체 패키지.
  7. 제 5 항에 있어서,
    상기 복수의 제1 및 제2접속패드 상에는 복수의 제1 및 제2금속범프가 각각 배치되어 상기 복수의 접속부재와 각각 연결된,
    반도체 패키지.
  8. 제 7 항에 있어서,
    상기 인터포저 상에 배치되며, 상기 제1 및 제2반도체칩과 상기 인터포저 사이에서 상기 복수의 언더범프금속와 상기 복수의 접속부재와 상기 복수의 제1 및 제2금속범프 각각의 적어도 일부를 덮는 언더필 수지; 를 더 포함하는,
    반도체 패키지.
  9. 제 8 항에 있어서,
    상기 인터포저 상에 배치되며, 상기 제1 및 제2반도체칩과 상기 언더필 수지 각각의 적어도 일부를 덮는 봉합재; 를 더 포함하는,
    반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제1 및 제2반도체칩 각각의 상기 인터포저와 마주하는 측의 반대측 면은 상기 봉합재의 상기 인터포저와 마주하는 측의 반대측 면과 코플래너한,
    반도체 패키지.
  11. 제 1 항에 있어서,
    상기 복수의 연결구조체는 상기 제1반도체칩과 평면 상에서 적어도 일부가 중첩되도록 배치된 제1연결구조체, 상기 제2반도체칩과 평면 상에서 적어도 일부가 중첩되도록 배치된 제2연결구조체, 및 상기 제1 및 제2반도체칩과 평면 상에서 각각 적어도 일부가 중첩되도록 배치된 제3연결구조체를 포함하며,
    상기 제1연결구조체의 상기 복수의 재배선층은 상기 복수의 제1접속패드 중 적어도 하나를 재배선하고,
    상기 제2연결구조체의 상기 복수의 재배선층은 상기 복수의 제2접속패드 중 적어도 하나를 재배선하며,
    상기 제3연결구조체의 상기 복수의 재배선층은 상기 복수의 제1 및 제2접속패드 각각의 적어도 하나를 서로 전기적으로 연결하는,
    반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제1 내지 제3연결구조체는 서로 실질적으로 동일한 두께를 가지며,
    상기 제1 내지 제3연결구조체 각각의 상기 복수의 재배선층은 서로 동일한 층 수를 갖는,
    반도체 패키지.
  13. 제 1 항에 있어서,
    상기 제1반도체칩은 그래픽스 프로세싱 유닛(GPU)을 포함하고,
    상기 제2반도체칩은 고대역폭 메모리(HBM)를 포함하며,
    상기 제2반도체칩은 상기 제1반도체칩 보다 많은 수로 배치된,
    반도체 패키지.
  14. 제 1 항에 있어서,
    상기 인터포저의 상기 제1 및 제2반도체칩이 배치된 측의 반대측 상에 배치되며, 상기 복수의 연결구조체 각각의 상기 복수의 재배선층과 전기적으로 연결된 복수의 제1전기연결금속;
    상기 인터포저의 상기 제1 및 제2반도체칩이 배치된 측의 반대측 상에 배치되며, 상기 제1전기연결금속과 연결된 인쇄회로기판; 및
    상기 인쇄회로기판의 상기 인터포저가 배치된 측의 반대측 상에 배치되며, 상기 인쇄회로기판과 연결된 제2전기연결금속; 을 더 포함하는,
    반도체 패키지.
  15. 서로 전기적으로 연결된 복수의 재배선층을 각각 포함하며 서로 이격되어 나란하게 배치된 복수의 연결구조체, 상기 복수의 연결구조체 각각의 적어도 일부를 덮으며 상기 복수의 연결구조체 사이의 적어도 일부를 채우는 패시베이션층, 및 상기 패시베이션층 상에 배치된 금속패드 및 상기 패시베이션층을 관통하며 상기 금속패드를 상기 복수의 재배선층과 전기적으로 연결하는 금속비아를 각각 포함하는 복수의 언더범프금속을 포함하는 인터포저;
    상기 인터포저 상에 배치되며, 복수의 제1접속패드를 갖는 제1반도체칩; 및
    상기 인터포저 상의 상기 제1반도체칩 주위에 배치되며, 복수의 제2접속패드를 갖는 제2반도체칩; 을 포함하며,
    상기 복수의 연결구조체는 각각 독립적으로 상기 제1 및 제2반도체칩 중 적어도 하나와 평면 상에서 적어도 일부가 중첩되도록 배치되고,
    상기 복수의 연결구조체 각각의 복수의 재배선층은 상기 복수의 언더범프금속을 통해 상기 복수의 제1 및 제2접속패드 중 적어도 하나와 전기적으로 연결된,
    반도체 패키지.
  16. 제 15 항에 있어서,
    상기 복수의 제1 및 제2접속패드 상에는 복수의 제1 및 제2금속범프가 각각 배치되며,
    상기 복수의 언더범프금속은 복수의 접속부재를 매개로 상기 복수의 제1 및 제2금속범프와 전기적으로 연결된,
    반도체 패키지.
KR1020180156194A 2018-12-06 2018-12-06 반도체 패키지 KR102577265B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180156194A KR102577265B1 (ko) 2018-12-06 2018-12-06 반도체 패키지
US16/685,575 US11088115B2 (en) 2018-12-06 2019-11-15 Interposer and semiconductor package including the same
CN201911217424.2A CN111293108B (zh) 2018-12-06 2019-12-03 中介体及包括其的半导体封装件
US17/392,511 US20210366878A1 (en) 2018-12-06 2021-08-03 Interposer and semiconductor package including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180156194A KR102577265B1 (ko) 2018-12-06 2018-12-06 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20200069064A true KR20200069064A (ko) 2020-06-16
KR102577265B1 KR102577265B1 (ko) 2023-09-11

Family

ID=70972124

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180156194A KR102577265B1 (ko) 2018-12-06 2018-12-06 반도체 패키지

Country Status (2)

Country Link
US (2) US11088115B2 (ko)
KR (1) KR102577265B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220052009A1 (en) * 2020-08-17 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Die Package and Method of Manufacture
US11862590B2 (en) 2021-04-14 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method of forming thereof

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200176364A1 (en) 2018-11-29 2020-06-04 Samsung Electronics Co., Ltd. Package module
KR102577265B1 (ko) * 2018-12-06 2023-09-11 삼성전자주식회사 반도체 패키지
KR20210059417A (ko) * 2019-11-15 2021-05-25 삼성전자주식회사 보강 구조물을 갖는 반도체 패키지
US20220037243A1 (en) * 2020-07-31 2022-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method
KR20220086320A (ko) * 2020-12-16 2022-06-23 삼성전기주식회사 연결구조체 내장기판
WO2023189209A1 (ja) * 2022-03-31 2023-10-05 株式会社村田製作所 高周波モジュール及び高周波モジュールの製造方法
KR20230143273A (ko) * 2022-04-05 2023-10-12 삼성전자주식회사 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101538539B1 (ko) * 2013-06-20 2015-07-21 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
JP2017212416A (ja) * 2016-05-27 2017-11-30 住友ベークライト株式会社 電子装置の製造方法
KR20170142712A (ko) * 2016-06-20 2017-12-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR20180091307A (ko) * 2017-02-06 2018-08-16 앰코 테크놀로지 인코포레이티드 반도체 디바이스 및 그 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4967950A (en) * 1989-10-31 1990-11-06 International Business Machines Corporation Soldering method
US6348728B1 (en) * 2000-01-28 2002-02-19 Fujitsu Limited Semiconductor device having a plurality of semiconductor elements interconnected by a redistribution layer
US20020079572A1 (en) * 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
US8189344B2 (en) * 2008-06-09 2012-05-29 Stats Chippac Ltd. Integrated circuit package system for stackable devices
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
KR101904926B1 (ko) * 2012-05-04 2018-10-08 에스케이하이닉스 주식회사 반도체 패키지
US9337120B2 (en) 2012-08-17 2016-05-10 Cisco Technology, Inc. Multi-chip module with multiple interposers
US9527723B2 (en) * 2014-03-13 2016-12-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming microelectromechanical systems (MEMS) package
US20160163609A1 (en) * 2014-12-03 2016-06-09 Altera Corporation Methods and apparatus for testing auxiliary components in a multichip package
US9721923B1 (en) 2016-04-14 2017-08-01 Micron Technology, Inc. Semiconductor package with multiple coplanar interposers
KR102577265B1 (ko) * 2018-12-06 2023-09-11 삼성전자주식회사 반도체 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101538539B1 (ko) * 2013-06-20 2015-07-21 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
JP2017212416A (ja) * 2016-05-27 2017-11-30 住友ベークライト株式会社 電子装置の製造方法
KR20170142712A (ko) * 2016-06-20 2017-12-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR20180091307A (ko) * 2017-02-06 2018-08-16 앰코 테크놀로지 인코포레이티드 반도체 디바이스 및 그 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220052009A1 (en) * 2020-08-17 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Die Package and Method of Manufacture
KR20220022090A (ko) * 2020-08-17 2022-02-24 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 다이 패키지 및 제조 방법
US11862590B2 (en) 2021-04-14 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method of forming thereof

Also Published As

Publication number Publication date
US11088115B2 (en) 2021-08-10
KR102577265B1 (ko) 2023-09-11
CN111293108A (zh) 2020-06-16
US20200185357A1 (en) 2020-06-11
US20210366878A1 (en) 2021-11-25

Similar Documents

Publication Publication Date Title
KR102577265B1 (ko) 반도체 패키지
US11488906B2 (en) Bridge embedded interposer, and package substrate and semiconductor package comprising the same
KR102071457B1 (ko) 팬-아웃 반도체 패키지
KR102530320B1 (ko) 반도체 패키지
KR20200028602A (ko) 연결구조체 내장기판
KR102538178B1 (ko) 유기 인터포저를 포함하는 반도체 패키지
KR20200092236A (ko) 브리지 내장 인터포저, 및 이를 포함하는 패키지 기판 및 반도체 패키지
KR102513078B1 (ko) 반도체 패키지
KR20200023808A (ko) 팬-아웃 반도체 패키지
US11791230B2 (en) Fan-out semiconductor package
KR20200035600A (ko) 팬-아웃 반도체 패키지
KR20200037651A (ko) 반도체 패키지
KR102513087B1 (ko) 팬-아웃 반도체 패키지
KR102039709B1 (ko) 유기 인터포저를 포함하는 반도체 패키지
KR102538180B1 (ko) 패드 오픈 구조체 및 이를 포함하는 반도체 패키지
KR102632363B1 (ko) 브리지 내장기판 및 반도체 패키지
KR20190072318A (ko) 반도체 패키지
KR102509645B1 (ko) 팬-아웃 반도체 패키지
KR102543188B1 (ko) 유기 인터포저를 포함하는 반도체 패키지
KR102070090B1 (ko) 반도체 패키지
KR102465535B1 (ko) 팬-아웃 반도체 패키지
KR102509644B1 (ko) 패키지 모듈
KR102620893B1 (ko) 인터포저 기판 및 이를 포함하는 반도체 패키지
CN111293108B (zh) 中介体及包括其的半导体封装件
KR102566772B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant