KR102513078B1 - 반도체 패키지 - Google Patents

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Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 재배선층을 갖는 연결 구조체와, 상기 연결 구조체의 제1 면 상에 배치되며, 상기 재배선층에 연결된 접속 패드를 갖는 반도체 칩과, 상기 연결 구조체의 제1 면 상에 배치되며, 상기 반도체 칩을 봉합하는 봉합재와, 상기 연결 구조체의 제2 면 상에 배치되며, 상기 재배선층의 제1 및 제2 영역을 각각 노출시키는 복수의 제1 및 제2 개구를 갖는 패시베이션층과, 상기 복수의 제1 개구를 통해 상기 재배선층의 제1 영역에 각각 연결되는 복수의 언더범프 금속을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다. 이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃 패키지일 수 있다. 팬-아웃 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
본 개시를 통하여 해결하고자 하는 기술적 과제들 중 하나는, 표면 실장 부품의 실장에 따른 문제점을 해결하기 위한 반도체 패키지를 제공하는 것이다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 재배선층을 갖는 연결 구조체와, 상기 연결 구조체의 제1 면 상에 배치되며, 상기 재배선층에 연결된 접속 패드를 갖는 반도체 칩과, 상기 연결 구조체의 제1 면 상에 배치되며, 상기 반도체 칩을 봉합하는 봉합재와, 상기 연결 구조체의 제2 면 상에 배치되며, 상기 재배선층의 제1 및 제2 영역을 각각 노출시키는 복수의 제1 및 제2 개구를 갖는 패시베이션층과, 상기 복수의 제1 개구를 통해 상기 재배선층의 제1 영역에 각각 연결되는 복수의 언더범프 금속을 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며 재배선층을 갖는 연결 구조체와, 상기 연결 구조체의 제1 면 상에 배치되며 상기 재배선층에 연결된 접속 패드를 갖는 반도체 칩과, 상기 연결 구조체의 제1 면 상에 배치되며 상기 반도체 칩을 봉합하는 봉합재와, 상기 연결 구조체의 제2 면에 배치되며, 각각 상기 재배선층의 일 영역을 개방하는 복수의 제1 개구와 복수의 제2 개구를 갖는 패시베이션층과, 상기 복수의 제1 개구를 통해 상기 재배선층에 각각 연결되는 복수의 제1 언더범프 금속과, 상기 재배선층에 각각 연결되며, 오목한 부분을 갖도록 상기 복수의 제2 개구의 내부 측벽을 따라 형성된 복수의 제2 언더범프 금속과, 상기 패시베이션층 상에 배치되며 상기 복수의 제1 언더범프 금속과 각각 연결되는 복수의 제1 전기연결 금속과, 상기 복수의 제2 언더범프 금속의 오목한 부분의 적어도 일부에 각각 충전하는 복수의 제2 전기연결 금속과, 상기 패시베이션층 상에 배치되며 상기 복수의 제2 전기연결 금속에 연결된 접속 단자를 갖는 적어도 하나의 표면 실장 부품를 포함하는 반도체 패키지를 제공한다.
언더범프 금속을 생략하거나 컨포멀하게 형성함으로써 표면 실장 부품의 실장 높이를 낮출 수 있다. 반도체 패키지의 전기연결 금속의 낮은 높이로 인한 실장 공간의 문제를 해결하고, 반도체 패키지의 공간(특히, 패키지의 실장면) 활용도를 높일 수 있다. 또한, 이러한 공정은 특별한 공정의 추가 없이 기존 공정을 활용하여 적용할 수 있는 장점이 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 11은 도 9의 반도체 패키지의 "A1"영역을 확대하여 본 단면도이다.
도 12a 내지 도 12e는 본 개시의 일 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 주요한 공정들의 단면도들이다.
도 13a 내지 도 13d는 본 개시의 일 실시예에 따른 표면 실장 부품 탑재과정을 설명하기 위한 주요한 공정들의 평면도들이다.
도 14는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 15는 도 14의 반도체 패키지의 "A2"영역을 확대하여 본 단면도이다.
도 16은 도 14의 반도체 패키지에 채용되는 제1 UBM층의 구조를 나타내는 평면도이다.
도 17a 내지 도 17d는 본 개시의 일 실시예에 따른 표면 실장 부품 탑재과정을 설명하기 위한 주요한 공정들의 평면도들이다.
도 18은 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동 부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타내는 사시도이다.
도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속 패드의 크기와 접속 패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 첨부된 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타내는 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타내는 단면도이다.
도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속 패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속 패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 접속 패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속 패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결 구조체(2240)를 형성한다. 연결 구조체(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속 패드(2222)를 개방시키는 비아홀(2243h)을 형성한 후, 배선 패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결 구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프 금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결 구조체(2240), 패시베이션층(2250), 및 언더범프 금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속 패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타내는 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 임베디드되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타내는 단면도이다.
도 5 및 도 6을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속 패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 저융점 금속 또는 합금볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 임베디드될 수도 있으며, 임베디드된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속 패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 임베디드된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타내는 단면도이다.
도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속 패드(2122)가 연결 구조체(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결 구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 저융점 금속 또는 합금볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속 패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결 구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속 패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결 구조체(2140)가 형성될 수 있다. 이 경우에, 연결 구조체(2140)는 반도체 칩(2120)을 봉합한 후에 실행되므로, 재배선층과 연결되는 비아(2143)는 반도체 칩(2120)에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결 구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결 구조체를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타내는 단면도이다.
도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 저융점 금속 또는 합금볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속 패드(2122)를 재배선할 수 있는 연결 구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 임베디드되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 개략적인 단면도이며, 도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 서로 반대에 위치한 제1 면(140A) 및 제2 면(140B)을 갖는 연결 구조체(140)와, 상기 연결 구조체(140)의 제1 면(140A) 상에 배치된 반도체 칩(120)과, 상기 연결 구조체(140)의 제1 면(140A) 상에 배치되며 상기 반도체 칩(120)을 봉합하는 봉합재(130)를 포함한다.
상기 반도체 패키지(100)는, 프레임(110)과, 배선 패턴층(132), 배선 비아(133), 패시베이션층(150), 표면 실장 부품(155), 언더범프 금속(160)(이하, '제1 언더범프 금속'이라고도 함), 제1 전기연결 금속(170), 제2 전기연결 금속(175) 및 제1 및 제2 패시베이션층(150A,150B) 등을 더 포함할 수 있다.
연결 구조체(140)는 3층의 재배선층(142)을 포함하며, 연결 구조체(140)의 제1 면(140A)에 배치된 반도체 칩(120)의 접속 패드(122)는 재배선층(142)에 접속될 수 있다.
프레임(110)은 연결 구조체(140)의 제1 면(140)에 배치되며, 상기 프레임의 캐비티(110H)에는 반도체 칩(120)이 수용될 수 있다. 상기 프레임(110)은 3층의 배선층(112a,112b,112c)과 이를 연결하는 배선 비아(113a,113b)를 포함한 배선 구조를 갖는다. 상기 프레임(110)의 배선 구조는 상기 연결 구조체(140)의 재배선층(142)과 연결될 수 있다.
연결 구조체(140)의 제2 면(140B)에 제1 패시베이션층(150A)이 형성된다. 제1 패시베이션층(150A)은 재배선층(142)의 적어도 일부를 개방시키는 개구(150h)를 갖는다. 제1 개구(h1) 상에는 각각 언더범프 금속(170)이 배치될 수 있고, 언더범프 금속(160)은 제1 전기연결 금속(170)과 각각 연결될 수 있다.
제1 전기연결 금속은 반도체 패키지(100)를 전자기기의 메인보드와 같은 외부 장치에 물리적 및/또는 전기적으로 연결시키는 역할을 한다. 제1 전기연결 금속(170)은 저융점 금속, 예를 들어 주석(Sn)-알루미늄(Al)-구리(Cu) 등의 솔더(solder)로 형성될 수 있다. 전기연결 금속(170)은 다중층 또는 단일층일 수 있다. 예를 들어, 다중층은 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층은 주석-은 솔더 또는 구리를 포함할 수 있다.
제1 전기연결 금속(170)은 볼(ball) 형상으로 예시되어 있으나, 랜드(land) 또는 핀(pin)과 같은 다른 일정한 높이를 갖는 구조일 수 있다. 따라서, 제1 전기연결 금속(170)의 높이만큼 제1 패시베이션층(150A)의 하면에 일정한 실장 공간을 확보될 수 있으며, 도 9 및 도 11에 도시된 바와 같이, 표면 실장 부품(190)이 실장될 수 있다. 표면 실장 부품(190)은 커패시터, 인덕터와 같은 수동 소자는 물론 다양한 형태의 표면 실장 가능한 부품을 포함할 수 있다. 표면 실장 부품(190)은 소자 본체(191)와 외부 연결을 위한 복수의 접속 단자(192)를 구비할 수 있다.
표면 실장 부품(190)은 연결 구조체(140)의 재배선층(142)을 통하여 반도체칩(120)의 접속 패드(122)와 전기적으로 연결될 수 있다. 하지만, 이러한 실장공간은 제1 전기연결 금속(170)의 높이에 의해 제한될 수 있다. 특히, 제1 전기연결 금속(170)의 높이와 표면 실장 부품(190)의 높이의 갭(G)은 충분히 확보될 필요가 있다. 예를 들어, 리플로우 공정에 의해 제1 전기연결 금속의 변형이나 워피지(warpage)에 의한 패키지의 변형으로 인해, 반도체 패키지(100)의 실장면에 배치된 표면 실장 부품(190)의 손상이 발생되기 쉽다. 또한, 최근 반도체 패키지(100)는 많은 수동 소자와 같은 부품이 요구되므로, 충분한 실장 공간을 확보할 필요가 있다.
본 실시예에서는, 이러한 문제를 해결하기 위해서 표면 실장 부품(190)의 실장 높이를 낮춤으로써 제1 전기연결 금속(170)의 높이와 표면 실장 부품(190)의 높이의 충분한 갭(G)을 확보하는 방안을 제안한다.
구체적으로, 도 11에 도시된 바와 같이, 제1 패시베이션층(150A)에 언더범프 금속(170)을 위한 제1 개구(h1) 외에, 추가적으로 재배선층(142)의 일 영역이 개방된 복수의 제2 개구(h2)를 형성한다. 상기 복수의 제2 개구(h2)는 제1 패시베이션층(150A)의 하면에 실장될 표면 실장 부품(190)의 접속 단자(192)에 대응되는 개수와 위치에 제공될 수 있다. 이에 한정되지는 않으나, 일부 실시예에서는 반도체 칩(100)과의 선로를 단축시키기 위해서 상기 복수의 제2 개구(h2) 중 적어도 일부는 상기 반도체 칩(120)과 중첩된 영역에 위치할 수 있다.
상기 복수의 제2 개구(h2) 각각에는 상기 재배선층(142)에 각각 연결되도록 제2 전기연결 금속(175)이 충전될 수 있다. 표면 실장 부품(190)은 제1 패시베이션층(150A) 상에 배치되고, 표면 실장 부품(190)의 접속 단자들(192)은 각각의 제2 전기연결 금속(175)에 의해 재배선층(142)에 연결될 수 있다.
본 실시예에서, 상기 제2 전기연결 금속(175)이 표면 실장 부품(190)과의 안정적인 접속을 위해서 상기 제2 개구(h2)의 내부 공간을 매립하여 제1 패시베이션층의 두께보다 다소 높은 형태로 예시되어 있으나, 이에 한정되는 것은 아니다. 일부 실시예에서는, 표면 실장 부품(190)의 접속 단자(192)와 전기적/기계적 접속을 보장할 수 있다면(예, 접속 단자의 일부가 제2 개구에 삽입가능한 경우), 제2 개구(h2)의 적어도 일부만을 충전할 수도 있다.
상기 제2 전기연결 금속(175)은 제1 전기연결 금속(170)과 동일하거나 유사한 저융점 금속, 예를 들어, 주석(Sn)-알루미늄(Al)-구리(Cu) 등의 솔더로 형성될 수 있으나, 일부 실시예에서는 제1 전기연결 금속(170)과 다른 종류의 저융점 금속을 사용할 수도 있다. 또한, 제2 전기연결 금속(175)은 효과적인 충전을 위해서 페이스트 형태로 사용될 수 있다.
본 실시예에서는, 표면 실장 부품(190)으로 설명의 편의상 1개만 예시하였으나, 복수의 표면 실장 부품이 반도체 패키지의 실장면, 즉 제1 패시베이션층의 하면에 상술된 방식과 유사한 방식으로 탑재될 수 있다.
이와 같이, 표면 실장 부품(190)과 관련된 언더범프 금속을 생략함으로써, 언더범프 금속의 두께만큼 낮출 뿐만 아니라, 제2 개구(h2)의 내부 공간에 필요한 제2 전기 연결 금속(175)을 위치시킴으로써 추가적으로 표면 실장 부품(190)의 실장 높이를 낮출 수 있다.
그 결과, 반도체 패키지(100)의 제1 전기연결 금속(170)의 낮은 높이로 인한 실장 공간의 문제를 해결하고, 반도체 패키지(100)의 실장면의 활용도를 높일 수 있다. 또한, 이러한 공정은 기존 공정을 활용하여 용이하게 구현될 수 있으며, 이에 대한 상세한 설명은 후술하기로 한다(도 13a 내지 도 13d 참조).
이하, 본 실시예에 따른 반도체 패키지(100)의 주요 구성에 대하여 더 자세히 설명한다.
프레임(110)은 구체적인 재료에 따라 반도체 패키지(100)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)에 배선층(112a,112b,112c,112d)과 배선비아(113a,113b,113c) 등을 형성하는 경우, 반도체 패키지(100A)가 POP(Package on Package) 타입의 패키지로 활용될 수 있다. 프레임(110)은 캐비티(110H)을 가진다. 캐비티(110H) 내에는 반도체 칩(120)이 프레임(110)과 소정거리 이격 되도록 배치될 수 있다. 반도체 칩(120)의 측면 주위는 프레임(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
프레임(110)은 연결 구조체(140)와 접하는 제1 절연층(111a), 연결 구조체(140)와 접하며 제1 절연층(111a)에 매립된 제1 배선층(112a), 제1 절연층(111a)의 제1 배선층(112a)이 매립된 측의 반대측 상에 배치된 제2 배선층(112b), 제1 절연층(111a) 상에 배치되며 제2 배선층(112b)을 덮는 제2 절연층(111b), 제2 절연층(111b) 상에 배치된 제3 배선층(112c)을 포함한다. 제1 내지 제3 배선층(112a,112b,112c)은 접속 패드(122)와 전기적으로 연결된다. 제1 내지 제3 배선층(112a,112b,112c)은 제1 및 제2 절연층(111a,111b)를 각각 관통하는 제1 내지 제2 배선 비아(113a,113b)를 통하여 서로 전기적으로 연결된다.
본 실시예와 같이, 제1 배선층(112a)을 제1 절연층(111a) 내에 매립하는 경우, 제1 배선층(112a)의 두께에 의하여 발생하는 단차가 최소화할 수 있으므로, 연결 구조체(140)의 절연 거리가 더욱 일정해질 수 있다. 제1 배선층(112a)은 제1 절연층이 내부로 리세스되어 제1 절연층(111a)의 하면과 제1 배선층(112a)의 하면이 단차를 가질 수 있다. 이 경우, 봉합재(130) 형성물질이 블리딩되어 제1 배선층(112a)을 오염시키는 것을 방지할 수 있다. 프레임(110)은 충분한 두께로 기판 공정 등으로 제조될 수 있는 반면에, 연결 구조체(140)는 얇게 반도체 공정 등으로 제조될 수 있는바, 프레임(110)의 제1 내지 제3 배선층(112a,112b,112c) 각각의 두께는 연결 구조체(140)의 재배선층(142) 각각의 두께보다 두꺼울 수 있다.
예를 들어, 제1 및 제2 절연층(111a,111b)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 일부 실시예에서, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다. 강성 유지 관점에서 프리프레그를 사용하는 것이 바람직할 수 있다.
제1 내지 제3 배선층(112a,112b,112c)은 반도체 칩(120)의 접속 패드(122)를 재배선하는 역할을 수행할 수 있다. 제1 내지 제3 배선층(112a,112b,112c)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 제1 내지 제3 배선층(112a,112b,112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 볼 패드 등을 포함할 수 있다.
제1 및 제2 배선 비아(113a,113b)는 서로 다른 층에 형성된 제1 내지 제3 배선층(112a,112b,112c)을 전기적으로 연결되어 프레임(110) 내에서 수직방향의 전기적 경로를 갖는 배선 구조를 형성시킬 수 있다. 제1 및 제2 배선 비아(113a,113b) 역시 형성물질로는 상술된 도전성 물질을 사용할 수 있다. 제 및 제2 배선 비아(113a,113b)는 도전성 물질로 충전된 필디드 타입의 비아일 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 한편, 공정에 따라, 제1 및 제2 배선 비아(113a,113b)는 서로 동일한 방향의 테이퍼 형상, 즉 단면을 기준으로 각각 상부 폭이 하부 폭보다 큰 테이퍼 형상을 가질 수 있다. 동일한 도금 공정에 의해 형성될 경우에, 제1 및 제2 배선 비아(113a,113b)는 각각 제2 및 제3 배선층(112a,112b)와 일체화될 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩이나, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩, 또는 PMIC(Power Management IC)와 같은 다른 종류의 칩이거나, 이들 중 일부의 조합으로 채용될 수도 있다.
반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속 패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al), 구리(Cu) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121)의 활성면에는 접속 패드(122)를 개방시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막(123)을 통하여 접속 패드(122) 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 따라서 봉합재(130)는 패시베이션막(123)과 연결 구조체(140) 사이의 공간의 적어도 일부를 채울 수 있다. 이 경우, 봉합재(130)가 접속 패드(122) 하면으로 블리딩 되는 것을 어느 정도 방지할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 반도체 칩(120)은 베어 다이(bare die)일 수 있으므로, 접속 패드(122)가 연결 구조체(140)의 접속비아(143)와 물리적으로 접할 수 있다. 다만, 반도체칩(120)의 종류에 따라서 반도체 칩(120)의 활성면 상에 별도의 재배선층(미도시)이 더 형성될 수 있으며, 범프(미도시) 등이 접속 패드(122)와 연결된 형태를 가질 수도 있다.
봉합재(130)는 프레임(110)과 반도체 칩(120) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 프레임(110)과 반도체 칩(120) 각각의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 프레임(110) 및 반도체칩(120)의 비활성면(접속 패드(122)가 형성되지 않은 면)을 덮을 수 있으며, 캐비티(110H)의 적어도 일부를 채울 수 있다. 봉합재(130)가 캐비티(110H)를 채움으로써, 봉합재(130)의 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
봉합재(130)의 재료로는 이에 한정되지는 않으나, 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지를 사용될 수 있다. 일부 실시예에서, 봉합재(130)는 프리프레그, ABF, FR-4, BT과 같은 경화성 수지 또는 감광성 절연(PIE) 수지를 사용할 수도 있다.
배선 패턴층(132)은 봉합재(130) 상에 되어 프레임(110)의 배선 구조(특히, 제3 배선층(112c))에 연결될 수 있다. 배선 비아(133)는 봉합재(130)의 적어도 일부를 관통하며 프레임(110)의 최상측 배선층인 제3 배선층(112c)과 배선 패턴층(132)을 전기적으로 연결한다. 배선 패턴층(132) 및 배선 비아(133)의 형성물질로도 상술된 도전성 물질을 포함하며, 일부 실시예에서, 구리(Cu)와 같은 금속을 포함할 수 있다. 또한, 배선 패턴층(132) 및 배선 비아(133)은 각각 시드층과 도금층으로 구성된 복수의 도체층일 수 있다. 배선 패턴층(132)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 배선 비아(133) 역시 단면을 기준으로 상면의 폭이 하면의 폭보다 큰 테이퍼 형상을 가질 수 있다.
연결 구조체(140)는 반도체 칩(120)의 접속 패드(122)를 재배선할 수 있다. 연결 구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(120)의 접속 패드(122)가 재배선될 수 있으며, 제1 전기 연결 금속(170)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결 구조체(140)는 프레임(110) 및 반도체 칩(120)에 접하는 절연층(141)과, 상기 절연층(141) 상에 배치된 재배선층(142)과, 상기 절연층(141)을 관통하며 접속 패드(122)와 재배선층(142)을 연결하는 접속 비아(143)를 포함한다. 도 9에는 연결 구조체(140)가 3개의 절연층(141)과, 3층의 재배선층(142)과 접속 비아(143)을 포함하는 것으로 예시하였으나, 다른 실시예에서는, 1개 또는 2개층 또는 그보다 많은 층으로 구현될 수도 있다.
절연층(141)은 상술한 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 포토리소그래피 공정을 이용하여 보다 용이하게 접속 비아(143)의 파인 피치를 달성할 수 있다. 일부 실시예에서, 절연층(141)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층으로 구성되더라도, 이들은 공정에 따라 층의 경계가 불분명할 수도 있다.
재배선층(142)은 실질적으로 접속 패드(122)를 재배선하는 역할을 수행할 수 있으며, 상술된 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함하며, 필요에 따라 다양한 형상의 패드패턴을 포함할 수 있다.
접속 비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속 패드(122) 등을 전기적으로 연결시키며, 반도체 패키지(100) 내에 수직방향(층간)의 전기적 경로를 형성시킬 수 있다. 접속 비아(143)은 상술된 도전물질이 사용될 수 있다. 접속 비아(143)는 도전성 물질로 완전히 충전되거나, 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 한편, 연결 구조체(140)의 접속 비아(143)의 형상은 프레임(110)의 제1 및 제2 배선 비아(113a,113b)와는 반대 방향의 테이퍼 형상일 수 있다. 즉, 단면을 기준으로 상면의 폭이 하면의 폭보다 좁은 테이퍼 형상을 가질 수 있다.
제1 및 제2 패시베이션층(150A,150B)은 연결 구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1 및 제2 패시베이션층(150A,150B)은 상술된 절연물질을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 패시베이션층(150A,150B)은, 프리프레그, ABF, FR-4, BT, 솔더레지스트 또는 PID를 포함할 수 있다. 상기 제2 패시베이션층(150B)은 배선 패턴층(132)의 일부 영역을 개방하는 개구(H)를 가질 수 있다. 배선 패턴층(132)의 개방된 영역에 귀금속 도금과 같은 도금으로 형성된 표면 처리층(132P)이 포함될 수 있다. 표면 처리층(132P)은 이에 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
언더범프 금속(160)은 제1 전기연결 금속(170)의 접속 신뢰성을 향상시켜주며, 그 결과 반도체 패키지(100)의 보드 레벨 신뢰성을 개선할 수 있다. 언더범프 금속(160)은 상술한 바와 같이, 제1 패시베이션층(150A)의 제1 개구(h1)를 통하여 개방된 연결 구조체(140)의 재배선층(142)과 연결될 수 있다. 언더범프 금속(160)은 제1 패시베이션층(150A)의 제1 개구(h1)에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
제1 전기연결 금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 제1 전기연결 금속(170)의 수는 접속 패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결 금속(170)이 솔더볼인 경우, 제1 전기연결 금속(170)은 언더범프 금속(160)의 제1 패시베이션층(150)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성을 개선할 수 있다. 제1 전기연결 금속(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체 칩(120)과 중첩된 영역을 벗어난 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
또한, 도 9에는 도시되지 않았으나, 캐비티(110H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 반도체 칩(120)이 배치될 수도 있다. 일부 실시예에서는, 캐비티(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다. 또한, 일부 실시예에서는, 캐비티(110H)을 복수개로 형성하고, 각 캐비티(110H)에 반도체 칩(120) 및/또는 수동 부품을 배치할 수도 있다. 필요에 따라는 캐비티(110H)의 벽면에 방열 및 전자파 차폐 목적으로 금속층을 형성할 수도 있다.
이하, 본 실시예에 따른 반도체 패키지 제조방법의 일 예를 상세히 설명한다. 도 9에 도시된 반도체 패키지(100)의 제조방법을, 패키지 본체의 형성과정(도 12a 내지 도 12e)과, 표면 실장 부품 실장과정(도 13a 내지 도 13d)로 구분하여 설명한다.
도 12a 내지 도 12e는 본 개시의 일 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 주요한 공정들의 단면도들이다.
도 12a를 참조하면, 배선 구조를 갖는 프레임(110)을 마련한다.
다음과 같은 방법으로 프레임(110)은 코어리스 기판을 이용하여 제조할 수 있다. 구체적으로, 코어리스 기판 상에 제1 배선층(112a)을 도금 공정으로 형성하고, ABF 등을 라미네이션하는 방법으로 제1 절연층(111a)을 형성하고, 제1배선층(112a)의 일부 패드 패턴을 스타퍼로 이용하여 제1절연층(111a)에 레이저 비아 홀을 형성한 후, 도금 공정으로 제2 배선층(112a)과 제1 배선비아(113a)를 형성하고, 일련의 과정을 반복하고, 최종적으로 코어리스 기판을 분리하여 제거하는 방법으로 마련할 수 있다. 코어리스 기판의 분리 후에 프레임(110)의 하면에 남아있는 금속층을 에칭으로 제거할 수 있으며, 이 제거 과정에서 프레임(110)의 제1 절연층(111a)의 하면 및 제1 배선층(112a)의 하면 사이에 단차를 형성할 수 있다.
다음으로, 도 12b에 도시된 바와 같이, 프레임(110)에 캐비티(110H)를 형성하고 점착성 필름(210)에 부착하고, 이어, 도 12c에 도시된 바와 같이, 반도체칩(120)을 캐비티(110H)에 배치하고 봉합재(130)를 형성한다.
레이저 및/또는 기계적 드릴 또는 샌드 블라스트 공정을 이용하여 프레임(110)에 캐비티(110H)를 형성한다. 프레임(110)의 하측에 점착 필름(210)을 부착한다. 예를 들어, 점착 필름(210)은 에폭시 수지를 포함하는 테이프 등일 수 있다. 캐비티(110H)의 점착 필름(210) 영역에 반도체 칩(120)이 탑재되고, 적절한 봉합 물질을 이용하여 반도체 칩(120)을 봉합하는 봉합재(130)를 형성할 수 있다. 봉합재(130)의 형성과정은 ABF를 이용한 라미네이션 공정 또는 액상 수지를 도포하는 공정에 의해 수행될 수 있다.
이어, 도 12d를 참조하면, 점착 필름(210)을 제거하고, 점착 필름(210)을 제거한 영역에 연결 구조체(140)를 형성한다.
연결 구조체(140)는 PID 코팅으로 절연층(141)을 형성하고, 포토리소그래피 공정을 이용하여 절연층(141)에 비아 홀을 형성하고, 도금공정으로 재배선층(142)과 접속 비아(143)를 형성하고, 일련의 과정을 반복함으로써 형성할 수 있다. 이와 같이, PID인 절연층(141)과 포토리소그래피 공정을 이용할 경우에, 미세 피치를 용이하게 구현할 수 있다.
다음으로, 도 12e을 참조하면, 봉합재(130) 상에 배선 패턴층(132)를 형성한다.
배선 패턴층(132)을 형성하기 위해서, 우선 봉합재(130)에 프레임(110)의 배선 구조(특히, 제3 배선층(112c))에 연결되는 홀을 형성한다. 홀 형성은 봉합재(130) 및 절연층(132)의 재료에 따라서 가공 방법을 선택될 수 있다. 예를 들어, 봉합재(130)가 ABF와 같은 비감광성 절연층인 경우에는, 제3 배선층(112c)을 스타퍼층으로 이용하는 레이저 가공으로 형성할 수 있다. 홀을 형성한 후에는 봉합재(130)의 재료에 적합한 클리어링을 수행할 수 있다. 예를 들어, 봉합재(130)가 ABF와 같은 비감광성 절연층인 경우에는, 디스미어 처리로 클리어링할 수 있다. 이어, 드라이 필름을 패터닝하고, 이를 이용한 도금공정을 통하여 배선 패턴층(132)과 배선 비아(133)를 형성한다. 이어, 필요에 따라 배선 패턴층(132)을 덮도록 봉합재(130) 상에 제2 패시베이션층(150B)을 형성할 수 있다. 예를 들어, 제2 패시베이션층(150B)은 ABF 라미네이션 공정에 의해 형성될 수 있다.
도 13a 내지 도 13d는 본 개시의 일 실시예에 따른 반도체 패키지의 제조방법 중 표면 실장 부품의 탑재과정을 나타낸다.
도 13a를 참조하면, 연결 구조체(140)의 제2 면에 제1 패시베이션층(150A)을 형성하고, 제1 패시베이션층(150B)에 복수의 제1 및 제2 개구(h1,h2)를 형성한다.
제1 패시베이션층(150A)은 ABF 라미네이션에 의해 형성될 수 있으며, 제2 패시베이션층(150B)과 함께 또는 순차적으로 형성될 수 있다. 복수의 제1 개구(h1)와 복수의 제2 개구(h2)는 각각 상기 재배선층(142)의 일 영역을 개방하도록 형성되며, 예를 들어, 레이저 드릴 등의 공정에 의해 형성될 수 있다. 복수의 제1 개구(h1)는 외부 회로와 연결될 제1 전기연결 금속(170)의 형성 영역을 정의하며, 복수의 제2 개구(h2)는 표면 실장 부품(190)의 접속 단자가 접속될 영역을 정의한다.
다음으로, 도 13b를 참조하면, 제1 패시베이션층(150A)의 제1 개구(h1)에 복수의 언더범프 금속(160)을 형성한다.
언더범프 금속(160)은 제1 패시베이션층(150A)의 제1 개구(h1)에 형성되어 재배선층(142)의 일 영역과 연결될 수 있다. 예를 들어, 언더범프 금속(160)은 공지의 메탈화 방법으로 형성될 수 있다. 본 실시예에 따른 공정에서는, 제2 개구(h2)에는 언더범프 금속(160)이 형성되지 않는다. 따라서, 제2 개구(h2)의 내부 공간은 빈 공간으로 유지될 수 있다.
이어, 도 13c를 참조하면, 제1 패시베이션층(150A)의 제2 개구(h2)에 제2 전기연결 금속(175)을 형성한다.
제2 전기연결 금속(175)은 상기 복수의 제2 개구(h2) 각각에 충전되어 상기 재배선층(142)에 각각 연결될 수 있다. 본 실시예에서는, 상기 제2 전기연결 금속(175)이 제1 패시베이션층(150A)의 두께보다 다소 높은 형태로 예시되어 있으나, 필요에 따라, 제2 개구(h2)의 적어도 일부만을 충전할 수도 있다. 상기 제2 전기연결 금속(175)은 저융점 금속, 예를 들어, 주석(Sn)-알루미늄(Al)-구리(Cu) 등의 솔더로 형성될 수 있으며, 효과적인 충전을 위해서 페이스트 형태로 제조되어 사용될 수 있다.
다음으로, 도 13d를 참조하면, 제1 패시베이션층(150A)의 하면에 제1 전기연결 금속(170)을 형성하고, 상기 제2 전기연결 금속(175)을 이용하여 표면 실장 부품(190)을 탑재한다.
제1 전기연결 금속(170)은 언더범프 금속(160) 상에 형성되어 재배선층(142)과 연결될 수 있으며, 제2 전기연결 금속(175)과 동일하거나 유사한 저융점 금속이 사용될 수 있으나, 다른 금속 또는 다른 형태로 사용될 수 있다. 표면 실장 부품(190)은 제1 패시베이션층(150A) 상에 배치되고, 표면 실장 부품(190)의 접속 단자들(192)은 각각의 제2 전기연결 금속(175)에 의해 재배선층(142)에 연결될 수 있다.
상술한 일련의 과정은 대면적 사이즈, 즉 판넬 사이즈의 프레임(110)을 이용하여 진행될 수 있으며, 이 경우 판넬 사이즈의 프레임(110)을 통하여 복수의 팬-아웃 반도체 패키지(100)가 형성될 수 있고, 다이싱 공정으로 이들을 분리하면, 한 번의 공정으로 복수의 팬-아웃 반도체 패키지(100)를 얻을 수 있다.
이와 같이, 표면 실장 부품(190)과 관련된 언더범프 금속을 생략함으로써, 언더범프 금속의 두께만큼 낮출 뿐만 아니라, 제2 개구(h2)의 내부 공간에 필요한 제2 전기 연결 금속(175)을 위치시킴으로써 추가적으로 표면 실장 부품(190)의 실장 높이를 낮출 수 있으며, 이를 위한 일련의 제조공정은 기존 공정을 활용하여 용이하게 구현될 수 있다.
도 14는 본 개시의 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 개략적인 단면도이다.
도 14를 참조하면, 본 실시예에 따른 반도체 패키지(100A)은, 제2 개구(h2)에 제2 언더범프 금속(175)을 컨포멀하게 형성하는 것을 제외하고, 도 9 내지 도 11에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 내지 도 11에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(100A)는, 상기 재배선층(142)에 각각 연결되며, 제2 개구(h2)의 바닥면 및 측벽에 따라 컨포멀하게(conformally) 형성된 제2 언더범프 금속(160B)을 포함한다.
제2 언더범프 금속(160B)은 제2 개구(h2)의 바닥면 및 측벽에 따라 컨포멀하게 형성되므로, 제2 개구(h2)의 빈 공간이 완전히 충전되지 않으며 오목한 부분(g)을 가질 수 있다. 오목한 부분(g)은 도 9에 도시된 실시예와 유사하게 제2 전기연결 금속(175)을 충전하는 공간으로 사용될 수 있다. 따라서, 충전되는 제2 전기연결 금속(175)의 두께만큼 표면 실장 부품(190)의 실장 높이를 낮춤으로써 충분한 갭(G)을 확보할 수 있다.
본 실시예에서는 제2 전기연결 금속(175)은 제2 언더범프 금속(160B)의 오목한 부분(g)을 거의 완전히 매립하는 것으로 예시되어 있으나, 다른 실시예에서는, 제2 전기연결 금속(175)이 제2 언더범프 금속(160B)의 오목한 부분(g)의 적어도 일부만을 충전할 수도 있다.
상기 제2 언더범프 금속(160B)은 이에 한정되지는 않으나, 제1 언더범프 금속(160A)과 동일한 금속을 포함할 수 있다. 일부 실시예에서, 제2 언더범프 금속(160B)은 제1 언더범프 금속(160A)과 동일한 메탈화 공정으로 형성될 수 있다.
본 실시예에서 채용된 제1 및 제2 개구(h1,h2)는 다른 사이즈를 갖는다. 도 15에 도시된 바와 같이, 상기 제2 개구(h2)의 직경(d2)은 상기 제1 개구(h1)의 직경(d1)보다 클 수 있다. 이러한 사이즈를 조절함으로써 제1 및 제2 제2 언더범프 금속(160A,160B)을 단일한 공정으로 동시에 형성하더라도 제2 언더범프 금속(160B)에서만 선택적으로 원하는 오목부분(g)을 제공할 수 있다. 구체적으로, UBM 형성 공정에서, 작은 직경(d1)을 갖는 제1 개구(h1)를 비교적 신속하게 충전되어 원하는 구조의 제1 언더범프 금속(160A)이 형성되지만, 동일한 시점에서 큰 직경(d2)을 갖는 제2 개구(h2)에 형성되는 제2 언더범프 금속(160B)은 컨포멀하게 형성된 상태에서 제2 개구(h2) 내에 여전히 오목부분(g)이 존재할 수 있다.
이와 같이, 제1 및 제2 개구(h1,h2)의 사이즈를 조절함으로써, 단일한 공정을 통해서 다른 형태의 제1 및 제2 언더범프 금속(160A,160B)을 동시에 형성할 수 있다. 이를 위해서, 제1 및 제2 개구(h1,h2)는 충분한 직경(예, 50㎛ 이상)의 차이를 가질 수 있다. 예를 들어, 상기 제1 개구(h1)의 직경(d1)은 100㎛ 이하이며, 상기 제2 개구(h2)의 직경은 150㎛ 이상일 수 있다.
이러한 사이즈 차이는 본 실시예와 같이, 하나의 제1 언더범프 금속(160B)에 관련된 제1 개구(h1)를 복수개로 형성하는 설계로 용이하게 확보될 수 있다.
도 16를 참조하면, 본 실시예에 채용된 제1 언더범프 금속(160A)의 평면 구조가 도시되어 있다. 제1 패시베이션층(150) 상에 형성된 UBM 패드(162a)에는 재배선층(142)에 연결된 4개의 UBM 비아(163a)가 배열되어 있다. 이러한 비아 배열에서는 개별 UBM 비아(163a)의 직경을 감소시키더라도, 충분한 접속 면적을 보장할 수 있을 뿐만 아니라, 복수의 UBM 비아(163a)를 통해 응력을 분산시킴으로써 보드 레벨 신뢰성을 개선시킬 수 있다.
제2 언더범프 금속(160B)은 제2 개구(h2)의 내부 표면에 위치한 부분(163b)뿐만 아니라 제1 패시베이션층(150A)의 제2 개구(h2)의 주위에 위치한 상면까지 연장된 부분(162b)을 가질 수 있다. 또한, 제2 전기 연결 금속(175)의 일부는 상기 연장되는 부분(162b) 상에 배치될 수 있다.
이와 같이, 제2 언더범프 금속(160B)의 연장된 부분(162b)과 그 위에 배치되는 제2 전기연결 금속(175)에 의해 접속 단자(192)와 접속 면적이 증가되므로, 표면 실장 부품(190)의 더욱 견고한 실장을 보장할 수 있다.
도 17a 내지 도 17d는 본 개시의 일 실시예에 따른 반도체 패키지의 제조방법 중 표면 실장 부품의 탑재과정을 나타낸다.
도 17a를 참조하면, 연결 구조체(140)의 제2 면에 제1 패시베이션층(150A)을 형성하고, 제1 패시베이션층(150B)에 복수의 제1 및 제2 개구(h1,h2)를 형성한다.
앞선 실시예(도 13a)에 따른 공정과 유사하게 수행될 수 있다. 다만, 본 실시예에 따른 공정은 제1 및 제2 개구(h1,h2)를 다른 사이즈로 형성한다. 제2 개구(h2)가 제1 개구(h1)의 직경(d1)보다 큰 직경(d2)을 갖도록 형성하며, 하나의 제1 언더범프 금속(160B)에 관련된 제1 개구(h1)를 복수개로 형성한다. 이와 같이 제1 및 제2 개구(h1,h2)의 사이즈를 조절함으로써, 후속으로 진행되는 공정에서 다른 형태의 제1 및 제2 언더범프 금속(160A,160B)을 동시에 형성할 수 있다. 이를 위해서, 제1 및 제2 개구(h1,h2)는 충분한 직경(예, 50㎛ 이상)의 차이를 가질 수 있다. 예를 들어, 상기 제1 개구(h1)의 직경(d1)은 100㎛ 이하이며, 상기 제2 개구(h2)의 직경은 150㎛ 이상일 수 있다.
다음으로, 도 17b를 참조하면, 제1 패시베이션층(150A)의 제1 및 제2 개구(h1,h2)에 제1 및 제2 언더범프 금속(160A,160B)을 각각 형성한다.
앞선 실시예와 달리, 언더범프용 금속을 제1 개구(h1)뿐만 아니라, 제2 개구(h2)에도 형성한다. 제2 언더범프 금속(160B)은 제2 개구(h2)의 바닥면 및 측벽에 따라 컨포멀하게 형성되어 제2 개구(h2) 내에 오목한 부분(g)을 갖는 반면에, 제1 언더범프 금속(160A)은 제1 개구(h1)가 완전히 충전되어 원하는 형태로 형성될 수 있다.
본 실시예에서는, 제1 및 제2 언더범프 금속(160A,160B)을 동시에 형성할 수 있다. 제1 및 제2 개구(h1,h2)의 직경 차이로 인해, 임의의 시점에서, 작은 직경(d1)을 갖는 제1 개구(h1)는 완전히 충전되어 원하는 제1 언더범프 금속(160A)을 형성하지만, 제2 언더범프 금속(160B)은 큰 직경(h2)을 갖는 제2 개구(h2)는 완전히 충전되지 않으며 오목한 부분(g)을 가질 수 있다.
이어, 도 17c를 참조하면, 제1 패시베이션층(150A)의 제2 언더범프 금속(160B)에 제2 전기연결 금속(175)을 형성한다.
제2 전기연결 금속(175)은 제2 언더범프 금속(160B)의 오목부분(도 17b의 g)에 충전될 수 있다. 제2 전기연결 금속(175)은 제2 언더범프 금속(160B)에 의해 상기 재배선층(150)에 연결될 수 있다. 본 실시예에서, 제2 전기연결 금속(175)은 오목부분(g)에 충전되므로, 충전되는 제2 전기연결 금속(175)의 두께만큼 표면 실장 부품(190)의 실장 높이를 낮춤으로써 충분한 갭(G)을 확보할 수 있다. 상기 제2 전기연결 금속(175)은 저융점 금속, 예를 들어, 주석(Sn)-알루미늄(Al)-구리(Cu) 등의 솔더로 형성될 수 있으며, 효과적인 충전을 위해서 페이스트 형태로 제조되어 사용될 수 있다.
다음으로, 도 17d를 참조하면, 제1 패시베이션층(150A)의 하면에 제1 전기연결 금속(170)을 형성하고, 상기 제2 전기연결 금속(175)을 이용하여 표면 실장 부품(190)을 탑재한다.
제1 전기연결 금속(170)은 제1 언더범프 금속(160A) 상에 형성되어 재배선층(142)과 연결될 수 있으며, 제2 전기연결 금속(175)과 동일하거나 유사한 저융점 금속이 사용될 수 있으나, 다른 금속 또는 다른 형태로 사용될 수 있다. 표면 실장 부품(190)은 제1 패시베이션층(150A) 상에 배치되고, 표면 실장 부품(190)의 접속 단자들(192)은 각각의 제2 전기연결 금속(175)과 제2 언더범프 금속(160B)에 의해 재배선층(142)에 연결될 수 있다.
상술한 일련의 과정은 대면적 사이즈, 즉 판넬 사이즈의 프레임(110)을 이용하여 진행될 수 있으며, 이 경우 판넬 사이즈의 프레임(110)을 통하여 복수의 팬-아웃 반도체 패키지(100)가 형성될 수 있고, 다이싱 공정으로 이들을 분리하면, 한 번의 공정으로 복수의 팬-아웃 반도체 패키지(100A)를 얻을 수 있다.
이와 같이, 표면 실장 부품(190)과 관련된 제2 언더범프 금속(160B)의 오목부분(g)을 갖도록 형성함으로써, 오목부분에 충전된 제2 전기연결 금속(175)의 두께만큼 낮출 수 있다. 또한, 이를 위한 일련의 제조공정은 기존 공정을 활용하여 용이하게 구현될 수 있다.
도 18을 참조하면, 본 실시예에 따른 반도체 패키지(100B)은, 프레임(110)의 배선 구조의 형태를 제외하고, 도 9 내지 도 12에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 내지 도 12에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 채용된 프레임(110)은 다른 구조를 가지며 그에 따라 배선 구조도 변경될 수 있다. 구체적으로, 프레임(110)은 제1 절연층(111a), 제1 절연층(111a)의 일면 상에 배치된 제1 배선층(112a), 제1 절연층(111a)의 타면 상에 배치된 제2 배선층(112b), 제1 절연층(111a)의 일면 상에 배치되어 제1 배선층(112a)의 적어도 일부를 덮는 제2절연층(111b), 제2절연층(111b)의 제1배선층(112a)이 매립된 측의 반대측 표면 상에 배치된 제3 배선층(112c), 제1 절연층(111a)의 타면 상에 배치되어 제2 배선층(112b)의 적어도 일부를 덮는 제3 절연층(111c), 제3 절연층(111c)의 제2 배선층(112b)이 매립된 측의 반대측 표면 상에 배치된 제4 배선층(112d), 제1 절연층(111a)을 관통하며 제1 및 제2 배선층(112a,112b)을 전기적으로 연결하는 제1 배선비아(113a), 제2 절연층(111b)을 관통하며 제1 및 제3 배선층(112a,112c)을 전기적으로 연결하는 제2 배선비아(113b), 및 제3 절연층(111c)을 관통하며 제2 및 제4 배선층(112b,112d)을 전기적으로 연결하는 제3 배선비아(113c)를 포함한다. 본 실시예에 채용된 프레임(110)은 보다 많은 수의 배선층(112a,112b,112c,112d)를 가지므로, 연결 구조체(140)의 재배선층(142)을 더욱 간소화시킬 수 있다.
제1 절연층(111a)은 제2 절연층(111b) 및 제3 절연층(111c)보다 두께가 두꺼울 수 있다. 제1 절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 절연층(111b) 및 제3 절연층(111c)은 더 많은 수의 배선층(112c,112d)을 형성하기 위하여 도입될 수 있다. 제1 절연층(111a)은 제2 절연층(111b) 및 제3 절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1 절연층(111a)은 유리섬유와 같은 심재, 무기필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 절연층(111c) 및 제3 절연층(111c)은 무기필러 및 절연수지를 포함하는 ABF 또는 PID 일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1 절연층(111a)을 관통하는 제1 배선비아(113a)는 제2 및 제3 절연층(111b,111c)을 각각 관통하는 제2및 제3 배선비아(113b, 113c)보다 직경이 클 수 있다. 또한, 제1 배선 비아(113a)는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 및 제3 배선 비아(113b,113c)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 제1 내지 제4 배선층(112a,112b,112c,112d)의 두께는 제1 재배선층(142)의 두께보다 두꺼울 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 서로 반대에 위치한 제1 및 제2 면을 가지며, 재배선층을 갖는 연결 구조체;
    상기 연결 구조체의 제1 면 상에 배치되며, 상기 재배선층에 연결된 접속 패드를 갖는 반도체 칩;
    상기 연결 구조체의 제1 면 상에 배치되며, 상기 반도체 칩을 봉합하는 봉합재;
    상기 연결 구조체의 제2 면 상에 배치되며, 상기 재배선층의 제1 및 제2 영역을 각각 노출시키는 복수의 제1 개구 및 복수의 제2 개구를 갖는 패시베이션층;
    상기 복수의 제1 개구를 통해 상기 재배선층의 제1 영역에 각각 연결되는 복수의 언더범프 금속;
    상기 패시베이션층 상에 배치되며, 상기 복수의 언더범프 금속에 각각 연결되는 복수의 제1 전기 연결 금속; 및
    상기 복수의 제2 개구의 적어도 일부를 충전하며, 상기 재배선층의 제2 영역에 각각 연결되는 복수의 제2 전기 연결 금속;을 포함하고,
    상기 복수의 언더범프 금속은 상기 복수의 제2 전기 연결 금속의 물질과 다른 물질을 포함하는 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 패시베이션층 상에 배치되며, 상기 복수의 제2 전기 연결 금속에 연결된 접속 단자를 갖는 적어도 하나의 표면 실장 부품을 더 포함하는 반도체 패키지.
  4. 삭제
  5. 제1항에 있어서,
    상기 복수의 제2 전기 연결 금속 각각은 상기 패시베이션층의 두께보다 높게 상기 제2 개구에 충전되는 반도체 패키지.
  6. 제1항에 있어서,
    상기 재배선층의 제2 영역에 각각 연결되며, 오목한 부분을 갖도록 상기 복수의 제2 개구의 내부 측벽을 따라 형성된 복수의 추가적인 언더범프 금속을 더 포함하며,
    상기 복수의 제2 전기 연결 금속은 각각 상기 복수의 추가적인 언더범프 금속의 오목한 부분의 적어도 일부를 충전하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 복수의 제2 개구 중 적어도 일부는 상기 반도체 칩과 중첩된 영역에 위치하는 반도체 패키지.
  8. 서로 반대에 위치한 제1 및 제2 면을 가지며, 재배선층을 갖는 연결 구조체;
    상기 연결 구조체의 제1 면 상에 배치되며, 상기 재배선층에 연결된 접속 패드를 갖는 반도체 칩;
    상기 연결 구조체의 제1 면 상에 배치되며, 상기 반도체 칩을 봉합하는 봉합재;
    상기 연결 구조체의 제2 면에 배치되며, 각각 상기 재배선층의 일 영역을 개방하는 복수의 제1 개구와 복수의 제2 개구를 갖는 패시베이션층;
    상기 복수의 제1 개구를 통해 상기 재배선층에 각각 연결되는 복수의 제1 언더범프 금속;
    상기 재배선층에 각각 연결되며, 오목한 부분을 갖도록 상기 복수의 제2 개구의 내부 측벽을 따라 형성되어 상기 복수의 제2 개구의 내부를 부분적으로 충전하고, 상기 오목한 부분의 일부는 상기 복수의 제2 개구의 내부에 위치하는 복수의 제2 언더범프 금속;
    상기 패시베이션층 상에 배치되며, 상기 복수의 제1 언더범프 금속과 각각 연결되는 복수의 제1 전기 연결 금속;
    상기 복수의 제2 언더범프 금속의 상기 오목한 부분의 적어도 일부에 각각 충전하는 복수의 제2 전기 연결 금속; 및
    상기 패시베이션층 상에 배치되며 상기 복수의 제2 전기 연결 금속에 연결된 접속 단자를 갖는 적어도 하나의 표면 실장 부품;을 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제2 개구는 상기 제1 개구의 직경보다 큰 직경을 갖는 반도체 패키지.
  10. 제8항에 있어서,
    상기 복수의 제2 언더범프 금속은 각각 상기 패시베이션의 하면 중 상기 제2 개구의 주위에 위치한 영역으로 연장되는 부분을 가지며,
    상기 복수의 제2 전기 연결 금속의 일부는 상기 연장되는 부분 상에 배치되는 반도체 패키지.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
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