JP6738401B2 - ファン−アウト半導体パッケージ - Google Patents

ファン−アウト半導体パッケージ Download PDF

Info

Publication number
JP6738401B2
JP6738401B2 JP2018236620A JP2018236620A JP6738401B2 JP 6738401 B2 JP6738401 B2 JP 6738401B2 JP 2018236620 A JP2018236620 A JP 2018236620A JP 2018236620 A JP2018236620 A JP 2018236620A JP 6738401 B2 JP6738401 B2 JP 6738401B2
Authority
JP
Japan
Prior art keywords
layer
wiring
fan
semiconductor package
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018236620A
Other languages
English (en)
Other versions
JP2020035993A (ja
Inventor
ファン リー、ドゥ
ファン リー、ドゥ
ジェ チョ、テ
ジェ チョ、テ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2020035993A publication Critical patent/JP2020035993A/ja
Application granted granted Critical
Publication of JP6738401B2 publication Critical patent/JP6738401B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Description

本発明は、半導体パッケージ、例えば、電気連結構造体を半導体チップが配置された領域外にも拡張することができるファン−アウト半導体パッケージに関するものである。
最近の半導体チップに関する技術開発の主なトレンドのうちの一つは、部品のサイズを縮小することである。これにより、パッケージの分野でも小型の半導体チップなどの需要が急増するにつれて、小型のサイズを有しながら、多数のピンを実現することが求められている。
これに応えるために提案された半導体パッケージ技術のうちの一つがファン−アウト半導体パッケージである。ファン−アウトパッケージは、電気連結構造体を半導体チップが配置された領域外にも再配線して、小型のサイズを有しながらも、多数のピンを実現することを可能とする。
一方、最近のファン−アウトパッケージには、放熱特性を向上させることが求められている。
本発明のいくつかの目的のうちの一つは、放熱特性に優れるとともに、反り問題及び信頼性の問題も改善させることができ、工程コストの低減が可能なファン−アウト半導体パッケージを提供することである。
本発明を通じて提案する様々な解決手段のうちの一つは、半導体チップの非活性面上に封止材の少なくとも一部を貫通し、且つ上記半導体チップの非活性面と物理的に離隔する熱伝導性ビアを形成することである。
例えば、本発明で提案する一例によるファン−アウト半導体パッケージは、接続パッドが配置された活性面、及び上記活性面の反対側である非活性面を有する半導体チップと、上記半導体チップの非活性面を覆う封止材と、上記半導体チップの非活性面上において上記封止材の少なくとも一部を貫通し、且つ上記半導体チップの非活性面と物理的に離隔する熱伝導性ビアと、上記半導体チップの活性面上に配置され、上記接続パッドと電気的に連結される再配線層を含む連結構造体と、を含むことができる。
本発明のいくつかの効果のうちの一効果は、放熱特性に優れるとともに、反り問題及び信頼性の問題も改善させることができ、工程コストの低減が可能なファン−アウト半導体パッケージを提供することができることである。
電子機器システムの例を概略的に示すブロック図である。 電子機器の一例を概略的に示す斜視図である。 ファン−イン半導体パッケージのパッケージング前後を概略的に示す断面図である。 ファン−イン半導体パッケージのパッケージング前後を概略的に示す断面図である。 ファン−イン半導体パッケージのパッケージング過程を概略的に示す断面図である。 ファン−イン半導体パッケージがインターポーザ基板上に実装されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファン−イン半導体パッケージがインターポーザ基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファン−アウト半導体パッケージの概略的な形態を示す断面図である。 ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示す断面図である。 ファン−アウト半導体パッケージの一例を概略的に示す断面図である。 図９のファン−アウト半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の概略的な平面図である。 図９のファン−アウト半導体パッケージの製造一例を概略的に示す工程図である。 図９のファン−アウト半導体パッケージの製造一例を概略的に示す工程図である。 図９のファン−アウト半導体パッケージの製造一例を概略的に示す工程図である。 ファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。 ファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。 ファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。 図１４のファン−アウト半導体パッケージの製造一例を概略的に示す工程図である。 図１４のファン−アウト半導体パッケージの製造一例を概略的に示す工程図である。 ファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。 ファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。 ファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。 図１８のファン−アウト半導体パッケージの製造一例を概略的に示す工程図である。 図１８のファン−アウト半導体パッケージの製造一例を概略的に示す工程図である。 ファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。 ファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかしながら、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがある。
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／又は電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
チップ関連部品１０２０としては、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップと、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップと、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることは言うまでもない。また、これら部品１０２０が互いに組み合わされてもよいことは言うまでもない。
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線又は有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことは言うまでもない。
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／又はネットワーク関連部品１０３０とともに互いに組み合わされてもよいことは言うまでもない。
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／又は電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることは言うまでもない。
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことは言うまでもない。
図２は電子機器の一例を概略的に示す斜視図である。
図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／又は電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／又は電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部は、チップ関連部品であることができ、一例として、半導体パッケージ１１２１であってもよいが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことは言うまでもない。
半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的又は化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電
子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールよりも著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま付着することは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分されることができる。
以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。
（ファン−イン半導体パッケージ）
図３ａ及び図３ｂはファン−イン半導体パッケージのパッケージング前後を概略的に示す断面図である。
図４はファン−イン半導体パッケージのパッケージング過程を概略的に示す断面図である。
図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜又は窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、回路幅の差が大きい電子機器のメインボードなどはもちろん、回路幅の差がメインボードよりは小さい中間レベルのプリント回路基板（ＰＣＢ）にも実装されにくい。
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結構造体２２４０を形成する。連結構造体２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁材料で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結構造体２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結構造体２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。
このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔まで拡大することができるわけではないためである。
図５はファン−イン半導体パッケージがインターポーザ基板上に実装されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。
図６はファン−イン半導体パッケージがインターポーザ基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示す断面図である。
図面を参照すると、ファン−イン半導体パッケージ２２００においては、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線されて、最終的には、インターポーザ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装可能となる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側はモールディング材２２９０などで覆われることができる。又は、ファン−イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよい。その場合、インターポーザ基板２３０２内に内蔵された状態の半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子が、インターポーザ基板２３０２によりさらに再配線されるため、最終的に電子機器のメインボード２５００に実装可能となる。
このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、又はインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。
（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示す断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結構造体２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結構造体２１４０上にはパッシベーション層２１５０をさらに形成することができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０をさらに形成することができる。アンダーバンプ金属層２１６０上には半田ボール２１７０をさらに形成することができる。半導体チップ２１２０は、本体２１２１や接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結構造体２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。
このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結構造体により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導
体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結構造体により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、上記のような別のインターポーザ基板を用いることなく、電子機器のメインボード上に半導体チップ２１２０を実装することができる。
図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示す断面図である。
図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装されることができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結構造体２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても、半導体チップ２１２０を電子機器のメインボード２５００に実装されることができる。
このように、ファン−アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装されることができるため、インターポーザ基板を用いるファン−イン半導体パッケージに比べて厚さがより小さいパッケージ寸法を実現することができ、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、プリント回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。
一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものであり、これとはスケール、用途などが異なるパッケージ技術であって、ファン−イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）とは異なる概念である。
以下では、放熱特性に優れるとともに、反り問題及び信頼性の問題も改善させることができ、工程コストの低減が可能なファン−アウト半導体パッケージについて図面を参照して説明する。
図９はファン−アウ半導体パッケージの一例を概略的に示す断面図である。
図１０は図９のファン−アウト半導体パッケージをＩ−Ｉ'線に沿って切って見た場合の概略的な平面図である。
図面を参照すると、一例によるファン−アウト半導体パッケージ１００Ａは、接続パッド１２２が配置された活性面１２０ｂ、及び上記活性面１２０ｂの反対側である非活性面１２０ｔを有する半導体チップ１２０と、上記半導体チップ１２０の非活性面１２０ｔを覆う封止材１３０と、上記半導体チップ１２０の非活性面１２０ｔ上において上記封止材１３０の少なくとも一部を貫通し、且つ上記半導体チップ１２０の非活性面１２０ｔと物理的に所定の距離ｈの分だけ離隔する熱伝導性ビア１３５と、上記封止材１３０上に突出して配置され、上記熱伝導性ビア１３５と接続された熱伝導性パターン層１３４と、上記
半導体チップ１２０の活性面１２０ｂ上に配置され、上記半導体チップ１２０が上記接続パッド１２２と電気的に連結される再配線層１４２を含む連結構造体１４０と、を含む。必要に応じて、フレーム１１０、配線パターン層１３２、配線ビア１３３、パッシベーション層１５０、表面実装部品１９０、アンダーバンプメタル１６０、電気連結構造体１７０、及びカバー層１８０などをさらに含むことができる。
一般に、ファン−アウト半導体パッケージの場合、半導体チップの周囲を単にエポキシモールディングコンパウンド（ＥＭＣ：Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）などの封止材で成形して包み込む構造を採用しており、この場合、半導体チップから発生する熱は、大部分再配線層に沿って下側に抜けるようになり、熱伝導率が低い封止材側に向かっては非常に少ない量の熱が伝導されて、放熱特性が低下するという問題がある。最近、半導体チップの機能が向上するにつれて、それにより発生する熱を効果的に放出することが重要となっている。そこで、放熱特性を改善させるために、例えば、半導体パッケージの上部に金属板のような放熱部材を付着するか、又は金属層をめっきする方法により放熱を図ることが検討されている。但し、これも、放熱部材と半導体チップとの間の距離が相当あるため、十分な放熱効果を有することが困難であるという問題がある。
これに対し、一例によるファン−アウト半導体パッケージ１００Ａは、半導体チップ１２０の非活性面１２０ｔ上において封止材１３０の少なくとも一部を貫通する熱伝導性ビア１３５を導入した。熱伝導性ビア１３５は、半導体チップ１２０の非活性面１２０ｔに十分に近く配置することができるため、優れた放熱効果を期待することができる。一方、特に、異種物質である熱伝導性ビア１３５と半導体チップ１２０の非活性面１２０ｔが直接接する場合には、熱膨張係数（ＣＴＥ：Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ）のミスマッチが原因で反りが発生することがあり、界面密着力を確保するために、特別なクリーニング及び接着材料の塗布などが必要となる。これに対し、一例によるファン−アウト半導体パッケージ１００Ａは、熱伝導性ビア１３５が、半導体チップ１２０の非活性面１２０ｔと物理的に所定の距離ｈの分だけ離隔するため、放熱効果は言うまでもなく、反り制御及びコスト節減も可能である。また、かかる離隔領域は、別の他の材料で満たすものではなく、封止材１３０で満たすため、信頼性の問題も改善させることができ、さらなるコスト節減も可能である。一方、半導体チップ１２０の非活性面１２０ｔと熱伝導性ビア１３５の間の物理的離隔距離ｈは、１μｍ〜５μｍ程度であってもよい。但し、１μｍ未満の場合には、反り制御の効果などが低減する可能性があり、５μｍを超えると、放熱効果が低減するおそれがある。
一方、一例によるファン−アウト半導体パッケージ１００Ａは、封止材１３０上に熱伝導性ビア１３５と接続された熱伝導性パターン層１３４が配置される。これにより、半導体チップ１２０の非活性面１２０ｔで発生した熱が、熱伝導性ビア１３５を介して熱伝導性パターン層１３４に伝達されることにより、パッケージ上部に容易に放出されることができる。一方、熱伝導性パターン層１３４は、熱伝導性ビア１３５と境界なく一体化することができる。すなわち、これらは後の工程から分かるように、めっき工程を通じて同時に形成することができる。これにより、熱伝導性パターン層１３４と熱伝導性ビア１３５の間の密着力の問題又は信頼性の問題を簡単に解決することができる。
一方、一例によるファン−アウト半導体パッケージ１００Ａは、封止材１３０の材料として熱伝導率（Ｔｈｅｒｍａｌ Ｃｏｎｄｕｃｔｉｖｉｔｙ）の高い材料を用いることができる。例えば、封止材１３０の熱伝導率は０．５０Ｗ／ｍ℃以上、好ましくは６０〜８０Ｗ／ｍ℃程度であってもよい。封止材１３０の熱伝導率は、連結構造体１４０の絶縁層１４１の熱伝導率よりも大きくてもよい。この場合、半導体チップ１２０で発生した熱が封止材１３０を経て熱伝導性ビア１３５及び熱伝導性パターン層１３４に効果的に伝達されることができる。封止材１３０の材料としては、絶縁樹脂及び無機フィラーを用いるこ
とができる。この際、無機フィラーの含有量は、重量パーセントで約６０％以上、例えば、７０％〜９０％程度であってもよい。
以下、一例によるファン−アウト半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。
フレーム１１０は、具体的な材料に応じてファン−アウト半導体パッケージ１００Ａの剛性をより向上させることができ、封止材１３０の厚さ均一性の確保などの役割を果たすことができる。フレーム１１０に配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄや配線ビア１１３ａ、１１３ｂ、１１３ｃなどを形成する場合には、ファン−アウト半導体パッケージ１００ＡがＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプのパッケージとして活用されることができる。フレーム１１０は、貫通孔１１０Ｈを有する。貫通孔１１０Ｈ内には、半導体チップ１２０がフレーム１１０と所定の距離離隔するように配置されることができる。半導体チップ１２０の側面周囲は、フレーム１１０によって囲まれることができる。但し、これは一例に過ぎず、他の形態で多様に変形されることができ、その形態に応じて他の機能を担うことができる。
フレーム１１０は、連結構造体１４０と接する第１絶縁層１１１ａと、連結構造体１４０と接し、第１絶縁層１１１ａに埋め込まれた第１配線層１１２ａと、第１絶縁層１１１ａの第１配線層１１２ａが埋め込まれた側の反対側上に配置された第２配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第２配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３配線層１１２ｃと、第２絶縁層１１１ｂ上に配置され、第３配線層１１２ｃを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４配線層１１２ｄと、を含む。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、接続パッド１２２と電気的に連結される。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃをそれぞれ貫通する第１〜第３配線ビア１１３ａ、１１３ｂ、１１３ｃを介して互いに電気的に連結される。
第１配線層１１２ａを第１絶縁層１１１ａ内に埋め込む場合には、第１配線層１１２ａの厚さによって発生する段差が最小限に抑えられるため、連結構造体１４０の絶縁距離がより一定になり得る。第１配線層１１２ａが第１絶縁層１１１ａの内部にリセスしているため、第１絶縁層１１１ａの下面と第１配線層１１２ａの下面が段差を有することができる。この場合、封止材１３０の形成物質がブリードして第１配線層１１２ａを汚染させることを防止することができる。第２及び第３配線層１１２ｂ、１１２ｃは、半導体チップ１２０の活性面と非活性面の間に位置することができる。フレーム１１０は、十分な厚さで基板工程などにより製造することができる一方で、連結構造体１４０は、薄く、半導体工程などにより製造することができるため、フレーム１１０の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄのそれぞれの厚さは、連結構造体１４０の再配線層１４２のそれぞれの厚さよりも厚くてもよい。
絶縁層１１１ａ、１１１ｂ、１１１ｃの材料は、特に限定されない。例えば、絶縁材料を用いることができる。この際、絶縁材料としは、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などを用いることができる。また、必要に応じては、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いることもできる。剛性維持の側面においてはプリプレグを用い
ることがより好ましい。
配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、半導体チップ１２０の接続パッド１２２を再配線する役割を果たすことができる。配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、該当層の設計デザインに応じて、様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、ワイヤーパッド、電気連結構造体パッドなどを含むことができる。
配線ビア１１３ａ、１１３ｂ、１１３ｃは、互いに異なる層に形成された配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを電気的に連結させ、その結果、フレーム１１０内に電気的経路を形成させる。配線ビア１１３ａ、１１３ｂ、１１３ｃも、形成材料としては、導電性物質を用いることができる。配線ビア１１３ａ、１１３ｂ、１１３ｃは、導電性物質で充填された充填型（Ｆｉｌｌｅｄ ｔｙｐｅ）のビアであってもよく、導電性物質がビアホールの壁面に沿って形成された等角型（ｃｏｎｆｏｒｍａｌ ｔｙｐｅ）のビアであってもよい。一方、工程上の理由から、配線ビア１１３ａ、１１３ｂ、１１３ｃは、互いに同一方向のテーパー形状、すなわち、断面を基準に、それぞれ上部幅が下部幅よりも大きいテーパー形状を有することができる。また、工程上の理由から、配線ビア１１３ａ、１１３ｂ、１１３ｃはそれぞれ、配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄと一体化することができる。
半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。この際、集積回路は、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのプロセッサチップ、具体的には、アプリケーションプロセッサ（ＡＰ：Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）であってもよいが、これに限定されるものではなく、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップと、アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップと、ＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）のような他の種類であってもよいことは言うまでもない。又は、これらのうちいくつかを組み合わせて用いることもできる。
半導体チップ１２０は、活性ウェハをベースに形成されたものであってもよく、この場合、本体１２１をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などが用いられることができる。本体１２１には、様々な回路が形成されていることができる。接続パッド１２２は、半導体チップ１２０を他の構成要素と電気的に連結させるためのものであり、形成材料としては、それぞれアルミニウム（Ａｌ）などの導電性物質を特に制限なく用いることができる。本体１２１の活性面には、接続パッド１２２をオープンさせるパッシベーション膜１２３が形成されることができ、パッシベーション膜１２３は、酸化膜又は窒化膜などであってもよく、又は酸化膜と窒化膜の二重層であってもよい。パッシベーション膜１２３により、接続パッド１２２の下面は、封止材１３０の下面と段差を有することができる。これにより、封止材１３０は、パッシベーション膜１２３と連結構造体１４０の間の空間の少なくとも一部を満たすことができる
。この場合、封止材１３０が接続パッド１２２の下面にブリードすることをある程度防止することができる。その他の必要な位置に絶縁膜（不図示）などがさらに配置されることもできる。半導体チップ１２０は、ベアダイ（ｂａｒｅ ｄｉｅ）であってもよく、そのため、接続パッド１２２が連結構造体１４０の接続ビア１４３と物理的に接することができる。但し、半導体チップ１２０の種類に応じて、半導体チップ１２０の活性面上に別の再配線層（不図示）がさらに形成されることができ、バンプ（不図示）などが接続パッド１２２と連結されたパッケージの形を有することもできる。一方、接続パッド１２２が配置された面が活性面１２０ｂとなり、その反対側の面が非活性面１２０ｔとなる。
封止材１３０は、フレーム１１０や半導体チップ１２０などを保護することができる。封止形態は特に制限されず、フレーム１１０及び半導体チップ１２０のそれぞれの少なくとも一部を包み込む形であればよい。例えば、封止材１３０は、フレーム１１０及び半導体チップ１２０の非活性面を覆うことができ、貫通孔１１０Ｈの少なくとも一部を満たすことができる。封止材１３０が貫通孔１１０Ｈを満たすことで、封止材１３０の具体的な材料に応じて、接着剤の役割を果たすとともに、バックリングを減少させることができる。
封止材１３０の材料は特に限定されない。例えば、絶縁材料が用いられることができる。この際、絶縁材料としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などを用いることができる。また、必要に応じては、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いることもできる。
封止材１３０は熱伝導率が高くてもよい。例えば、封止材１３０の熱伝導率は、０．５０Ｗ／ｍ℃以上、好ましくは６０〜８０Ｗ／ｍ℃程度であってもよい。封止材１３０の熱伝導率は、連結構造体１４０の絶縁層１４１の熱伝導率よりも大きくてもよい。この場合、半導体チップ１２０で発生した熱が封止材１３０を経て熱伝導性ビア１３５及び熱伝導性パターン層１３４に効果的に伝達されることができる。封止材１３０の材料としては、絶縁樹脂及び無機フィラーを用いることができ、この際、無機フィラーの含有量は、重量パーセントで約６０％以上、例えば、７０％〜９０％程度であってもよい。
熱伝導性ビア１３５は、半導体チップ１２０の非活性面１２０ｔ上において封止材１３０の少なくとも一部を貫通し、且つ半導体チップ１２０の非活性面１２０ｔと物理的に所定の距離ｈの分だけ離隔する。半導体チップ１２０の非活性面１２０ｔと熱伝導性ビア１３５の間の物理的離隔距離ｈは１μｍ〜５μｍ程度であってもよく、上記半導体チップ１２０の非活性面１２０ｔと熱伝導性ビア１３５の間の物理的離隔領域は、少なくとも一部が封止材１３０で満たされることができる。熱伝導性パターン層１３４は、封止材１３０上に突出して配置され、熱伝導性ビア１３５と接続される。熱伝導性パターン層１３４と熱伝導性ビア１３５は境界なく一体化することができる。また、熱伝導性パターン層１３４と熱伝導性ビア１３５は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質、具体的には、金属物質を含むことができる。熱伝導性パターン層１３４と熱伝導性ビア１３５は、シード層及びめっき層で構成された複数の導体層であってもよく、金属のみからなる層であってもよい。熱伝導性ビア１３５は、半導体チップ１２０の非活性面１２０ｔに近づくほど断面の幅が狭くなる、すなわち、断面を基準に、上面の幅が下面の幅よりも広いテーパー形状を有することができる。熱伝導性パターン層１３４は、プレートの形を有することができ、且つグランド及び／又はパワーパターンとして機能することにより、フレーム１１０の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄのグランド及び／又はパワーパターン、連結構造体１４０の再配線層１４２のグランド及び／又はパワーパターン、そして、半導体チップ１２０の接続パッド１２２のうちグランド及び／又はパワーパッドと電気的に連結されることもできる。
配線パターン層１３２は、封止材１３０上に熱伝導性パターン層１３４と並んで配置される。配線ビア１３３は、封止材１３０の少なくとも一部を貫通し、フレーム１１０の最上側の配線層である第４配線層１１２ｄと配線パターン層１３２を電気的に連結する。配線パターン層１３２及び配線ビア１３３の形成材料としても、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質、具体的には、金属物質を用いることができる。配線パターン層１３２と配線ビア１３３は、シード層及びめっき層で構成された複数の導体層であってもよく、金属のみからなる層であってもよい。配線パターン層１３２は、設計デザインに応じて、様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。配線ビア１３３も、断面を基準に、上面の幅が下面の幅よりも大きい、熱伝導性ビア１３５と同様のテーパー形状を有することができる。
連結構造体１４０は、半導体チップ１２０の接続パッド１２２を再配線することができる。また、連結構造体１４０により、様々な機能を担う数十数百の半導体チップ１２０の接続パッド１２２が再配線されることができ、電気連結構造体１７０を介して、その機能に合わせて、外部と物理的及び／又は電気的に連結されることができる。連結構造体１４０は、フレーム１１０及び半導体チップ１２０の活性面上に配置された絶縁層１４１と、絶縁層１４１上に配置された再配線層１４２と、絶縁層１４１を貫通し、接続パッド１２２と再配線層１４２を接続する接続ビア１４３と、を含む。図面には、連結構造体１４０を複数の絶縁層、再配線層、及びビア層で構成されるように示されているが、設計に応じて、より少ないか又は多くの数の絶縁層、再配線層、及びビア層で構成されることができる。
絶縁層１４１としては絶縁材料を用いることができる。この際、絶縁材料としては、上述のような絶縁材料の他に、ＰＩＤ樹脂のような感光性絶縁材料を用いることもできる。すなわち、絶縁層１４１はそれぞれ感光性絶縁層であってもよい。絶縁層１４１が感光性の性質を有する場合には、絶縁層１４１をより薄く形成することができ、より容易に接続ビア１４３のファインピッチを実現することができる。絶縁層１４１はそれぞれ、絶縁樹脂及び無機フィラーを含む感光性絶縁層であってもよい。絶縁層１４１が多層である場合、これらの物質は、互いに同一であってもよく、必要に応じて、互いに異なってもよい。また、絶縁層１４１が多層である場合、これらは工程に応じて境界が明確であってもよく、不明確であってもよい。
再配線層１４２は、実質的に接続パッド１２２を再配線する役割を果たすことができ、形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。再配線層１４２は、該当層の設計デザインに応じて、様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、各種のパッドパターンを含むことができる。
接続ビア１４３は、互いに異なる層に形成された再配線層１４２や接続パッド１２２などを電気的に連結させ、その結果、ファン−アウト半導体パッケージ１００Ａ内に電気的経路を形成させる。接続ビア１４３の形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。接続ビア１４３は、導電性物質で完全に充填されたものであってもよく、又は導電性物質がビアの壁に沿って形成されたものであってもよい。一方、連結構造体１４０の接続ビア１４３の形状は、フレーム１１０の配線ビア１１３ａ、１１３ｂ、１１３ｃとは反対方向のテーパー形状であってもよい。すなわち、断面を基準に、上面の幅が下面の幅よりも狭いテーパー形状を有することができる。
パッシベーション層１５０は、連結構造体１４０を外部からの物理的又は化学的損傷などから保護することができる。パッシベーション層１５０は、連結構造体１４０の最下側の再配線層１４２の少なくとも一部をオープンさせる開口部１５０ｈを有することができる。かかる開口部１５０ｈは、パッシベーション層１５０に数十〜数千個が形成されることができる。オープンしている再配線層１４２の表面には、貴金属めっきのようなめっきで形成された表面処理層（不図示）が形成されることができる。一方、パッシベーション層１５０の材料は特に限定されない。例えば、絶縁材料を用いることができる。この際、絶縁材料としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などを用いることができる。又は、半田レジスト（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ）を用いることもできる。
アンダーバンプメタル１６０は、電気連結構造体１７０の接続信頼性を向上させることで、ファン−アウト半導体パッケージ１００Ａのボードレベルの信頼性を改善させる。アンダーバンプメタル１６０は、パッシベーション層１５０の開口部を介して露出する連結構造体１４０の再配線層１４２と連結される。アンダーバンプメタル１６０は、パッシベーション層１５０の開口部１５０ｈに、公知の導電性物質、すなわち、金属を用いることで公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）の方法で形成することができるが、これに限定されるものではない。
電気連結構造体１７０は、ファン−アウト半導体パッケージ１００Ａを外部と物理的及び／又は電気的に連結させる。例えば、ファン−アウト半導体パッケージ１００Ａは、電気連結構造体１７０を介して電子機器のメインボードに実装されることができる。電気連結構造体１７０は、低融点金属、例えば、スズ（Ｓｎ）−アルミニウム（Ａｌ）−銅（Ｃｕ）などの半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材料が特にこれに限定されるものではない。電気連結構造体１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであってもよい。電気連結構造体１７０は、多重層又は単一層で形成されることができる。多重層で形成される場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層で形成される場合には、スズ−銀半田又は銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。
電気連結構造体１７０の数、間隔、配置形態などは特に限定されず、通常の技術者が設計事項に応じて十分に変形可能である。例えば、電気連結構造体１７０の数は、接続パッド１２２の数に応じて数十〜数千個であってもよく、それ以上又はそれ以下の数を有する
こともできる。電気連結構造体１７０が半田ボールである場合、電気連結構造体１７０は、パッシベーション層１５０の一面上に延びて形成されたアンダーバンプメタル１６０の側面を覆うことができ、接続信頼性がさらに優れることができる。電気連結構造体１７０のうち少なくとも一つはファン−アウト（ｆａｎ−ｏｕｔ）領域に配置される。ファン−アウト領域とは、半導体チップ１２０が配置されている領域を超える領域のことである。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、パッケージの厚さを薄く製造することができ、価格競争力に優れる。
カバー層１８０は、熱伝導性パターン層１３４及び／又は配線パターン層１３２を外部の物理的、化学的損傷などから保護することができる。カバー層１８０は、熱伝導性パターン層１３４及び／又は配線パターン層１３２の少なくとも一部をオープンさせる開口部１８０ｈを有することができる。かかる開口部１８０ｈは、カバー層１８０に数十〜数千個形成されることができる。オープンしている熱伝導性パターン層１３４及び／又は配線パターン層１３２の表面には、表面処理層１３２Ｐ、１３４Ｐが形成されることができる。表面処理層１３２Ｐ、１３４Ｐは、当該技術分野で公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰ又は無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成することができる。カバー層１８０の材料は、特に限定されない。例えば、絶縁材料が用いられることができる。この際、絶縁材料としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などを用いることができる。又は、半田レジスト（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ）を用いることもできる。
表面実装部品１９０は、表面実装技術（ＳＭＴ）を介してパッシベーション層１５０の下面に実装されることができる。表面実装部品１９０は、キャパシタ、インダクタなどの公知の受動部品であってもよいが、これに限定されるものではなく、必要に応じては、能動部品であってもよい。表面実装部品１９０は、連結構造体１４０の再配線層１４２を介して半導体チップ１２０の接続パッド１２２と電気的に連結されることができる。
一方、図面には示されていないが、必要に応じて、貫通孔１１０Ｈ内に互いに同一又は異なる機能を担う複数の半導体チップ１２０を配置することもできる。また、必要に応じては、貫通孔１１０Ｈ内に個別の受動部品、例えば、インダクタやキャパシタなどを配置することもできる。なお、必要に応じては、貫通孔１１０Ｈを複数個形成し、それぞれの貫通孔１１０Ｈに半導体チップ１２０及び／又は受動部品を配置することもできる。さらに、必要に応じては、貫通孔１１０Ｈの壁面に放熱及び電磁波シールドのための金属層を形成することもできる。
図１１ａ〜図１１ｃは、図９のファン−アウト半導体パッケージの製造一例を概略的に示す工程図である。
図１１ａを参照すると、先ず、フレーム１１０を用意する。フレーム１１０は、コアレス基板を用いて製造することができる。具体的には、コアレス基板上に第１配線層１１２ａをめっき工程で形成し、ＡＢＦなどをラミネートする方法により第１絶縁層１１１ａを形成し、第１配線層１１２ａの一部のパッドパターンをストッパーとして第１絶縁層１１
１ａにレーザービアホールを形成した後、めっき工程により第２配線層１１２ａ及び第１配線ビア１１３ａを形成し、一連の過程を繰り返してから、最後に、コアレス基板を取り外して除去する方法で用意することができる。コアレス基板の分離後に、フレーム１１０の下面に残っている金属層をエッチングして除去することができる。この際、フレーム１１０の第１絶縁層１１１ａの下面と第１配線層１１２ａの下面の間に段差を形成することができる。次に、レーザー及び／又は機械ドリルなどを用いてフレーム１１０に貫通孔１１０Ｈを形成し、フレーム１１０の下側にテープ２１０を付着する。次に、半導体チップ１２０を貫通孔１１０Ｈ内のテープ２１０上に付着し、ＡＢＦラミネートなどで封止材１３０を形成する。
図１１ｂを参照すると、次に、テープ２１０を除去し、テープ２１０を除去した領域に連結構造体１４０を形成する。連結構造体１４０は、ＰＩＤコーティングで絶縁層１４１を形成し、フォトリソグラフィ方法を用いて絶縁層１４１にフォトビアホールを形成し、めっき工程により再配線層１４２及び接続ビア１４３を形成し、一連の過程を繰り返すことで形成することができる。次に、封止材１３０にレーザー加工などで第１及び第２ビアホール１３５ｈ、１３３ｈを形成する。この際、第１ビアホール１３５ｈは、半導体チップ１２０の非活性面１２０ｔと所定の距離ｈの分だけ物理的に離隔するように形成する。第２ビアホール１３３ｈは、第４配線層１１２ｄの少なくとも一部をオープンさせるように形成する。
図１１ｃを参照すると、公知のめっき工程により第１及び第２ビアホール１３５ｈ、１３３ｈを満たして熱伝導性ビア１３５及び配線ビア１３３を形成し、封止材１３０上に熱伝導性パターン層１３４及び配線パターン層１３２を形成する。熱伝導性ビア１３５と熱伝導性パターン層１３４、そして、配線ビア１３３と配線パターン層１３２は、めっきによって同時に形成されて、互いに境界なく一体化する。次に、パッケージの両側にＡＢＦラミネートなどによりパッシベーション層１５０及びカバー層１８０を形成し、レーザードリルなどを用いてそれぞれの開口部１５０ｈ、１８０ｈを形成した後、めっきでアンダーバンプメタル１６０を形成する。また、低融点金属などで電気連結構造体１７０を形成し、リフロー工程を経る。一連の過程により、上述した一例によるファン−アウト半導体パッケージ１００Ａを形成する。
上述した一連の過程は、大面積サイズ、すなわち、パネルサイズのフレーム１１０を用いて行うことができる。この場合、パネルサイズのフレーム１１０により、複数のファン−アウト半導体パッケージ１００Ａを形成することができ、ダイシング工程でこれらを分離すると、一回の工程で複数のファン−アウト半導体パッケージ１００Ａを得ることができる。
図１２はファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｂは、上述した一例によるファン−アウト半導体パッケージ１００Ａにおいて、フレーム１１０から第３絶縁層１１１ｃ、第３配線ビア１１３ｃ、及び第４配線層１１２ｄが省略されている。すなわち、フレーム１１０の絶縁層、配線層、及び配線ビアは、様々な層数で構成されることができる。この際、フレーム１１０の厚さが変わるため、半導体チップ１２０も、変更されたフレーム１１０の厚さに合わせて厚さが変更されることができる。その他の構成及び製造方法についての説明は、図９〜図１１ｃなどを参照して上述した内容と実質的に同一であるため省略する。
図１３はファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｃは、上述した一例によるファン−アウト半導体パッケージ１００Ａにおいて、フレーム１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの下面及び上面上にそれぞれ配置された第１配線層１１２ａ及び第２配線層１１２ｂと、第１絶縁層１１１ａの下面上に配置され、第１配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂの下面上に配置された第３配線層１１２ｃと、第１絶縁層１１１ａの上面上に配置され、第２配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃの上面上に配置された第４配線層１１２ｄと、を含む。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃをそれぞれ貫通する第１〜第３配線ビア１１３ａ、１１３ｂ、１１３ｃを介して電気的に連結される。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、接続パッド１２２と電気的に連結される。フレーム１１０が多くの数の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むため、連結構造体１４０を単純化することができる。これにより、連結構造体１４０の形成過程で発生する不良による歩留まりの低下を改善させることができる。
第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃよりも厚さが厚くてもよい。第１絶縁層１１１ａは、基本的には、剛性を維持するために比較的厚くてもよく、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多くの数の配線層１１２ｃ、１１２ｄを形成するために導入されたものであることができる。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁材料を含むことができる。例えば、第１絶縁層１１１ａは、ガラス繊維、無機フィラー、及び絶縁樹脂を含む、例えば、プリプレグであってもよく、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、無機フィラーと絶縁樹脂を含むＡＢＦフィルム又はＰＩＤフィルムであってもよいが、これに限定されるものではなく、すべて類似にプリプレグなどを含むこともできる。第１絶縁層１１１ａを貫通する第１配線ビア１１３ａは、第２及び第３絶縁層１１１ｂ、１１１ｃを貫通する第２及び第３配線ビア１１３ｂ、１１３ｃよりも直径及び体積が大きくてもよい。
フレーム１１０の第３配線層１１２ｃの下面は、半導体チップ１２０の接続パッド１２２の下面よりも下側に位置することができる。また、連結構造体１４０の最上側の再配線層１４２とフレーム１１０の第３配線層１１２ｃとの間の距離は、連結構造体１４０の最上側の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離よりも小さくてもよい。これは、第３配線層１１２ｃが第２絶縁層１１１ｂ上に突出した形で配置されることができ、その結果、連結構造体１４０と接することができるためである。フレーム１１０の第１配線層１１２ａ及び第２配線層１１２ｂは、半導体チップ１２０の活性面と非活性面の間に位置することができる。フレーム１１０の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄのそれぞれの厚さは、連結構造体１４０の再配線層１４２のそれぞれの厚さよりも厚くてもよい。第１配線ビア１１３ａは、砂時計形状を有することができ、第２及び第３配線ビア１１３ｂ、１１３ｃは、互いに反対方向に向くテーパー形状を有することができる。その他、貫通孔１１０Ｈの壁面には、放熱及び／又は電磁波シールドのための金属層１１５が配置されることができる。金属層１１５は、板状であって、半導体チップ１２０の側面を囲むことができる。金属層１１５は、銅（Ｃｕ）のような熱伝導性に優れた金属物質を含むことができる。金属層１１５は、配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ及び／又は再配線層１４２のグランドパターンと電気的に連結されることができる。その他の構成及び製造方法についての説明は、図９〜図１２などを参照して上述した内容と実質的に同一であるため省略する。
図１４はファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｄは、接続パッド１２２が配置された活性面１２０ｂ、及び上記活性面１２０ｂの反対側である非活
性面１２０ｔを有する半導体チップ１２０と、上記半導体チップ１２０の非活性面１２０ｔを覆う封止材１３０と、上記半導体チップ１２０の非活性面１２０ｔ上において上記封止材１３０の少なくとも一部を貫通し、且つ上記半導体チップ１２０の非活性面１２０ｔと物理的に所定の距離ｈの分だけ離隔する熱伝導性ビア１３５と、上記封止材１３０内に上面が露出するように埋め込まれ、上記熱伝導性ビア１３５と連結された熱伝導性パターン層１３４と、上記半導体チップ１２０の活性面１２０ｂ上に配置され、上記半導体チップ１２０が上記接続パッド１２２と電気的に連結される再配線層１４２を含む連結構造体１４０と、を含む。必要に応じて、フレーム１１０、パッシベーション層１５０、表面実装部品１９０、アンダーバンプメタル１６０、電気連結構造体１７０などをさらに含むことができる。
他の一例によるファン−アウト半導体パッケージ１００Ｄは、熱伝導性パターン層１３４が封止材１３０内に埋め込まれた形であるため、半導体チップ１２０の非活性面１２０ｔと熱伝導性パターン層１３４との間の距離が短く、さらに優れた放熱効果を有することができる。特に、単に放熱部材を、製造したパッケージ上部に形成する場合には、放熱部材の形成過程で不良が発生すると、パッケージ自体を廃棄しなければならなくなり、半導体チップの歩留まりの問題が発生する可能性がある。これに対し、他の一例によるファン−アウト半導体パッケージ１００Ｄの場合には、熱伝導性パターン層１３４と熱伝導性ビア１３５を、後述するように、別のキャリアを介して個別に形成した後、そのうち良品のみをパッケージ上部に貼り合わせて埋め込ませるため、放熱部材の形成過程で発生する可能性がある半導体チップの歩留まり低下の問題を防止することもできる。
その他、封止材１３０内には、フレーム１１０の最上側の配線層である第４配線層１１２ｄの少なくとも一部をオープンさせる開口部１３０ｈが形成されることができ、開口部１３０ｈを介して露出している第４配線層１１２ｄの表面には、表面処理層１１２ｄＰが形成されることができる。その他の構成及び製造方法についての説明は、図９〜図１３などを参照して上述した内容と実質的に同一であるため省略する。
図１５ａ及び図１５ｂは図１４のファン−アウト半導体パッケージの製造一例を概略的に示す工程図である。
図１５ａを参照すると、先ず、上述した図１１ａの過程などを通じて形成された中間体からテープを除去し、テープを除去した領域に連結構造体１４０を形成する。次に、キャリア２５０上に熱伝導性ビア１３５及び熱伝導性パターン層１３４をめっき工程などで形成し、熱伝導性ビア１３５及び熱伝導性パターン層１３４が形成されたキャリア２５０を封止材１３０に貼り合わせる。貼り合わせの過程において、熱伝導性ビア１３５及び熱伝導性パターン層１３４は、封止材１３０内に埋め込められる。
図１５ｂを参照すると、次に、キャリア２５０を分離する方法などで除去し、レーザー加工などでフレーム１１０の最上側の配線層である第４配線層１１２ｄの少なくとも一部をオープンさせる開口部１３０ｈを形成する。次に、パッケージの下側にＡＢＦラミネートなどを通じてパッシベーション層１５０を形成し、また、レーザー加工などにより開口部１５０ｈを形成した後、めっきでアンダーバンプメタル１６０を形成する。また、低融点金属などで電気連結構造体１７０を形成し、リフロー工程を経る。一連の過程により、上述した他の一例によるファン−アウト半導体パッケージ１００Ｄを形成する。その他の構成及び製造方法についての説明は、図９〜図１４などを参照して上述した内容と実質的に同一であるため省略する。
図１６はファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｅは、上述した他の一例によるファン−アウト半導体パッケージ１００Ｄにおいて、フレーム１１０から第３絶縁層１１１ｃ、第３配線ビア１１３ｃ、及び第４配線層１１２ｄが省略されている。すなわち、フレーム１１０の絶縁層、配線層、及び配線ビアは、様々な層数で構成されることができる。この際、フレーム１１０の厚さが変わるため、半導体チップ１２０も、変更されたフレーム１１０の厚さに合わせて厚さが変更されることができる。その他の構成及び製造方法についての説明は、図９〜図１５ｂなどを参照して上述した内容と実質的に同一であるため省略する。
図１７はファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｆは、上述した他の一例によるファン−アウト半導体パッケージ１００Ｄにおいて、フレーム１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの下面及び上面上にそれぞれ配置された第１配線層１１２ａ及び第２配線層１１２ｂと、第１絶縁層１１１ａの下面上に配置され、第１配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂの下面上に配置された第３配線層１１２ｃと、第１絶縁層１１１ａの上面上に配置され、第２配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃの上面上に配置された第４配線層１１２ｄと、を含む。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃをそれぞれ貫通する第１〜第３配線ビア１１３ａ、１１３ｂ、１１３ｃを介して電気的に連結される。その他、フレーム１１０の壁面に配置された金属層１１５をさらに含むことができる。その他の構成及び製造方法についての説明は、図９〜図１６などを参照して上述した内容と実質的に同一であるため省略する。
図１８はファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｇは、接続パッド１２２が配置された活性面１２０ｂ、及び上記活性面１２０ｂの反対側である非活性面１２０ｔを有する半導体チップ１２０と、上記半導体チップ１２０の非活性面１２０ｔを覆う封止材１３０と、上記半導体チップ１２０の非活性面１２０ｔ上において上記封止材１３０の少なくとも一部を貫通し、且つ上記半導体チップ１２０の非活性面１２０ｔと物理的に所定の距離ｈの分だけ離隔する熱伝導性ビア１３５と、上記封止材１３０内に上面が露出するように埋め込まれ、上記熱伝導性ビア１３５と接続された熱伝導性パターン層１３４と、上記半導体チップ１２０の活性面１２０ｂ上に配置され、上記半導体チップ１２０が上記接続パッド１２２と電気的に連結される再配線層１４２を含む連結構造体１４０と、を含む。必要に応じて、フレーム１１０、配線パターン層１３２、配線ビア１３３、パッシベーション層１５０、表面実装部品１９０、アンダーバンプメタル１６０、電気連結構造体１７０、及びカバー層１８０などをさらに含むことができる。
他の一例によるファン−アウト半導体パッケージ１００Ｇも、熱伝導性パターン層１３４が封止材１３０内に埋め込まれた形であるため、半導体チップ１２０の非活性面１２０ｔと熱伝導性パターン層１３４との間の距離が短く、さらに優れた放熱効果を有することができる。また、熱伝導性パターン層１３４及び熱伝導性ビア１３５は、後述のように、別のキャリアを介して個別に形成した後、そのうち良品のみをパッケージ上部に貼り合わせて埋め込ませるため、放熱部材の形成過程で発生する可能性がある半導体チップの歩留まり低下の問題を防止することもできる。さらに、配線パターン層１３２及び配線ビア１３３も、熱伝導性パターン層１３４及び熱伝導性ビア１３５と同様に、キャリアを介して貼り合わせによって導入されることができ、実質的に同一の形で封止材１３０内に埋め込まれることができるため、バックサイド配線を導入する過程でも歩留まりの問題を改善さ
せることができる。
他の一例によるファン−アウト半導体パッケージ１００Ｇは、熱伝導性ビア１３５が熱伝導性パターン層１３４を貫通する形を有する。同様に、配線ビア１３３が配線パターン層１３２を貫通する形を有する。すなわち、熱伝導性ビア１３５と熱伝導性パターン層１３４は境界が区分される。また、配線ビア１３３と配線パターン層１３２も境界が区分される。半導体チップ１２０の非活性面１２０ｔと平行となるように切断した際に、熱伝導性パターン層１３４及び配線パターン層１３２の断面形状はそれぞれドーナツ形状を有することができる。これは、後述の工程と同様に、キャリアを介して熱伝導性パターン層１３４及び配線パターン層１３２を埋め込ませた後、熱伝導性パターン層１３４及び配線パターン層１３２も貫通するビアホールを形成し、めっきで熱伝導性ビア１３５及び配線ビア１３３を形成することで実現することができる。この場合、キャリア上に熱伝導性パターン層１３４及び／又は配線パターン層１３２だけを形成してもよいため、より容易に良品の中間体を形成することができ、設計に応じて要求される必要な位置に熱伝導性ビア１３５及び／又は配線ビア１３３を容易に形成することができるという利点を有する。その他の構成及び製造方法についての説明は、図９〜図１７などを参照して上述した内容と実質的に同一であるため省略する。
図１９ａ及び図１９ｂは図１８のファン−アウト半導体パッケージの製造一例を概略的に示す工程図である。
図１９ａを参照すると、先ず、上述した図１１ａの過程などを通じて形成された中間体からテープを除去し、テープを除去した領域に連結構造体１４０を形成する。次に、キャリア２６０上に熱伝導性パターン層１３４及び配線パターン層１３２をめっき工程などで形成し、熱伝導性パターン層１３４及び配線パターン層１３２が形成されたキャリア２６０を封止材１３０に貼り合わせる。貼り合わせの過程において、熱伝導性パターン層１３４及び配線パターン層１３２は封止材１３０内に埋め込まれる。
図１９ｂを参照すると、次に、キャリア２６０を分離する方法などで除去し、レーザー加工などで第１及び第２ビアホール１３５ｈ、１３３ｈを形成する。この際、第１ビアホール１３５ｈは、半導体チップ１２０の非活性面１２０ｔと所定の距離ｈの分だけ物理的に離隔するように形成する。第２ビアホール１３３ｈは、第４配線層１１２ｄの少なくとも一部をオープンさせるように形成する。次に、公知のめっき工程により第１及び第２ビアホール１３５ｈ、１３３ｈを満たして熱伝導性ビア１３５及び配線ビア１３３を形成する。その後、パッケージの両側にＡＢＦラミネートなどを通じてパッシベーション層１５０及びカバー層１８０を形成し、レーザードリルなどを用いてそれぞれの開口部１５０ｈ、１８０ｈを形成した後、めっきでアンダーバンプメタル１６０を形成する。また、低融点金属などで電気連結構造体１７０を形成し、リフロー工程を経る。一連の過程により、上述した他の一例によるファン−アウト半導体パッケージ１００Ｇを形成する。その他の構成及び製造方法についての説明は、図９〜図１８などを参照して上述した内容と実質的に同一であるため省略する。
図２０はファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｈは、上述した他の一例によるファン−アウト半導体パッケージ１００Ｇにおいて、フレーム１１０から第３絶縁層１１１ｃ、第３配線ビア１１３ｃ、及び第４配線層１１２ｄが省略されている。すなわち、フレーム１１０の絶縁層、配線層、及び配線ビアは、様々な層数で構成されることができる。この際、フレーム１１０の厚さが変わるため、半導体チップ１２０も、変更されたフレーム１１０の厚さに合わせて厚さが変更されることができる。その他
の構成及び製造方法についての説明は、図９〜図１９ｂなどを参照して上述した内容と実質的に同一であるため省略する。
図２１はファン−アウト半導体パッケージの他の一例を概略的に示す断面図である。
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｉは、上述した他の一例によるファン−アウト半導体パッケージ１００Ｇにおいて、フレーム１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの下面及び上面上にそれぞれ配置された第１配線層１１２ａ及び第２配線層１１２ｂと、第１絶縁層１１１ａの下面上に配置され、第１配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂの下面上に配置された第３配線層１１２ｃと、第１絶縁層１１１ａの上面上に配置され、第２配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃの上面上に配置された第４配線層１１２ｄと、を含む。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃをそれぞれ貫通する第１〜第３配線ビア１１３ａ、１１３ｂ、１１３ｃを介して電気的に連結される。その他、フレーム１１０の壁面に配置された金属層１１５をさらに含むことができる。その他の構成及び製造方法についての説明は、図９〜図２０などを参照して上述した内容と実質的に同一であるため省略する。
本発明において、「下部、下側、下面」などとは、添付の図面の断面を基準にファン−アウト半導体パッケージの実装面に向かう方向を意味し、「上側、上部、上面」などとはその反対方向を意味する。但し、これは説明の便宜上の方向を定義したもので、特許請求の範囲がこれらに限定されるものではないことは言うまでもなく、上／下の概念は変わり得る。
本発明において「連結される」というのは、直接的に連結された場合だけでなく、接着剤層などを介して間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２などの表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／又は重要度などを限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
本発明で用いられた「一例」又は「他の一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかしながら、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
なお、本発明で用いられた用語は、一例を説明するために説明されたものであるだけで、本発明を限定しようとする意図ではない。この際、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。

Claims (11)

  1. 接続パッドが配置された活性面、及び前記活性面の反対側である非活性面を有する半導体チップと、
    前記半導体チップの非活性面を覆う封止材と、
    前記半導体チップの非活性面上において前記封止材の一部内まで延在し、且つ前記半導体チップの非活性面と物理的に離隔する熱伝導性ビアと、
    前記封止材内に一面が露出するように埋め込まれ、前記熱伝導性ビアと接続された熱伝導性パターン層と、
    前記半導体チップの活性面上に配置され、前記接続パッドと電気的に連結される再配線層を含む連結構造体と、を含み、
    前記熱伝導性ビアは前記熱伝導性パターン層を貫通し、
    前記熱伝導性ビアの上面は前記熱伝導性パターン層の上面と同一平面にあり、
    前記熱伝導性ビアの前記上面の少なくとも一部の領域には導電性表面処理層が配置される、
    ファン−アウト半導体パッケージ。
  2. 前記封止材は、前記半導体チップの非活性面と前記熱伝導性ビアの間の前記物理的に離隔する領域の少なくとも一部を満たす、請求項１に記載のファン−アウト半導体パッケージ。
  3. 前記半導体チップの非活性面と前記熱伝導性ビアの間の前記物理的に離隔する距離は１μｍ〜５μｍである、請求項１または２に記載のファン−アウト半導体パッケージ。
  4. 前記熱伝導性ビアは、前記半導体チップの非活性面に近くなるほど断面の幅が狭くなるテーパー形状を有する、請求項１から３のいずれか一項に記載のファン−アウト半導体パッケージ。
  5. 前記熱伝導性ビアは金属のみからなる層を含む、請求項１から４のいずれか一項に記載のファン−アウト半導体パッケージ。
  6. 前記封止材上に配置され、前記熱伝導性パターン層の少なくとも一部をオープンさせる開口部を有するカバー層をさらに含む、請求項１に記載のファン−アウト半導体パッケージ。
  7. 貫通孔を有するフレームをさらに含み、
    前記半導体チップは前記貫通孔内に配置され、
    前記封止材は前記フレームの少なくとも一部を覆い、
    前記封止材は前記貫通孔の少なくとも一部を満たす、請求項１から６のいずれか一項に記載のファン−アウト半導体パッケージ。
  8. 前記フレームは複数の配線層を含み、
    前記複数の配線層は前記接続パッドと電気的に連結され、
    前記封止材上に、又は前記封止材内には配線パターン層が配置され、
    前記配線パターン層は前記封止材の少なくとも一部を貫通する配線ビアを介して前記複数の配線層のうち最上側の配線層と電気的に連結される、請求項７に記載のファン−アウト半導体パッケージ。
  9. 前記フレームは、前記連結構造体と接する第１絶縁層と、前記第１絶縁層に埋め込まれ、前記連結構造体と接する第１配線層と、前記第１絶縁層の前記第１配線層が埋め込まれた側の反対側上に配置された第２配線層と、前記第１絶縁層上に配置され、前記第２配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３配線層と、を含み、
    前記第１配線層から前記第３配線層は前記接続パッドと電気的に連結される、請求項７に記載のファン−アウト半導体パッケージ。
  10. 前記フレームは、前記第２絶縁層上に配置され、前記第３配線層を覆う第３絶縁層と、前記第３絶縁層上に配置された第４配線層と、をさらに含み、
    前記第１配線層から前記第４配線層は前記接続パッドと電気的に連結される、請求項９に記載のファン−アウト半導体パッケージ。
  11. 前記フレームは、第１絶縁層と、前記第１絶縁層の一面上に配置された第１配線層と、前記第１絶縁層の他面上に配置された第２配線層と、前記第１絶縁層の一面上に配置され、前記第１配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３配線層と、前記第１絶縁層の他面上に配置され、前記第２配線層を覆う第３絶縁層と、前記第３絶縁層上に配置された第４配線層と、を含み、
    前記第１配線層から前記第４配線層は前記接続パッドと電気的に連結される、請求項７に記載のファン−アウト半導体パッケージ。
JP2018236620A 2018-08-27 2018-12-18 ファン−アウト半導体パッケージ Active JP6738401B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180100198A KR102164794B1 (ko) 2018-08-27 2018-08-27 팬-아웃 반도체 패키지
KR10-2018-0100198 2018-08-27

Publications (2)

Publication Number Publication Date
JP2020035993A JP2020035993A (ja) 2020-03-05
JP6738401B2 true JP6738401B2 (ja) 2020-08-12

Family

ID=69586329

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018236620A Active JP6738401B2 (ja) 2018-08-27 2018-12-18 ファン−アウト半導体パッケージ

Country Status (5)

Country Link
US (1) US11043441B2 (ja)
JP (1) JP6738401B2 (ja)
KR (1) KR102164794B1 (ja)
CN (1) CN110867417B (ja)
TW (1) TWI758571B (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102111302B1 (ko) * 2018-07-27 2020-05-15 삼성전자주식회사 팬-아웃 반도체 패키지
US20200211980A1 (en) * 2018-12-27 2020-07-02 Powertech Technology Inc. Fan-out package with warpage reduction and manufacturing method thereof
US11569159B2 (en) 2019-08-30 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of chip package with through vias
CN111554639A (zh) * 2020-04-02 2020-08-18 珠海越亚半导体股份有限公司 嵌入式芯片封装及其制造方法
JP2022002249A (ja) * 2020-06-19 2022-01-06 キオクシア株式会社 半導体装置およびその製造方法
CN112103268B (zh) * 2020-08-05 2021-08-03 珠海越亚半导体股份有限公司 一种嵌入式封装结构及其制造方法
CN112164677A (zh) * 2020-08-25 2021-01-01 珠海越亚半导体股份有限公司 一种线路预排布散热嵌埋封装结构及其制造方法
US11545425B2 (en) * 2020-10-08 2023-01-03 Qualcomm Incorporated Substrate comprising interconnects embedded in a solder resist layer
CN113053849B (zh) * 2021-03-04 2022-02-15 珠海越亚半导体股份有限公司 集成电感的嵌埋支撑框架、基板及其制作方法
US11823983B2 (en) 2021-03-23 2023-11-21 Qualcomm Incorporated Package with a substrate comprising pad-on-pad interconnects

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101232779B (zh) * 1999-09-02 2013-03-27 揖斐电株式会社 印刷布线板
JP5326269B2 (ja) * 2006-12-18 2013-10-30 大日本印刷株式会社 電子部品内蔵配線板、及び電子部品内蔵配線板の放熱方法
JP2008124505A (ja) 2008-02-04 2008-05-29 Fujifilm Corp レーザーダイオード励起固体レーザー
JP5077448B2 (ja) * 2010-04-02 2012-11-21 株式会社デンソー 半導体チップ内蔵配線基板及びその製造方法
JP5590985B2 (ja) 2010-06-21 2014-09-17 新光電気工業株式会社 半導体装置及びその製造方法
KR101973426B1 (ko) 2015-11-03 2019-04-29 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US9881908B2 (en) 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package on package structure and methods of forming same
KR102052899B1 (ko) 2016-03-31 2019-12-06 삼성전자주식회사 전자부품 패키지
US9875970B2 (en) 2016-04-25 2018-01-23 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR102016492B1 (ko) * 2016-04-25 2019-09-02 삼성전기주식회사 팬-아웃 반도체 패키지
US10770795B2 (en) 2016-05-27 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna device and method for manufacturing antenna device
KR101983185B1 (ko) 2016-08-19 2019-05-29 삼성전기주식회사 팬-아웃 반도체 패키지
US10332843B2 (en) 2016-08-19 2019-06-25 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR102565119B1 (ko) 2016-08-25 2023-08-08 삼성전기주식회사 전자 소자 내장 기판과 그 제조 방법 및 전자 소자 모듈
KR101982044B1 (ko) * 2016-08-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
KR102052900B1 (ko) * 2016-10-04 2019-12-06 삼성전자주식회사 팬-아웃 반도체 패키지
KR102561987B1 (ko) 2017-01-11 2023-07-31 삼성전기주식회사 반도체 패키지와 그 제조 방법
KR102185706B1 (ko) 2017-11-08 2020-12-02 삼성전자주식회사 팬-아웃 반도체 패키지
US10643919B2 (en) 2017-11-08 2020-05-05 Samsung Electronics Co., Ltd. Fan-out semiconductor package

Also Published As

Publication number Publication date
JP2020035993A (ja) 2020-03-05
TWI758571B (zh) 2022-03-21
KR102164794B1 (ko) 2020-10-13
TW202010076A (zh) 2020-03-01
CN110867417A (zh) 2020-03-06
KR20200023808A (ko) 2020-03-06
US11043441B2 (en) 2021-06-22
US20200066613A1 (en) 2020-02-27
CN110867417B (zh) 2023-09-05

Similar Documents

Publication Publication Date Title
JP6694931B2 (ja) 半導体パッケージ
JP6738401B2 (ja) ファン−アウト半導体パッケージ
KR102086364B1 (ko) 반도체 패키지
JP6497684B2 (ja) ファン−アウト半導体パッケージ
JP6455998B2 (ja) ファン−アウト半導体パッケージ
KR101942742B1 (ko) 팬-아웃 반도체 패키지
KR102029100B1 (ko) 팬-아웃 반도체 패키지
KR102039711B1 (ko) 팬-아웃 부품 패키지
KR101942727B1 (ko) 팬-아웃 반도체 패키지
KR102028713B1 (ko) 반도체 패키지
CN109727930B (zh) 扇出型半导体封装模块
KR102513078B1 (ko) 반도체 패키지
KR102185706B1 (ko) 팬-아웃 반도체 패키지
KR102538180B1 (ko) 패드 오픈 구조체 및 이를 포함하는 반도체 패키지
KR102586890B1 (ko) 반도체 패키지
KR102653213B1 (ko) 반도체 패키지
KR20200111003A (ko) 반도체 패키지
KR20200109521A (ko) 패키지 온 패키지 및 이를 포함하는 패키지 연결 시스템
KR20200057358A (ko) 팬-아웃 반도체 패키지
KR102509645B1 (ko) 팬-아웃 반도체 패키지
KR20200114313A (ko) 반도체 패키지
KR102509644B1 (ko) 패키지 모듈
KR20190017233A (ko) 팬-아웃 반도체 패키지
KR20200004022A (ko) 반도체 패키지
KR20190140160A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181219

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20190603

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20190619

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190705

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200525

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200623

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200717

R150 Certificate of patent or registration of utility model

Ref document number: 6738401

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250