CN111554639A - 嵌入式芯片封装及其制造方法 - Google Patents

嵌入式芯片封装及其制造方法 Download PDF

Info

Publication number
CN111554639A
CN111554639A CN202010255623.9A CN202010255623A CN111554639A CN 111554639 A CN111554639 A CN 111554639A CN 202010255623 A CN202010255623 A CN 202010255623A CN 111554639 A CN111554639 A CN 111554639A
Authority
CN
China
Prior art keywords
chip
frame
dielectric material
embedded
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010255623.9A
Other languages
English (en)
Inventor
陈先明
冯进东
黄本霞
冯磊
王闻师
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Yueya Semiconductor Co ltd
Zhuhai Access Semiconductor Co Ltd
Original Assignee
Zhuhai Yueya Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Yueya Semiconductor Co ltd filed Critical Zhuhai Yueya Semiconductor Co ltd
Priority to CN202010255623.9A priority Critical patent/CN111554639A/zh
Priority to PCT/CN2020/089735 priority patent/WO2021196351A1/zh
Priority to US17/044,087 priority patent/US11854920B2/en
Publication of CN111554639A publication Critical patent/CN111554639A/zh
Priority to TW110111919A priority patent/TWI771970B/zh
Priority to US18/389,264 priority patent/US20240087972A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/041—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction having no base used as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本申请公开了一种嵌入式芯片封装，所述芯片封装包括至少一个芯片和包围所述至少一个芯片的框架，所述芯片具有被芯片高度分隔开的端子面和背面，所述框架的高度等于或大于所述芯片的高度，其中所述芯片和所述框架之间的间隙完全被感光型聚合物介电材料填充，所述芯片的端子面与所述框架共平面，并且在所述芯片的端子面上设置有第一布线层，在所述芯片的背面上设置有第二布线层。还公开了一种嵌入式芯片封装的制造方法。

Description

嵌入式芯片封装及其制造方法
技术领域
本发明涉及芯片封装，具体涉及嵌入式芯片封装及其制造方法。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐进入多功能、微型化和高性能的时代。越来越多的高密度、多功能和小型化的需求给封装和基板都带来了新的挑战，很多新的封装技术应运而生，包括嵌入式封装技术。
嵌入式封装技术是把电阻、电容、电感等无源器件甚或IC等有源器件埋入到封装基板内部，这种做法可以缩短元件相互之间的线路长度，改善电气特性，而且还能提高有效的印制电路板封装面积，减少大量的印制电路板板面的焊接点，从而提高封装的可靠性，并降低成本，是一种非常理想的高密度封装技术。
然而，不论是晶圆级嵌埋技术，还是面板级嵌埋技术，封装材料都是采用热固型聚合物(如半固化片PP或薄膜型树脂ABF等环氧树脂类聚合物) 或热塑型聚合物(如聚乙烯类PE)。而要实现芯片双面导通或散热，就必须在封装材料上暴露出开口以形成通孔柱、端子或散热垫，常用的方式包括在封装材料上进行激光打孔和掩膜干法蚀刻，然而这两种方式都存在明显的技术缺陷。
美国专利公报US20190124772A1公开了采用热固性电绝缘材料(在一定温度和压力条件下固化)作为封装材料，然后利用激光开孔的方式将芯片或器件的导电柱(端子)暴露出来，最后用电镀填孔的方式将激光孔填充铜实现电连接。但是，此种方式不适用于嵌埋裸芯片和没有高长径比的导电柱的器件，因为裸芯片外层的导电金属垫厚度仅有2～5μm，没有导电柱的器件的导电端子的厚度也仅为6～15μm，而激光照射产生的能量对此种厚度的金属垫或端子而言足以破坏整个芯片结构或击穿器件的导电端子。
中国专利CN106997870A公开了一种双面导通的嵌埋结构，也是采用热固型电绝缘材料作为封装材料固定芯片，然后用等离子体干法蚀刻的方式打开芯片背面实现双面连接。用这种方法产生大开口例如毫米至厘米级开口时，尤其是在封装材料厚度较大的情况下，蚀刻时间很长，效率低下。例如，该专利中封装材料的厚度为15μm～50μm，在开大开口用于散热的情况下，干法蚀刻的蚀刻时间需要50min～150min，作业效率低下。而在开小孔例如孔径200μm以下的情况下，由于干法蚀刻气体在小孔内的交换率更低，会导致蚀刻速率进一步下降，并且孔底的质量(孔径、真圆度)差，难以实现良好的导热/导电性能。
因此，现有技术中存在着以下缺点：
在常规封装材料上通过激光打孔暴露开口的情况下，激光的能量容易在芯片或器件内部产生应力，易造成芯片或器件的破坏，因此不适合裸芯片/无导电柱器件的嵌埋。
在常规封装材料上通过干法蚀刻暴露开口的情况下，难以实现开小孔，而且即便是大开口，也存在作业流程长，制程产出低下，产品的设计受到局限，均匀性差，寿命短等缺点。此外，干法蚀刻通常需要对封装材料进行研磨减薄，而面板框架通常是由玻璃纤维复合材料(例如BT)制成，因此不得不面对磨板后玻纤暴露的问题，玻纤暴露会限制精细线路的能力，例如铜在玻纤上的结合力差、易剥离；以及暴露的玻纤容易形成电迁移的通道，导致电性能失效，寿命降低。
发明内容
本发明的一个目的是提供一种利用感光型聚合物介电材料作为封装材料的嵌入式芯片封装以及其制造方法，以克服现有技术中的技术缺陷。
第一实施方案涉及一种嵌入式芯片封装，所述芯片封装包括至少一个芯片和包围所述至少一个芯片的框架，所述芯片具有被芯片高度分隔开的端子面和背面，所述框架的高度等于或大于所述芯片的高度，其中所述芯片和所述框架之间的间隙完全被感光型聚合物介电材料填充，所述芯片的端子面与所述框架共平面，并且在所述芯片的端子面上设置有第一布线层，在所述芯片的背面上设置有第二布线层。
优选地，所述感光型聚合物介电材料选自包括聚酰亚胺感光树脂和聚苯醚感光树脂的组别。
在一些实施方案中，所述框架还包括至少一个框架通孔柱，所述框架通孔柱延伸穿过从所述框架的第一框架面到第二框架面的框架高度。
在一些实施方案中，所述芯片的端子面包含金属端子触点，所述金属端子触点通过包围在感光型聚合物介电材料中的第一通孔柱导通连接所述第一布线层。
在一些实施方案中，在所述芯片的背面上形成有第二通孔柱，所述第二通孔柱被感光型聚合物介电材料包围。
优选地，所述第二通孔柱导通连接芯片背面和第二布线层。优选地，所述第二布线层包括散热垫。
在一些实施方案中，所述芯片背面具有连接芯片端子的硅通孔，或者具有背对背堆叠的芯片使得芯片背面具有端子。
在一些实施方案中，在所述框架通孔柱在框架两侧的两个端面上分别形成有第三和第四通孔柱，其中所述第三通孔柱导通连接所述第一布线层，所述第四通孔柱导通连接所述第二布线层。
通常，所述芯片包括选自集成电路、无源器件和有源器件中的至少其一。优选地，所述芯片包括功率器件或背靠背堆叠组合的芯片。
优选地，所述框架通孔柱以及第一、第二、第三和第四通孔柱的材料包括铜。
第二实施方案涉及一种制造嵌入式芯片封装的方法，包括以下步骤：
·获得由框架构成的芯片插座阵列，其中在框架中形成穿过所述框架高度的框架通孔柱；
·将所述芯片插座阵列放置在胶带上；
·将芯片的端子面朝下放入所述芯片插座阵列的被框架包围的空腔中；
·在芯片和框架上层压或涂覆感光型聚合物介电材料，使得感光型聚合物介电材料完全填充芯片与框架之间的间隙并覆盖芯片背面和框架的上表面；
·对感光型聚合物介电材料曝光并显影出第一图案，所述第一图案形成暴露出框架通孔柱在框架上表面的端部的第一盲孔和暴露出所述芯片背面的第二盲孔；
·移除所述胶带，在芯片的端子面和框架的下表面上层压或涂覆感光型聚合物介电材料；
·曝光并显影出第二图案，所述第二图案形成暴露出芯片的端子的第三盲孔和暴露出框架通孔柱在框架下表面的端部的第四盲孔；
·在第一图案和第二图案上施加金属种子层；
·在所述金属种子层上施加光刻胶层，图案化所述光刻胶层形成包括第一布线层和第二布线层的第三图案；和
·通过电镀铜，同时填充所述第一、第二和第三图案，形成第一、第二、第三和第四通孔柱以及第一布线层和第二布线层。
在一些实施方案中，所述感光型聚合物介电材料选自包括聚酰亚胺感光树脂和聚苯醚感光树脂的组别。
在一些实施方案中，所述金属种子层包括Ti、W或Ti/W合金。
在一些实施方案中，所述第一布线层通过第一通孔柱导通连接芯片端子触点，所述第二布线层通过第二通孔柱导通连接芯片的背面。
优选地，所述框架通孔柱以及第一、第二、第三和第四通孔柱的材料包括铜。
在一些实施方案中，所述方法还包括在电镀铜之后，移除光刻胶层并蚀刻掉暴露的金属种子层。
在一些实施方案中，所述方法还包括在所述第一和第二布线层上进行增层和重新布线以叠加构建附加布线层。
在一些实施方案中，所述方法还包括在第一和/或第二布线层上施加阻焊层。
通常，所述方法还包括将所述芯片插座阵列切割成单独的封装芯片。
本申请所提及的感光型聚合物介电材料是指具有较低的介电常数和介电损耗的一类感光树脂材料。目前通常使用的是负性的感光型聚合物介电材料，可以在诸如紫外光或可见光的光线或高能射线(例如电子束)的作用下，激发光引发剂使小分子的不饱和有机低聚物经交联聚合形成稳定的固态有机高分子产物。
通常感光树脂一般用作光刻胶等光阻材料，但在本发明所提及的封装应用中，此类感光型聚合物介电材料需要具有一些特殊的性能，例如在较宽的温度范围和频率范围内具有较高的介电性能，例如介电常数2.5～3.4，介电损耗0.001～0.01，介电强度100KV～400KV，以及具有较好的附着性、较低应力等。
本申请通过利用感光型聚合物介电材料作为芯片封装材料，从而能够简化工艺流程步骤，提高生产效率，降低生产成本，例如可以同时形成多个图案再同时电镀填充；同时能够避免传统开孔方式对嵌入式芯片的损坏风险，提高了良率。同时，由于本申请的方法不需要磨板，因此不存在诸如玻纤暴露的风险。
附图说明
为了更好地理解本发明并示出本发明的实施方式，纯粹以举例的方式参照附图。
现在具体参照附图，必须强调的是，具体图示仅为示例且出于示意性讨论本发明优选实施方案的目的，提供图示的原因是确信附图是最有用且易于理解本发明的原理和概念的说明。就此而言，没有试图将本发明的结构细节以超出对本发明基本理解所必需的详细程度来图示。在附图中：
图1是第一嵌入式芯片结构的侧视示意图；
图2是第二嵌入式芯片结构的侧视示意图；
图3是第三嵌入式芯片结构的侧视示意图；
图4(a)至(i)示意性地示出通过本发明的方法步骤所获得的中间结构。
具体实施方式
本发明涉及嵌入式芯片封装，其特征在于将芯片和框架嵌埋在作为封装材料的感光型聚合物介电材料中，在芯片背面直接形成开口并沉积金属例如铜，同时也在芯片端子面通过布设感光型聚合物介电材料产生开孔，形成导通芯片端子的金属柱，由此形成芯片双面导通或散热结构。
本发明使用的感光型聚合物介电材料主要包括聚酰亚胺感光树脂和聚苯醚感光树脂，例如Microsystems HD-4100、Hitachi PVF-02等。
芯片端子面上形成的金属柱用于连接芯片端子与第一布线层。在芯片背面形成的金属柱通常用作散热垫或连接至散热装置，使得封装芯片能够更有效地散热。在芯片背面也存在端子的情况下，例如芯片具有贯穿芯片的硅通孔结构或者是背靠背3D堆叠的多个芯片时，芯片背面上形成的铜柱也可提供电连接功能。
此外，在芯片的背面和端子面上也可以继续增层以叠加构建附加布线层形成多层互连结构，形成所谓封装上封装(PoP)的结构。
参考图1，示出一种双面导通的嵌入式芯片封装100。嵌入式芯片封装 100包括芯片140，其具有由芯片高度分隔开的端子面141和背面142。芯片 140设置在空腔130中被框架110包围，框架110具有与芯片端子面141共面的第一框架面111和相反的第二框架面112。框架110的厚度大于芯片140 的高度，通常高出15微米至50微米，使得第二框架面112高于芯片140的背面142。在芯片140和框架110之间的空隙填充有感光型聚合物封装材料 160，封装材料160包括聚酰亚胺感光树脂或聚苯醚感光树脂。
与现有技术的嵌入式芯片封装不同，在芯片封装100中，封装材料160 不仅覆盖芯片背面142和第二框架面112，而且也可以覆盖在芯片端子面141 和第一框架面111上。从而可以通过光刻和填孔，在芯片封装100的两个表面上分别形成通孔柱层以分别导通第一布线层131和第二布线层132。
一个或多个导电通孔柱120例如铜通孔柱可以设置为穿过框架110的厚度。这些通孔柱120连接第一框架面111和第二框架面112。
芯片140可以是具有贯穿芯片的硅通孔的器件或者是背靠背堆叠的多个芯片，使得在芯片140的背面142上具有可电连接的端子。
框架110具有第一聚合物基质，并且还可以包括玻璃纤维和陶瓷填料。在一些实施方案中，框架110由浸渍有聚合物的编织玻璃纤维的预浸料制成。
参考图2，示出一种在芯片背面形成散热垫的嵌入式芯片封装200。嵌入式芯片封装200的结构类似于图1的芯片封装100，区别仅在于在芯片背面 142上形成的大开口中通过填充散热金属形成散热垫250。此种芯片封装200 适用于大功率器件，特别是需要单面电导通并且双面散热的芯片。
图1和图2的封装芯片100和200并不局限于需要双面导通和单面电导通双面散热的情况，在芯片单面(端子面)电导通并且背面不开孔的情况下也可以适用。图1和图2的封装芯片100和200的芯片端子面141可根据设计需要，通过覆盖感光型聚合物介电材料161开孔引出金属端子，也可以不增加感光性聚合物介电材料层161，直接在与框架110、210的表面111齐平的芯片端子面141上布线。
图3示出在图1的封装芯片100的两面上继续形成附加布线层351、352 从而形成增层互连结构300，同样也可以在图2的封装芯片200上继续增层形成附加层，形成封装上封装“PoP”及其类似的互连结构。
应该理解的是，可以在框架的两面上同时进行增层加工。还应当理解的是，由于可以在框架和芯片的两面上溅射种子层，因此可以两面构建附加的布线层和导通结构。一旦在封装的一面或两面上形成具有导体特征结构的布线层后，就可以利用球栅阵列(BGA)或触点栅格阵列(LGA)等技术将其它芯片附接到导体特征结构上。
应当理解的是，本文所讨论的封装技术可用于封装在两面上具有电路的芯片。这使得晶圆能够被两面加工，例如一面上是处理器芯片，另一面上是存储器芯片。
应当理解的是，本文所讨论的封装技术不限于封装IC芯片。在一些实施方案中，芯片包括选自熔丝、电容器、电感器和滤波器的无源器件。
参照图4(a)至4(i)，示出一种制造图1的嵌入式芯片封装结构的制造方法。然而，应当理解的是，该方法可以适于制造其他类似的结构，例如图2 和3中所示的结构。
该方法包括获得由第一聚合物框架110构成的芯片插座阵列(参见图 4a)，每个贯穿插座130被框架110限定，可选地还包括穿过框架110的至少一个框架通孔柱120。可以根据美国专利公报US20160165731A1制作有机框架110，框架110具有上下两个表面112、111以及根据芯片的尺寸生成的阵列式排布的空腔或插座130。框架110厚度大于并且接近芯片的厚度，通常比芯片厚度高出15-50μm。
框架110设置在一次性胶带150上，将芯片140面朝下(即端子面向下)设置在框架110的空腔130中，使得芯片端子面141与胶带150接触 (参见图4b)。胶带150通常是市售的透明膜，其可以通过加热或暴露于紫外光而分解，并且可以通过穿过胶带成像来对准或者曝光以促进感光型聚合物介电材料的固化。
在包括芯片140的框架110上层压或涂覆作为封装材料的感光型聚合物介电材料160，例如聚酰亚胺感光树脂或聚苯醚感光树脂，使得感光型聚合物介电材料160完全填充芯片140与框架110之间的间隙并覆盖芯片的背面 142、框架的上表面112和铜柱120的上表面122(参见图4c)。
利用曝光机对芯片背面一侧的感光型聚合物介电材料160进行曝光并显影出第一图案，在第一图案中开孔位置的感光型聚合物介电材料未被固化从而被移除，因此第一图案包括第一盲孔171和第二盲孔172，第一盲孔171 暴露出框架110上的框架通孔柱120的上表面122，第二盲孔172暴露出芯片140的背面142(参见图4c)。
同时，也可以从胶带一侧进行辅助曝光，以促使填充在框架和芯片之间的感光型聚合物介电材料快速固化。
移除胶带150，在芯片140的端子面141和框架的下表面111上层压或涂覆感光型聚合物介电材料161；对感光型聚合物介电材料161曝光并显影出第二图案，第二图案包括第三盲孔173和第四盲孔174，第三盲孔173暴露出芯片140的端子面141上的金属端子触点，第四盲孔174暴露出在框架下表面111上的框架通孔柱120的下端面121(参见图4d)。
根据所使用的特定胶带，胶带150可以通过暴露于紫外光而被烧掉或移除。感光型聚合物介电材料160和161可以是相同或不同的感光型聚合物介电材料，可以仅是厚度的区别。
通过化学镀或者溅射的方式在感光型聚合物介电材料160、161的表面和盲孔171、172、173、174内形成金属种子层180(参见图4e)。常用的种子层金属选自钛、铜或钛钨合金，但不限于上述金属。
在封装100的两面的金属种子层180上施加光刻胶层190，直接通过曝光、显影的方式形成包括第一和第二布线层的第三图案。光刻胶层190通过曝光和显影形成的第三图案暴露出需要形成第一和第二布线层的位置的金属种子层180(参见图4f)。
通过电镀的方式将铜电镀填充到第一、第二和第三图案中，使得所有打开的盲孔和布线层开孔被同时填充铜以形成第一、第二、第三和第四通孔柱 120a、120b、120c、120d以及第一和第二布线层131、132(参见图4g)。
利用退膜药水去除光刻胶层190，再通过蚀刻的方式将暴露的金属种子层180去除(参见图4h)。
根据具体需求，基板的上下表面可在不进行表面处理的情况下即可进行多次增层和重新布线以叠加构建附加布线层，用于增层的介电材料可以是感光型聚合物介电材料，也可以是传统的封装材料，如热固性绝缘材料或热塑性绝缘材料；进行增层以叠加构建附加布线层的方法可以是常规方法，例如干法蚀刻等。
嵌入式芯片封装完成后可以在外层一面或两面涂覆或压合施加阻焊材料 195，阻焊材料包括AUS308或AUS410等，但不限于上述材料。可以通过光刻胶的曝光和显影在阻焊材料195上开出特定的阻焊开窗196(参见图 4i)。
最后，可以将面板阵列进行分割，得到单个芯片封装。分割或切割可以使用旋转锯片或其它切割技术来实现，例如采用激光器。
本领域技术人员将会认识到，本发明不限于上文中具体图示和描述的内容。而且，本发明的范围由所附权利要求限定，包括上文所述的各个技术特征的组合和子组合以及其变化和改进，本领域技术人员在阅读前述说明后将会预见到这样的组合、变化和改进。

Claims (20)

1.一种嵌入式芯片封装，所述芯片封装包括至少一个芯片和包围所述至少一个芯片的框架，所述芯片具有被芯片高度分隔开的端子面和背面，所述框架的高度等于或大于所述芯片的高度，其中所述芯片和所述框架之间的间隙完全被感光型聚合物介电材料填充，所述芯片的端子面与所述框架共平面，并且在所述芯片的端子面上设置有第一布线层，在所述芯片的背面上设置有第二布线层。
2.根据权利要求1所述的嵌入式芯片封装，其中所述感光型聚合物介电材料选自包括聚酰亚胺感光树脂或聚苯醚感光树脂的组别。
3.根据权利要求1所述的嵌入式芯片封装，其中所述框架还包括至少一个框架通孔柱，所述框架通孔柱延伸穿过从所述框架的第一框架面到第二框架面的框架高度。
4.根据权利要求1所述的嵌入式芯片封装，其中所述芯片的端子面包含金属端子触点，所述金属端子触点通过包围在感光型聚合物介电材料中的第一通孔柱导通连接所述第一布线层。
5.根据权利要求1所述的嵌入式芯片封装，在所述芯片的背面上形成有第二通孔柱，所述第二通孔柱被感光型聚合物介电材料包围。
6.根据权利要求5所述的嵌入式芯片封装，其中所述第二通孔柱导通连接芯片背面和第二布线层。
7.根据权利要求6所述的嵌入式芯片封装，其中所述芯片背面具有连接芯片端子的硅通孔，或者具有背对背堆叠的芯片使得芯片背面具有端子。
8.根据权利要求6所述的嵌入式芯片封装，其中所述第二布线层包括散热垫。
9.根据权利要求1所述的嵌入式芯片封装，其中在所述框架通孔柱在框架两侧的两个端面上分别形成有第三和第四通孔柱，其中所述第三通孔柱导通连接所述第一布线层，所述第四通孔柱导通连接所述第二布线层。
10.根据权利要求1所述的嵌入式芯片封装，其中所述芯片包括选自集成电路、无源器件和有源器件中的至少一个。
11.根据前述权利要求中的任一项所述的嵌入式芯片封装，其中所述框架通孔柱、第一、第二、第三或第四通孔柱的材料包括铜。
12.一种制造嵌入式芯片封装的方法，包括以下步骤：
·获得由框架构成的芯片插座阵列，其中在框架中形成穿过所述框架高度的框架通孔柱；
·将所述芯片插座阵列放置在胶带上；
·将芯片的端子面朝下放入所述芯片插座阵列的被框架包围的空腔中；
·在芯片和框架上层压或涂覆感光型聚合物介电材料，使得感光型聚合物介电材料完全填充芯片与框架之间的间隙并覆盖芯片背面和框架的上表面；
·对感光型聚合物介电材料曝光并显影出第一图案，所述第一图案形成暴露出框架通孔柱在框架上表面的端部的第一盲孔和暴露出所述芯片背面的第二盲孔；
·移除所述胶带，在芯片的端子面和框架的下表面上层压或涂覆感光型聚合物介电材料；
·曝光并显影出第二图案，所述第二图案形成暴露出芯片的端子的第三盲孔和暴露出框架通孔柱在框架下表面的端部的第四盲孔；
·在第一图案和第二图案上施加金属种子层；
·在所述金属种子层上施加光刻胶层，图案化所述光刻胶层形成包括第一布线层和第二布线层的第三图案；和
·通过电镀铜，同时填充所述第一、第二和第三图案，形成第一、第二、第三和第四通孔柱以及第一布线层和第二布线层。
13.根据权利要求12所述的方法，其中所述感光型聚合物介电材料选自聚酰亚胺感光树脂或聚苯醚感光树脂。
14.根据权利要求12所述的方法，其中所述金属种子层包括Ti、W或Ti/W合金。
15.根据权利要求12所述的方法，其中所述第一布线层通过第一通孔柱导通连接芯片端子触点，所述第二布线层通过第二通孔柱导通连接芯片的背面。
16.根据权利要求12所述的方法，其中所述框架通孔柱和第一、第二、第三和第四通孔柱的材料包括铜。
17.根据权利要求12所述的方法，还包括在电镀铜之后，移除光刻胶层并蚀刻掉暴露的金属种子层。
18.根据权利要求17所述的方法，还包括在所述第一和第二布线层上进行增层和重新布线以叠加构建附加布线层。
19.根据权利要求12所述的方法，还包括在第一和/或第二布线层上施加阻焊层。
20.根据权利要求12所述的方法，还包括将所述芯片插座阵列切割成单独的封装芯片。
CN202010255623.9A 2020-04-02 2020-04-02 嵌入式芯片封装及其制造方法 Pending CN111554639A (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202010255623.9A CN111554639A (zh) 2020-04-02 2020-04-02 嵌入式芯片封装及其制造方法
PCT/CN2020/089735 WO2021196351A1 (zh) 2020-04-02 2020-05-12 嵌入式芯片封装及其制造方法
US17/044,087 US11854920B2 (en) 2020-04-02 2020-05-12 Embedded chip package and manufacturing method thereof
TW110111919A TWI771970B (zh) 2020-04-02 2021-03-31 嵌入式晶片封裝及其製造方法
US18/389,264 US20240087972A1 (en) 2020-04-02 2023-11-14 Embedded chip package and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010255623.9A CN111554639A (zh) 2020-04-02 2020-04-02 嵌入式芯片封装及其制造方法

Publications (1)

Publication Number Publication Date
CN111554639A true CN111554639A (zh) 2020-08-18

Family

ID=72005564

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010255623.9A Pending CN111554639A (zh) 2020-04-02 2020-04-02 嵌入式芯片封装及其制造方法

Country Status (4)

Country Link
US (2) US11854920B2 (zh)
CN (1) CN111554639A (zh)
TW (1) TWI771970B (zh)
WO (1) WO2021196351A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113053849A (zh) * 2021-03-04 2021-06-29 珠海越亚半导体股份有限公司 集成电感的嵌埋支撑框架、基板及其制作方法
CN113471347A (zh) * 2021-05-14 2021-10-01 南通越亚半导体有限公司 Led嵌埋封装基板及其制造方法
WO2021196351A1 (zh) * 2020-04-02 2021-10-07 珠海越亚半导体股份有限公司 嵌入式芯片封装及其制造方法
TWI823768B (zh) * 2022-05-06 2023-11-21 大陸商珠海越亞半導體股份有限公司 一體電感嵌埋基板及其製作方法
TWI823387B (zh) * 2021-05-14 2023-11-21 大陸商珠海越亞半導體股份有限公司 一種多器件分次嵌埋封裝基板及其製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230139175A1 (en) * 2021-11-01 2023-05-04 Micron Technology, Inc. Semiconductor device assemblies including monolithic silicon structures for thermal dissipation and methods of making the same
CN114361040B (zh) * 2021-11-18 2023-03-24 珠海越亚半导体股份有限公司 一种双面互联嵌入式芯片封装结构及其制造方法
TWI814612B (zh) * 2022-10-12 2023-09-01 創新服務股份有限公司 基板之電子元件植入方法及裝置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160307847A1 (en) * 2015-04-17 2016-10-20 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
CN106997870A (zh) * 2016-01-26 2017-08-01 珠海越亚封装基板技术股份有限公司 新型嵌入式封装
US20190035758A1 (en) * 2017-07-31 2019-01-31 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
CN110858548A (zh) * 2018-08-22 2020-03-03 深南电路股份有限公司 埋入式芯片及其制造方法
CN110867417A (zh) * 2018-08-27 2020-03-06 三星电子株式会社 半导体封装件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100867631B1 (ko) * 2007-02-01 2008-11-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20110290540A1 (en) * 2010-05-25 2011-12-01 Samsung Electro-Mechanics Co., Ltd. Embedded printed circuit board and method of manufacturing the same
US20150279814A1 (en) * 2014-04-01 2015-10-01 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Embedded chips
US10381326B2 (en) * 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9666559B2 (en) * 2014-09-05 2017-05-30 Invensas Corporation Multichip modules and methods of fabrication
US9554469B2 (en) * 2014-12-05 2017-01-24 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Method of fabricating a polymer frame with a rectangular array of cavities
KR101952865B1 (ko) * 2016-10-10 2019-02-27 삼성전기주식회사 팬-아웃 반도체 패키지 및 감광성 수지 조성물
JP6858576B2 (ja) * 2017-01-30 2021-04-14 新光電気工業株式会社 半導体装置の製造方法
EP3478033A1 (en) 2017-10-25 2019-05-01 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Embedding component with pre-connected pillar in component carrier
CN111554639A (zh) * 2020-04-02 2020-08-18 珠海越亚半导体股份有限公司 嵌入式芯片封装及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160307847A1 (en) * 2015-04-17 2016-10-20 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
CN106997870A (zh) * 2016-01-26 2017-08-01 珠海越亚封装基板技术股份有限公司 新型嵌入式封装
US20190035758A1 (en) * 2017-07-31 2019-01-31 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
CN110858548A (zh) * 2018-08-22 2020-03-03 深南电路股份有限公司 埋入式芯片及其制造方法
CN110867417A (zh) * 2018-08-27 2020-03-06 三星电子株式会社 半导体封装件

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021196351A1 (zh) * 2020-04-02 2021-10-07 珠海越亚半导体股份有限公司 嵌入式芯片封装及其制造方法
CN113053849A (zh) * 2021-03-04 2021-06-29 珠海越亚半导体股份有限公司 集成电感的嵌埋支撑框架、基板及其制作方法
CN113053849B (zh) * 2021-03-04 2022-02-15 珠海越亚半导体股份有限公司 集成电感的嵌埋支撑框架、基板及其制作方法
KR20220125180A (ko) * 2021-03-04 2022-09-14 주하이 엑세스 세미컨덕터 컴퍼니., 리미티드 집적 인덕터의 임베디드 지지 프레임, 기판 및 그 제조 방법
KR102601066B1 (ko) * 2021-03-04 2023-11-10 주하이 엑세스 세미컨덕터 컴퍼니., 리미티드 집적 인덕터의 임베디드 지지 프레임, 기판 및 그 제조 방법
CN113471347A (zh) * 2021-05-14 2021-10-01 南通越亚半导体有限公司 Led嵌埋封装基板及其制造方法
TWI823387B (zh) * 2021-05-14 2023-11-21 大陸商珠海越亞半導體股份有限公司 一種多器件分次嵌埋封裝基板及其製造方法
TWI823768B (zh) * 2022-05-06 2023-11-21 大陸商珠海越亞半導體股份有限公司 一體電感嵌埋基板及其製作方法

Also Published As

Publication number Publication date
US11854920B2 (en) 2023-12-26
US20240087972A1 (en) 2024-03-14
TW202139373A (zh) 2021-10-16
WO2021196351A1 (zh) 2021-10-07
US20230145610A1 (en) 2023-05-11
TWI771970B (zh) 2022-07-21

Similar Documents

Publication Publication Date Title
TWI771970B (zh) 嵌入式晶片封裝及其製造方法
US9911700B2 (en) Embedded packages
TWI685079B (zh) 在孔穴中具有由可模造材料所囊封的電路模組的插入物及製造方法
TWI658542B (zh) 具有矩形空腔陣列的聚合物框架的製造方法
JP4055717B2 (ja) 半導体装置およびその製造方法
JP6090295B2 (ja) 埋め込みチップを作製する方法
US7563640B2 (en) Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
US7547967B2 (en) Semiconductor device and method of manufacturing the same
KR100851072B1 (ko) 전자 패키지 및 그 제조방법
KR101730344B1 (ko) 칩 패키지
US20060145328A1 (en) Three dimensional package structure with semiconductor chip embedded in substrate and method for fabricating the same
US20180130761A1 (en) Semiconductor package, manufacturing method thereof, and electronic element module using the same
US20130328211A1 (en) Semiconductor package, semiconductor device, and method for manufacturing semiconductor package
WO1988002552A1 (en) Multichip integrated circuit packaging configuration and method
JP2015198246A (ja) 埋め込みチップ
JP2023044649A (ja) モールド成形プロセスに基づくパッケージ基板及びその製造方法
KR20180052062A (ko) 반도체 패키지와 그 제조 방법, 및 이를 이용한 전자 소자 모듈
JP4438389B2 (ja) 半導体装置の製造方法
JP2023086100A (ja) 複数の部品を層分けに埋め込みパッケージングした構造及びその製造方法
CN111834232B (zh) 一种无特征层结构的转接载板及其制造方法
CN111952201B (zh) 一种嵌入式封装基板的制造方法
JP4321758B2 (ja) 半導体装置
KR101272627B1 (ko) 반도체패키지 기판 및 제조방법
TW202234538A (zh) 半導體裝置的製造方法、帶配線之基板、及半導體裝置
KR20240002751A (ko) 반도체 패키지의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200818