KR100867631B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100867631B1
KR100867631B1 KR1020070010377A KR20070010377A KR100867631B1 KR 100867631 B1 KR100867631 B1 KR 100867631B1 KR 1020070010377 A KR1020070010377 A KR 1020070010377A KR 20070010377 A KR20070010377 A KR 20070010377A KR 100867631 B1 KR100867631 B1 KR 100867631B1
Authority
KR
South Korea
Prior art keywords
pattern
preliminary
wiring
voids
conductive
Prior art date
Application number
KR1020070010377A
Other languages
English (en)
Other versions
KR20080072113A (ko
Inventor
정재식
심성민
장동현
최희국
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070010377A priority Critical patent/KR100867631B1/ko
Priority to US12/016,677 priority patent/US20080185738A1/en
Priority to DE102008008165A priority patent/DE102008008165A1/de
Priority to JP2008018523A priority patent/JP2008193082A/ja
Priority to CNA2008100094183A priority patent/CN101236941A/zh
Publication of KR20080072113A publication Critical patent/KR20080072113A/ko
Application granted granted Critical
Publication of KR100867631B1 publication Critical patent/KR100867631B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/024—Material of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

반도체 장치 및 그 제조 방법에서, 반도체 장치는 하부 구조물 상에 위치하는 제1 배선들 및 하부 구조물 상에 제1 배선들을 도포하도록 형성되는 절연 패턴을 포함한다. 절연 패턴은 제1 배선들 사이에서 수평 및 수직 방향으로 연장하는 보이드를 갖는다. 반도체 장치는 상기 절연 패턴 상에 보이드와 적어도 일부가 수직하게 대응하는 제2 배선을 더 포함할 수 있다. 하부 구조물은 보이드와 적어도 일부가 수직하게 대응하는 도전 소자를 더 포함할 수 있다. 따라서 제1 배선들 사이에서 수평하게 발생하는 기생 커패시턴스 및 제2 배선과 도전 소자 사이에서 수직하게 발생하는 기생 커패시턴스를 줄일 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and Method of manufacturing the same}
* 도면의 주요부분에 대한 부호의 설명 *
1 : 제1 개구 2 : 제2 개구
3 : 제3 개구 11 : 제1 홀
12 : 제2 홀 100 : 반도체 장치
101 : 하부 구조물 105 : 도전 패드
110 : 제1 절연 패턴 115 : 제1 시드막
115a : 제1 시드 패턴 120 : 제1 몰드 패턴
125 : 예비 제1 도전 패턴 125a : 제1 도전 패턴
130 : 예비 제2 도전 패턴 130a : 제2 도전 패턴
135 : 예비 제1 배선 135a : 제1 배선
140 : 예비 제2 절연 패턴 140a : 제2 절연 패턴
145 : 예비 보이드 145a : 보이드
165 : 제3 도전 패턴 170 : 제4 도전 패턴
175 : 제2 배선 180 : 제3 절연막
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.보다 상세하게 본 발명은 기생 커패시턴스의 발생을 줄일 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다.
일반적으로, 반도체 장치는 일련의 단위 공정들의 반복적인 수행에 의해 실리콘 웨이퍼와 같은 반도체 기판 상에 형성될 수 있다. 예를 들면, 상기 반도체 기판 상에 막을 형성하기 위한 증착 공정과, 상기 막을 특정 형태의 패턴들로 형성하기 위한 식각 공정과, 상기 식각 공정을 위한 마스크를 형성하기 위하여 수행되는 포토리소그래피 공정과, 상기 막의 평탄화를 위한 에치 백 또는 화학적 기계적 연마 공정과, 상기 기판의 오염을 제거하기 위한 세정 및 건조 공정과, 상기 패턴들 또는 상기 기판의 특정 부위들의 전기적 특성들을 변화시키기 위하여 수행되는 확산 및 이온 주입 공정 등과 같은 다양한 단위 공정들이 반도체 기판에 대하여 반복적으로 수행될 수 있다.
상기 공정들이 완료된 후, 패키지 공정을 수행한다. 패키지 공정에서 다양한 배선들과 상기 배선들을 서로 절연시키는 절연막들이 형성된다. 일반적으로 배선들 사이에 절연막이 형성되는 경우 배선들 사이에서는 기생 커패시턴스가 발생한다. 기생 커패시턴스의 크기는 절연막의 유전율에 실질적으로 비례한다.
배선들 사이에 기생 커패시턴스가 발생하는 경우, 반도체 장치를 구동하는데 요구되는 전력이 상대적으로 많이 소모된다. 또한, 기생 커패시턴가 신호 간섭을 일으켜 반도체 장치의 전기적 신뢰도를 감소시키는 문제점이 있었다. 따라서 기생 커패시턴스를 줄이기 위한 많은 연구가 진행되고 있다.
본 발명의 제1 목적은 기생 커패시턴스의 발생을 줄일 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 제2 목적은 상기 반도체 장치를 제조하는 방법을 제공하는 것이다.
상기 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 반도체 장치는 제1 배선들 및 절연 패턴을 포함한다. 상기 제1 배선들은 하부 구조물 상에 위치한다. 상기 절연 패턴은 상기 하부 구조물 상에 상기 제1 배선들을 도포하도록 형성된다. 그리고 상기 절연 패턴은 상기 제1 배선들 사이에서 수평 및 수직 방향으로 연장하는 하나의 보이드를 갖는다.
상기 제1 배선의 측벽은 음의 기울기를 가질 수 있다. 상기 보이드의 개수는 하나이고 상기 보이드는 상기 제1 배선들의 측벽들과 인접할 수 있다. 상기 반도체 장치는 상기 절연 패턴 상에 상기 보이드와 적어도 일부가 실질적으로 수직하게 대응하는 제2 배선을 더 포함할 수 있다. 그리고 하부 구조물은 상기 보이드와 적어도 일부가 실질적으로 수직하게 대응하는 도전 소자를 더 포함할 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 반도체 장치의 제조 방법이 제공된다. 하부 구조물 상에 제1 배선들을 형성한다. 상기 하부 구조물 상에 상기 제1 배선들을 도포하고 상기 제1 배선들의 측벽과 각각 인근하는 예비 보이드를 갖는 예비 절연 패턴을 형성한다. 상기 예비 보이드를 갖는 상기 예비 절연 패턴을 상기 예비 보이드로부터 수평 및 수직 방향으로 확장된 보이드를 갖는 절연 패턴으로 변화시킨다.
상기 예비 절연 패턴은 열처리 공정을 통해서 상기 절연 패턴으로 변화될 수 있다. 상기 열처리 공정은 약 100℃ 내지 약 600℃에서 약 10분 내지 약 120분 동안 수행될 수 있다.
상기 제1 배선의 상기 측벽은 음의 기울기를 가질 수 있다. 상기 제1 배선들을 형성하기 위하여 상기 하부 구조물 상에 양의 기울기의 측벽을 갖는 홀들이 형성된 몰드 패턴을 형성한다. 이어서, 상기 홀들 내에 도전 물질을 채운다. 그 후, 상기 몰드 패턴을 제거한다. 상기 몰드 패턴은 포토레지스트 패턴일 수 있다.
상기 제1 배선들을 형성하기 위해서 상기 하부 구조물 상에 시드막을 형성한다. 그리고 상기 시드막 상에 홀들이 형성된 몰드 패턴을 형성한다. 이어서 상기 홀들 내에 상부로 갈수록 상기 시드막을 식각할 수 있는 식각액에 대한 식각율들이 낮아지는 적어도 둘의 도전 패턴들이 순차적으로 적층된 예비 제1 배선을 형성한다. 그 후, 상기 몰드 패턴을 제거한다. 이어서, 상기 예비 제1 배선 및 상기 시드막을 상기 식각액으로 식각하여 상기 예비 제1 배선 및 상기 시드막을 상기 음의 기울기의 측벽을 갖는 제1 배선 및 상기 제1 배선과 상기 하부 구조물 사이에 위치하는 시드 패턴으로 변화시킨다.
상기 예비 보이드들은 서로 합쳐져서 상기 보이드로 형성될 수 있다. 상기 제1 배선들 사이에 위치하는 상기 보이드의 개수는 하나이고, 상기 보이드는 상기 제1 배선들의 측벽들과 인접할 수 있다.
상기 절연 패턴 상에 상기 보이드와 적어도 일부가 실질적으로 수직하게 대응하는 제2 배선을 더 형성할 수 있다. 그리고 상기 하부 구조물은 상기 보이드와 적어도 일부가 실질적으로 수직하게 대응하는 도전 소자를 더 포함할 수 있다.
본 발명에 따르면, 수평적으로 배열되는 도전체들 사이에 유전율이 상대적으로 낮는 공기로 채워진 보이드가 형성된다. 따라서 상기 도전체들 사이에서 수평적으로 발생하는 기생 커패시턴스를 줄일 수 있다.
또한, 수직적으로 배열되는 도전체들 사이에 유전율이 상대적으로 낮은 공기로 채워진 보이드가 형성된다. 따라서 상기 도전체들 사이에서 수직적으로 발생하는 기생 커패시턴스를 줄일 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세하게 설명하겠지만 본 발명이 하기의 실시예들에 제한되는 것은 아니다. 따라서 해당 분야에서 통 상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에서 구성 요소들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 구성 요소들이 "제1", "제2", "제3", “제4”, “제5”　또는 “제6”　으로 언급되는 경우 이러한 구성 요소들을 한정하기 위한 것이 아니라 단지 구성 요소들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3", “제4”, “제5”　또는 “제6” 구성 요소들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다. 제1 구성 요소가 제2 구성 요소의 "상"에 형성되는 것으로 언급되는 경우에는 제1 구성 요소가 제2 구성 요소의 위에 직접 형성되는 경우뿐만 아니라 제1 구성 요소 및 제2 구성 요소 사이에 제3 구성 요소가 개재될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 장치(100)는 하부 구조물(101), 도전 패드(105), 제1 절연 패턴(110), 제2 절연 패턴(140a), 제1 배선(135a), 제2 배선(175) 및 제3 절연막(180)을 포함한다.
비록 도 1에 도시하지는 않았지만, 하부 구조물(101)의 내부에는 트랜지스터, 커패시터, 다이오드, 저항, 배선, 콘택 등의 도전 소자들이 위치할 수 있다.
도전 패드(105)는 하부 구조물(101) 상에 위치한다. 도전 패드(105)는 금속 또는 도프트 폴리 실리콘과 같은 도전 물질을 포함할 수 있다. 상기 금속은 알루미 늄, 구리, 텅스텐, 티타늄 등일 수 있다.
제1 절연 패턴(110)은 하부 구조물(101) 및 도전 패드(105) 상에 위치한다. 여기서 제1 절연 패턴(110)은 도전 패드(105)를 노출시키는 제1 개구(1)를 갖는다. 제1 절연 패턴(110)은 실리콘 질화물 또는 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
제1 절연 패턴(110) 상에 제1 배선(135a)들이 위치한다. 제1 배선(135a)은 적어도 하나의 도전 패턴을 포함할 수 있다. 예를 들어, 도 1에 도시된 바와 같이 제1 배선(135a)은 순차적으로 적층된 제1 도전 패턴(125a) 및 제2 도전 패턴(130a)을 포함할 수 있다.
여기서, 제1 배선(135a)의 측벽은 음의 기울기를 갖는다. 즉, 제1 배선(135a)의 상부 폭은 하부 폭보다 실질적으로 크다. 예를 들어, 도 1에 도시된 바와 같이 제1 배선(135a)이 순차적으로 적층된 제1 도전 패턴(125a) 및 제2 도전 패턴(130a)을 포함하는 경우, 제2 도전 패턴(130a)의 폭은 제1 도전 패턴(125a)의 폭보다 실질적으로 크다.
제1 배선(135a)을 형성하기 위하여 전기 도금법이 사용되는 경우, 제1 배선(135a) 및 제1 절연 패턴(110) 사이에 비교적 얇은 두께를 갖는 제1 시드 패턴(115a)이 위치할 수 있다. 제1 시드 패턴(115a)은 알루미늄, 구리, 텅스텐, 티타늄 등의 금속을 포함할 수 있다.
또한, 제1 시드 패턴(115a)은 단일 패턴 구조뿐만 아니라 다중 패턴 구조를 가질 수 있다. 제1 시드 패턴(115a)이 다중 패턴 구조를 가지는 경우, 제1 시드 패 턴(115a)은 구리 패턴 및 상기 구리 패턴 상에 형성된 티타늄 패턴을 포함할 수 있다.
여기서 제1 배선(135a)이 순차적으로 적층된 적어도 둘의 도전 패턴들을 포함하는 경우, 제1 시드 패턴(115a)에 포함된 물질을 식각하기 위한 식각액에 대해서 상기 도전 패턴들에 포함된 물질들의 식각율들은 상부로 갈수록 작아질 수 있다.
예를 들어, 도 1에 도시된 바와 같이 제1 배선(135a)이 순차적으로 형성된 제1 도전 패턴(125a) 및 제2 도전 패턴(130a)을 포함하는 경우, 제1 시드 패턴(115a)에 포함된 물질을 식각할 수 있는 식각액에 대해서 제1 도전 패턴(125a)에 포함된 물질은 제1 식각율로 식각되며 제2 도전 패턴(130a)에 포함된 물질은 제1 식각율보다 실질적으로 작은 제2 식각율로 식각될 수 있다.
제1 절연 패턴(110) 상에 제1 시드 패턴(115a) 및 제1 배선(135a)을 도포하도록 제2 절연 패턴(140a)이 위치한다. 제2 절연 패턴(140a)은 제1 개구(1)와 연통하는 제2 개구(2)를 갖는다. 따라서 제1 및 2 개구들(1, 2)을 통해서 도전 패드(105)가 노출된다.
제2 절연 패턴(140a)은 실리콘 질화물 또는 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 그리고 제2 절연 패턴(140a)은 제1 배선(135a)의 측벽으로부터 수평 및 수직 방향으로 연장하는 보이드(145a)를 갖는다.
도 1에 도시된 바와 같이, 인접하는 제1 배선(135a)들 사이는 하나의 보이드(145a)가 위치할 수 있다. 그러나 이와 다르게 인접하는 제1 배선(135a)들 사이 에는 적어도 둘의 보이드(145a)들이 위치할 수 있다. 이 경우, 적어도 둘의 보이드(145a)들 사이의 간격은 실질적으로 작은 것이 바람직하다.
인접하는 제1 배선(135a)들 사이에 위치하는 제2 절연 패턴(140a)의 부분 및 도전 패드(105) 상에 제2 배선(175)들을 각각 형성한다. 제2 배선(175)은 적어도 하나의 도전 패턴을 포함할 수 있다. 예를 들어, 도 1에 도시된 바와 같이 제2 배선(175)은 순차적으로 적층된 제3 도전 패턴(165) 및 제4 도전 패턴(170)을 포함할 수 있다.
제2 배선(175)을 형성하기 위하여 전기 도금법이 사용되는 경우, 제2 배선(175)의 아래에는 제2 시드 패턴(155a)이 위치할 수 있다. 제2 시드 패턴(155a)은 알루미늄, 구리, 텅스텐, 티타늄 등의 금속을 포함할 수 있다.
또한, 제2 시드 패턴(155a)은 단일 패턴 구조뿐만 아니라 다중 패턴 구조를 가질 수 있다. 제2 시드 패턴(155a)이 다중 패턴 구조를 가지는 경우, 제2 시드 패턴(155a)은 구리 패턴 및 상기 구리 패턴 상에 형성된 티타늄 패턴을 포함할 수 있다.
여기서, 인접하는 제1 배선(135a)들 사이에 위치하는 제2 절연 패턴(140a)의 부분 상에 형성되는 제2 배선(175)의 적어도 일부는 보이드(145a)와 실질적으로 수직하게 대응할 수 있다.
제2 절연 패턴(140a) 상에 제2 배선(175)을 도포하도록 제3 절연막(180)이 위치한다. 제3 절연막(180)은 실리콘 질화물 또는 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
공기는 약 1의 비교적 낮은 유전 상수를 갖는다. 따라서 제2 절연 패턴(140a)이 보이드(145a)를 갖는 경우, 인접하는 제1 배선(135a)들 사이에 수평적으로 발생하는 기생 커패시턴스를 감소시킬 수 있다. 또한, 제2 배선(175)과 하부 구조물(101)에 형성된 도전 소자들 간에 수직적으로 발생하는 기생 커패시턴스를 감소시킬 수 있다.
이하, 도 1에 도시된 반도체 장치(100)를 제조하는 방법을 설명한다.
도 2 내지 12는 도 1에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 하부 구조물(101) 상에 도전 패드(105)를 형성한다. 도전 패드(105)는 금속 또는 도프트 폴리 실리콘과 같은 도전 물질을 사용하여 형성할 수 있다. 상기 금속은 알루미늄, 구리, 텅스텐, 티타늄 등일 수 있다.
비록 도 2에 도시하지는 않았지만, 하부 구조물(101)의 내부에는 트랜지스터, 커패시터, 다이오드, 저항, 배선, 콘택 등의 도전 소자들이 형성되어 있을 수 있다.
이이서, 하부 구조물(101) 및 도전 패드(105) 상에 제1 절연 패턴(110)을 형성한다. 제1 절연 패턴(110)은 도전 패드(105)를 노출시키는 제1 개구(1)를 갖는다.
구체적으로 하부 구조물(101) 및 도전 패드(105) 상에 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 포함하는 제1 절연막을 형성한 후, 상기 제1 절연막에 포토리소그래피 공정과 같은 패터닝 공정을 수행하여 도전 패드(105)를 노 출시키는 제1 개구(1)를 갖는 제1 절연 패턴(110)을 형성한다.
도 3을 참조하면, 제1 절연 패턴(110) 및 도전 패드(105) 상에 비교적 얇은 두께를 갖는 제1 시드막(115)을 형성한다. 제1 시드막(115)은 알루미늄, 구리, 텅스텐, 티타늄 등의 금속을 포함할 수 있다. 그리고 제1 시드막(115)은 스퍼터링 공정에 의해서 형성할 수 있다.
또한, 제1 시드막(115)은 단일막 구조뿐만 아니라 다중막 구조를 가질 수 있다. 제1 시드막(115)이 다중막 구조를 가지는 경우, 제1 시드막(115)은 구리 막 및 상기 구리 막 상에 형성된 티타늄 막을 포함할 수 있다.
제1 시드막(115)을 형성한 후, 제1 시드막(115) 상에 제1 홀(11)들을 갖는 제1 몰드 패턴(120)을 형성한다. 여기서, 제1 홀(11)들은 제1 개구(1)와 이격되어 위치한다.
비록 도 3에 구체적으로 도시하지는 않았으나, 제1 홀(11)의 상부 폭은 하부 폭보다 실질적으로 큰 것이 바람직하다. 즉, 제1 홀(11)의 측벽은 양의 기울기를 갖는다. 여기서, 제1 몰드 패턴(120)은 포토레지스트 패턴일 수 있다.
양의 기울기의 측벽을 갖는 포토레지스트 패턴의 형성 방법은 당업자에게 알려진 종래의 기술로서 예를 들어 대한민국 특허 공개 번호 제2005-0110735호, 대한민국 특허 공개 번호 제2000-0066338호 등에 개시되어 있다. 따라서 이에 대한 설명은 생략한다.
도 4를 참조하면, 전기 도금법을 통해 제1 홀(11) 내에 예비 제1 배선(135)을 형성한다. 예비 제1 배선(135)은 적어도 하나의 도전 패턴을 포함할 수 있다. 예를 들어, 도 4에 도시된 바와 같이 예비 제1 배선(135)은 순차적으로 형성된 예비 제1 도전 패턴(125) 및 예비 제2 도전 패턴(130)을 포함할 수 있다.
여기서 예비 제1 배선(135)이 순차적으로 적층된 적어도 둘의 도전 패턴들을 포함하는 경우, 제1 시드막(115)을 식각할 수 있는 식각액에 대한 상기 도전 패턴들의 식각율들은 상부로 갈수록 작아질 수 있다. 예를 들어, 도 4에 도시된 바와 같이 예비 제1 배선(135)이 순차적으로 형성된 예비 제1 도전 패턴(125) 및 예비 제2 도전 패턴(130)을 포함하는 경우, 제1 시드막(115)을 식각할 수 있는 식각액에 대해서 예비 제1 도전 패턴(125)은 제1 식각율로 식각되며 예비 제2 도전 패턴(130)은 제1 식각율보다 실질적으로 작은 제2 식각율로 식각될 수 있다.
도 5를 참조하면, 제1 몰드 패턴(120)을 제거한다. 따라서 제1 시드막(115)이 노출된다. 여기서 제1 몰드 패턴(120)이 포토레지스트 패턴일 경우 제1 몰드 패턴(120)은 애싱 또는 스트립핑 공정을 통해서 제거될 수 있다.
도 6을 참조하면, 제1 시드막(115)에 상기 식각액을 제공하여 제1 시드막(115)의 노출된 부분들을 제거한다. 따라서 제1 시드막(115)은 제1 시드 패턴(115a)으로 변화된다.
제1 시드막(115)을 상기 식각액을 사용하여 부분적으로 제거할 때 예비 제1 도전 패턴(125) 및 예비 제2 도전 패턴(130)도 부분적으로 식각된다. 구체적으로 상술한 바와 같이, 상기 식각액에 대하여 예비 제1 도전 패턴(125)은 제1 식각율로 식각되며 예비 제2 도전 패턴(130)은 제1 식각율보다 실질적으로 작은 제2 식각율로 식각된다.
상기 식각액에 의해서 예비 제1 도전 패턴(125) 및 예비 제2 도전 패턴(130)은 각각 제1 도전 패턴(125a) 및 제2 도전 패턴(130a)으로 변화된다. 결과적으로 예비 제1 배선(135)은 순차적으로 적층된 제1 도전 패턴(125a) 및 제2 도전 패턴(130a)을 포함하는 제1 배선(135a)으로 변화된다.
상술한 바와 같이 상기 식각액에 대하여 예비 제1 도전 패턴(125)은 제1 식각율로 식각되며 예비 제2 도전 패턴(130)은 제1 식각율보다 실질적으로 작은 제2 식각율로 식각되기 때문에, 제1 도전 패턴(125a)의 폭은 제2 도전 패턴(130a)의 폭보다 실질적으로 작다. 즉, 제1 배선(135a)의 측벽은 음의 기울기를 갖는다.
도 7을 참조하면, 제1 절연 패턴(110) 상에 제1 시드 패턴(115a) 및 제1 배선(135a)을 도포하는 예비 제2 절연 패턴(140)을 형성한다. 예비 제2 절연 패턴(140)은 제1 개구(1)와 연통하는 제2 개구(2)를 갖는다.
구체적으로 예비 제2 절연 패턴(140)을 형성하기 위하여 제1 절연 패턴(110), 도전 패드(105), 제1 시드 패턴(115a) 및 제1 배선(135a) 상에 실리콘 질화물 또는 실리콘 산화물과 같은 절연 물질을 증착하여 제2 절연막을 형성한다.
이어서, 제2 절연막에 포토리소그래피 공정과 같은 패터닝 공정을 수행하여 상기 제2 절연막을 제1 개구(1)와 연통하는 제2 개구(2)를 갖는 예비 제2 절연 패턴(140)으로 변화시킨다.
상술한 바와 같이 제1 배선(135a)의 측벽은 음의 기울기를 갖는다. 따라서 상기 제2 절연막을 형성하기 위하여 상기 절연 물질을 증착시킬 때 측벽과 인접하는 예비 보이드(145)가 발생한다. 결과적으로 상기 제2 절연막을 패터닝하여 형성 되는 예비 제2 절연 패턴(140)은 제1 배선(135a)의 측벽과 인접하는 예비 보이드(145)를 갖게 된다.
도 8을 참조하면, 예비 제2 절연 패턴(140)에 열처리 공정을 수행하여 예비 보이드(145)를 갖는 예비 제2 절연 패턴(140)을 보이드(145a)를 갖는 제2 절연 패턴(140a)으로 변화시킨다.
구체적으로 상기 열처리 공정에 의해서 예비 보이드(145)는 수평 및 수직 방향으로 팽창된 보이드(145a)로 변화한다. 여기서 인접하는 제1 배선(135a)들 사이에 형성된 예비 보이드(145)들은 열처리 공정에 의해서 수평하게 연장하기 때문에 서로 합쳐져서 하나의 보이드(145a)를 형성할 수 있다.
인접하는 제1 배선(135a)들 사이의 간격이 실질적으로 큰 경우, 인접하는 제1 배선(135a)들 사이에 형성된 예비 보이드(145)들은 열처리 공정에 의해서 서로 합쳐지지 않을 수 있다. 이 경우, 예비 보이드(145)들로부터 확장된 보이드(145a)들의 간격은 실질적으로 작은 것이 바람직하다.
상기 열처리 공정의 온도가 약 100℃ 미만인 경우, 예비 보이드(145)들이 실질적으로 팽창하지 않을 수 있다는 문제점이 있다. 반면에 상기 열처리 공정의 온도가 약 600℃를 초과하는 경우, 하부 구조물(101)에 형성된 도전 소자들 또는 제1 배선(135a)에 열적 스트레스를 가할 수 있다는 문제점이 있다. 따라서 상기 열처리 공정은 약 100℃ 내지 약 600℃에서 수행될 수 있다.
상기 열처리 공정을 수행하는 시간인 약 10분 미만인 경우, 예비 보이드(145)들이 실질적으로 팽창하지 않을 수 있다는 문제점이 있다. 반면에 상기 열 처리 공정을 수행하는 시간이 약 120분을 초과하는 경우, 하부 구조물(101)에 형성된 도전 소자들 또는 제1 배선(135a)에 열적 스트레스를 가할 수 있다는 문제점이 있다. 따라서 상기 열처리 공정은 약 10분 내지 약 120분 동안 수행할 수 있다.
도 9를 참조하면, 도전 패드(150), 제1 절연 패턴(110) 및 제2 절연 패턴(140a)에 비교적 얇은 두께를 갖는 제2 시드막(155)을 형성한다. 제2 시드막(155)은 알루미늄, 구리, 텅스텐, 티타늄 등의 금속을 포함할 수 있다. 그리고 제2 시드막(155)은 스퍼터링 공정에 의해서 형성할 수 있다.
또한, 제2 시드막(155)은 단일막 구조뿐만 아니라 다중막 구조를 가질 수 있다. 제2 시드막(155)이 다중막 구조를 가지는 경우, 제2 시드막(155)은 구리 막 및 상기 구리 막 상에 형성된 티타늄 막을 포함할 수 있다.
제2 시드막(155)을 형성한 후, 제2 시드막(155) 상에 제3 개구(3) 및 제2 홀(12)을 갖는 제2 몰드 패턴(160)을 형성한다. 제3 개구(3)는 내면에 제2 시드막(155)이 형성된 제1 및 2 개구(1, 2)들과 연통한다. 제2 홀(12)은 인접하는 제1 배선(135a)들 사이에 위치한다. 제2 홀(12)의 적어도 일부는 보이드(145a)와 실질적으로 수직하게 대응할 수 있다. 예를 들어, 제2 몰드 패턴(120)은 포토레지스트 패턴일 수 있다.
도 10을 참조하면, 전기 도금법을 통해 제3 개구(3) 및 제2 홀(12) 내에 제2 배선(175)들을 각각 형성한다. 제2 배선(175)은 적어도 하나의 도전 패턴을 포함할 수 있다. 예를 들어, 도 10에 도시된 바와 같이 제2 배선(175)은 순차적으로 형성된 제3 도전 패턴(165) 및 제 4 도전 패턴(170)을 포함할 수 있다.
상술한 바와 같이 제2 홀(12)의 적어도 일부가 보이드(145a)와 실질적으로 수직하게 대응하기 때문에, 제2 홀(12) 내에 형성되는 제2 배선(175)의 적어도 일부 역시 보이드(145a)와 실질적으로 수직하게 대응한다.
예를 들어, 인접하는 제1 배선(135a)들 사이에 형성된 예비 보이드(145)들이 합쳐지는 경우, 제2 홀(12)의 전부분은 보이드(145a)와 실질적으로 수직하게 대응한다. 이와 다르게, 인접하는 제1 배선(135a)들 사이에 형성된 예비 보이드(145)들이 합쳐지지 않는 경우, 제2 홀(12)의 일부만이 보이드(145a)와 실질적으로 수직하게 대응할 수 있다.
도 11을 참조하면, 제2 몰드 패턴(160)을 제거하여 제2 시드막(155)을 노출시킨다. 제2 몰드 패턴(160)이 포토레지스트 패턴일 경우, 제2 몰드 패턴(160)은 애싱 또는 스트립핑 공정을 통하여 제거될 수 있다. 이어서, 노출된 제2 시드막(155)의 부분들을 제거한다. 따라서 제2 시드막(155)은 제2 시드 패턴(155a)으로 변화된다.
도 12를 참조하면, 제2 절연 패턴(140a), 제2 시드 패턴(155a) 및 제2 배선(175) 상에 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 제3 절연막(180)을 형성한다. 따라서 반도체 장치(100)가 제조된다.
공기는 약 1의 비교적 낮은 유전 상수를 갖는다. 따라서 제2 절연 패턴(140a)이 보이드(145a)를 갖는 경우, 인접하는 제1 배선(135a)들 사이에 수평적으로 발생하는 기생 커패시턴스를 감소시킬 수 있다. 또한, 제2 배선(175)과 하부 구조물(101)에 형성된 도전 소자들 간에 수직적으로 발생하는 기생 커패시턴스를 감소시킬 수 있다.
본 발명에 따르면, 수평적으로 배열되는 도전체들 사이에 유전율이 상대적으로 낮는 공기로 채워진 보이드가 형성된다. 따라서 상기 도전체들 사이에서 수평적으로 발생하는 기생 커패시턴스를 줄일 수 있다.
또한, 수직적으로 배열되는 도전체들 사이에 유전율이 상대적으로 낮은 공기로 채워진 보이드가 형성된다. 따라서 상기 도전체들 사이에서 수직적으로 발생하는 기생 커패시턴스를 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 하부 구조물 상에 제1 배선들을 형성하는 단계;
    상기 하부 구조물 상에 상기 제1 배선들을 도포하고, 상기 제1 배선의 측벽 과 각각 인근하는 예비 보이드를 갖는 예비 절연 패턴을 형성하는 단계; 및
    상기 예비 보이드를 갖는 상기 예비 절연 패턴을 상기 예비 보이드로부터 수평 및 수직 방향으로 확장된 보이드를 갖는 절연 패턴으로 변화시키는 단계를 포함하는 반도체 장치 제조 방법.
  6. 제 5 항에 있어서, 상기 예비 절연 패턴을 상기 절연 패턴으로 변화시키는 단계는 열처리 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제 6 항에 있어서, 상기 열처리 공정을 수행하는 단계는 100℃ 내지 600℃에서 10분 내지 120분 동안 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제 5 항에 있어서, 상기 제1 배선의 상기 측벽은 음의 기울기를 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제 8 항에 있어서, 상기 제1 배선들을 형성하는 단계는:
    상기 하부 구조물 상에 양의 기울기의 측벽을 갖는 홀들이 형성된 몰드 패턴을 형성하는 단계;
    상기 홀들 내에 도전 물질을 채우는 단계; 및
    상기 몰드 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장 치 제조 방법.
  10. 제 9 항에 있어서, 상기 몰드 패턴은 포토레지스트 패턴인 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제 8 항에 있어서, 상기 제1 배선들을 형성하는 단계는:
    상기 하부 구조물 상에 시드막을 형성하는 단계;
    상기 시드막 상에 홀들이 형성된 몰드 패턴을 형성하는 단계;
    상기 홀들 내에 상부로 갈수록 상기 시드막을 식각할 수 있는 식각액에 대한 식각율들이 낮아지는 적어도 둘의 도전 패턴들이 순차적으로 적층된 예비 제1 배선을 형성하는 단계;
    상기 몰드 패턴을 제거하는 단계; 및
    상기 예비 제1 배선 및 상기 시드막을 상기 식각액으로 식각하여 상기 예비 제1 배선 및 상기 시드막을 상기 음의 기울기의 측벽을 갖는 제1 배선 및 상기 제1 배선과 상기 하부 구조물 사이에 위치하는 시드 패턴으로 변화시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제 5 항에 있어서, 상기 예비 보이드들은 서로 합쳐져서 상기 보이드로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제 5 항에 있어서, 상기 제1 배선들 사이에 위치하는 상기 보이드의 개수는 하나이고, 상기 보이드는 상기 제1 배선들의 측벽들과 인접하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제 5 항에 있어서, 상기 절연 패턴 상에 제2 배선을 형성하는 단계를 더 포함하고,
    상기 하부 구조물은 내부에 형성된 도전 소자를 포함하며,
    상기 제2 배선의 적어도 일부는 상기 보이드의 상부에 배치되고, 상기 보이드는 상기 도전 소자와 상기 제2 배선 사이에 배치되는 것을 특징으로 하는 반도체 장치 제조 방법.
KR1020070010377A 2007-02-01 2007-02-01 반도체 장치 및 그 제조 방법 KR100867631B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020070010377A KR100867631B1 (ko) 2007-02-01 2007-02-01 반도체 장치 및 그 제조 방법
US12/016,677 US20080185738A1 (en) 2007-02-01 2008-01-18 Semiconductor device and method of manufacturing the same
DE102008008165A DE102008008165A1 (de) 2007-02-01 2008-01-30 Halbleiterbauelement und Verfahren zur Herstellung desselben
JP2008018523A JP2008193082A (ja) 2007-02-01 2008-01-30 半導体装置及びその製造方法
CNA2008100094183A CN101236941A (zh) 2007-02-01 2008-02-01 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070010377A KR100867631B1 (ko) 2007-02-01 2007-02-01 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20080072113A KR20080072113A (ko) 2008-08-06
KR100867631B1 true KR100867631B1 (ko) 2008-11-10

Family

ID=39675473

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070010377A KR100867631B1 (ko) 2007-02-01 2007-02-01 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US20080185738A1 (ko)
JP (1) JP2008193082A (ko)
KR (1) KR100867631B1 (ko)
CN (1) CN101236941A (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362134B2 (en) * 2011-02-10 2016-06-07 Xintec Inc. Chip package and fabrication method thereof
US8901701B2 (en) * 2011-02-10 2014-12-02 Chia-Sheng Lin Chip package and fabrication method thereof
CN102522366B (zh) * 2011-11-25 2017-06-20 北京大学深圳研究生院 一种集成电路芯片重新布线的压印方法
US9236320B2 (en) * 2013-06-28 2016-01-12 Xintec Inc. Chip package
KR102357937B1 (ko) 2015-08-26 2022-02-04 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR20170040842A (ko) * 2015-10-05 2017-04-14 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR20170041333A (ko) * 2015-10-06 2017-04-17 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR102450326B1 (ko) * 2015-10-06 2022-10-05 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
US11673161B2 (en) * 2019-03-11 2023-06-13 Technetics Group Llc Methods of manufacturing electrostatic chucks
CN110648963A (zh) * 2019-09-29 2020-01-03 华进半导体封装先导技术研发中心有限公司 一种硅通孔互连结构的制备方法
CN111554639A (zh) * 2020-04-02 2020-08-18 珠海越亚半导体股份有限公司 嵌入式芯片封装及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010019812A (ko) * 1999-08-31 2001-03-15 한신혁 반도체 장치의 기생 용량 감소 방법
KR20020011476A (ko) * 2000-08-02 2002-02-09 박종섭 알씨 딜레이를 개선한 반도체소자의 금속배선방법
KR20020047523A (ko) * 2000-12-13 2002-06-22 박종섭 반도체 소자의 층간 절연막 형성 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2773729B2 (ja) * 1996-02-29 1998-07-09 日本電気株式会社 半導体装置の製造方法
US6507113B1 (en) * 1999-11-19 2003-01-14 General Electric Company Electronic interface structures and methods of fabrication
TW480654B (en) * 2001-03-15 2002-03-21 Powerchip Semiconductor Corp Semiconductor device for reducing capacitance effect between metal interconnects
US7265045B2 (en) * 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
US7985677B2 (en) * 2004-11-30 2011-07-26 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR100596452B1 (ko) * 2005-03-22 2006-07-04 삼성전자주식회사 볼 랜드와 솔더 볼 사이에 에어 갭을 갖는 웨이퍼 레벨 칩스케일 패키지와 그 제조 방법
US20070090531A1 (en) * 2005-10-07 2007-04-26 Dirk Offenberg Method of forming an electrical isolation associated with a wiring level on a semiconductor wafer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010019812A (ko) * 1999-08-31 2001-03-15 한신혁 반도체 장치의 기생 용량 감소 방법
KR20020011476A (ko) * 2000-08-02 2002-02-09 박종섭 알씨 딜레이를 개선한 반도체소자의 금속배선방법
KR20020047523A (ko) * 2000-12-13 2002-06-22 박종섭 반도체 소자의 층간 절연막 형성 방법

Also Published As

Publication number Publication date
KR20080072113A (ko) 2008-08-06
US20080185738A1 (en) 2008-08-07
CN101236941A (zh) 2008-08-06
JP2008193082A (ja) 2008-08-21

Similar Documents

Publication Publication Date Title
KR100867631B1 (ko) 반도체 장치 및 그 제조 방법
JP4690509B2 (ja) 改良二重ダマスク構造体
JP5184474B2 (ja) 自己整合両面垂直ｍｉｍコンデンサ
US20060183280A1 (en) Metal-insulator-metal capacitors and methods of forming the same
KR20010067071A (ko) 공기 유전체 형성용 반-희생 다이어몬드
TW201824496A (zh) 跳孔結構
JP2000040746A (ja) 半導体集積回路のフュ―ズの形成方法および半導体集積回路
KR100950553B1 (ko) 반도체 소자의 콘택 형성 방법
KR100311058B1 (ko) 반도체디바이스형성방법
US6479355B2 (en) Method for forming landing pad
KR100357733B1 (ko) 메모리장치의 퓨즈소자 제조방법 및 퓨즈소자
US11715704B2 (en) Scribe structure for memory device
KR100668221B1 (ko) Ｍｉｍ 캐패시터 형성 방법
KR20090043112A (ko) 반도체 장치
KR100791012B1 (ko) 반도체 소자의 콘택 형성 방법
KR100678298B1 (ko) 트랜치 구조의 금속-절연체-금속 커패시터 제조 방법
KR101057753B1 (ko) 반도체 소자의 제조방법
KR100800823B1 (ko) Ｍｉｍ 커패시터를 갖는 반도체 소자의 배선 제조 방법
KR100524928B1 (ko) 다마신 공정을 이용한 금속배선 형성방법
KR20030002872A (ko) 반도체 메모리장치의 콘택 형성방법
JP2006332444A (ja) 半導体ウエハ及び半導体装置の製造方法
KR101146222B1 (ko) 반도체 소자의 제조방법
KR100641984B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR100861305B1 (ko) 반도체 소자의 제조방법
TW202109760A (zh) 半導體元件及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee