DE102008008165A1 - Halbleiterbauelement und Verfahren zur Herstellung desselben - Google Patents

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Jae-Sik Hwasung Chung
Sung-Min Sungnam Sim
Hee-Kook Choi
Dong-hyeon Suwon Jang
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Samsung Electronics Co Ltd
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Abstract

Die Erfindung bezieht sich auf ein Halbleiterbauelement mit Umverteilungsleitungen oder leitfähigen Leitungen sowie auf ein Verfahren zur Herstellung desselben. Ein Halbleiterbauelement gemäß der Erfindung beinhaltet eine untere Struktur (101) mit Chipkontaktflecken, eine Passivierungsschicht (110), die sich über den Chipkontaktflecken befindet und erste Öffnungen beinhaltet, um wenigstens einen Teil der Chipkontaktflecken freizulegen, wenigstens zwei benachbarte Umverteilungsleitungen oder leitfähige Leitungen (135), die voneinander beabstandet sind und sich über der Passivierungsschicht befinden und durch entsprechende der ersten Öffnungen mit den jeweiligen Chipkontaktflecken gekoppelt sind, und eine Isolationsschicht (140a), die sich über der Passivierungsschicht befindet und einen Hohlraum (145) zwischen den wenigstens zwei benachbarten Umverteilungsleitungen beinhaltet. Verwendung in der Halbleiterbauelementtechnologie.

Description

  • Die Erfindung bezieht sich auf ein Halbleiterbauelement mit Umverteilungsleitungen oder leitfähigen Leitungen und ein Verfahren zur Herstellung desselben.
  • Bei der modernen Halbleiterbauelementfertigung ist es häufig erforderlich, Bondkontaktflecken von Halbleiterchips, die in verschiedenen Packungstypen zusammengebaut werden sollen, neu anzuordnen, um eine Anpassung an die verschiedenen Packungstypen durchzuführen. Es ist jedoch für eine Modifizierung der gesamten Verteilung von elektrischen Komponenten eines Halbleiterchips nicht kosteneffizient, einfach Bondkontaktflecken neu anzuordnen, wenn es in der Funktionalität des Halbleiterchips im Wesentlichen keine Änderung gibt.
  • Daher wurden Umverteilungsleitungen, auch Umverdrahtungsleitungen genannt, als ein effizientes Mittel zur Neuanordnung von Bondkontaktflecken vorgeschlagen, um eine Anpassung an verschiedene Packungstypen durchzuführen, ohne die Verteilung von elektrischen Komponenten zu modifizieren. Typische Umverteilungsleitungen können als eine leitfähige Zwischenverbindung charakterisiert werden, die über einer Passivierungsschicht eines fertiggestellten Halbleiterchips angeordnet ist. Zum Beispiel können existierende Chipkontaktflecken, die an peripheren Bereichen des fertiggestellten Halbleiterchips ausgebildet sind, mit einem Feld von umverteilten Bondkontaktflecken über die Umverteilungsleitungen elektrisch verbunden werden, wie im Folgenden weiter erläutert wird.
  • 1 ist eine Querschnittansicht einer herkömmlichen Packung auf Waferlevel mit einer Umverteilungsleitung. Bezugnehmend auf 1 beinhaltet ein Halbleiterchip ein Halbleitersubstrat 10, einen Chipkontaktfleck 12, eine Passivierungsschicht 14, die über dem Chipkontaktfleck 12 angeordnet ist, und eine erste Isolationsschicht 16, die über der Passivierungsschicht 14 angeordnet ist. Durch die Passivierungsschicht 14 und die erste Isolationsschicht 16 hindurch sind Öffnungen definiert, um einen Teil des Chipkontaktflecks 12 freizulegen.
  • Eine Umverteilungsleitung oder Umverteilungsschichtstruktur 18 ist auf der ersten Isolationsschicht 16 ausgebildet, um so den Teil des Chipkontaktflecks 12 zu kontaktieren, der durch die in der Passivierungsschicht 14 und der ersten Isolationsschicht 16 ausgebildeten Öffnungen freigelegt ist.
  • Dann ist eine zweite Isolationsschicht 20 über der Umverteilungsleitung 18 ausgebildet, und eine Öffnung ist innerhalb der zweiten Isolationsschicht 20 ausgebildet, um einen Teil der Umverteilungsleitung 18 freizulegen und so einen umverteilten Bondkontaktfleck 22 zu definieren. Dann ist eine Lotkugel 24 ausgebildet, um so den Teil des umverteilten Bondkontaktflecks 22 zu kontaktieren. Die Öffnung kann an jedem beliebigen Bereich in der zweiten Isolationsschicht 20 über dem Halbleitersubstrat 10 ausgebildet sein.
  • Demgemäß können durch Anwenden der Umverteilungs(Umverdrahtungs)-Technologie die Chipkontaktflecken 12, die sich in peripheren Bereichen des Chips befinden, über eine Umverteilungsleitung elektrisch zu den umverteilten Bondkontakfflecken 22 neu positioniert werden, die sich über einem beliebigen Bereich des Chips befinden. Somit können periphere Bondkontakfflecken in Bondkontakfflecken geändert werden, die sich in einem Chipbereich befinden, der für Montagetechniken geeignet ist, wie Flip-Chip-Ronden, und umgekehrt.
  • Mit zunehmendem Integrationsgrad innerhalb von Halbleiterchips nimmt jedoch der Abstand zwischen benachbarten Umverteilungsleitungen oder jeglichen anderen elektrisch leitfähigen Leitungen wesentlich ab. Als ein Ergebnis nimmt die zwischen benachbarten Umverteilungsleitungen erzeugte parasitäre Kapazität unerwünscht zu, was zu einer signifikanten Signalverzögerung und mehr Leistungsverbrauch führt. Außerdem kann eine derartige parasitäre Kapazität in verschiedenen Halbleiterbauelementen, wie einem Flash-Speicher, zu einer Signalinterferenz führen, was die Zuverlässigkeit der resultierenden elektronischen Produkte verringert.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelements der eingangs genannten Art sowie eines Verfahrens zur Herstellung desselben zugrunde, die in der Lage sind, die oben erwähnten Schwierigkeiten des Standes der Technik zu reduzieren oder zu vermeiden, und die insbesondere ermöglichen, parasitäre Kapazitätseffekte zwischen benachbarten Umverteilungsleitungen oder leitfähigen Leitungen zu reduzieren oder zu vermeiden.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelements mit den Merkmalen des Anspruchs 1 oder 3 und eines Verfahrens mit den Merkmalen des Anspruchs 16. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen gezeigt, die außerdem die zum leichteren Verständnis der Erfindung vorstehend erläuterte herkömmliche Ausführungsform zeigen. In den Zeichnungen sind:
  • 1 eine Querschnittansicht einer herkömmlichen, auf Waferlevel hergestellten Packung mit einer Umverteilungsleitung,
  • 2 eine Draufsicht auf ein Halbleiterbauelement gemäß der Erfindung,
  • 3A eine Querschnittansicht des in 2 gezeigten Halbleiterbauelements entlang einer Linie IIA-IIA',
  • 3B und 3C Querschnittansichten des in 2 gezeigten Halbleiterbauelements entlang einer Linie IIB-IIB',
  • 3D ein Diagramm, das die Bildung von Hohlräumen gemäß der Erfindung darstellt,
  • 4 eine Draufsicht auf ein Halbleiterbauelement gemäß der Erfindung,
  • 5A und 5B Querschnittansichten des in 4 gezeigten Halbleiterbauelements entlang von Linien IVA-IVA' beziehungsweise IVB-IVB',
  • 6 eine weitere Draufsicht auf ein Halbleiterbauelement gemäß der Erfindung,
  • 7A eine Querschnittansicht des in 6 gezeigten Halbleiterbauelements entlang einer Linie VIA-VIA',
  • 7B bis 7D Querschnittansichten des in 6 gezeigten Halbleiterbauelements entlang einer Linie VIB-VIB' gemäß verschiedenen Ausführungsformen der Erfindung,
  • 8A, 9A, 10A, 11A, 12A und 13A Querschnittansichten eines exemplarischen Verfahrens zur Herstellung einer Ausführungsform des in 2 gezeigten Halbleiterbauelements entlang der Linie IIA-IIA',
  • 8B, 9B, 10B, 11B, 12B und 13B Querschnittansichten, die ein exemplarisches Verfahren zur Herstellung des Halbleiterbauelements von 2 entlang der Linie IIB-IIB' darstellen,
  • 14A eine Querschnittansicht, die ein exemplarisches Verfahren zur Herstellung des Halbleiterbauelements von 4 entlang der Linie IVA-IVA' darstellt,
  • 14B eine Querschnittansicht, die das exemplarische Verfahren zur Herstellung des Halbleiterbauelements von 4 entlang der Linie IVB-IVB' darstellt,
  • 15A, 16A, 17A Querschnittansichten, die ein exemplarisches Verfahren zur Herstellung des Halbleiterbauelements von 6 entlang der Linie VIA-VIA' darstellen,
  • 15B, 16B und 17B Querschnittansichten, die das exemplarische Verfahren zur Herstellung des Halbleiterbauelements von 6 entlang der Linie VIB-VIB' darstellen, und
  • 18 bis 20 exemplarische Ausführungen der in den 2, 4 und 6 gezeigten Halbleiterbauelemente gemäß der Erfindung.
  • Nunmehr werden exemplarische Ausführungsformen der Erfindung im Folgenden unter Bezugnahme auf die entsprechenden 2 bis 20 vollständiger beschrieben. In den Zeichnungen können die Dicken von Schichten und Bereichen zwecks Klarheit übertrieben dargestellt sein. Gleiche Bezugszeichen beziehen sich überall in der Beschreibung auf gleiche Elemente.
  • Die 2 bis 3C stellen ein Halbleiterbauelement gemäß der Erfindung dar. Bezugnehmend auf die 2 und 3A bis 3C beinhaltet dieses Halbleiterbauelement eine untere Struktur 101 mit einer Mehrzahl von Chipkontaktflecken 105, eine Passivierungsschicht 110, die sich über der unteren Struktur 101 mit der Mehrzahl von Chipkontaktflecken 105 befindet, eine oder mehrere Umverteilungsleitungen 135 (auch als "erste Umverteilungsleitungen" bezeichnet) über der Passivierungsschicht 110, eine Isolationsschicht 140a (hierin auch als eine "erste Isolationsschicht" bezeichnet) über der einen oder den mehreren Umverteilungsleitungen 135, einen oder mehrere Hohlräume 145 über der Passivierungsschicht 110 und eine Mehrzahl von umverteilten Bondkontaktflecken 106. Wenngleich lediglich zwei erste Umverteilungsleitungen 135 gezeigt sind, versteht es sich, dass jegliche Anzahl an ersten Umverteilungsleitungen 135 bereitgestellt sein kann. In entsprechenden Ausführungsformen sind der eine oder die mehreren Hohlräume 145 über der Passivierungsschicht und/oder zwischen den Umverteilungsleitungen 135 angeordnet.
  • Das vorstehend unter Bezugnahme auf die 2 und 3A bis 3C erörterte Halbleiterbauelement wird hierdurch detaillierter beschrieben, wie nachstehend gezeigt. Speziell kann zum Beispiel die untere Struktur 101 ein oder mehrere Bauelemente beinhalten, wie Transistoren, Widerstän de, Dioden, Kondensatoren, Signalleitungen, Kontaktstrukturen und so weiter. Die Passivierungsschicht 110 befindet sich über der unteren Struktur 101 und weist Öffnungen darin auf, um die Mehrzahl von Chipkontaktflecken 105 zu definieren. Die Chipkontaktflecken 105 sind aus einem leitfähigen Material gebildet, wie Aluminium, Kupfer, Wolfram, Titan etc., wie dem Fachmann bekannt ist.
  • Die Passivierungsschicht 110 ist eine herkömmliche Passivierungsschicht, die eine Öffnung aufweist, um Bondkontakfflecken oder Chipkontaktflecken eines fertiggestellten Chips zu definieren, die über Umverteilungsleitungen mit umverteilten Bondkontakfflecken zu verbinden sind. Daher kann der fertiggestellte Chip auch ohne die umverteilten Bondkontaktlecken vollständig als ein Halbleiterbauelement funktionieren, wie ein dynamischer Speicher mit wahlfreiem Zugriff (DRAM) oder ein Flash-Speicher, und kann zur Bildung einer Halbleiterpackung montiert werden.
  • In einem Aspekt können die ersten Umverteilungsleitungen 135 als Leistungspfade, Massepfade, Eingangs/Ausgangs(E/A)-Pfade oder dergleichen oder eine Kombination derselben bereitgestellt werden. Außerdem ist die Form der ersten Umverteilungsleitungen 135 als eine geradlinige Streifenform gezeigt. In weiteren Ausführungsformen der Erfindung können jedoch weitere geeignete Formen verwendet werden, wie eine Serpentinenform.
  • In einem weiteren Aspekt kann die erste Umverteilungsleitung 135 durch eine in der Passivierungsschicht 110 definierte erste Öffnung mit einem Chipkontaktfleck 105 gekoppelt sein. In noch einem weiteren Aspekt kann, wie in den 3A und 3B gezeigt, wenngleich in der Ausführungsform von 3C nicht gezeigt, eine erste leitfähige Zwischenschichtstruktur 115a zwischen der Passivierungsschicht 110 und der ersten Umverteilungsleitung 135 bereitgestellt sein. Die erste leitfähige Zwi schenschichtstruktur 115a kann eine Kristallkeimschicht beinhalten, wie nachstehend des Weiteren erläutert.
  • In einer Ausführungsform, und wie exemplarisch in den 3A und 3B gezeigt, kann jede erste Umverteilungsleitung 135 zum Beispiel eine erste untere leitfähige Schicht 125 und eine erste obere leitfähige Schicht 130 beinhalten, die sequentiell gestapelt sind. In einer weiteren Ausführungsform, die in 3C exemplarisch gezeigt ist, kann die erste Umverteilungsleitung 135 jedoch als eine Einzelschicht aus einem leitfähigen Material bereitgestellt sein. Es versteht sich, dass die erste Umverteilungsleitung 135 mit jeglicher Anzahl von Schichten aus leitfähigem Material bereitgestellt sein kann. Außerdem kann die erste leitfähige Zwischenschicht 115a mit jeglicher Anzahl von Schichten aus leitfähigem Material bereitgestellt sein, das Kupfer und Titan beinhaltet.
  • In der in 3A exemplarisch gezeigten Ausführungsform kann ein oberer Teil der ersten Umverteilungsleitung 135 breiter als ein unterer Teil der ersten Umverteilungsleitung 135 unter Verwendung einer Gießstruktur, wie nachstehend beschrieben, oder bekannter Ätztechniken bereitgestellt sein. In einer weiteren Ausführungsform kann wenigstens ein Teil der Seitenwand der ersten Umverteilungsleitung 135 einen spitzen Winkel (d. h. einen Winkel von weniger als 90°) mit der Oberseite der Passivierungsschicht 110 definieren, wie in 3A gezeigt. Es ist jedoch nicht notwendig, dass der spitze Winkel durch die Seitenwand der ersten Umverteilungsleitung 135 und die Oberseite der Passivierungsschicht 110 gebildet wird. In weiteren Ausführungsformen können stumpfe Winkel oder ein rechter Winkel durch einen Teil der Seitenwand der ersten Umverteilungsleitung 135 und die Oberseite der Passivierungsschicht 110 gebildet werden.
  • In noch einer weiteren Ausführungsform kann eine Vertiefung oder ein Hinterschnitt in einer Seitenwand der ersten Umverteilungsleitungen 135 definiert sein. Zum Beispiel kann die Vertiefung in einer Seitenwand des unteren Teils der ersten Umverteilungsleitungen 135 definiert sein. Die Vertiefung kann gebildet sein, wenn die Seitenwand der ersten Umverteilungsleitung 135 einen spitzen Winkel (d. h. einen Winkel von weniger als 90°) mit der Oberseite der Passivierungsschicht 110 bildet, wie in 3A dargestellt. Andererseits können, wenngleich nicht gezeigt, eine Vertiefung oder ein Hinterschnitt durch selektives Entfernen eines Teils der ersten Umverteilungsleitung 135 gebildet werden, wie nachstehend weiter beschrieben.
  • In einer Ausführungsform kann sich die erste Isolationsschicht 140a über der Passivierungsschicht 110 befinden und kann sich auch benachbart zu der Seitenwand der ersten Umverteilungsleitung 135 befinden. In der in 3A exemplarisch gezeigten Ausführungsform kann eine Oberseite der ersten Isolationsschicht 140a in einem Bereich, in dem die erste Umverteilungsleitung 135 nicht ausgebildet ist, niedriger als eine Oberseite der ersten Umverteilungsleitung 135 sein. In einer weiteren Ausführungsform kann die Oberseite der ersten Isolationsschicht 140a in einem Bereich, in dem die erste Umverteilungsleitung 135 nicht ausgebildet ist, höher als oder im Wesentlichen planar mit der Oberseite der ersten Umverteilungsleitung 135 sein.
  • Wie exemplarisch in 3B gezeigt, kann eine Mehrzahl von Öffnungen 107 (hierin auch als "zweite Öffnungen" bezeichnet) in der ersten Isolationsschicht 140a ausgebildet sein, um wenigstens einen Teil einer ersten Umverteilungsleitung 135 freizulegen. Der Teil der ersten Umverteilungsleitung 135, der durch die zweite Öffnung 107 freigelegt ist, kann hierin als ein umverteilter Bondkontaktfleck 106 bezeichnet werden.
  • In einer Ausführungsform können ein oder mehrere Hohlräume 145 in der ersten Isolationsschicht 140a ausgebildet sein. Der eine oder die mehreren Hohlräume 145 können benachbart zu Seitenwänden der ers ten Umverteilungsleitungen 135 sein. Der eine oder die mehreren Hohlräume 145 befinden sich über der Passivierungsschicht 110. In einer Ausführungsform und wie exemplarisch in den 2 und 3A gezeigt, sind der eine oder die mehreren Hohlräume 145 zwischen benachbarten der ersten Umverteilungsleitungen 135 vorhanden. In der in den 2 und 3A exemplarisch gezeigten Ausführungsform sind der eine oder die mehreren Hohlräume 145 von Seitenwänden der benachbarten der ersten Umverteilungsleitungen 135 durch die erste Isolationsschicht 140a beabstandet. In einer weiteren Ausführungsform können die Hohlräume 145 jedoch Seitenwände der ersten Umverteilungsleitungen 135 derart kontaktieren, dass wenigstens ein Teil der Seitenwände der benachbarten der ersten Umverteilungsleitungen 135 zu dem Inneren der Hohlräume 145 hin freigelegt ist. Mit anderen Worten können die Hohlräume 145 durch eine Außenseite der ersten Isolationsschicht 140a und die Seitenwand der ersten Umverteilungsleitungen 135 definiert sein, wie in 3D dargestellt. In der in 2 exemplarisch gezeigten Ausführungsform erstrecken sich wenigstens einige der Hohlräume 145 entlang der Länge einer der Mehrzahl von ersten Umverteilungsleitungen 135.
  • Wie vorstehend beschrieben, kann die Vertiefung in einer Seitenwand der ersten Umverteilungsleitung 135 definiert sein. Die Vertiefung kann zum Beispiel in der Seitenwand des unteren Teils der ersten Umverteilungsleitung 135 definiert sein. In einer derartigen Ausführungsform kann wenigstens ein Teil des Hohlraums 145 innerhalb der Vertiefung ausgebildet sein.
  • Gemäß dem exemplarisch unter Bezugnahme auf die 2, 3A und 3B beschriebenen Halbleiterbauelement sind die Hohlräume 145 zwischen benachbarten der Mehrzahl von ersten Umverteilungsleitungen 135 vorhanden, die auf der Passivierungsschicht 110 ausgebildet sind. In einer Ausführungsform sind die Hohlräume 145 mit Luft gefüllt. Die Dielektrizitätskonstante von Luft, εajr, beträgt etwa 1, während die Dielektrizi tätskonstante der ersten Isolationsschicht 140a, εILD, typischerweise größer als 2 ist. Die Kapazität, C, eines Systems kann allgemein durch die folgende Formel C = ε(A/d) repräsentiert werden, wobei ε die Dielektrizitätskonstante eines Materials zwischen zwei leitfähigen Strukturen ist, A die Fläche der leitfähigen Strukturen ist und d der Abstand zwischen den zwei leitfähigen Strukturen ist. Demgemäß können die Hohlräume 145 eine parasitäre Kapazität reduzieren, die ansonsten zwischen benachbarten der Mehrzahl von ersten Umverteilungsleitungen 135 erzeugt würde, die auf der Passivierungsschicht 110 ausgebildet sind.
  • Die 4, 5A und 5B stellen ein Halbleiterbauelement gemäß einer weiteren Ausführungsform der Erfindung dar. Bezugnehmend auf die 4, 5A und 5B weist dieses Halbleiterbauelement eine ähnliche Konfiguration wie jenes unter Bezugnahme auf die 2 und 3A bis 3C beschriebene auf. In der in den 4, 5A und 5B exemplarisch dargestellten Ausführungsform ist jedoch zwischen benachbarten der auf der Passivierungsschicht 110 ausgebildeten ersten Umverteilungsleitungen 136 ein vergrößerter Hohlraum 145 vorhanden. In dieser Ausführungsform erstreckt sich der vergrößerte Hohlraum 145a zwischen benachbarten der ersten Umverteilungsleitungen 135 und liegt über der Passivierungsschicht.
  • In einer Ausführungsform ist der vergrößerte Hohlraum 145a von einer Seitenwand von einer oder beiden der benachbarten der ersten Umverteilungsleitungen 135 beabstandet. Der vergrößerte Hohlraum 145a kann in der Draufsicht eine ovale Form aufweisen. Der vergrößerte Hohlraum 145a ist jedoch nicht auf diese Form beschränkt, und in entsprechenden Ausführungsformen der Erfindung können auch weitere geeignete Formen verwendet werden, wie eine in einer Querschnittansicht im Wesentlichen rechteckige Form oder eine Bogenform.
  • In einer weiteren Ausführungsform kontaktiert der vergrößerte Hohlraum 145a eine Seitenwand von einer oder beiden der benachbarten der ersten Umverteilungsleitungen 135 derart, dass wenigstens ein Teil einer Seitenwand von einer oder beiden der benachbarten der ersten Umverteilungsleitungen 135 zum Inneren des vergrößerten Hohlraums 145 hin freigelegt ist. Wenngleich lediglich ein einziger vergrößerter Hohlraum 145a als zwischen benachbarten der ersten Umverteilungsleitungen 135 vorhanden gezeigt ist, ist in weiteren Ausführungsformen der Erfindung eine Mehrzahl von vergrößerten Hohlräumen 145a zwischen benachbarten der ersten Umverteilungsleitungen 135 vorhanden.
  • Wie erörtert, beinhaltet das exemplarisch unter Bezugnahme auf die 4, 5A und 5B beschriebene Halbleiterbauelement wenigstens einen vergrößerten Hohlraum 145a, der zwischen benachbarten der auf der Passivierungsschicht 110 ausgebildeten ersten Umverteilungsleitungen 135 vorhanden ist. Da der vergrößerte Hohlraum 145a mit Luft gefüllt sein kann, können die vergrößerten Hohlräume 145a eine parasitäre Kapazität reduzieren, die ansonsten zum Beispiel zwischen benachbarten der auf der Passivierungsschicht 110 ausgebildeten ersten Umverteilungsleitungen 135 erzeugt würde.
  • Die 6 bis 7C stellen Halbleiterbauelemente gemäß noch weiteren Ausführungsformen der Erfindung dar. Bezugnehmend auf die 6 und 7A bis 7C weisen diese Halbleiterbauelemente eine ähnliche Konfiguration wie unter Bezugnahme auf die 4, 5A und 5B beschrieben auf, beinhalten jedoch des Weiteren eine weitere Umverteilungsleitung 175 (hierin auch als "zweite Umverteilungsleitung" bezeichnet) und eine weitere Isolationsschicht 140b (hierin auch als "zweite Isolationsschicht" bezeichnet). Wenngleich lediglich eine einzige zweite Umverteilungsleitung 175 gezeigt ist, versteht es sich, dass mehr als eine zweite Umverteilungsleitung 175 bereitgestellt sein kann.
  • In einer Ausführungsform ist die Passivierungsschicht 110 über der unteren Struktur 101 mit den darauf ausgebildeten Chipkontaktflecken 105 angeordnet, wie vorstehend beschrieben. Außerdem werden eine oder mehrere erste Umverteilungsleitungen 135 und eine erste Isolationsschicht 140a unter Verwendung der vorstehend beschriebenen Verfahren oder ähnlicher Verfahren gebildet. Innerhalb der Passivierungsschicht 110 und der ersten Isolationsschicht 140a sind Öffnungen 104 (hierin auch als "erste Öffnungen" bezeichnet) definiert. In einer Ausführungsform legt eine durch die Passivierungsschicht 110 und die erste Isolationsschicht 140a definierte erste Öffnung 104 wenigstens einen Teil eines Chipkontaktflecks 105 frei.
  • In einer Ausführungsform befindet sich die zweite Umverteilungsleitung 175 über einem vergrößerten Hohlraum 145a zwischen benachbarten der ersten Umverteilungsleitungen 135. Wenngleich lediglich eine einzige zweite Umverteilungsleitung 175 dargestellt ist, versteht es sich, dass eine Mehrzahl von zweiten Umverteilungsleitungen 175 bereitgestellt sein kann, so dass sich eine Mehrzahl von zweiten Umverteilungsleitungen 175 über verschiedenen der vergrößerten Hohlräume 145a befinden oder dass sich eine Mehrzahl von zweiten Umverteilungsleitungen 175 über dem gleichen vergrößerten Hohlraum 145a befindet oder eine Kombination davon.
  • In einer weiteren Ausführungsform ist eine zweite leitfähige Zwischenschichtstruktur 155a als Kristallkeimschicht zwischen der ersten Isolationsschicht 140a und der zweiten Umverteilungsleitung 175 bereitgestellt, wenn ein Plattierungsprozess zur Bildung der zweiten Umverteilungsleitung 175 verwendet wird, siehe z. B. die 7A und 7B. Die zweite leitfähige Zwischenschichtstruktur 155a kann aus einem leitfähigen Material gebildet sein, wie Aluminium, Kupfer, Wolfram oder Titan, wie dem Fachmann bekannt ist. Die zweite leitfähige Zwischenschichtstruktur 155a kann in Abhängigkeit von spezifischen Anwendungen eine Einzelschicht oder eine Mehrschichtstruktur sein. Zum Beispiel kann die zweite leitfähige Zwischenschichtstruktur 155a eine Kupferschichtstruktur und eine Titanschichtstruktur beinhalten, die auf der Kupferschichtstruktur ausgebildet ist.
  • In einer Ausführungsform, und wie exemplarisch in den 7A und 7B gezeigt, beinhaltet jede zweite Umverteilungsleitung 175 eine zweite untere leitfähige Schicht 165 und eine zweite obere leitfähige Schicht 170, die sequentiell gestapelt sind. In einer weiteren Ausführungsform, die exemplarisch in 7C gezeigt ist, ist die zweite Umverteilungsleitung 175 jedoch als eine Einzelschicht aus leitfähigem Material bereitgestellt. Es versteht sich jedoch, dass die zweite Umverteilungsleitung 175 mit jeglicher Anzahl von Schichten aus leitfähigem Material bereitgestellt sein kann. In einem Aspekt kann die zweite Umverteilungsleitung 175 als ein Leistungspfad, ein Massepfad, ein Eingangs/Ausgangs(E/A)-Pfad oder dergleichen oder eine Kombination derselben bereitgestellt sein. In einem weiteren Aspekt kann die zweite Umverteilungsleitung 175 durch die erste Öffnung 104, die sich durch die Passivierungsschicht 110 und die erste Isolationsschicht 140a erstreckt, mit einem Chipkontaktfleck 105 gekoppelt sein.
  • In einer Ausführungsform befindet sich die zweite Isolationsschicht 140b über der ersten Isolationsschicht 140a. Die zweite Isolationsschicht 140b kann sich auch über der zweiten Umverteilungsleitung 175 befinden. Wie exemplarisch in 7B gezeigt, kann eine weitere Öffnung 109 (hierin auch als "dritte Öffnung" bezeichnet) innerhalb der zweiten Isolationsschicht 140b ausgebildet sein, um wenigstens einen Teil der zweiten Umverteilungsleitung 175 freizulegen. Der Teil der zweiten Umverteilungsleitung 175, der durch die dritte Öffnung 109 freigelegt ist, kann als ein umverteilter Bondkontaktfleck 106 bezeichnet werden.
  • Ähnlich den exemplarisch unter Bezugnahme auf die 4, 5A und 5B beschriebenen Halbleiterbauelementen beinhaltet das exemplarisch unter Bezugnahme auf die 6 und 7A bis 7C beschriebene Halbleiterbauelement einen vergrößerten Hohlraum 145a, der zwischen benachbarten der auf der Passivierungsschicht 110 ausgebildeten ersten Umverteilungsleitungen 135 vorhanden ist, Da der vergrößerte Hohlraum 145a mit Luft gefüllt werden kann, kann er eine parasitäre Kapazität reduzieren, die ansonsten entlang der horizontalen Richtung zwischen benachbarten der auf der Passivierungsschicht 110 ausgebildeten ersten Umverteilungsleitungen 135 erzeugt werden würde. Da die zweite Umverteilungsleitung 175 des Weiteren über dem vergrößerten Hohlraum 145a bereitgestellt ist, kann eine parasitäre Kapazität reduziert werden, die ansonsten zwischen benachbarten der ersten und zweiten Umverteilungsleitungen 135 und 175 erzeugt werden würde. Des Weiteren kann die parasitäre Kapazität reduziert werden, die ansonsten zwischen der unteren Struktur 101 und der zweiten Umverteilungsleitung 135 entlang der vertikalen Richtung erzeugt werden würde.
  • Nach der exemplarischen Beschreibung von Halbleiterbauelementen gemäß Ausführungsformen der Erfindung werden unter Bezugnahme auf die 8A bis 17B exemplarische Verfahren zur Herstellung der unter Bezugnahme auf die 2 bis 7C beschriebenen Halbleiterbauelemente beschrieben. Die 8A bis 13B stellen ein exemplarisches Verfahren zur Herstellung des in 2 gezeigten Halbleiterbauelements dar. Bezugnehmend auf die 8A und 8B wird eine Passivierungsschicht 110 über einer unteren Struktur 101 mit einem bereits darauf ausgebildeten Chipkontaktfleck 105 gebildet. In einer Ausführungsform kann die Passivierungsschicht 110 durch Aufbringen eines Passivierungsmaterials, wie zum Beispiel SiNx, SiOx oder dergleichen oder einer Kombination derselben, über der unteren Struktur 101 und Strukturieren des Passivierungsmaterials zur Bildung einer Öffnung (d. h. einer ersten Öffnung 104') gebildet werden, um wenigstens einen Teil des Chipkon taktflecks 105 unter Verwendung herkömmlicher Techniken freizulegen, wie eines Photolithographieprozesses. Wenngleich lediglich eine einzige erste Öffnung 104' und ein einziger Chipkontaktfleck 105 gezeigt sind, versteht es sich, dass jegliche Anzahl von ersten Öffnungen 104' und von Chipkontaktflecken 105 gebildet werden können.
  • Bezugnehmend auf die 9A und 9B wird eine erste leitfähige Zwischenschicht 115 über der Passivierungsschicht 110 innerhalb der ersten Öffnung 104' und auf dem Chipkontaktfleck 105 gebildet, wie in den 9A und 9B gezeigt. Die erste leitfähige Zwischenschicht 115 kann eine Barrierenmaterialschicht und eine Kristallkeimschicht beinhalten, die über der Barrierenmaterialschicht liegt. Die Barrierenmaterialschicht kann zum Beispiel ein Material wie Titan, Kupfer oder dergleichen oder eine Legierung derselben beinhalten. Die Kristallkeimschicht kann zum Beispiel ein Material wie Kupfer, Aluminium, Titan, Wolfram oder dergleichen oder eine Legierung derselben beinhalten. Die Kristallkeimschicht kann in Abhängigkeit von spezifischen Anwendungen eine Einzelschicht oder eine Mehrfachschicht sein. Zum Beispiel kann die Kristallkeimschicht eine Kupferschicht und eine auf der Kupferschicht ausgebildete Titanschicht beinhalten.
  • In einer Ausführungsform können die Barrierenmaterialschicht und die Kristallkeimschicht der ersten leitfähigen Zwischenschicht 115 unter Verwendung einer Sputtertechnik gebildet werden. In einer weiteren Ausführungsform können die Barrierenmaterialschicht und die Kristallkeimschicht der ersten leitfähigen Zwischenschicht 115 sequentiell gestapelt werden.
  • Als nächstes wird eine Mehrzahl von Umverteilungsleitungen 135 (d. h. erste Umverteilungsleitungen) auf der Passivierungsschicht 110 gebildet, die mit dem Chipkontaktfleck 105 zu verbinden sind. Ein exemplarischer Prozess zur Bildung der Mehrzahl von ersten Umverteilungslei tungen 135 wird unter Bezugnahme auf die 10A bis 12B beschrieben.
  • Wie in den 10A und 10B gezeigt, wird eine Gießstruktur 120 auf der ersten leitfähigen Zwischenschicht 115 gebildet. In einer Ausführungsform kann die Gießstruktur 120 durch Aufbringen eines photosensitiven Materials, z. B. eines Photoresistes, über der ersten leitfähigen Zwischenschicht 115 gefolgt von Belichtungs- und Entwicklungsprozessen gebildet werden, um eine Mehrzahl von Kanälen oder Vertiefungen 119 zu definieren, welche die erste leitfähige Zwischenschicht 115 freilegen. Wie exemplarisch in 10A dargestellt, können Seitenwände der Kanäle 119, die in der Gießstruktur 120 definiert sind, mit der Oberseite der ersten leitfähigen Zwischenschicht 115 stumpfe Winkel bilden. Dieser Prozess kann durch Steuern der Photolithographieprozessbedingungen bewerkstelligt werden, wie dem Fachmann bekannt ist. Beispiele für die Bildung einer Gießstruktur mit stumpfen Winkeln, die zur Verwendung in der vorliegenden Erfindung geeignet sind, sind z. B. in den Offenlegungsschriften KR 2005-0110735 und KR 2000-0066338 beschrieben, deren Inhalte durch Verweis hierin aufgenommen werden. Daher sind die Breiten der Kanäle 119 am oberen Teil größer als am unteren Teil der Kanäle 119.
  • Wie in den 11A und 11B gezeigt, werden erste Umverteilungsleitungen 135 innerhalb der in der Gießstruktur 120 definierten Kanäle 119 gebildet. In einer Ausführungsform können die ersten Umverteilungsleitungen 135 unter Verwendung von einem oder mehreren Plattierungsprozessen gebildet werden. Zum Beispiel kann eine erste untere leitfähige Schicht 125 innerhalb jedes in der Gießstruktur 120 definierten Kanals 110 unter Verwendung von Teilen der ersten leitfähigen Zwischenschicht 115, die durch die Kanäle 119 freigelegt sind, als Kristallkeimmaterial plattiert werden. Nachfolgend kann eine erste obere leitfähige Schicht 130 auf jeder ersten unteren leitfähigen Schicht 125 unter Ver wendung der ersten unteren leitfähigen Schicht 125 als Kristallkeimmaterial plattiert werden. Die erste untere leitfähige Schicht 125 kann zum Beispiel ein Material wie Kupfer oder dergleichen oder eine Legierung desselben beinhalten. Die erste obere leitfähige Schicht 130 kann zum Beispiel ein Material wie Nickel oder dergleichen oder eine Legierung desselben beinhalten.
  • Da die Breiten der Kanäle 119 am oberen Teil derselben größer sind, sind die Breiten der innerhalb der Kanäle 119 gebildeten (gegossenen) resultierenden ersten Umverteilungsleitungen am oberen Teil derselben größer. Daher schließen die Oberseite der Passivierungsschicht 110 und die Seitenwände der ersten Umverteilungsleitungen 135 spitze Winkel zwischen sich ein.
  • Alternativ kann durch Dünnfilmdeposition und Ätztechniken unter Verwendung eines geeigneten Ätzmittels, das den unteren Teil der ersten Umverteilungsleitung 135 selektiv ätzen kann, um eine Vertiefung in der Seitenwand des unteren Teils der ersten Umverteilungsleitung 135 zu bilden, die erste Umverteilungsleitung 135 mit einer Breite gebildet werden, die am oberen Teil größer als am unteren Teil derselben ist. In entsprechenden Ausführungsformen beinhaltet die erste Umverteilungsleitung 135 Mehrfachschichten, deren untere Teile eine höhere Ätzrate aufweisen, wenn sie einem speziellen Ätzmittel ausgesetzt sind.
  • Wie in den 12A und 12B gezeigt, wird die Gießstruktur 120 entfernt. In einer Ausführungsform kann die Gießstruktur 120 unter Verwendung eines Prozesses wie Veraschen, Ablösen oder dergleichen oder einer Kombination derselben entfernt werden. Beim Entfernen der Gießstruktur 120 werden Teile der ersten leitfähigen Zwischenschicht 115 durch die ersten Umverteilungsleitungen 135 freigelegt. Wie exemplarisch in 12A dargestellt, können Seitenwände der ersten Umverteilungs schichtstrukturen 135 spitze Winkel mit der Oberseite der ersten leitfähigen Zwischenschicht 115 bilden.
  • Wie in den 13A und 13B gezeigt, werden Teile der ersten leitfähigen Zwischenschicht 115, die durch die ersten Umverteilungsleitungen 135 freigelegt sind, entfernt, um eine erste leitfähige Zwischenschichtstruktur 115a zu bilden. Demgemäß beinhaltet jede erste Umverteilungsleitung 135 eine erste untere leitfähige Struktur 125 und eine erste obere leitfähige Struktur 130, die sequentiell über der ersten leitfähigen Zwischenschichtstruktur 115a gestapelt sind.
  • In einer Ausführungsform können die freigelegten Teile der ersten leitfähigen Zwischenschicht 115 unter Verwendung eines geeigneten Ätzprozesses entfernt werden, bei dem die Teile der ersten leitfähigen Zwischenschicht 115 selektiv bezüglich der ersten Umverteilungsleitungen 135 geätzt werden. Im Detail kann ein Ätzmittel, das bei dem Ätzprozess zur Entfernung der freigelegten Teile der ersten leitfähigen Zwischenschicht 115 verwendet wird, eine geringere Ätzrate bezüglich der ersten unteren leitfähigen Struktur 125 als bezüglich der ersten leitfähigen Zwischenschicht 115 aufweisen. Des Weiteren kann das Ätzmittel eine geringere Ätzrate bezüglich der ersten oberen leitfähigen Struktur 130 als bezüglich der ersten unteren leitfähigen Struktur 125 aufweisen. Als ein Ergebnis können während des Ätzprozesses zur Entfernung der freigelegten Teile der ersten leitfähigen Zwischenschicht 115 auch die Seitenwände der ersten Umverteilungsleitungen 135 am unteren Teil derselben stärker partiell entfernt werden. In diesem Fall können die zwischen der Oberseite der Passivierungsschicht 110 und den Seitenwänden der ersten Umverteilungsleitungen 135 definierten spitzen Winkel noch kleiner als jene sein, die zwischen der Oberseite der ersten leitfähigen Zwischenschicht 115 und den Seitenwänden der ersten Umverteilungsleitungen 135 definiert sind.
  • Als ein Ergebnis werden Kanten jeder der ersten Umverteilungsleitungen 135 lateral nach innen vertieft, zum Beispiel in Richtung einer Mittellinie einer entsprechenden ersten Umverteilungsleitung 135. Somit definieren lateral vertiefte Kanten einer ersten leitfähigen Zwischenschichtstruktur 115a, eine erste untere leitfähige Struktur 125 und eine erste obere leitfähige Struktur 130 eine Vertiefung in einer Seitenwand der ersten Umverteilungsleitung 135.
  • In einer Ausführungsform kann der durch die Oberseite der Passivierungsschicht 110 und die Seitenwände der ersten Umverteilungsleitungen 135 definierte spitze Winkel in einem Bereich von etwa 30 Grad bis etwa 75 Grad liegen, so dass ohne Weiteres ein Hohlraum nahe oder innerhalb der Vertiefung gebildet werden kann. Die Vertiefung ist mit einer im Querschnitt dreieckigen Form gezeigt. Die Vertiefung kann jedoch alternativ im Querschnitt z. B. eine Rechteckform oder eine ähnliche Form aufweisen.
  • In einer weiteren Ausführungsform werden eine erste untere leitfähige Schicht (nicht dargestellt) zur Bildung der ersten unteren leitfähigen Struktur 125 und eine erste obere leitfähige Schicht (nicht dargestellt) zur Bildung der ersten oberen leitfähigen Struktur 130 unter Verwendung herkömmlicher Depositionstechniken sequentiell über der Passivierungsschicht 110 gebildet. Die erste untere leitfähige Struktur 125 kann aus einem Material bestehen, das selektiv bezüglich der ersten oberen leitfähigen Struktur 130 geätzt werden kann. In einer derartigen Ausführungsform können Vertiefungen oder Hinterschnitte in den Seitenwänden der ersten Umverteilungsleitungen 135 durch Ätzen der ersten unteren leitfähigen Schicht selektiv bezüglich der ersten oberen leitfähigen Schicht definiert werden. Mit anderen Worten kann die erste untere leitfähige Schicht aus einem Material derart gebildet werden, dass sie während eines Ätzprozesses zur Bildung der ersten unteren leitfähigen Struktur 125 und der ersten oberen leitfähigen Struktur 130 schneller als die erste obere leitfähige Schicht geätzt werden kann. Dies ist für einen Fall geeignet, in dem nach der Bildung der ersten unteren leitfähigen Struktur 125 und der ersten oberen leitfähigen Struktur 130 ein zusätzlicher Ätzprozess durchgeführt wird.
  • Als ein Ergebnis werden Kanten von jeder der ersten unteren leitfähigen Struktur 125 lateral nach innen in Richtung einer Mittellinie einer entsprechenden ersten Umverteilungsleitung 135 vertieft. So kann eine lateral vertiefte Kante der ersten unteren leitfähigen Struktur 125 eine Vertiefung in einer Seitenwand der ersten Umverteilungsleitung 135 definieren. Außerdem können gemäß einer weiteren Ausführungsform eine lateral vertiefte Kante der ersten unteren leitfähigen Struktur 125 und die erste obere leitfähige Leitung 130 kollektiv eine Vertiefung in einer Seitenwand der ersten Umverteilungsleitung 135 definieren, von der wenigstens ein Teil einen stumpfen Winkel mit der Oberseite der Passivierungsschicht 110 einschließt. Daher kann die Breite der ersten oberen leitfähigen Struktur 130 größer als jene der ersten unteren leitfähigen Struktur 125 sein.
  • Als nächstes wird eine erste Isolationsschicht 140a über der unteren Struktur 101 mit den ersten Umverteilungsleitungen 135 unter Bedingungen gebildet, die ausreichen, um sicherzustellen, dass Hohlräume 145 in der ersten Isolationsschicht 140a enthalten oder benachbart zu den ersten Umverteilungsleitungen 135 ausgebildet sind, um die exemplarisch in 3A gezeigte Struktur zu ergeben.
  • Zum Beispiel kann die erste Isolationsschicht 140a durch Aufschleuderbeschichten eines isolierenden Materials über der unteren Struktur 101 gebildet werden, welche die ersten Umverteilungsleitungen 135 beinhaltet. Alternativ kann ein Streifen mit einem organischen Material über der unteren Struktur 101 platziert werden, um die erste Isolationsschicht 140a zu bilden. Außerdem kann ein organisches Material mit einer ge eigneten Viskosität unter Verwendung einer Quetschwalze oder eines Spenders über der unteren Struktur 101 angebracht werden. Das isolierende Material kann eine kritische Viskosität zwischen etwa 250 CP und etwa 2000 CP aufweisen. In einer Ausführungsform weist das isolierende Material eine kritische Viskosität in einem Bereich von etwa 3000 P bis etwa 2000 CP auf. Teile der ersten Isolationsschicht 140a auf der Passivierungsschicht 110 (d. h. nicht auf den ersten Umverteilungsleitungen 135) können eine Dicke zwischen etwa 7 μm und etwa 10 μm aufweisen. Das isolierende Material kann zum Beispiel ein Material wie SiNx, SiOx, Harz, Polyimid oder dergleichen oder eine Kombination derselben beinhalten. Anorganische Materialien, wie Harz oder Polyimid, können zur Steuerung der Viskosität derart verwendet werden, dass sie zur Bildung des Hohlraums 145 benachbart zu einer Seitenwand der ersten Umverteilungsleitungen 135 zum Beispiel in einer in der Seitenwand der ersten Umverteilungsleitung 135 definierten Vertiefung geeignet ist.
  • In einer Ausführungsform kann die erste Isolationsschicht 140 nach dem Aufschleuderbeschichten gehärtet werden. Zum Beispiel kann die erste Isolationsschicht 140a einer Wärmebehandlung (Hartbacken) bei einer Temperatur von etwa 250°C bis etwa 350°C, bevorzugter bei etwa 280°C bis etwa 320°C, innerhalb von etwa zehn Minuten nach dem Aufschleuderbeschichtungsprozess unterzogen werden. Da die erste Isolationsschicht 140 gehärtet sein kann, bevor die in der Seitenwand der ersten Umverteilungsleitungen 135 definierte Vertiefung im Wesentlichen vollständig mit der ersten Isolationsschicht 140a gefüllt ist, kann der Hohlraum 145 benachbart zu der Seitenwand der ersten Umverteilungsleitungen 135 gebildet werden. Der Hohlraum 145 kann innerhalb der Vertiefung angeordnet werden, und sein Außenumfang ist durch die Seitenwand der ersten Umverteilungsleitungen 135 und eine Außenseite der ersten Isolationsschicht 140a definiert, wie in 3D dargestellt. Der Hohlraum 145 kann jedoch auch außerhalb der Vertiefung sein, wie in 3 gezeigt. In Abhängigkeit von spezifischen Anwendungen kann ein sanftes Backen bei einer Temperatur von etwa 110°C bis etwa 120°C vor dem vorstehend erörterten Hartbacken durchgeführt werden. Daher können durch Steuern des zeitlichen Ablaufs des Härtens und der Wärmebehandlung die Abmessung und der Ort der Hohlräume 145 gesteuert werden, wie in 3D dargestellt. Außerdem kann die Abmessung der Hohlräume 145 durch Einstellen der Abmessung der Vertiefung gesteuert werden. Zum Beispiel kann durch Vergrößern der Abmessung der Vertiefung oder der Hinterschnitte die Abmessung der Hohlräume 145 vergrößert werden und umgekehrt. In einigen Ausführungsformen kann die Oberseite des Hohlraums 145 höher als jene der ersten Umverteilungsleitung 135 positioniert sein. In 3D stellen gestrichelte Linien die Formänderung der ersten Isolationsschicht 140a nach dem Aufschleuderbeschichten mit der ersten Isolationsschicht 140a dar, bevor die erste Isolationsschicht 140a durch Wärmebehandlung verfestigt wird ("Backen").
  • Außerdem kann die erste Isolationsschicht 140a zur Bildung einer Öffnung (d. h. einer zweiten Öffnung 107) strukturiert werden, um einen Teil der ersten Umverteilungsleitung 135 freizulegen, wodurch ein umverteilter Bondkontaktfleck 106 gebildet wird, wie exemplarisch in 3B gezeigt. Wenngleich lediglich eine einzige zweite Öffnung 107 gezeigt ist, verseht es sich, dass mehr als eine zweite Öffnung 107 gebildet werden kann, um eine Mehrzahl von ersten Umverteilungsleitungen 135 freizulegen, wodurch eine Mehrzahl von umverteilten Bondkontaktflecken 106 gebildet wird.
  • Die 14A und 14B stellen ein exemplarisches Verfahren zur Herstellung des in 4 gezeigten Halbleiterbauelements dar. In einer Ausführungsform wird das unter Bezugnahme auf die 4, 5A und 5B beschriebene Halbleiterbauelement unter Verwendung eines Prozesses gebildet, der ähnlich jenem vorstehend unter Bezugnahme auf die 3A, 3B und 8A bis 13B beschriebenen ist, um eine vorläufige Struktur zu ergeben, die in 14A gezeigt ist. Wie in den 14A und 14B gezeigt, wird die erste Öffnung 104 durch Strukturieren der ersten Isolationsschicht 140a und der Passivierungsschicht 110 gebildet, um wenigstens einen Teil des Chipkontaktflecks 105 freizulegen. Wenngleich lediglich eine einzige erste Öffnung 104 und ein einziger Chipkontaktfleck 105 gezeigt sind, versteht es sich, dass jegliche Anzahl von ersten Öffnungen und Chipkontaktflecken 105 gebildet werden kann.
  • In einer Ausführungsform kann die erste Öffnung 104 durch sequentielles Strukturieren der ersten Isolationsschicht 140a und der Passivierungsschicht 110 (z. B. im gleichen Prozess) gebildet werden. In einer weiteren Ausführungsform kann jedoch eine vorläufige Öffnung, die wenigstens einen Teil des Chipkontaktflecks 105 freilegt, innerhalb der Passivierungsschicht 110 gebildet werden, bevor die erste Isolationsschicht 140a gebildet wird. In einer derartigen Ausführungsform kann die erste Isolationsschicht 110 über der Passivierungsschicht 110 und innerhalb der vorläufigen Öffnung gebildet werden, und die erste Öffnung kann dann innerhalb der ersten Isolationsschicht 140a definiert werden, um wenigstens einen Teil des Chipkontaktflecks 105 freizulegen.
  • Wieder bezugnehmend auf 14A kann die erste Isolationsschicht 140a mit den Hohlräumen 145 anfänglich so gebildet werden, dass sie vorläufige Hohlräume 145 benachbart zu den über der Passivierungsschicht 110 liegenden ersten Umverteilungsleitungen 135a gemäß einem exemplarischen Prozess gebildet werden, der unter Bezugnahme auf 3A und 3D beschrieben wurde. Die erste Isolationsschicht 140a kann dann einer zusätzlichen Wärmebehandlung unterzogen werden, um aus den vorläufigen Hohlräumen 145 einen vergrößerten Hohlraum 145a zu bilden. Wird die erste Isolationsschicht 140a einer zusätzlichen Wärmebehandlung unterzogen, beginnen die in der ersten Isolationsschicht 140a enthaltenen (oder durch diese definierten) Hohlräume 145, sich in Richtung eines mittleren Bereichs zwischen benachbarten der ersten Umverteilungsleitungen 135 zu bewegen. Eine derartige Bewegung ist bei den nach innen weisenden Pfeilen konzeptionell gezeigt. Die Wärmebehandlung kann durch Erwärmen der ersten Isolationsschicht 140a auf eine Temperatur zwischen etwa 100°C und etwa 600°C während etwa 10 min bis etwa 120 min gemäß einer Ausführungsform durchgeführt werden. Bevorzugter kann die Wärmebehandlung bei einer Temperatur zwischen etwa 100°C und etwa 300°C während etwa 10 min bis etwa 120 min durchgeführt werden.
  • Wird die erste Isolationsschicht 140a mit dem Hohlraum 145, wie in 14A gezeigt, der vorstehend exemplarisch beschriebenen Wärmebehandlung unterzogen, wachsen die zwischen benachbarten der ersten Umverteilungsleitungen 135 vorhandenen Hohlräume 145 zu dem vergrößerten Hohlraum 145a zusammen, wie exemplarisch in den 5A und 5B gezeigt. Die Hohlräume 145 können sich horizontal erstrecken oder expandieren, bis sie einander kontaktieren, um den vergrößerten Hohlraum 145a zu bilden. Aus diesem Grund können die ursprünglich gebildeten Hohlräume vorzugsweise dicht genug beieinander sein, so dass sie während der Wärmebehandlung zu dem vergrößerten Hohlraum 145a zusammenwachsen können. In einem Aspekt der Erfindung kann der vergrößerte Hohlraum 145a von der Oberseite der Passivierungsschicht 110 beabstandet sein, wie in den 5A und 5B gezeigt. Alternativ, wenngleich nicht gezeigt, kann der vergrößerte Hohlraum 145a in Kontakt mit der Oberseite der Passivierungsschicht 110 sein. Zum Beispiel kann der vergrößerte Hohlraum 145a in Querschnittansicht eine Bogenform aufweisen, dessen Unterseite in Kontakt mit der Oberseite der Passivierungsschicht ist, wie in 7D gezeigt.
  • Es wurde festgestellt, dass die Hohlräume 145, wenn die erste Isolationsschicht 140a unter etwa 100°C wärmebehandelt wird, nicht genug expandieren oder sich erstrecken, um den vergrößerten Hohlraum 145a zu bilden. Wenn andererseits die erste Isolationsschicht 140a über 600°C erwärmt wird, kann eine unerwünschte thermische Beanspruchung auf die erste Umverteilungsleitung oder die Bauelemente einwirken, wie Transistoren, Widerstände, Dioden, Kondensatoren, Signalleitungen und eine Kontaktstruktur, die in der unteren Struktur 101 enthalten ist, was die Charakteristika der resultierenden elektronischen Produkte verschlechtert.
  • Es wurde außerdem festgestellt, dass die Hohlräume 145, wenn die erste Isolationsschicht 140a weniger als etwa 10 min wärmebehandelt wird, nicht genug expandieren oder sich erstrecken können, um den vergrößerten Hohlraum 145a zu bilden. Wenn andererseits die erste Isolationsschicht 140a länger als 120 min wärmebehandelt wird, kann eine unerwünschte physikalische Beanspruchung auf die erste Umverteilungsleitung oder die Bauelemente einwirken, wie Transistoren, Widerstände, Dioden, Kondensatoren, Signalleitungen und eine Kontaktstruktur, die in der unteren Struktur 101 enthalten ist, was die Charakteristika der resultierenden elektronischen Produkte ebenfalls degradiert.
  • Die 15A bis 17B stellen ein exemplarisches Verfahren zur Bildung einer Ausführungsform des in 6 gezeigten Halbleiterbauelements dar. In einer Ausführungsform kann das unter Bezugnahme auf die 6, 7A und 7B beschriebene Halbleiterbauelement gemäß einem Prozess gebildet werden, der ähnlich jenem exemplarisch unter Bezugnahme auf die 5A, 5B, 14A und 14B beschriebenen ist. Gemäß der vorliegenden Ausführungsform wird jedoch eine weitere Umverteilungsleitung 175 (d. h. eine zweite Umverteilungsleitung) zusätzlich auf der ersten Isolationsschicht 140a so gebildet, dass sie über dem vergrößerten Hohlraum 145a positioniert. Wenngleich lediglich eine einzige zweite Umverteilungsleitung 175 gezeigt ist, ist ersichtlich, dass mehr als eine zweite Umverteilungsleitung 175 gebildet werden kann.
  • Wie in den 15A und 15B gezeigt, wird eine zweite leitfähige Zwischenschicht 155 über der ersten Isolationsschicht 140a so gebildet, dass sie über dem vergrößerten Hohlraum 145a positioniert ist. Die zweite leitfähige Zwischenschicht 155 kann eine Barrierenmaterialschicht und eine Kristallkeimschicht beinhalten, die über der Barrierenmetallschicht liegt. Die Barrierenmaterialschicht kann zum Beispiel ein Material wie Titan, Chrom oder dergleichen oder eine Legierung derselben beinhalten. Die Kristallkeimschicht kann ein Material wie zum Beispiel Kupfer oder dergleichen oder eine Legierung desselben beinhalten. In einer Ausführungsform können die Barrierenmaterialschicht und die Kristallkeimschicht der zweiten leitfähigen Zwischenschicht 155 unter Verwendung einer Sputtertechnik gebildet werden. In einer weiteren Ausführungsform können die Barrierenmaterialschicht und die Kristallkeimschicht der zweiten leitfähigen Zwischenschicht 155 sequentiell gestapelt sein.
  • Als nächstes wird eine zweite Gießstruktur 160 auf der zweiten leitfähigen Zwischenschicht 155 gebildet. In einer Ausführungsform kann die zweite Gießstruktur 160 durch Aufbringen eines photosensitiven Materials, z. B. eines Photoresists, über der zweiten leitfähigen Zwischenschicht 155 gefolgt von Belichtungs- und Entwicklungsprozessen gebildet werden, um einen Kanal oder eine Vertiefung 12 zu bilden, die einen Teil der zweiten leitfähigen Zwischenschicht 155 freilegen. Der Kanal 12 kann einen Teil der zweiten leitfähigen Zwischenschicht 155 freilegen, der sich über dem vergrößerten Hohlraum 145a befindet.
  • Bezugnehmend auf die 16A und 16B wird dann die zweite Umverteilungsleitung 175 innerhalb des Kanals 12 der zweiten Gießstruktur 160 gebildet. In einer Ausführungsform kann die zweite Umverteilungsleitung 175 unter Verwendung von einem oder mehreren Plattierungsprozessen gebildet werden. Zum Beispiel kann eine zweite untere leitfähige Schicht 165 unter Verwendung von Teilen der zweiten leitfähigen Zwischenschicht 155, die durch die Vertiefungen freigelegt sind, als Kristallkeimmaterial plattiert werden. Nachfolgend kann eine zweite obere leitfähige Schicht 170 unter Verwendung der zweiten unteren leitfähigen Schicht 165 als Kristallkeimmaterial plattiert werden. Die zweite untere leitfähige Schicht 165 kann zum Beispiel ein Material wie Kupfer oder dergleichen oder eine Legierung desselben beinhalten. Die erste obere leitfähige Schicht 170 kann zum Beispiel ein Material wie Nickel oder dergleichen oder eine Legierung desselben beinhalten.
  • Wie in den 17A und 17B gezeigt, wird dann die zweite Gießstruktur 160 entfernt. In einer Ausführungsform kann die zweite Gießstruktur 160 in einem Prozess wie Veraschen, Ablösen oder dergleichen oder einer Kombination derselben entfernt werden. Beim Entfernen der zweiten Gießstruktur 160 werden Teile der zweiten leitfähigen Zwischenschicht 155 durch die zweite Umverteilungsleitung 175 freigelegt. Nachfolgend werden Teile der zweiten leitfähigen Zwischenschicht 155 entfernt, die durch die zweite Umverteilungsleitung 175 freigelegt sind. In einer Ausführungsform werden die freigelegten Teile der zweiten leitfähigen Zwischenschicht 155 durch Ätzen der zweiten leitfähigen Zwischenschicht 155 entfernt, um eine zweite leitfähige Zwischenschichtstruktur 155a zu bilden.
  • Als nächstes wird eine zweite Isolationsschicht 140b über der unteren Struktur 101 gebildet, welche die zweite Umverteilungsleitung 175 beinhaltet, um die exemplarisch in 7A gezeigte Struktur zu ergeben. In einer Ausführungsform kann die zweite Isolationsschicht 140b durch herkömmliche Dünnfilmdepositionstechniken gebildet werden, zum Beispiel Aufschleuderbeschichten mit einem isolierenden Material über der unteren Struktur 101. In einer Ausführungsform kann das isolierende Material zum Beispiel SiNx, SiOx, Harz, Polyimid oder dergleichen oder eine Kombination derselben beinhalten.
  • Die zweite Isolationsschicht 140b wird strukturiert, um eine Öffnung (d. h. eine dritte Öffnung) zu bilden, die einen Teil der zweiten Umverteilungsleitung 175 freilegt, wodurch ein umverteilter Bondkontaktfleck 106 gebildet wird, wie exemplarisch in 7B gezeigt. In einer Ausführungsform kann die zweite Isolationsschicht 140b gebildet werden, indem die zweite Isolationsschicht 140b Belichtungs- und Entwicklungsprozessen unterzogen wird.
  • Die 18 bis 20 stellen Ausführungen der in den 2, 4 und 6 gezeigten Halbleiterbauelemente gemäß Ausführungsformen der Erfindung dar. Bezugnehmend auf die 18 bis 20 versteht es sich, dass die vorstehend exemplarisch beschriebenen Halbleiterbauelemente unter Verwendung einer Waferebenenpackungsstruktur in jegliches Bauelement eingebaut werden können. Die vorstehend exemplarisch beschriebenen Halbleiterbauelemente können zum Beispiel in ein Stapelpackungssystem (siehe 18), in ein Mehrchip-Packungssystem (siehe 19) oder in ein Modul (siehe 20) eingebaut werden. In diesen Ausführungsformen beinhalten einige oder alle der Chips Hohlraumstrukturen, wie vorstehend erörtert. Es sei hier erwähnt, dass der Ausdruck "Hohlraum" hier einen absichtlich erzeugten Hohlraum meint, wie für den Fachmann aus den vorstehenden Erläuterungen verständlich, im Gegensatz zu irgendeinem unabsichtlichen Hohlraum, der aufgrund von Unzulänglichkeiten des Fertigungsprozesses gebildet werden kann. Die vorliegenden absichtlichen Hohlräume sind hinsichtlich der Abmessung viel größer als ein derartiger unabsichtlicher Hohlraum und erstrecken sich insbesondere entlang der benachbarten Umverteilungsleitungen oder leitfähigen Leitungen mit einer Länge, die z. B. wenigstens ein Drittel der Länge der Umverteilungsleitung oder leitfähigen Leitung sein kann, vorzugsweise wenigstens die Hälfte ihrer Länge und bevorzugter 80% oder mehr ihrer Länge, um die gewünschte Reduktion der parasitären Kapazität zwischen den benachbarten Umverteilungsleitungen oder leitfähigen Leitungen zu erreichen.
  • Wenngleich die vorstehenden Ausführungsformen in Verbindung mit Umverteilungsleitungen beschrieben wurden, versteht sich für den Fachmann, dass Ausführungsformen der Erfindung in der gleichen Weise auf jegliche andere leitfähige Leitungen in einem Halbleiterbauelement angewendet werden können, um eine parasitäre Kapazität dazwischen zu reduzieren.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - KR 2005-0110735 [0058]
    • - KR 2000-0066338 [0058]

Claims (24)

  1. Halbleiterbauelement mit – einer unteren Struktur (101), wobei die untere Struktur Chipkontaktflecken (105) aufweist, – einer Passivierungsschicht (110), die sich über den Chipkontaktflecken befindet, wobei die Passivierungsschicht darin definierte erste Öffnungen (104) beinhaltet, die wenigstens einen Teil der Chipkontaktflecken freilegen, – wenigstens zwei benachbarten Umverteilungsleitungen oder leitfähigen Leitungen (135), die voneinander beabstandet sind und sich über der Passivierungsschicht befinden, wobei die wenigstens zwei benachbarten Umverteilungsleitungen oder leitfähigen Leitungen jeweils durch entsprechende der ersten Öffnungen mit den Chipkontakfflecken gekoppelt sind, und – einer Isolationsschicht (140a), die sich über der Passivierungsschicht befindet, wobei die Isolationsschicht wenigstens einen Hohlraum (145) zwischen den wenigstens zwei benachbarten Umverteilungsleitungen oder leitfähigen Leitungen beinhaltet.
  2. Halbleiterbauelement nach Anspruch 1, wobei wenigstens eine der zwei benachbarten Umverteilungsleitungen oder leitfähigen Leitungen eine in einer Seitenwand derselben definierte Vertiefung aufweist, wobei sich der Hohlraum innerhalb wenigstens eines Teils der Vertiefung befindet.
  3. Halbleiterbauelement mit – wenigstens zwei benachbarten Umverteilungsleitungen oder leitfähigen Leitungen (135), die über einem Halbleitersubstrat (101) voneinander beabstandet sind, und – einer Isolationsschicht (140a) zwischen den wenigstens zwei benachbarten Umverteilungsleitungen oder leitfähigen Leitungen, wobei die Isolationsschicht einen Hohlraum (145) zwischen den wenigstens zwei benachbarten Umverteilungsleitungen oder leitfähigen Leitungen beinhaltet, – wobei eine Vertiefung in einer Seitenwand der wenigstens zwei benachbarten Umverteilungsleitungen oder leitfähigen Leitungen definiert ist und der Hohlraum innerhalb wenigstens eines Teils der Vertiefung angeordnet ist.
  4. Halbleiterbauelement nach Anspruch 3, das des Weiteren eine Passivierungsschicht (110) zwischen dem Halbleitersubstrat und der Isolationsschicht beinhaltet.
  5. Halbleiterbauelement nach einem der Ansprüche 1, 2 und 4, wobei der Hohlraum über der Passivierungsschicht liegt.
  6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, wobei ein oberer Teil der wenigstens zwei benachbarten Umverteilungsleitungen oder leitfähigen Leitungen breiter als ein unterer Teil derselben ist.
  7. Halbleiterbauelement nach einem der Ansprüche 1, 2 und 4 bis 6, wobei ein spitzer Winkel zwischen einer Seitenwand der wenigstens zwei benachbarten Umverteilungsleitungen oder leitfähigen Leitungen und einer Oberseite der Passivierungsschicht definiert ist.
  8. Halbleiterbauelement nach Anspruch 7, wobei der spitze Winkel in einem Bereich von etwa 30 Grad bis etwa 75 Grad definiert ist.
  9. Halbleiterbauelement nach einem der Ansprüche 1 bis 8, wobei der Hohlraum eine Seitenwand der wenigstens zwei benachbarten Umverteilungsleitungen oder leitfähigen Leitungen derart kontaktiert, dass wenigstens ein Teil der Seitenwand der wenigstens zwei benachbarten Umverteilungsleitungen oder leitfähigen Leitungen zu einem Inneren des Hohlraums hin freigelegt ist.
  10. Halbleiterbauelement nach einem der Ansprüche 1 bis 9, wobei eine Oberseite des Hohlraums höher als eine Oberseite der wenigstens zwei benachbarten Umverteilungsleitungen oder leitfähigen Leitungen ist.
  11. Halbleiterbauelement nach einem der Ansprüche 1 bis 10, wobei der Hohlraum im Querschnitt eine dreieckige Form, eine ovale Form oder eine Bogenform aufweist.
  12. Halbleiterbauelement nach einem der Ansprüche 1 bis 11, wobei sich der Hohlraum entlang einer Länge der wenigstens zwei benachbarten Umverteilungsleitungen oder leitfähigen Leitungen erstreckt.
  13. Halbleiterbauelement nach einem der Ansprüche 1 bis 12, wobei die Isolationsschicht eine Mehrzahl von Hohlräumen zwischen den wenigstens zwei benachbarten Umverteilungsleitungen oder leitfähigen Leitungen enthält.
  14. Halbleiterbauelement nach einem der Ansprüche 1 bis 13, wobei der Hohlraum entgegengesetzte Seitenwände der wenigstens zwei benachbarten ersten Umverteilungsleitungen oder leitfähigen Leitungen kontaktiert.
  15. Halbleiterbauelement nach einem der Ansprüche 1 bis 14, das des Weiteren eine weitere Umverteilungsleitung oder leitfähige Leitung beinhaltet, die über der Isolationsschicht angeordnet ist und direkt über dem Hohlraum liegt.
  16. Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren die folgenden Schritte umfasst: – Bilden einer unteren Struktur (101), die Chipkontakfflecken (105) aufweist, – Bilden einer Passivierungsschicht (110) über den Chipkontaktflecken, wobei die Passivierungsschicht darin definierte Öffnungen beinhaltet, die wenigstens einen Teil von entsprechenden der Chipkontaktflecken freilegen, – Bilden von wenigstens zwei benachbarten ersten Umverteilungsleitungen oder leitfähigen Leitungen (135) über der Passivierungsschicht, wobei die wenigstens zwei ersten Umverteilungsleitungen oder leitfähigen Leitungen jeweils durch entsprechende der Öffnungen mit den entsprechenden Chipkontaktflecken gekoppelt sind, und – Bilden einer Isolationsschicht (140a), die über den wenigstens zwei benachbarten ersten Umverteilungsleitungen und über der Passivierungsschicht liegt, – wobei die Isolationsschicht einen Hohlraum (145) beinhaltet, der sich in einem Bereich zwischen den wenigstens zwei benachbarten ersten Umverteilungsleitungen oder leitfähigen Leitungen erstreckt.
  17. Verfahren nach Anspruch 16, wobei eine Vertiefung in einer Seitenwand der wenigstens zwei benachbarten ersten Umverteilungsleitungen oder leitfähigen Leitungen gebildet wird.
  18. Verfahren nach Anspruch 17, wobei das Bilden der Isolationsschicht umfasst: – Anbringen eines isolierenden Materials über der Passivierungsschicht und benachbart zu der Seitenwand der wenigstens zwei benachbarten ersten Umverteilungsleitungen und – Wärmebehandeln des isolierenden Materials derart, dass der Hohlraum durch die Seitenwand der wenigstens zwei benachbarten ersten Umverteilungsleitungen und eine äußere Oberfläche der Isolationsschicht definiert ist, bevor die Vertiefung im Wesentlichen vollständig durch das isolierende Material gefüllt wird.
  19. Verfahren nach Anspruch 18, wobei das Anbringen des isolierenden Materials ein Aufschleuderbeschichten, Anbringen eines Streifens, der ein organisches Material beinhaltet, oder das Verwenden einer Quetschwalze beinhaltet.
  20. Verfahren nach Anspruch 18 oder 19, wobei das isolierende Material mit einer Viskosität von etwa 250 CP bis etwa 2000 CP angebracht wird.
  21. Verfahren nach einem der Ansprüche 18 bis 20, wobei die Wärmebehandlung bei einem Temperaturbereich von etwa 250°C bis etwa 350°C innerhalb von etwa zehn Minuten nach dem Anbringen des isolierenden Materials durchgeführt wird.
  22. Verfahren nach einem der Ansprüche 16 bis 21, wobei die Isolationsschicht so gebildet wird, dass sie wenigstens zwei Hohlräume zwischen den wenigstens zwei benachbarten ersten Umverteilungsleitungen oder leitfähigen Leitungen beinhaltet, wobei es des Weiteren eine Wärmebehandlung der resultierenden Struktur bei einem Temperaturbereich von etwa 100°C bis 600°C während et wa 10 min bis etwa 120 min derart beinhaltet, dass die wenigstens zwei Hohlräume zu einem vergrößerten Hohlraum zusammenwachsen, der sich zwischen den wenigstens zwei benachbarten Umverteilungsleitungen oder leitfähigen Leitungen erstreckt.
  23. Verfahren nach Anspruch 22, das des Weiteren das Bilden einer zweiten Umverteilungsleitung beinhaltet, die direkt über dem vergrößerten Hohlraum liegt.
  24. Verfahren nach einem der Ansprüche 16 bis 23, wobei eine Seitenwand der wenigstens zwei benachbarten ersten Umverteilungsleitungen oder leitfähigen Leitungen mit einem spitzen Winkel zu einer Oberseite der Passivierungsschicht gebildet wird.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000066338A (ko) 1999-04-15 2000-11-15 김영환 포토레지스트 패터닝방법
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000066338A (ko) 1999-04-15 2000-11-15 김영환 포토레지스트 패터닝방법
KR20050110735A (ko) 2004-05-19 2005-11-23 삼성전자주식회사 포토레지스트 패턴의 형성방법

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