DE102015104507B4 - Integrierte Fan-Out-Struktur mit Öffnungen in einer Pufferschicht und deren Herstellungsverfahren - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 3
- 150000001875 compounds Chemical class 0.000 claims abstract description 53
- 238000000465 moulding Methods 0.000 claims abstract description 53
- 238000005553 drilling Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- 238000010030 laminating Methods 0.000 claims description 7
- 230000000737 periodic effect Effects 0.000 claims description 4
- 239000002131 composite material Substances 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 102
- 229910052751 metal Inorganic materials 0.000 description 40
- 239000002184 metal Substances 0.000 description 40
- 229910000679 solder Inorganic materials 0.000 description 13
- 239000012778 molding material Substances 0.000 description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 229910052802 copper Inorganic materials 0.000 description 10
- 239000010949 copper Substances 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 238000007747 plating Methods 0.000 description 5
- 229920000642 polymer Polymers 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 4
- 238000000227 grinding Methods 0.000 description 4
- 238000012536 packaging technology Methods 0.000 description 4
- 229920002577 polybenzoxazole Polymers 0.000 description 4
- 239000011800 void material Substances 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
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- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Landscapes
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Abstract
Struktur, umfassend:ein erstes Package, das umfasst:eine Moldmasse (42);eine Durchkontaktierung (33), die durch die Moldmasse (42) hindurchführt;einen Bauelement-Die (34), der mit der Moldmasse vergossen ist; undeine Pufferschicht (24) auf der Moldmasse (24) und in Kontakt mit ihr, wobei eine Öffnung (56) durch die Pufferschicht (24) zu der Durchkontaktierung (33) führt, wobei die Pufferschicht (24) Riffeln (80) in einer Ebene parallel zu einer Grenzfläche zwischen der Moldmasse (42) und der Pufferschicht (24) und umeinen Umfang der Öffnung (56) aufweist;wobei das erste Package ferner einen Führungsgraben (58) umfasst, der sich von einer Fläche der Pufferschicht (24) in die Pufferschicht hinein erstreckt.
Description
- ALLGEMEINER STAND DER TECHNIK
- Bei der Entwicklung von Halbleitertechnologien werden Halbleiter-Chips/Dies (Dies) zunehmend kleiner. Inzwischen müssen mehr Funktionen in die Halbleiter-Dies integriert werden. Demzufolge müssen die Halbleiter-Dies zunehmend größere Zahlen von I/O-Pads aufweisen, die in kleinere Flächen integriert werden, und die Dichte der I/O-Pads steigt schnell im Laufe der Zeit. Folglich wird das Packaging der Halbleiter-Dies schwieriger, was die Ausbeute des Packaging negativ beeinflusst.
- Herkömmliche Packaging-Technologien können in zwei Kategorien unterteilt werden. In der ersten Kategorie werden Dies auf einem Wafer gehäust, bevor sie durchgesägt werden. Diese Packaging-Technologie weist einige vorteilhafte Merkmale auf, wie z.B. einen größeren Durchsatz und niedrigere Kosten. Außerdem wird weniger Underfill und Moldmasse benötigt. Jedoch weist diese Packaging-Technologie auch Nachteile auf. Wie vorstehend erwähnt, werden die Größen der Dies zunehmend kleiner, und die entsprechenden Gehäuse (Packages) können lediglich Gehäuse des Fan-In-Typs sein, in denen die I/O-Pads jedes Dies auf ein Gebiet direkt über der Fläche des jeweiligen Dies beschränkt sind. Bei den begrenzten Flächen der Dies ist die Anzahl der I/O-Pads aufgrund der Beschränkungen des Abstands der I/O-Pads begrenzt. Wenn der Abstand der Pads reduziert werden soll, können Lotbrücken auftreten. Bei der Anforderung einer festen Kugelgröße müssen außerdem Lotkugeln eine bestimmte Größe aufweisen, was wiederum die Anzahl von Lotkugeln begrenzt, die in die Fläche eines Dies integriert werden können.
- In der anderen Packaging-Kategorie werden Dies aus Wafern gesägt, bevor sie gehäust werden, und lediglich erwiesenermaßen fehlerfreie Dies (known good dies) werden gehäust. Ein vorteilhaftes Merkmal dieser Packaging-Technologie ist die Möglichkeit des Ausbildens von Fan-Out-Packages, was bedeutet, dass die I/O-Pads an einem Die auf eine größere Fläche als der Die umverteilt werden können, und somit die Anzahl von I/O-Pads, die in die Flächen der Dies integriert werden, erhöht werden kann.
- Zum Stand der Technik wird auf die
US 2014 / 0 252 646 A1 US 8 237 060 B2 und aus derUS 5 255 431 A bekannt, in Halbleiterstrukturen die Seitenwand eines Durchgangslochs in einer Polymerschicht aufzurauhen. Weiterer Stand der Technik ist aus derDE 10 2006 010 511 A1 , derUS 2011 / 0 128 711 A1 US 2009 / 0 244 865 A1 - Die Erfindung sieht eine Struktur gemäß Patentanspruch 1, eine Struktur gemäß Patentanspruch 10 und ein Verfahren gemäß Patentanspruch 14 vor. Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
- Figurenliste
- Zur einem vollständigeren Verständnis der Ausführungsformen und der Vorteile davon wird nun Bezug auf die nachfolgenden Beschreibungen in Verbindung mit den begleitenden Zeichnungen genommen. Es zeigen:
-
1 bis12 und13A Querschnittsansichten von Zwischenstufen in der Herstellung eines TIV-Package (Through Integrated fan-out Via Package) gemäß einigen Ausführungsbeispielen; -
13B bis13D Ansichten einer in einem TIV-Package ausgebildeten Öffnung gemäß einigen Ausführungsbeispielen; -
13E bis13J Layout-Ansichten von Öffnungen, die verschiedene Abmessungen aufweisen und in einem TIV-Package ausgebildet sind, gemäß einigen Ausführungsbeispielen; -
14A und14B jeweils eine Querschnittsansicht bzw. eine Draufsicht auf ein TIV-Package gemäß einigen Ausführungsbeispielen; -
15 das Bonden eines TIV-Package mit einem oberen Package, und -
16 zeigt das Verteilen des Underfills in einen Spalt zwischen dem TIV-Package und einem oberen Package gemäß einigen alternativen Ausführungsbeispielen. - AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
- Das Ausbilden und Verwenden der Ausführungsformen der Offenbarung werden nachstehend ausführlich besprochen.
- Ein integriertes Fan-Out-Package (InFO-Package), das Durchkontaktierungen umfasst, und die Verfahren zum Ausbilden von diesem sind gemäß verschiedenen Ausführungsbeispielen bereitgestellt. Die Zwischenstufen der Ausbildung des InFO-Package sind dargestellt. Die Abwandlungen der Ausführungsformen sind besprochen. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen.
-
1 bis12 ,13A ,14A ,15 und16 sind Querschnittsansichten von Zwischenstufen in der Herstellung einer Package-Struktur gemäß einigen Ausführungsbeispielen. Unter Bezugnahme auf1 wird ein Träger 20 bereitgestellt, und eine Haftschicht 22 wird auf dem Träger 20 angeordnet. Der Träger 20 kann ein leerer Glasträger, ein leerer Keramikträger oder dergleichen sein. Die Haftschicht 22 kann aus einem Haftmittel, wie z.B. einem UV-Kleber, einem LTHC-Kleber (Licht-In-Wärme-Umwandlung) oder dergleichen ausgebildet werden, obwohl andere Arten von Haftmitteln verwendet werden können. - Unter Bezugnahme auf
2 , wird eine Pufferschicht 24 über der Haftschicht 22 ausgebildet. Die Pufferschicht 24 ist eine dielektrische Schicht, die eine Polymerschicht sein kann, die ein Polymer umfasst. Das Polymer kann zum Beispiel Polyimid, Polybenzoxazol (PBO), Benzocyclobuten (BCB), eine Ajinomoto-Aufbauschicht (Ajinomoto Buildup Film, ABF), eine Lötstoppschicht (SR-Schicht) oder dergleichen sein. Die Pufferschicht 24 ist eine plane Schicht, die eine gleichförmige Dicke aufweist, wobei die Dicke T1 größer sein kann als ungefähr 2 µm, und kann zwischen ungefähr 2 µm und ungefähr 40 µm betragen. Die obere und die untere Fläche der Pufferschicht 24 sind ebenfalls plan. - Eine Keimschicht 26 wird auf der Pufferschicht 24 zum Beispiel mithilfe einer physikalischen Gasphasenabscheidung (PVD) oder eines Laminierens einer Metallfolie ausgebildet. Die Keimschicht 26 kann Kupfer, eine Kupferlegierung, Aluminium, Titan, eine Titanlegierung oder Kombinationen davon umfassen. In einigen Ausführungsformen umfasst die Keimschicht 26 eine Titanschicht 26A und eine Kupferschicht 26B über der Titanschicht 26A. In alternativen Ausführungsformen ist die Keimschicht 26 eine Kupferschicht.
- Unter Bezugnahme auf
3 wird ein Fotolack 28 über der Keimschicht 26 aufgetragen und wird dann strukturiert. Folglich werden Öffnungen 30 in dem Fotolack 28 ausgebildet, durch welche einige Abschnitte der Keimschicht 26 freigelegt werden. - Wie in
4 dargestellt, werden Metallmerkmale 32 in dem Fotolack 28 mithilfe eines Plattierens, das ein Elektroplattieren oder ein stromloses Plattieren sein kann, ausgebildet. Die Metallmerkmale 32 werden auf den freiliegenden Abschnitten der Keimschicht 26 plattiert. Die Metallmerkmale 32 können Kupfer, Aluminium, Wolfram, Nickel, Lötzinn oder Legierungen davon umfassen. Die Draufsichtsformen der Metallmerkmale 32 können Rechtecke, Quadrate, Kreise oder dergleichen sein. Die Höhen der Metallmerkmale 32 werden durch die Dicke der anschließend angebrachten Dies 34 (7 ) bestimmt, wobei die Höhen der Metallmerkmale 32 in einigen Ausführungsformen größer sind als die Dicke der Dies 34. Nach dem Plattieren der Metallmerkmale 32 wird der Fotolack 28 entfernt, und die resultierende Struktur ist in5 dargestellt. Nachdem der Fotolack 28 entfernt wurde, sind die durch den Fotolack 28 abgedeckten Abschnitte der Keimschicht 26 freigelegt. - Unter Bezugnahme auf
6 wird ein Ätzschritt durchgeführt, um die freigelegten Abschnitte der Keimschicht 26 zu entfernen, wobei das Ätzen ein anisotropes Ätzen sein kann. Andererseits verbleiben die Abschnitte der Keimschicht 26, die durch die Metallmerkmale 32 überlappt werden, ungeätzt. In der gesamten Beschreibung werden die Metallmerkmale 32 und die verbleibenden, darunter liegenden Abschnitte der Keimschicht 26 zusammen als InFO-Durchkontaktierungen (Through InFO Vias, TIVs) 33 bezeichnet, die auch als Durchkontaktierungen 33 bezeichnet werden. Obwohl die Keimschicht 26 als eine von den Metallmerkmalen 32 separate Schicht dargestellt ist, kann die Keimschicht 26 mit den Metallmerkmalen 32 ohne eine erkennbare Grenzfläche dazwischen zusammengefügt werden, wenn die Keimschicht 26 aus einem Material ausgebildet wird, das den jeweiligen darüber liegenden Metallmerkmalen 32 ähnlich oder gleich ist. In alternativen Ausführungsformen bestehen erkennbare Grenzflächen zwischen der Keimschicht 26 und den darüber liegenden Metallmerkmalen 32. -
7 zeigt die Anbringung der Bauelement-Dies 34 über der Pufferschicht 24. Die Bauelement-Dies 34 können mithilfe einer Haftschicht (mithilfe von Haftschichten) 36 an der Pufferschicht 24 angehaftet werden. Die Bauelement-Dies 34 können Logikbauelement-Dies sein, die Logik-Transistoren darin umfassen. In einigen Ausführungsbeispielen sind die Bauelement-Dies 34 für mobile Anwendungen ausgestaltet und können CPU-Dies (Central Computing Unit), PMIC-Dies (Power Management Integrated Circuit), Transceiver-Dies (TRX-Dies) oder dergleichen sein. Jeder der Bauelement-Dies 34 umfasst ein Halbleitersubstrat 35 (zum Beispiel ein Siliziumsubstrat), das mit der Haftschicht 36 in Kontakt steht, wobei die Rückfläche des Halbleitersubstrats 35 mit der Haftschicht 36 in Kontakt steht. - In einigen Ausführungsbeispielen werden Metallsäulen 40 (wie z.B. Kupfersäulen) als die oberen Abschnitte der Bauelement-Dies 34 ausgebildet und mit den Bauelementen, wie z.B. Transistoren (nicht dargestellt) in den Bauelement-Dies 34 elektrisch gekoppelt. In einigen Ausführungsformen wird eine dielektrische Schicht 38 an einer oberen Fläche des jeweiligen Bauelement-Dies 34 ausgebildet, wobei die Metallsäulen 40 zumindest die unteren Abschnitte in der dielektrischen Schicht 38 aufweisen. Die oberen Flächen der Metallsäulen 40 können sich außerdem in einigen Ausführungsformen auf gleicher Höhe wie die oberen Flächen der Metallsäulen 40 befinden. Alternativ werden die dielektrischen Schichten 38 nicht ausgebildet, und die Metallsäulen 40 stehen über einer oberen dielektrischen Schicht der jeweiligen Bauelement-Dies 34 hervor.
- Unter Bezugnahme auf
8 wird ein Moldmaterial 42 um die Bauelement-Dies 34 und die TIVs 33 vergossen. Das Moldmaterial 42 füllt die Spalte zwischen den Bauelement-Dies 34 und den TIVs 33 und kann mit der Pufferschicht 24 in Kontakt stehen. Außerdem wird das Moldmaterial 42 in die Spalte zwischen den Metallsäulen 40 eingefüllt, wenn die Metallsäulen 40 hervorstehende Metallsäulen sind. Das Moldmaterial 42 kann eine Moldmasse, Moldunterfüllung (Mold Underfill), ein Epoxid oder ein Harz umfassen. Die obere Fläche des Moldmaterials 42 ist höher als die oberen Enden der Metallsäulen 40 und der TIVs 33. - Als Nächstes wird ein Schleifschritt durchgeführt, um das Moldmaterial 42 zu dünnen, bis die Metallsäulen 40 und die TIVs 33 freigelegt werden. Die resultierende Struktur ist in
9 dargestellt. Aufgrund des Schleifens sind die oberen Enden 32A der Metallmerkmale 32 mit den oberen Enden 40A der Metallsäulen 40 im Wesentlichen ebenflächig (komplanar) und sie sind mit einer oberen Fläche 42A des Moldmaterials 42 im Wesentlichen ebenflächig (komplanar). Als Ergebnis des Schleifens können Metallreste, wie Metallpartikel, erzeugt und auf den oberen Flächen 32A, 40A und 42A zurückgelassen werden. Demzufolge kann nach dem Schleifen eine Reinigung zum Beispiel mithilfe eines Nassätzens, durchgeführt werden, so dass die Metallreste entfernt werden. - Als Nächstes werden unter Bezugnahme auf
10 Umverteilungsleitungen (Redistribution Lines, RDLs) 44 über dem Moldmaterial 42 derart ausgebildet, dass sie mit den Metallsäulen 40 und den TIVs 33 verbunden sind. Die RDLs 44 können außerdem die Metallsäulen 40 und die TIVs 33 miteinander verbinden. Gemäß verschiedenen Ausführungsformen werden eine oder mehrere dielektrische Schichten 46 über der in9 dargestellten Struktur ausgebildet, wobei die RDLs 44 in den dielektrischen Schichten 46 ausgebildet werden. In einigen Ausführungsformen umfasst das Ausbilden einer Schicht von RDLs 44 und der dielektrischen Schichten 46 ein Ausbilden einer abdeckenden Kupferkeimschicht, Ausbilden und Strukturieren einer Maskenschicht über der abdeckenden Kupferkeimschicht, Durchführen eines Plattierens, um die RDLs 44 auszubilden, Entfernen der Maskenschicht, und Durchführen eines Flash-Ätzens, um die Abschnitte der abdeckenden Kupferkeimschicht, die nicht mit RDLs 44 beschichtet sind, zu entfernen. In alternativen Ausführungsformen werden die RDLs 44 ausgebildet, indem Metallschichten abgeschieden werden, die Metallschichten strukturiert werden, und die Spalte zwischen den RDLs 44 mit den dielektrischen Schichten 46 gefüllt werden. Die RDLs 44 können ein Metall oder eine Metalllegierung umfassen, die Aluminium, Kupfer, Wolfram und/oder Legierungen davon aufweisen.10 zeigt zwei Schichten der RDLs 44, obwohl es je nach Leiterbahnführungs-Anforderungen des jeweiligen Gehäuses eine Schicht oder mehr als zwei Schichten der RDLs geben kann. Die dielektrischen Schichten 46 können in diesen Ausführungsformen ein Polymer umfassen, wie z.B. Polyimid, Benzocyclobuten (BCB), Polybenzoxazol (PBO) oder dergleichen. Alternativ können die dielektrischen Schichten 46 nicht organische dielektrische Materialien umfassen, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid oder dergleichen. -
11 zeigt das Ausbilden von elektrischen Anschlüssen 48 gemäß einigen Ausführungsbeispielen. Das Ausbilden der elektrischen Anschlüsse 48 kann ein Anbringen von Lotkugeln auf den freiliegenden Abschnitten der RDLs 44 (oder UBMs, Under-Bump-Metallurgies (falls ausgebildet, nicht dargestellt)), und anschließendes Aufschmelzen der Lotkugeln umfassen. In alternativen Ausführungsformen umfasst das Ausbilden der elektrischen Anschlüsse 48 ein Durchführen eines Plattierungsschritts, um Lotgebiete über den RDLs 44 auszubilden, und anschließendes Aufschmelzen der Lotgebiete. Die elektrischen Anschlüsse 48 können auch Metallsäulen oder Metallsäulen und Lot-Kappen umfassen, die ebenfalls mithilfe von Plattieren ausgebildet werden können. In der gesamten Beschreibung wird die kombinierte Struktur, die die Bauelement-Dies 34, die TIVs 33, das Moldmaterial 42, die darüber liegenden RDLs 44 und die dielektrischen Schichten 46 und die Pufferschicht 24 umfasst, als TIV-Package 50 bezeichnet, das ein Waferverbund sein kann. - Als Nächstes wird das TIV-Package 50 vom Träger 20 abgelöst. Die Haftschicht 22 wird außerdem von dem TIV-Package 50 gereinigt. Die resultierende Struktur ist in
12 dargestellt. Als Folge des Entfernens der Haftschicht 22 wird die Pufferschicht 24 freigelegt. Das TIV-Package 50 wird ferner an einem Selbstklebeband (Dicing Tape) 52 angehaftet, wobei die elektrischen Anschlüsse 48 zum Selbstklebeband 52 weisen und mit ihm in Kontakt stehen können. In einigen Ausführungsformen wird eine Kaschierfolie 54 auf der freiliegenden Pufferschicht 24 angebracht, wobei die Kaschierfolie 54 SR, ABF, ein Rückseitenbeschichtungsband oder dergleichen umfassen kann. In einer alternativen Ausführungsform wird keine Kaschierfolie 54 über der Pufferschicht 24 angebracht. -
13A zeigt die Öffnung der Pufferschicht 24 und (gegebenenfalls) der Kaschierfolie 54. Öffnungen 56 und Führungsgräben 58 werden in der Pufferschicht 24 und in der Kaschierfolie 54 ausgebildet. Gemäß einigen Ausführungsformen werden die Öffnungen 56 und die Führungsgräben 58 unter Verwendung von Laserbohren ausgebildet, obwohl auch fotolithografische Prozesse verwendet werden können. Die TIVs 33 werden durch die Öffnungen 56 freigelegt. In den Ausführungsformen, in denen die Keimschicht 26 (1 ) den Titanabschnitt 26A umfasst, wird ein Ätzschritt durchgeführt, um den Titanabschnitt 26A zu entfernen, so dass der Kupferabschnitt 26B der Keimschicht 26 freigelegt wird. Wenn die Keimschicht 26 kein Titan umfasst, wird andererseits der Ätzschritt ausgelassen. -
13B bis13D zeigen Aspekte der Öffnungen 56, wenn sie unter Verwendung von Laserbohren ausgebildet werden, und13E bis13J zeigen Öffnungsbeispiele 56 mit verschiedenen Größen.13B zeigt eine Querschnittsansicht (z.B. in einer X-Z-Ebene, die der Querschnittsansicht von13A entspricht) eines Abschnitts einer Öffnung 56 in der Kaschierfolie 54 und der Pufferschicht 24. Die Pufferschicht 24 weist als ein Ergebnis des Laserbohrens 82 zum Ausbilden der Öffnung 56 eine Riffel 80 auf. Das Laserbohren 82 (z.B. Laser) kann auf die verschiedenen Schichten in einem Einfallswinkel θ zur Normalen 84 (z.B. in einer Z-Richtung, wie dargestellt) dieser Schichten auftreffen. Die Riffel 80 wird, wie dargestellt, in der Pufferschicht 24 gebildet, und in anderen Ausführungsformen kann die Riffel 80 außerdem in der Kaschierfolie 54, wenn diese vorhanden ist, gebildet werden. In der Darstellung steht die Riffel 80 in der Pufferschicht 24 zur Öffnung 56 hin und weg von einer Seitenwand der Kaschierfolie 54 hervor. -
13C und13D zeigen eine Layout-Ansicht (z.B. in einer X-Y-Ebene) einer Öffnung 56.13D zeigt ausführlicher den Ausschnitt 86 in13C . Die Riffeln 80 in der Pufferschicht 24 werden um einen Umfang der Öffnung 56 gebildet. Die Riffeln 80 können in einer periodischen Konfiguration um den Umfang der Öffnung 56 angeordnet sein. Die Öffnung 56 kann einen Durchmesser D aufweisen, der der Durchmesser des Abschnitts der Keimschicht 26 und/oder der TIV 33 sein kann, der durch die Öffnung 56 freigelegt ist. Der Durchmesser D kann in Form eines momentanen Durchmessers ausgedrückt werden, der sich von der Riffel 80 bis zur gegenüberliegenden Riffel 80, von einem Tal zum gegenüberliegenden Tal, oder vom Tal zur gegenüberliegenden Riffel 80 erstreckt. Ein mittlerer Durchmesser DMITTEL kann als ein Mittel der momentanen Durchmesser D über die Öffnung 56 ausgedrückt werden. In einigen Ausführungsformen kann der mittlere Durchmesser DMITTEL der Öffnung 56 von ungefähr 10 µm bis ungefähr 600 µm betragen. - Benachbarte Riffeln 80 können einen Spitze-Spitze-Abstand Δ aufweisen. Außerdem können die Riffeln 80 eine Tal-Spitze-Höhe H aufweisen. In einigen Ausführungsformen können die Höhen H der Riffeln 80 von ungefähr 0,2 µm bis ungefähr 20 µm betragen. In einigen Ausführungsformen kann der Abstand Δ von ungefähr 0,2 µm bis ungefähr 20 µm betragen. In einigen Ausführungsformen kann der Abstand Δ als
13B dargestellt). In einigen Ausführungsformen kann die Laserquelle für das Laserbohren eine UV-Quelle (die eine Wellenlänge von 355 nm aufweisen kann), eine grüne Quelle (die eine Wellenlänge von 532 nm aufweisen kann), eine Nd:YAG-Quelle (die eine Wellenlänge von 1064 nm aufweisen kann), eine CO2-Quelle (die eine Wellenlänge von 9,4 µm aufweisen kann) oder dergleichen sein. In der in13C und13D dargestellten Ausführungsform beträgt die Höhe H ungefähr 8 µm, und der Abstand Δ beträgt ungefähr 10 µm. -
13E bis13J zeigen Layout-Ansichten (z.B. in einer X-Y-Ebene) der Öffnungen 56, die unterschiedliche mittlere Durchmesser DMITTEL aufweisen. Der mittlere Durchmesser DMITTEL der Öffnungen 56 in13E beträgt 80 µm. Der mittlere Durchmesser DMITTEL der Öffnung 56 in13F beträgt 120 µm. Der mittlere Durchmesser DMITTEL der Öffnung 56 in13G beträgt 152 µm. Der mittlere Durchmesser DMITTEL der Öffnung 56 in13H beträgt 190 µm. Der mittlere Durchmesser DMITTEL der Öffnung 56 in13I beträgt 220 µm. Der mittlere Durchmesser DMITTEL der Öffnung 56 in13J beträgt 250 µm. - Unter erneuter Bezugnahme auf
13A werden außerdem Führungsgräben 58 in der Pufferschicht 24 und in der Kaschierfolie 54 ausgebildet. In einigen Ausführungsformen werden die Führungsgräben 58 als Ringe ausgebildet, wie in14B dargestellt. Demzufolge werden die Führungsgräben 58 alternativ als Führungsgrabenringe 58 bezeichnet, obwohl sie auch als getrennte Führungsgrabenstreifen oder Teilringe ausgebildet werden können. Wie in13 dargestellt, umgibt in einigen Ausführungsformen jeder der Führungsgräben 58 einen Mittelabschnitt der Pufferschicht 24, der den gesamten Bauelement-Die 34 überlappt, wobei die Führungsgräben 58 nicht mit dem Bauelement-Die 34 ausgerichtet sind. Anders ausgedrückt, erstrecken sich die Führungsgräben 58 nicht in die Gebiete, die direkt über den Bauelement-Dies 34 liegen. Die Böden der Führungsgräben 58 können mit der oberen Fläche 42A des Moldmaterials 42 im Wesentlichen ebenflächig sein, und daher führen die Führungsgräben 58 durch die Pufferschicht 24 und die Kaschierfolie 54 hindurch. In alternativen Ausführungsformen führen die Führungsgräben 58 nicht durch die Pufferschicht 24 hindurch, und ein unterer Abschnitt der Pufferschicht 24 liegt weiterhin unter den Führungsgräben 58. In weiteren alternativen Ausführungsformen führen die Führungsgräben 58 durch die Pufferschicht 24 hindurch und erstrecken sich in das Moldmaterial 42. - Als Nächstes wird das TIV-Package 50 in mehrere TIV-Packages 60 gesägt.
14A und14B zeigen jeweils eine Draufsicht bzw. eine Querschnittsansicht eines der TIV-Packages 60. In einigen Ausführungsformen wird eine Lotpaste (nicht dargestellt) aufgetragen, um die freiliegenden TIVs 33 zu schützen. In alternativen Ausführungsformen wird keine Lotpaste aufgetragen. Wie in14B dargestellt, umgeben in der Draufsicht die Führungsgrabenringe 58 den Bauelement-Die 34. Obwohl die inneren Ränder der Führungsgrabenringe 58 derart dargestellt sind, dass von den jeweiligen Rändern des Bauelement-Dies 34 versetzt sind, können die inneren Ränder der Führungsgrabenringe 58 auch mit den Rändern des jeweiligen Bauelement-Dies 34 ausgerichtet sein. In einigen Ausführungsformen gibt es einen einzelnen Führungsgrabenring 58 in jedem TIV-Package 60. In alternativen Ausführungsformen gibt es zwei oder mehr Führungsgrabenringe 58. Die Breiten W1 und W2 der Führungsgrabenringe 58 können größer als ungefähr 60 µm sein, und können zwischen ungefähr 60 µm und ungefähr 250 µm betragen. Die Tiefe D1 (14A) der Führungsgrabenringe 58 kann größer als ungefähr 2 µm sein, und kann zwischen ungefähr 2 µm und ungefähr 50 µm betragen. -
15 zeigt das Bonden des oberen Package 62 an das TIV-Package 60, wobei das Bonden über die Lotgebiete 68 geschehen kann. In der gesamten Beschreibung werden die TIV-Packages 60 auch als ein unteres Package 60 bezeichnet, da sie als die unteren Packages fungieren können, wie in15 dargestellt. In einigen Ausführungsformen umfasst das obere Package 62 Bauelement-Dies 66, die an das Gehäusesubstrat (Package-Substrat) 64 gebondet sind. Die Bauelement-Dies 66 können einen Speicher-Die (Speicher-Dies) umfassen, der zum Beispiel ein SRAM-Die (Static Random Access Memory), ein DRAM-Die (Dynamic Random Access Memory) oder dergleichen sein kann. Die untere Fläche des oberen Package 62 und die obere Fläche des TIV-Package 60 sind um einen Spalt 70 voneinander beabstandet, wobei das obere Package 62 und das TIV-Package 60 einen Standoff-Abstand S1 aufweisen können, der zwischen ungefähr 10 µm und ungefähr 100 µm betragen kann, obwohl der Standoff-Abstand S1 andere Werte aufweisen kann. - Unter Bezugnahme auf
16 werden das obere Package 62 und das TIV-Package 60, die gebondet sind, an eine andere Package-Komponente 72 gebondet, die in einigen Ausführungsformen ein Package-Substrat sein kann. In alternativen Ausführungsformen umfasst die Package-Komponente 72 eine Leiterplatte (PCB). Die Package-Komponente 72 kann elektrische Anschlüsse 76 (wie z.B. Metallpads oder Metallsäulen) auf gegenüberliegenden Seiten sowie Metallleiterbahnen 78, die die elektrischen Anschlüsse 76 miteinander verbinden, aufweisen. - In einigen Ausführungsformen wird ein Underfill 74 derart verteilt, dass er einen Spalt 70 (
15 ) füllt. Der Underfill 74 kann auch den Umfangsabschnitt des Spalts 70 verschließen, während ein mittlerer Abschnitt 70' des Spalts 70 nicht mit dem Underfill 74 gefüllt wird. Bei der Verteilung des Underfills 74 fließt der Underfill 74 in den Spalt 70 und die Führungsgräben 58 (15 ). Da die Führungsgräben 58 tiefer sind als der mittlere Abschnitt 70' des Spalts 70, fließt der Underfill 74 schneller in die Führungsgräben 58 als in den mittleren Spaltabschnitt 70'. - Demzufolge füllt der Underfill 74 zuerst die Führungsgräben 58, bevor er in den mittleren Abschnitt 70' fließen kann, der den Bauelement-Die 34 überlappt. Durch Beenden des Underfill-Prozesses zu einem geeigneten Zeitpunkt wird der Underfill 74 in die Führungsgräben 58 eingefüllt, aber er dringt nicht in den mittleren Spaltabschnitt 70' ein. Der Underfill 74 kann somit den mittleren Spaltabschnitt 70' umgeben, aber er füllt ihn nicht. Der mittlere Spaltabschnitt 70' verbleibt somit ein leerer Raum, der ein mit Luft befüllter Luftspalt oder ein evakuierter leerer Raum sein kann.
- In den Ausführungsformen der vorliegenden Offenbarung sind das TIV-Package und das darüber liegende obere Package durch einen leeren Raum voneinander getrennt, der ein Luftspalt oder ein evakuierter leerer Raum sein kann. Da das wärmeisolierende Vermögen des leeren Raums besser ist als jenes des Underfills, ist der leere Raum besser dazu befähigt, zu verhindern, dass die Wärme in dem Bauelement-Die im TIV-Package an die Dies im oberen Package geleitet wird und ihren Betrieb beeinträchtigt. Es versteht sich, dass, wenn die Führungsgräben nicht ausgebildet sind, die Strecke, die durch den Underfill in dem Spalt zwischen dem TIV-Package und dem oberen Package gefüllt wird, willkürlich ist, und daher das Ausbilden der leeren Räume nicht gleichmäßig wäre. Durch das Ausbilden der Führungsgräben in der Pufferschicht wird das Ausbilden des leeren Raums besser kontrollierbar und ist gleichförmiger.
- Gemäß einigen Ausführungsformen umfasst ein unteres Package eine Moldmasse, eine Pufferschicht über der Moldmasse und in Kontakt mit ihr, und eine Durchkontaktierung, die durch die Moldmasse hindurchführt. Ein Bauelement-Die wird mit der Moldmasse vergossen. Ein Führungsgraben erstreckt sich von einer oberen Fläche der Pufferschicht in die Pufferschicht hinein, wobei der Führungsgraben nicht mit dem Bauelement-Die ausgerichtet ist.
- Gemäß anderen Ausführungsformen umfasst ein Package ein unteres Package und ein an das untere Package gebondetes oberes Package. Das untere Package umfasst eine Moldmasse, die eine plane obere Fläche und eine plane untere Fläche aufweist, einen Bauelement-Die, der mit der Moldmasse vergossen ist, eine plane dielektrische Schicht über der planen oberen Fläche der Moldmasse und in Kontakt mit ihr, eine Durchkontaktierung, die durch die Moldmasse hindurchführt, und einen ersten Führungsgrabenring in der planen dielektrischen Schicht. Das obere Package ist von dem unteren Package um einen Spalt beabstandet, wobei der erste Führungsgrabenring mit dem Spalt verbunden ist. Ein Underfill füllt einen Umfang des Spalts und zumindest einen Abschnitt des ersten Führungsgrabenrings, wobei ein Mittelabschnitt des Spalts durch den Underfill umgeben ist, und wobei der Mittelabschnitt einen leeren Raum bildet.
- Gemäß noch weiteren Ausführungsformen umfasst ein Verfahren ein Ausbilden einer Durchkontaktierung über eine dielektrische Pufferschicht, Anbringen eines Bauelement-Dies über der dielektrischen Pufferschicht, Vergießen des Bauelement-Dies und der Durchkontaktierung mit einer Moldmasse, und Planarisieren der Moldmasse, um die Durchkontaktierung und eine Metallsäule des Bauelement-Dies freizulegen. Umverteilungsleitungen werden derart ausgebildet, dass sie über der Durchkontaktierung und der Metallsäule liegen und mit ihnen elektrisch gekoppelt sind. Öffnungen werden in der dielektrischen Pufferschicht ausgebildet, um die Durchkontaktierung freizulegen. Ein Führungsgrabenring wird in der dielektrischen Pufferschicht ausgebildet.
- Gemäß weiteren Ausführungsformen umfasst eine Struktur ein erstes Package. Das erste Package umfasst eine Moldmasse, eine Durchkontaktierung, die durch die Moldmasse hindurchführt, einen Bauelement-Die, der mit der Moldmasse vergossen ist, und eine Pufferschicht auf der Moldmasse und in Kontakt mit ihr. Eine Öffnung führt durch die Pufferschicht zu der Durchkontaktierung hindurch. Die Pufferschicht weist Riffeln in einer Ebene parallel zu einer Grenzfläche zwischen der Moldmasse und der Pufferschicht und um einen Umfang der Öffnung auf.
- Gemäß noch weiteren Ausführungsformen umfasst eine Struktur ein erstes Package und ein an das erste Package gebondetes zweites Package. Das erste Package umfasst eine Moldmasse, die eine plane obere Fläche und eine plane untere Fläche umfasst, einen Bauelement-Die, der seitlich durch die Moldmasse gekapselt ist, eine Durchkontaktierung, die durch die Moldmasse hindurchführt, und eine plane dielektrische Schicht über der planen oberen Fläche der Moldmasse und in Kontakt mit ihr. Eine Öffnung führt durch die plane dielektrische Schicht zu der Durchkontaktierung hindurch. Riffeln sind in der planen dielektrischen Schicht angeordnet und umgeben die Öffnung. Ein externer elektrischer Anschluss koppelt elektrisch das erste Package mit dem zweiten Package, und der externe elektrische Anschluss ist zumindest teilweise in der Öffnung angeordnet.
- Gemäß noch weiteren Ausführungsformen umfasst ein Verfahren ein Ausbilden eines Package. Das Ausbilden des Package umfasst ein Ausbilden einer Verbundstruktur. Die Verbundstruktur umfasst einen Bauelement-Die, eine Moldmasse und eine Durchkontaktierung. Die Moldmasse kapselt zumindest seitlich den Bauelement-Die zwischen einer ersten Fläche der Moldmasse und einer zweiten Fläche der Moldmasse. Die Durchkontaktierung ist in der Moldmasse angeordnet und erstreckt sich von der ersten Fläche der Moldmasse zu der zweiten Fläche der Moldmasse. Das Ausbilden des Package umfasst ferner ein Ausbilden einer Pufferschicht auf der ersten Fläche der Moldmasse, und ein Ausbilden einer Öffnung durch die Pufferschicht zu der Durchkontaktierung unter Verwendung von Laserbohren. Die Pufferschicht weist Riffeln um die Öffnung auf.
Claims (18)
- Struktur, umfassend: ein erstes Package, das umfasst: eine Moldmasse (42); eine Durchkontaktierung (33), die durch die Moldmasse (42) hindurchführt; einen Bauelement-Die (34), der mit der Moldmasse vergossen ist; und eine Pufferschicht (24) auf der Moldmasse (24) und in Kontakt mit ihr, wobei eine Öffnung (56) durch die Pufferschicht (24) zu der Durchkontaktierung (33) führt, wobei die Pufferschicht (24) Riffeln (80) in einer Ebene parallel zu einer Grenzfläche zwischen der Moldmasse (42) und der Pufferschicht (24) und um einen Umfang der Öffnung (56) aufweist; wobei das erste Package ferner einen Führungsgraben (58) umfasst, der sich von einer Fläche der Pufferschicht (24) in die Pufferschicht hinein erstreckt.
- Struktur nach
Anspruch 1 , wobei das erste Package (60) ferner eine Kaschierfolie (54) auf der Pufferschicht (24) umfasst, wobei die Pufferschicht (24) zwischen der Kaschierfolie (54) und der Moldmasse (42) angeordnet ist, wobei die Öffnung (56) durch die Kaschierfolie (54) führt. - Struktur nach
Anspruch 1 oder2 , wobei die Riffeln (80) eine periodische Konfiguration um den Umfang der Öffnung haben. - Struktur nach einem der vorhergehenden Ansprüche, wobei eine Spitze-Tal-Höhe der Riffeln (80) zwischen einschließlich 0,2 µm und 20 µm beträgt.
- Struktur nach einem der vorhergehenden Ansprüche, wobei ein Spitze-Spitze-Abstand zwischen den Riffeln (80) zwischen einschließlich 0,2 µm und 20 µm beträgt.
- Struktur nach einem der vorhergehenden Ansprüche, wobei ein mittlerer Durchmesser der Öffnung (56) zwischen einschließlich 10 µm und 600 µm beträgt.
- Struktur nach einem der vorhergehenden Ansprüche, die ferner ein zweites Package umfasst (62), das mithilfe eines elektrischen Anschlusses (68) über die Öffnung (56) an das erste Package gebondet ist.
- Struktur nach einem der vorhergehenden Ansprüche, wobei der Führungsgraben (58) nicht mit dem Bauelement-Die (34) ausgerichtet ist.
- Struktur nach
Anspruch 8 , wobei der Führungsgraben (58) einen Ring bildet und wobei der Führungsgraben (58) einen Mittelabschnitt der Pufferschicht (24) umgibt, wobei der Mittelabschnitt der Pufferschicht eine Gesamtheit des Bauelement-Dies (34) überlappt. - Struktur, umfassend: ein erstes Package (60), das umfasst: eine Moldmasse (42), die eine plane obere Fläche und eine plane untere Fläche umfasst; einen Bauelement-Die (34), der seitlich von der Moldmasse gekapselt ist; eine Durchkontaktierung (33), die durch die Moldmasse (42) hindurchführt; und eine plane dielektrische Schicht (24) über der planen oberen Fläche der Moldmasse (42) und in Kontakt mit ihr, wobei eine Öffnung (56) durch die plane dielektrische Schicht (24) zu der Durchkontaktierung (33) führt, wobei sich Riffeln (80) in der planen dielektrischen Schicht befinden, die die Öffnung (56) umgeben; und ein zweites Package (62), das an das erste Package (60) gebondet ist, wobei ein externer elektrischer Anschluss (68) das erste Package (60) mit dem zweiten Package (62) elektrisch koppelt, wobei der externe elektrische Anschluss (68) zumindest teilweise in der Öffnung (56) angeordnet ist, wobei sich ein Führungsgraben (58) in der planen dielektrischen Schicht (24) befindet und ein Gebiet der planen dielektrischen Schicht (24), das einer Fläche des Bauelement-Dies entspricht (34), umgibt.
- Struktur nach
Anspruch 10 , wobei das erste Package (60) ferner eine Kaschierfolie (54) auf der planen dielektrischen Schicht (24) umfasst, wobei die plane dielektrische Schicht (24) zwischen der Kaschierfolie (54) und der Moldmasse (42) angeordnet ist, wobei die Öffnung (56) durch die Kaschierfolie (54) führt. - Struktur nach
Anspruch 10 oder11 , wobei die Riffeln (80) eine periodische Konfiguration, die die Öffnung umgibt, haben. - Struktur nach einem der
Ansprüche 10 bis12 , die ferner einen Underfill (74) umfasst, der zumindest teilweise zwischen dem ersten Package (60) und dem zweiten Package (62) angeordnet ist. - Verfahren, umfassend: Ausbilden eines Package, umfassend: Ausbilden einer Verbundstruktur, die einen Bauelement-Die (34), eine Moldmasse (42) und eine Durchkontaktierung (33) umfasst, wobei die Moldmasse (42) den Bauelement-Die (34) zumindest seitlich zwischen einer ersten Fläche der Moldmasse (42) und einer zweiten Fläche der Moldmasse (42) kapselt, wobei sich die Durchkontaktierung (33) in der Moldmasse (42) befindet und sich von der ersten Oberfläche der Moldmasse (42) zu der zweiten Oberfläche der Moldmasse (42) erstreckt; Ausbilden einer Pufferschicht (24) auf der ersten Oberfläche der Moldmasse (42); und Ausbilden einer Öffnung (56) durch die Pufferschicht (24) zu der Durchkontaktierung (33) unter Verwendung von Laserbohren, wobei die Pufferschicht (24) Riffeln (80) um die Öffnung (56) aufweist, wobei das Ausbilden des Package ferner das Ausbilden eines Führungsgrabens (58) in der Pufferschicht (24) umfasst.
- Verfahren nach
Anspruch 14 , wobei das Ausbilden des Package ferner das Ausbilden einer Kaschierfolie (54) auf der Pufferschicht (24) umfasst, wobei das Ausbilden der Öffnung (56) ferner das Ausbilden der Öffnung (56) durch die Kaschierfolie (54) unter Verwendung von Laserbohren umfasst. - Verfahren nach
Anspruch 14 oder15 , wobei das Laserbohren das Verwenden eines Lasers in einem Einfallswinkel θ in Bezug auf eine Normale einer freiliegenden Fläche der Pufferschicht (24) umfasst, wobei der Laser eine Lichtwellenlänge λ aufweist, wobei die Riffeln einen Spitze-Spitze-Abstand Δ aufweisen, der definiert ist durch: - Verfahren nach einem der
Ansprüche 14 bis16 , wobei die Riffeln (80) eine periodische Konfiguration um die Öffnung haben. - Verfahren nach einem der
Ansprüche 14 bis17 , wobei die Wellenlänge eines beim Laserbohren verwendeten Lasers aus der Gruppe ausgewählt wird, die aus 355 nm, 532 nm, 1064 nm, 9,4 µm und einer Kombination davon besteht.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/577,450 | 2014-12-19 | ||
US14/577,450 US9455211B2 (en) | 2013-09-11 | 2014-12-19 | Integrated fan-out structure with openings in buffer layer |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102015104507A1 DE102015104507A1 (de) | 2016-06-23 |
DE102015104507B4 true DE102015104507B4 (de) | 2022-06-30 |
Family
ID=56097782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102015104507.9A Active DE102015104507B4 (de) | 2014-12-19 | 2015-03-25 | Integrierte Fan-Out-Struktur mit Öffnungen in einer Pufferschicht und deren Herstellungsverfahren |
Country Status (4)
Country | Link |
---|---|
KR (1) | KR101680970B1 (de) |
CN (1) | CN105720018B (de) |
DE (1) | DE102015104507B4 (de) |
TW (1) | TWI587464B (de) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10290609B2 (en) * | 2016-10-13 | 2019-05-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing method of the same |
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US10510645B2 (en) * | 2018-04-30 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Planarizing RDLs in RDL-first processes through CMP process |
US11133269B2 (en) | 2019-10-17 | 2021-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package and manufacturing method thereof |
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Publication number | Priority date | Publication date | Assignee | Title |
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TWI461122B (zh) * | 2013-01-07 | 2014-11-11 | Ecocera Optronics Co Ltd | 電路板及其製造方法 |
-
2015
- 2015-03-25 DE DE102015104507.9A patent/DE102015104507B4/de active Active
- 2015-05-27 KR KR1020150074280A patent/KR101680970B1/ko active IP Right Grant
- 2015-08-24 CN CN201510523238.7A patent/CN105720018B/zh active Active
- 2015-11-11 TW TW104137129A patent/TWI587464B/zh active
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Also Published As
Publication number | Publication date |
---|---|
KR101680970B1 (ko) | 2016-11-29 |
TWI587464B (zh) | 2017-06-11 |
DE102015104507A1 (de) | 2016-06-23 |
CN105720018B (zh) | 2018-08-07 |
KR20160075299A (ko) | 2016-06-29 |
CN105720018A (zh) | 2016-06-29 |
TW201633476A (zh) | 2016-09-16 |
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R012 | Request for examination validly filed | ||
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