DE102015106616A1 - Verfahren zum Kapseln von Halbleiterbauelementen und gekapselte Halbleiterbauelemente - Google Patents

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Jing-Cheng Lin
Li-Hui Cheng
Po-Hao Tsai
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Es werden Verfahren zum Kapseln von Halbleiterbauelementen sowie gekapselte Halbleiterbauelemente offenbart. In einigen Ausführungsformen enthält ein Verfahren zum Kapseln eines Halbleiterbauelements das Koppeln von Durchkontaktierungen mit einem Isoliermaterial, wobei jede der Durchkontaktierungen eine erste Breite hat. Chips sind auch mit dem Isoliermaterial gekoppelt. Ein Abschnitt des Isoliermaterials wird nahe jeder der Durchkontaktierungen entfernt. Der Abschnitt des Isoliermaterials nahe jeder der entfernten Durchkontaktierungen hat eine zweite Breite, wobei die zweite Breite kleiner ist als die erste Breite.

Description

  • HINTERGRUND
  • Halbleiterbauelemente werden in einer Vielzahl elektronischer Anwendungen verwendet, wie zum Beispiel Personalcomputer, Mobiltelefone, Digitalkameras und andere elektronische Ausrüstung. Halbleiterbauelemente werden in der Regel hergestellt, indem nacheinander isolierende oder dielektrische Schichten, leitfähige Schichten und halbleitende Schichten von Material über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithografie strukturiert werden, um Schaltkreiskomponenten und -elemente darauf zu bilden.
  • Dutzende oder Hunderte integrierter Schaltkreise werden auf einem einzelnen Halbleiterwafer hergestellt. Die einzelnen Chips werden in der Regel durch Sägen der integrierten Schaltkreise entlang einer Skribierlinie vereinzelt. Die einzelnen Chips werden dann separat beispielsweise in Mehrchip-Modulen oder in anderen Arten von Packages gekapselt.
  • Die Halbleiterindustrie verbessert ständig die Integrationsdichte verschiedener elektronischer Komponenten (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch unablässige Reduzierungen der kleinsten Strukturelementgröße, wodurch mehr Komponenten auf einer bestimmten Fläche integriert werden können. Diese kleineren elektronischen Komponenten, wie zum Beispiel integrierte Schaltkreis-Chips, erfordern auch kleinere Packages, die in einigen Anwendungen weniger Fläche benötigen als Packages in der Vergangenheit.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit dem begleitenden Figuren gelesen wird. Es ist anzumerken, dass, gemäß der gängigen Praxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung zu verdeutlichen.
  • Die 1 bis 16 sind Querschnittsansichten, die ein Verfahren zum Kapseln eines Halbleiterbauelements auf verschiedenen Stufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulichen.
  • Die 17 und 18 sind Querschnittsansichten eines gekapselten Halbleiterbauelements, das mit einem anderen gekapselten Halbleiterbauelement gekoppelt ist, gemäß einigen Ausführungsformen.
  • 19 ist eine Querschnittsansicht eines detaillierteren Abschnitts des in 15 gezeigten gekapselten Halbleiterbauelements gemäß einigen Ausführungsformen.
  • 20 ist eine Querschnittsansicht, die einen Scherkraftversuch an einer Lotperle gemäß einigen Ausführungsformen veranschaulicht.
  • Die 21 und 22 sind eine Draufsicht bzw. eine Querschnittsansicht von Abschnitten eines gekapselten Halbleiterbauelements gemäß einigen Ausführungsformen.
  • 23 ist eine Querschnittsansicht, die ein gekapseltes Halbleiterbauelement gemäß einigen Ausführungsformen veranschaulicht.
  • 24 ist ein Flussdiagramm, das ein Verfahren zum Kapseln eines Halbleiterbauelements gemäß einigen Ausführungsformen veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstands der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, und sie sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet werden, und können auch Ausführungsformen enthalten, bei denen weitere Merkmale zwischen den ersten und zweiten Merkmalen ausgebildet sein können, so dass die ersten und zweiten Merkmale möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugszahlen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und sieht nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb”, „unter”, „unterer”, „oberhalb”, „oberer” und dergleichen im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen des Bauelements im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • Ausführungsformen der vorliegenden Offenbarung stellen neuartige Verfahren zum Kapseln von Halbleiterbauelementen und deren Strukturen bereit, wobei Öffnungen in einer Isoliermaterialschicht eine kleinere Breite haben als eine Breite von Durchkontaktierungen des Package. Die Öffnungen mit verringerter Breite erhöhen die Zuverlässigkeit des Package, beseitigen Aussparungen und Bohrlücken in benachbarten Vergussmaterialschichten und verhindern das Eindringen von Wasserdampf, wie im vorliegenden Text noch näher beschrieben wird.
  • Die 1 bis 16 sind Querschnittsansichten, die ein Verfahren zum Kapseln eines Halbleiterbauelements auf verschiedenen Stufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulichen. Wir wenden uns zuerst 1 zu. Um das Halbleiterbauelement zu kapseln, wird ein Träger 100 bereitgestellt. Der Träger 100 kann beispielsweise Glas, Siliziumoxid, Aluminiumoxid oder einen Halbleiterwafer umfassen. Der Träger 100 kann außerdem andere Materialien umfassen. Der Träger kann in einer Draufsicht beispielsweise kreisförmig, quadratisch oder rechteckig sein. Alternativ kann der Träger 100 auch andere Formen umfassen.
  • Auf dem Träger 100 ist in einigen Ausführungsformen ein Film 102 ausgebildet. Der Film 102 umfasst zum Beispiel ein Licht-zu-Wärme-Umwandlungs(Light to Heat Conversion, LTHC)-Material oder andere Materialien. Der LTHC-Film 102 umfasst zum Beispiel eine Dicke von etwa 0,5 μm bis etwa 3 μm. Alternativ kann der Film 102 auch andere Abmessungen umfassen. In einigen Ausführungsformen ist der Film 102 nicht enthalten.
  • Um ein Halbleiterbauelement zu kapseln, wird ein Isoliermaterial 104 über dem Film 102 angeordnet, wie in 1 gezeigt. In Ausführungsformen, in denen der Film 102 nicht enthalten ist, wird das Isoliermaterial 104 über dem Träger 100 ausgebildet. Das Isoliermaterial 104 umfasst eine Passivierungsschicht für das Package. Das Isoliermaterial 104 umfasst in einigen Ausführungsformen zum Beispiel eine Leim-/Polymerbasispufferschicht. Das Isoliermaterial 104 umfasst in einigen Ausführungsformen beispielsweise einen Lötresist (Solder Resist, SR), ein Polyimid (PI), Polybenzoxazol (PBO) oder mehrere Schichten oder Kombinationen davon. Das Isoliermaterial 104 umfasst zum Beispiel eine Dicke von etwa 1 μm bis etwa 20 μm. Alternativ kann das Isoliermaterial 104 auch andere Materialien und Abmessungen umfassen. Das Isoliermaterial 104 wird zum Beispiel mittels Aufschleudern, Laminierung oder durch andere Verfahren gebildet.
  • Als Nächstes wird einen Keimschicht 106 über dem Isoliermaterial 104 ausgebildet, wie in 2 gezeigt. Die Keimschicht 106 umfasst ein Keimmaterial für einen anschließenden Plattierungsprozess für Durchkontaktierungen, was unten noch näher beschrieben wird. Die Keimschicht 106 umfasst ein Metall, wie zum Beispiel Kupfer, eine Titan- und Kupferlegierung, andere Metalle, Legierungen, Kombinationen oder mehrere Schichten davon. Die Keimschicht 106 umfasst zum Beispiel eine Dicke von etwa 500 Ångstrom bis etwa 5.000 Ångstrom. Alternativ kann die Keimschicht 106 andere Materialien und Abmessungen umfassen. Die Keimschicht 106 wird durch physikalisches Aufdampfen (PVD) oder andere Verfahren gebildet.
  • Dann wird ein Opfermaterial 108 über der Keimschicht 106 ausgebildet, wie in 3 gezeigt. Das Opfermaterial 108 umfasst in einigen Ausführungsformen beispielsweise einen Fotoresist, ein organisches Material, ein Isoliermaterial oder andere Materialien. Das Opfermaterial 108 wird mit einer gewünschten Struktur für mehrere Durchkontaktierungen mittels eines Lithografieprozesses oder eines Direktstrukturierungsprozesses strukturiert, wie in 4 gezeigt. In einem Lithografieprozess wird das Opfermaterial 108, das einen Fotoresist oder ein anderes Material umfasst, mit Licht oder Energie bestrahlt, das bzw. die von einer Lithografiemaske (nicht gezeigt), auf der sich die gewünschte Struktur befindet, reflektiert oder durchgelassen wird. Das Opfermaterial 108 wird dann entwickelt, und Abschnitte des Opfermaterials 108 werden dann weggeschwabbelt oder -geätzt. Ein Direktstrukturierungsprozess kann zum Beispiel umfassen, die Struktur in dem Opfermaterial 108 mittels eines Lasers zu bilden. Alternativ kann das Opfermaterial 108 mittels anderer Verfahren strukturiert werden.
  • Ein Plattierungsprozess wird verwendet, um ein leitfähiges Material 112 in den Strukturen des Opfermaterials 108 über der Keimschicht 106 zu bilden, wie in 5 gezeigt. Der Plattierungsprozess kann zum Beispiel einen elektrochemischen Plattierung(ECP)-Prozess oder andere Arten von Plattierungsprozessen umfassen. Die Keimschicht 106 fungiert als ein Keim für den Plattierungsprozess für das leitfähige Material 112. Das leitfähige Material 112 wird über der Keimschicht 106 durch das strukturierte Opfermaterial 108 plattiert.
  • Das Opfermaterial 108 wird dann abgelöst oder entfernt, wie in 6 gezeigt. Nachdem das Opfermaterial 108 entfernt wurde, bleiben Abschnitte der Keimschicht 106 über dem Isoliermaterial 104 zwischen dem leitfähigen Material 112, das auf die Keimschicht 106 plattiert wurde, zurück.
  • Die frei liegenden Abschnitte der Keimschicht 106 werden dann entfernt, wie in 7 gezeigt. Zum Beispiel wird ein Ätzprozess oder ein anderer Prozess zum Entfernen der frei liegenden Abschnitte der Keimschicht 106 zwischen den Regionen aus leitfähigem Material 112 verwendet. Die Keimschicht 106 und das leitfähige Material 112 umfassen Durchkontaktierungen 106/112 eines Package für ein Halbleiterbauelement. Die Durchkontaktierungen 106/112 umfassen jeweils einen unteren Abschnitt, der das Material der Keimschicht 106 umfasst, und einen oberen Abschnitt, der umfasst das aufplattierte leitfähige Material 112 umfasst.
  • In anderen Ausführungsformen können die Durchkontaktierungen 106/112 mittels subtraktiver Techniken, Damascene-Techniken oder anderer Verfahren gebildet werden. Zum Beispiel können in einer subtraktiven Technik ein leitfähiges Material, wie zum Beispiel Cu, eine Cu-Legierung, andere Metalle oder Kombinationen oder mehrere Schichten davon über der gesamten Oberfläche des Isoliermaterials 104 gebildet werden, und das leitfähige Material wird strukturiert, um die Durchkontaktierungen 106/112 zu bilden. Die Durchkontaktierungen 106/112 können in diesen Ausführungsformen zum Beispiel eine einzelne Materialschicht (nicht gezeigt) umfassen. Das leitfähige Material kann mittels Fotolithografie durch Ausbilden einer Schicht aus Fotoresist über dem leitfähigen Material, Bestrahlen der Schicht aus Fotoresist mit Licht oder Energie, das bzw. die von einer Lithografiemaske, auf der sich eine gewünschte Struktur befinden kann, reflektiert oder durchgelassen wird, und Entwickeln der Schicht aus Fotoresist strukturiert werden. Frei liegende Abschnitte (oder nicht frei liegende Abschnitte, je nachdem, ob die Schicht aus Fotoresist positiv oder negativ ist) der Schicht aus Fotoresist werden dann geschwabbelt und entfernt. Die strukturierte Schicht aus Fotoresist wird dann als eine Ätzmaske während eines Äktzprozesses für das leitfähige Material verwendet. Die Schicht aus Fotoresist wird entfernt, woraufhin das leitfähige Material zurückbleibt, das mit der gewünschten Struktur aus Durchkontaktierungen 106/112 strukturiert ist.
  • Eine erste Seite der Durchkontaktierungen 106/112 ist in einigen Ausführungsformen zum Beispiel mit einem Isoliermaterial 104 gekoppelt.
  • Wir wenden uns als Nächstes 8 zu. Nach der Bildung der Durchkontaktierungen 106/112 werden mehrere integrierte Schaltkreis-Chips 120 bereitgestellt und an das Isoliermaterial 104 gebondet. Die integrierten Schaltkreis-Chips 120 werden im vorliegenden Text, beispielsweise in einigen der Ansprüche, auch als Chips 120 bezeichnet. Die integrierten Schaltkreis-Chips 120 umfassen Halbleiterbauelemente, die gemäß einigen Ausführungsformen der vorliegenden Offenbarung gekapselt werden. Die integrierten Schaltkreis-Chips 120 können zuvor auf einem oder mehreren Halbleiterwafern hergestellt werden, und der oder die Wafer werden zum Beispiel vereinzelt oder zertrennt, um mehrere der integrierten Schaltkreis-Chips 120 zu bilden.
  • Die integrierten Schaltkreis-Chips 120 enthalten ein Substrat 122, das ein halbleitendes Material umfasst und das Schaltungen, Komponenten, Verdrahtung und andere Elemente (nicht gezeigt) enthält, die darin und/oder darauf hergestellt sind. Die integrierten Schaltkreis-Chips 120 sind dafür ausgelegt, eine oder mehrere vorgegebene Funktionen auszuführen, wie zum Beispiel Logik, Speicher, Verarbeitung, sonstige Funktionen oder Kombinationen davon. Die integrierten Schaltkreis-Chips 120 sind in einer Draufsicht in der Regel quadratisch oder rechteckig (nicht gezeigt). Die integrierten Schaltkreis-Chips 120 enthalten jeweils eine erste Seite 128a und eine zweite Seite 128b, wobei die zweite. Seite 128b der ersten Seite 128a gegenüberliegt. Die ersten Seiten 128a der integrierten Schaltkreis-Chips 120 sind mit dem Isoliermaterial 104 gekoppelt.
  • Die integrierten Schaltkreis-Chips 120 enthalten jeweils mehrere Kontaktinseln 124, die über der zweiten Seite 128b davon ausgebildet sind. Die Kontaktinseln 124 sind elektrisch mit den Abschnitten des Substrats 122 gekoppelt. Die Kontaktinseln 124 umfassen ein leitfähiges Material, wie zum Beispiel Kupfer, Aluminium, andere Metalle oder Legierungen oder mehrere Schichten davon. Alternativ können die Kontaktinseln 124 auch andere Materialien umfassen.
  • Die Kontaktinseln 124 sind innerhalb eines Isoliermaterials 126 angeordnet, das über dem Substrat 122 ausgebildet ist. Abschnitte der Oberseiten der Kontaktinseln 124 liegen in dem Isoliermaterial 126 frei, so dass elektrische Verbindungen zu den Kontaktinseln 124 hergestellt werden können. Das Isoliermaterial 126 kann eine oder mehrere Isoliermaterialschichten umfassen, wie zum Beispiel Siliziumdioxid, Siliziumnitrid, ein Polymermaterial oder andere Materialien. Das Isoliermaterial 126 umfasst in einigen Ausführungsformen zum Beispiel eine Passivierungsschicht.
  • Mehrere integrierte Schaltkreis-Chips 120 sind mit dem Träger 100 über dem Isoliermaterial 104 gekoppelt. Nur zwei integrierte Schaltkreis-Chips 120 sind in den 8 bis 16 gezeigt; jedoch können Dutzende, Hunderte oder mehr integrierte Schaltkreis-Chips 120 mit dem Träger 100 gekoppelt sein und gleichzeitig gekapselt werden. Die ersten Seiten 128a der integrierten Schaltkreis-Chips 120 sind mit dem Träger 100 über dem Isoliermaterial 104 gekoppelt. Die integrierten Schaltkreis-Chips 120 können mit dem Isoliermaterial 104 mittels eines Klebstoffs, wie zum Beispiel eines Chipbefestigungsfilms (Die Attach Film, DAF), gekoppelt sein. Die integrierten Schaltkreis-Chips 120 können mit dem Isoliermaterial 104 manuell oder mittels einer automatischen Maschine, wie zum Beispiel einer Aufnahme-und-Ablege-Maschine, gekoppelt sein.
  • In einigen Ausführungsformen sind die integrierten Schaltkreis-Chips 120 mit dem Isoliermaterial 104 gekoppelt, das auf dem Träger 100 angeordnet ist, und die integrierten Schaltkreis-Chips 120 sind in einzelnen Packages gekapselt. In anderen Ausführungsformen können zwei oder mehr integrierte Schaltkreis-Chips 120 zusammen gekapselt werden. Mehrere integrierte Schaltkreis-Chips 120, die die gleichen oder unterschiedliche Funktionen umfassen, können gemäß einigen Ausführungsformen zum Beispiel zusammen gekapselt sein.
  • Ein Vergussmaterial 130 wird dann über und um die integrierten Schaltkreis-Chips 120 und die Durchkontaktierungen 106/112 angeordnet, wie in 9 gezeigt. Das Vergussmaterial 130 wird in einigen Ausführungsformen zum Beispiel mittels eines Vergussprozesses auf Waferebene aufgebracht. Das Vergussmaterial 130 wird über den frei liegenden Abschnitten des Isoliermaterials 104, über den Seitenwänden der integrierten Schaltkreis-Chips 120, über den frei liegenden Abschnitten der zweiten Seiten 128b der integrierten Schaltkreis-Chips 120 und über den Seitenwänden und Oberseiten der Durchkontaktierungen 106/112 ausgebildet. Das Vergussmaterial 130 wird zum Beispiel um die mehreren Durchkontaktierungen 106/112, um die mehreren Chips 120 und zwischen den mehreren Durchkontaktierungen 106/112 und den mehreren Chips 120 ausgebildet. Eine erste Seite des Vergussmaterials 130 ist mit einem Isoliermaterial 104 in einigen Ausführungsformen gekoppelt.
  • Das Vergussmaterial 130 kann zum Beispiel mittels Druckformen, Transferformen oder anderer Verfahren vergossen werden. Das Vergussmaterial 130 verkapselt zum Beispiel die integrierten Schaltkreis-Chips 120 und die Durchkontaktierungen 106/112. Das Vergussmaterial 130 kann beispielsweise ein Epoxidharz, ein organisches Polymer, ein Polymer mit oder ohne zugesetztem Siliciumdioxid-basiertem oder Glasfüllstoff oder andere Materialien umfassen. In einigen Ausführungsformen umfasst das Vergussmaterial 130 eine flüssige Vergussmasse (Liquid Molding Compound, LMC), die bei Anwendung eine Gelartige Flüssigkeit ist. Das Vergussmaterial 130 kann bei Anwendung außerdem eine Flüssigkeit oder ein festes Material umfassen. Alternativ kann das Vergussmaterial 130 andere isolierende und/oder verkapselnde Materialien umfassen.
  • Als Nächstes wird das Vergussmaterial 130 in einigen Ausführungsformen mittels eines Aushärtungsprozesses ausgehärtet. Der Aushärtungsprozess kann umfassen, das Vergussmaterial 130 mittels eines Ausheilungsprozesses oder eines sonstigen Erwärmungsprozesses über einen vorgegebenen Zeitraum auf eine vorgegebene Temperatur zu erwärmen. Der Aushärtungsprozess kann außerdem einen Ultraviolett(UV)-Licht-Bestrahlungsprozess, einen Infrarot(IR)-Energie-Bestrahlungsprozess, Kombinationen davon, oder eine Kombination davon mit einem Erwärmungsprozess umfassen. Alternativ kann das Vergussmaterial 130 mittels anderer Verfahren ausgehärtet werden. In einigen Ausführungsformen wird auf den Aushärtungsprozess verzichtet.
  • Ein oberer Abschnitt des Vergussmaterials 130 wird dann entfernt, wie in 10 gezeigt. Der obere Abschnitt des Vergussmaterials 130 wird in einigen Ausführungsformen zum Beispiel mittels eines Schleifprozesses entfernt. Der Schleifprozess kann einen Prozess umfassen, der einem Schmirgelprozess ähnelt, der für Holz verwendet wird, wofür beispielsweise ein Drehschleifer verwendet wird. Der Schleifprozess kann zum Beispiel umfassen, eine Scheibe zu drehen, die mit einem oder mehreren zweckmäßigen Materialien zum Schleifen der Materialien des Vergussmaterials 130 auf eine vorgegebene Höhe belegt ist. Die Scheibe kann zum Beispiel mit Diamant belegt sein. In einigen Ausführungsformen wird zum Beispiel ein chemisch-mechanischer Polier(CMP)-Prozess zum Entfernen des oberen Abschnitts des Vergussmaterials 130 verwendet. Es kann auch eine Kombination aus einem Schleifprozess und einem CMP-Prozesses verwendet werden. Der CMP-Prozess oder der Schleifprozess kann in einigen Ausführungsformen zum Beispiel dafür ausgelegt sein anzuhalten, wenn die zweiten Seiten 128b der integrierten Schaltkreis-Chips 120 und/oder die Oberseiten der Durchkontaktierungen 106/112 erreicht sind. Der CMP-Prozess und/oder der Schleifprozess können in einigen Ausführungsformen einen vorderseitigen Schleifprozess umfassen.
  • In einigen Ausführungsformen ist ein Schleif- oder CMP-Prozesses nicht erforderlich. Das Vergussmaterial 130 kann in einigen Ausführungsformen zum Beispiel so aufgebracht werden, dass das Vergussmaterial 130 ein Niveau erreicht, das im Wesentlichen das gleiche Niveau ist wie die zweiten Seiten 128b der integrierten Schaltkreis-Chips 120 und die Oberseiten der Durchkontaktierungen 106/112. In einigen Ausführungsformen kann – als ein weiteres (nicht gezeigtes) Beispiel – die Oberseite des Vergussmaterials 130 nach dem Aufbringen des Vergussmaterials 130 unter den zweiten Seiten 128b der integrierten Schaltkreis-Chips 120 und den Oberseiten der Durchkontaktierungen 106/112 liegen.
  • In einigen Ausführungsformen ist die Oberseite des Vergussmaterials 130 nach dem Schleif- und/oder CMP-Prozess oder nach dem Prozess des Abscheidens des Vergussmaterials 130 im Wesentlichen koplanar mit den zweiten Seiten 128b der integrierten Schaltkreis-Chips 120 und den Oberseiten der Durchkontaktierungen 106/112. Wenn das Vergussmaterial 130 im Wesentlichen koplanar mit den zweiten Seiten 128b und den Oberseiten der Durchkontaktierungen 106/112 ist, so erleichtert dies vorteilhafterweise die Bildung einer anschließend ausgebildeten Interconnect-Struktur 132, die in 11 veranschaulicht ist. Die Oberseiten des Vergussmaterials 130, der integrierten Schaltkreis-Chips 120 und der Durchkontaktierungen 106/112 umfassen in einigen Ausführungsformen zum Beispiel eine im Wesentlichen planare Fläche für die Bildung der Interconnect-Struktur 132.
  • Die Interconnect-Struktur 132 wird über einer zweiten Seite der mehreren Durchkontaktierungen 106/112 ausgebildet, wobei die zweite Seite der ersten Seite der mehreren Durchkontaktierungen 106/112 gegenüberliegt, die mit einem Isoliermaterial 104 gekoppelt ist. Gleichermaßen wird die Interconnect-Struktur 132 über einer zweiten Seite des Vergussmaterials 130 ausgebildet, wobei die zweite Seite der ersten Seite des Vergussmaterials 130 gegenüberliegt, die mit einem Isoliermaterial 104 gekoppelt ist. Gleichermaßen wird die Interconnect-Struktur 132 über einer zweiten Seite 128b der integrierten Schaltkreis-Chips 120 ausgebildet, wobei die zweite Seite 128b der ersten Seite 128a der integrierten Schaltkreis-Chips 120 gegenüberliegt.
  • Die Interconnect-Struktur 132 umfasst in einigen Ausführungsformen eine Nach-Passivierungs-Interconnect(Post-Passivation Interconnect, PPI)-Struktur oder eine Umverteilungsschicht (Redistribution Layer, RDL), die zum Beispiel über den mehreren integrierten Schaltkreis-Chips 120, dem Vergussmaterial 130 und den Oberseiten der Durchkontaktierungen 106/112 ausgebildet wird. Die Interconnect-Struktur 132 enthält in einigen Ausführungsformen zum Beispiel Ausfächerungsregionen, die eine Grundfläche von Kontaktinseln 124 auf den integrierten Schaltkreis-Chips 120 zu einer größeren Grundfläche für das Package erweitern. Die Interconnect-Struktur 132 enthält mehrere dielektrische Schichten 132D und mehrere leitfähige Metallleitungen 132M und/oder mehrere leitfähige Metall-Durchkontaktierungen (nicht gezeigt), die im Inneren der mehreren dielektrischen Schichten 132D ausgebildet sind. Die mehreren leitfähigen Leitungen 132M und die mehreren leitfähigen Durchkontaktierungen schaffen elektrische Verbindungen zu Kontaktinseln 124 auf dem Substrat 122 der integrierten Schaltkreis-Chips 120. Zwei Verdrahtungsebenen sind in den 11 bis 16 gezeigt; alternativ können eine Verdrahtungsebene oder drei oder mehr Verdrahtungsebenen in der Interconnect-Struktur 132 enthalten sein.
  • Die dielektrischen Schichten 132D können zum Beispiel aus einem dielektrischen Material mit niedriger Dielektrizitätskonstante (low-K), wie zum Beispiel Phosphosilikatglas (PSG), Borphosphosilikatglas (BPSG), fluoriertes Silikatglas (FSG), SiOxCy, Aufschleuderglas, Aufschleuderpolymere, Silizium-Kohlenstoff-Material, Verbindungen davon, Verbundwerkstoffe davon, Kombinationen davon oder dergleichen, durch jedes geeignete Verfahren gebildet werden, wie zum Beispiel Schleudern, CVD und/oder Plasmaverstärktes CVD (PECVD). Die leitfähigen Leitungen 132M und leitfähigen Durchkontaktierungen können beispielsweise Kupfer, Kupferlegierungen, andere Metalle oder Legierungen oder Kombinationen oder mehrere Schichten davon umfassen. Die leitfähigen Leitungen 132M und leitfähigen Durchkontaktierungen können beispielsweise mittels subtraktiver und/oder Damascene-Techniken gebildet werden. Die leitfähigen Leitungen 132M und leitfähigen Durchkontaktierungen können beispielsweise mittels eines oder mehrerer Sputterprozesse, Fotolithografieprozesse, Plattierungsprozesse und Fotoresistabziehprozesse gebildet werden. Es können auch andere Verfahren verwendet werden, um die Interconnect-Struktur 132 zu bilden. Die Interconnect-Struktur 132 enthält Kontaktinseln 132C, die nahe einer Oberseite gebildet werden. Die Kontaktinseln 132C können in einigen Ausführungsformen lötfähige Metallisierungs(Under-Ball Metallization, UBM)-Strukturen umfassen, die in einem Ball Grid Array (BGA) oder anderen Strukturen oder Anordnungen angeordnet sind.
  • In einigen Ausführungsformen werden dann mehrere Verbinder 134 mit den Kontaktinseln 132C der Interconnect-Struktur 132 gekoppelt, wie in 12 gezeigt. Die Verbinder 134 können zum Beispiel ein eutektisches Material, wie zum Beispiel Lot, umfassen. Das eutektische Material kann in einigen Ausführungsformen Lotperlen oder Lötpaste umfassen, die durch Erwärmen des eutektischen Materials auf eine Schmelztemperatur des eutektischen Materials wiederaufgeschmolzen werden. Die Verbinder 134 werden mittels eines Nagelkopfbondungsprozesses oder eines anderen Prozesses befestigt. Dann lässt man das eutektische Material abkühlen und sich wieder verfestigen, wodurch die Verbinder 134 entstehen. Die Verbinder 134 können auch andere Arten von elektrischen Verbindern enthalten, wie zum Beispiel Mikrobondhügel, Controlled Collapse Chip Connection(C4)-Bondhügel oder Pföstchen, und können leitfähige Materialien wie zum Beispiel Cu, Sn, Ag, Pb oder dergleichen enthalten. In einigen Ausführungsformen sind die Verbinder 134 nicht auf dem Package enthalten. Dann wird in einigen Ausführungsformen ein Test der Verbinder 134 ausgeführt, um die elektrische und strukturelle Integrität der hergestellten Verbindungen sicherzustellen.
  • In einigen Ausführungsformen wird ein Isoliermaterial zwischen den Verbindern 134 über der Interconnect-Struktur 132 (nicht gezeigt) ausgebildet. Das Isoliermaterial umfasst in einigen Ausführungsformen eine LMC. Das Isoliermaterial kann alternativ auch andere Materialien umfassen. In anderen Ausführungsformen ist kein Isoliermaterial enthalten.
  • Der Träger 100 und die im vorliegenden Text beschriebenen darauf ausgebildeten Strukturen werden dann invertiert, und die Verbinder 134 werden mit einem Zertrennband 13b gekoppelt, wie in 13 gezeigt. Das Zertrennband 13b wird mit einer Unterlage 138 gekoppelt. Der Träger 100 und der Film 102 werden dann mittels eines Entbondungsprozess entfernt (ebenfalls in 13 gezeigt).
  • In einigen Ausführungsformen wird ein Schutzfilm 140 über dem Isoliermaterial 104 ausgebildet, wie in 14 gezeigt. Der Schutzfilm 140 wird in einigen Ausführungsformen zum Beispiel ausgebildet, nachdem der Träger 100 entfernt wurde. Der Schutzfilm 140 umfasst in einigen Ausführungsformen zum Beispiel einen rückseitigen Laminierungsfilm. Der Schutzfilm 140 umfasst beispielsweise etwa 1 μm bis etwa 100 μm eines Laminierungsbeschichtungs(Lamination Coating, LC)-Bandes oder DAF. Der Schutzfilm 140 wird in einigen Ausführungsformen unter Verwendung eines Laminierungsprozess gebildet. Der Schutzfilm 140 kann auch andere Materialien, Abmessungen und Ausbildungsverfahren umfassen. In einigen Ausführungsformen ist der Laminierungsfilm 140 nicht enthalten.
  • Das Isoliermaterial 104 wird dann strukturiert, wie in 15 gezeigt. In Ausführungsformen, in denen der Laminierungsfilm 140 enthalten ist, wird der Laminierungsfilm 140 ebenfalls strukturiert, wie in 23 gezeigt, was unten noch näher beschrieben wird.
  • Wir wenden uns als Nächstes 15 zu. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird dann ein Abschnitt des Isoliermaterials 104 nahe jeder der mehreren Durchkontaktierungen 106/112 entfernt. Der Abschnitt des Isoliermaterials 104, der entfernt wird, umfasst Öffnungen 142, wobei eine Öffnung 142 über jeder der Durchkontaktierungen 106/112 ausgebildet wird. Die Abschnitte des Isoliermaterials 104 umfassen in einigen Ausführungsformen eine Breite, die kleiner ist als eine Breite der Durchkontaktierungen 106/112. Zum Beispiel umfassen die Öffnungen 142 in dem Isoliermaterial 104 in einigen Ausführungsformen eine Breite, die kleiner ist als eine Breite der Durchkontaktierungen 106/112.
  • Die Abschnitte des Isoliermaterials 104 werden in einigen Ausführungsformen mittels eines Laser entfernt. Alternativ können die Abschnitte des Isoliermaterials 104 auch mittels anderer Verfahren, wie zum Beispiel Fotolithografie, entfernt werden. Die Öffnungen 142 in dem Isoliermaterial 104 können beispielsweise mittels eines Lithografieprozesses oder eines Direktstrukturierungsverfahrens gebildet werden. Alternativ können auch andere Verfahren zum Entfernen der Abschnitte des Isoliermaterials 104 nahe den mehreren Durchkontaktierungen 106/112 verwendet werden. Ein Abschnitt einer jeden der Durchkontaktierungen 106/112 wird so durch die Öffnungen 142 in dem Isoliermaterial 104 frei gelegt. Andere Abschnitte einer jeden der Durchkontaktierungen 106/112 (beispielsweise Randabschnitte) bleiben durch das Isoliermaterial 104 bedeckt. Die Abschnitte der Durchkontaktierungen 106/112, die durch das Isoliermaterial 104 bedeckt bleiben, werden im vorliegenden Text auch als erste Abschnitte bezeichnet, und die Abschnitte der Durchkontaktierungen 106/112, die durch die Öffnungen 142 in dem Isoliermaterial 104 frei gelegt werden, werden im vorliegenden Text, beispielsweise in einigen der Ansprüche, auch als zweite Abschnitte bezeichnet. Eine detailliertere Ansicht zweier Durchkontaktierungen 106/112 ist in 19 gezeigt, was im vorliegenden Text noch näher beschrieben wird.
  • In einigen Ausführungsformen wird dann eine Lötpaste 144 auf den frei liegenden Abschnitten der Durchkontaktierungen 106/112 gebildet, wie in 16 gezeigt. Die Lötpaste 144 unterstützt das Koppeln des gekapselten Halbleiterbauelements 150 mit einer weiteren Vorrichtung, wie zum Beispiel eines weiteren gekapselten Halbleiterbauelements, mittels Verbindern (siehe Verbinder 158 in 17). Die gekapselten Halbleiterbauelemente 150 werden in einigen Ausführungsformen in Skribierlinienregionen vereinzelt oder zertrennt, um mehrere gekapselte Halbleiterbauelemente 150 zu bilden. Zum Beispiel werden in einigen Ausführungsformen das Vergussmaterial 130, die Interconnect-Struktur 132 und das Isoliermaterial 104 entlang der Skribierlinien zertrennt, um mehrere der gekapselten Halbleiterbauelemente 150 zu bilden. In anderen Ausführungsformen werden die gekapselten Halbleiterbauelemente 150 später vereinzelt, nachdem sie an anderen gekapselten Halbleiterbauelemente 160 angebracht wurden, wie in 17 gezeigt.
  • Zum Beispiel sind in den Ausführungsformen, die in den 1 bis 16 gezeigt sind, zwei integrierte Schaltkreis-Chips 120 gezeigt, die miteinander gekapselt sind. Alternativ können drei oder mehr integrierte Schaltkreis-Chips 120 in einem gekapselten Halbleiterbauelement 150 gekapselt werden. Abschnitte der Interconnect-Struktur 132 können horizontale elektrische Verbindungen für mehrere der integrierten Schaltkreis-Chips 120, die die miteinander gekapselt sind, bilden. Zum Beispiel können einige der leitfähigen Leitungen 132M und Durchkontaktierungen eine Verdrahtung zwischen den zwei oder mehr der integrierten Schaltkreis-Chips 120 umfassen. Das Vergussmaterial 130 wird um die und zwischen den mehreren integrierten Schaltkreis-Chips 120 angeordnet. Die Interconnect-Struktur 132 wird über den mehreren integrierten Schaltkreis-Chips 120 und dem Vergussmaterial 130 angeordnet. Die integrierten Schaltkreis-Chips 120 können auch einzeln innerhalb eines gekapselten Halbleiterbauelements 150 gekapselt werden, wie in den 17 und 18 in Querschnittsansichten gezeigt.
  • Die 17 und 18 veranschaulichen ebenfalls ein im vorliegenden Text beschriebenes gekapseltes Halbleiterbauelement 150, das mit einem anderen gekapselten Halbleiterbauelement 160 gekoppelt ist, gemäß einigen Ausführungsformen. Das gekapselte Halbleiterbauelement 150 umfasst in einigen Ausführungsformen ein erstes gekapseltes Halbleiterbauelement 150, und das erste gekapselte Halbleiterbauelement 150 ist mit einem zweiten gekapselten Halbleiterbauelement 160 durch mehrere Verbinder 158 gekoppelt. Die Verbinder 158, die Lotperlen oder andere Materialien umfassen können, sind zum Beispiel zwischen Durchkontaktierungen 106/112 des ersten gekapselten Halbleiterbauelements 150 und Kontaktinseln des zweiten gekapselten Halbleiterbauelements 160 gekoppelt. Jeder von mehreren der Verbinder 158 ist mit einer der mehreren Durchkontaktierungen 106/112 des ersten gekapselten Halbleiterbauelements 150 durch das Isoliermaterial 104 gekoppelt.
  • Eine intermetallische Verbindung (Intermetallic Compound, IMC) 159 wird in einigen Ausführungsformen zwischen den Verbindern 158 und einem Material der Durchkontaktierungen 106/112 ausgebildet, wie zum Beispiel Kupfer und/oder der Lötpaste 144, die auf den Durchkontaktierungen 106/112 (siehe 16) ausgebildet sind, wenn die Verbinder 158 mit den Durchkontaktierungen 106/112 gekoppelt werden. In einigen Ausführungsformen umfasst das gekapselte Halbleiterbauelement 170, das das erste gekapselte Halbleiterbauelement 150 und das zweite gekapselte Halbleiterbauelement 160 enthält, zum Beispiel eine Package-on-Package(PoP)-Vorrichtung.
  • Das gekapselte Halbleiterbauelement 150 enthält mehrere der Durchkontaktierungen 106/112, die in dem Vergussmaterial 130 ausgebildet sind. Die Durchkontaktierungen 106/112 bilden vertikale Verbindungen für das gekapselte Halbleiterbauelement 150. Die Interconnect-Struktur 132 bildet horizontale elektrische Verbindungen für das gekapselte Halbleiterbauelement 150. Das zweite gekapselte Halbleiterbauelement 160 enthält außerdem eine Interconnect-Struktur 132', die horizontale elektrische Verbindungen für das gekapselte Halbleiterbauelement 160. Die Interconnect-Struktur 132' des zweiten gekapselten Halbleiterbauelements 160 ist mit den Durchkontaktierungen 106/112 des ersten gekapselten Halbleiterbauelement 150 durch mehrere der Verbinder 158 gekoppelt.
  • Das zweite gekapselte Halbleiterbauelement 160 enthält einen oder mehrere integrierte Schaltkreis-Chips 156, die mit einem Substrat gekoppelt sind. In einigen Ausführungsformen umfassen die Chips 156 Speicherchips. Zum Beispiel können die Chips 156 in einigen Ausführungsformen dynamische Direktzugriffsspeicher(DRAN)-Bauelemente umfassen. Alternativ können die Chips 156 auch andere Arten von Chips umfassen. Drahtbondungen 152 können mit den Kontaktinseln auf einer Oberseite des einen oder der mehreren integrierten Schaltkreis-Chips 156 gekoppelt sein, die mit Bondkontaktinseln auf dem Substrat gekoppelt sind. Die Drahtbondungen 152 bilden in einigen Ausführungsformen zum Beispiel vertikale elektrische Verbindungen für das gekapselte Halbleiterbauelement 160. Ein Vergussmaterial 162 kann über den Drahtbondungen 152, dem einen oder den mehreren integrierten Schaltkreis-Chips 156 und dem Substrat angeordnet werden.
  • Alternativ kann ein PoP-Bauelement 170 zwei im vorliegenden Text beschriebene gekapselte Halbleiterbauelemente 150 enthalten, die in einigen Ausführungsformen miteinander gekoppelt sind (in den Zeichnungen nicht gezeigt). In einigen Ausführungsformen kann das PoP-Bauelement 170 als ein weiteres Beispiel einen System-on-Chip(SOC)-Baustein umfassen.
  • In einigen Ausführungsformen ist ein Isoliermaterial 164 zwischen den gekapselten Halbleiterbauelementen 150 und 160 zwischen den Verbindern 158 angeordnet, wie in 18 in einer Querschnittsansicht gezeigt. Das Isoliermaterial 164 kann beispielsweise ein Unterfüllmaterial oder ein Vergussmaterial umfassen. Alternativ kann das Isoliermaterial 164 auch andere Materialien umfassen, oder auf das Isoliermaterial 164 kann verzichtet werden.
  • 19 ist eine Querschnittsansicht eines detaillierteren Abschnitts von 15 gemäß einigen Ausführungsformen. Einige Abmessungen und Formen der Öffnungen 142 und 142' in dem Isoliermaterial 104 sind gemäß einigen Ausführungsformen veranschaulicht. Die Seitenwände der Öffnungen 142 in dem Isoliermaterial 104 können in einigen Ausführungsformen eine verjüngte Form 146 umfassen. In anderen Ausführungsformen können die Seitenwände der Öffnungen 142' in dem Isoliermaterial 104 eine Treppenstufenform 146' umfassen.
  • Die Durchkontaktierungen 106/112 umfassen eine Breite, die die Abmessung d1 umfasst, wobei die Abmessung d1 in einigen Ausführungsformen etwa 190 μm bis etwa 210 μm umfasst. Die Abmessung d1 umfasst in einigen Ausführungsformen zum Beispiel etwa 300 μm oder weniger. Alternativ kann die Abmessung d1 auch andere Werte umfassen, wie zum Beispiel größer als etwa 300 μm. Die Öffnungen 142 und 142' umfassen eine Breite, die die Abmessung d2 umfasst, wobei die Abmessung d2 in einigen Ausführungsformen kleiner als die Abmessung d1 ist. Die Abmessung d2 ist in einigen Ausführungsformen zum Beispiel etwa 10% kleiner oder größer als die Abmessung d1. In anderen Ausführungsformen ist die Abmessung d2 – als ein weiteres Beispiel – etwa 10% bis 30% kleiner als die Abmessung d1. Die Abmessung d2 umfasst in einigen Ausführungsformen etwa 10 μm bis etwa 350 μm. Alternativ kann die Abmessung d2 auch andere Werte und andere relative Werte umfassen.
  • 20 ist eine Querschnittsansicht, die einen Scherkraftversuch eines Verbinders 158 veranschaulicht, der eine Lotperle umfasst, die mit einem Durchkontakt 106/112 eines Package gemäß einigen Ausführungsformen gekoppelt ist. Der Verbinder 158 ist mit dem Durchkontakt 106/112 eines im vorliegenden Text beschriebenen gekapselten Halbleiterbauelements 150 durch eine Öffnung 142 in dem Isoliermaterial 104 gekoppelt. Ein Werkzeug 172 wird zum Prüfen der Scherkraft des Verbinders 158, der mit dem Durchkontakt 106/112 gekoppelt ist, verwendet, wobei ein seitlicher Druck auf den Verbinder 158 ausgeübt wird. Experimentelle Ergebnisse von Ausführungsformen der vorliegenden Offenbarung zeigten eine erhöhte Perlenfestigkeit und eine größere Scherspannung, die für einen Ausfall der Lötfuge erforderlich ist. Weil ein Abschnitt des Isoliermaterials 104 auf einer Oberseite über Rändern der Durchkontaktierungen 106/112 liegt, wird verhindert, dass eine Aussparung nahe dem Vergussmaterial 130 entsteht, was vorteilhafterweise eine erhöhte Festigkeit der Verbindung des Verbinders 158 mit dem Durchkontakt 106/112 zur Folge hat.
  • Die 21 und 22 sind eine Draufsicht bzw. eine Querschnittsansicht von Abschnitten eines gekapselten Halbleiterbauelements 150 gemäß einigen Ausführungsformen. 21 ist ein Bild eines Verbinders 158, der mit einem Durchkontakt 106/112 gekoppelt ist, gemäß einigen Ausführungsformen. Es wird keine Aussparung zwischen dem Durchkontakt 130 und dem Vergussmaterial 130 gebildet; vielmehr liegen die Ränder des Isoliermaterials 104 direkt neben den Durchkontaktierungen 106/112. Es ist kein Abschnitt des Vergussmaterials 130 in der Draufsicht sichtbar.
  • 22 ist eine Zeichnungswiedergabe eines Querschnitts-Rasterelektronenmikroskop(XSEM)-Bildes einer Region eines gekapselten Halbleiterbauelements 150 nahe einer Öffnung 142 in dem Isoliermaterial 104, das einen fest versiegelten Bereich nahe dem Durchkontakt 106/112, dem Verbinder 158, dem Vergussmaterial 130 und dem Isoliermaterial 104 zeigt. Der Verbinder 158 ist fest an dem Isoliermaterial 104 angebracht. Vorteilhafterweise wird keine Aussparung zwischen dem Durchkontakt 106/112 und der Vergussmasse 130 gebildet.
  • 23 ist eine Querschnittsansicht, die ein gekapseltes Halbleiterbauelement 150 gemäß einigen Ausführungsformen veranschaulicht. Der Schutzfilm 140 ist in dem Package enthalten und über dem Isoliermaterial 104 angeordnet. Die Öffnungen 142'' sind in dem Isoliermaterial 104 und auch in dem Schutzfilm 140 ausgebildet. Das Entfernen des Abschnitts des Isoliermaterials 104 nahe jeder der mehreren Durchkontaktierungen 106/112 umfasst in einigen Ausführungsformen zum Beispiel des Weiteren das Entfernen eines Abschnitts des Schutzfilms 140 nahe jeder der mehreren Durchkontaktierungen 106/112.
  • 23 veranschaulicht ebenfalls einige Ausführungsformen, bei denen die Öffnungen 142'' in dem Isoliermaterial 104 (und auch in dem Schutzfilm 140) im Wesentlichen gerade Seitenwände 146'' umfassen. Die Seitenwände 146, 146' und 146'' der Öffnungen 142, 142' und 142'' in dem Isoliermaterial 104 umfassen in einigen Ausführungsformen der vorliegenden Offenbarung zum Beispiel einen Form, wie zum Beispiel verjüngt (in 19 bei 146 gezeigt), im Wesentlichen gerade (23 bei 146''), stufenförmig (19 bei 146') und/oder eine Kombination davon. Die Seitenwände 146, 146' und 146'' der Öffnungen 142, 142' und 142'' in dem Isoliermaterial 104 können alternativ auch andere Formen umfassen.
  • 24 ist ein Flussdiagramm 180, das ein Verfahren zum Kapseln eines Halbleiterbauelements gemäß einigen Ausführungsformen veranschaulicht. In Schritt 182 werden Durchkontaktierungen 106/112 (siehe auch 1 bis 7) mit einem Isoliermaterial 104 gekoppelt, wobei jede der Durchkontaktierungen 106/112 eine erste Breite d1 hat (19). In Schritt 184 werden Chips 120 mit dem Isoliermaterial 104 gekoppelt (8). In Schritt 186 wird ein Abschnitt des Isoliermaterials 104 nahe jeder der Durchkontaktierungen 106/112 entfernt, wobei der Abschnitt des Isoliermaterials 104 nahe jeder der entfernten Durchkontaktierungen 106/112 eine zweite Breite d2 hat, wobei die zweite Breite d2 kleiner ist als die erste Breite d1 (15 und 19).
  • Einige Ausführungsformen der vorliegenden Offenbarung umfassen Verfahren zum Kapseln von Halbleiterbauelementen. Andere Ausführungsformen enthalten gekapselte Halbleiterbauelemente 150 und/oder 170, die unter Verwendung der im vorliegenden Text beschriebenen neuartigen Verfahren gekapselt wurden.
  • Einige Vorteile von Ausführungsformen der vorliegenden Offenbarung enthalten das Bereitstellen von Kapselungsverfahren und Strukturen, wobei Öffnungen in einem Isoliermaterial über Durchkontaktierungen eine kleinere Breite als die Durchkontaktierungen haben. Die Öffnungen in dem Isoliermaterial, die eine kleinere Breite als die Durchkontaktierungen haben, verhindern, dass eine Aussparung zwischen einem Vergussmaterial und den Durchkontaktierungen entsteht, wodurch die Zuverlässigkeit erhöht wird und vermieden wird, dass Wasserdampf in eine solche Aussparung eintritt. Es wird verhindert, dass ein Spalt zwischen Verbindern entsteht, die Lotperlen, das Isoliermaterial und das Vergussmaterial umfassen. Weil keine Aussparung zwischen dem Vergussmaterial und den Durchkontaktierungen entsteht, ist das Kontrollieren der Tiefe der Aussparung kein Thema.
  • Des Weiteren wird die Gleichmäßigkeit von Lötpaste, die auf die Oberseiten der Durchkontaktierungen aufgebracht wird, verbessert, weil verhindert wird, dass eine Aussparung zwischen dem Vergussmaterial und den Durchkontaktierungen entsteht. Die Lötpaste wird nur auf den Oberseiten der Durchkontaktierungen ausgebildet. Die Lötpaste wird zum Beispiel nicht über den Seitenwänden der Durchkontaktierungen ausgebildet, die durch das Vergussmaterial bedeckt sind. Die Überlagerungs(Overlay, OVL)-Leistung wird ebenfalls verbessert.
  • Die neuartigen Kapselungsstrukturen und -verfahren können für Wafer Level Packaging(WLP)- oder Chip Scale Packaging(CSP)-Techniken und -Prozesse implementiert werden und eignen sich dafür besonders. Des Weiteren können die im vorliegenden Text beschriebenen neuartigen Kapselungsverfahren und -strukturen auf einfache Weise in Herstellungs- und Kapselungsprozessflüssen implementiert werden.
  • In einigen Ausführungsformen enthält ein Verfahren zum Kapseln eines Halbleiterbauelements das Koppeln mehrerer Durchkontaktierungen mit einem Isoliermaterial, wobei jede der mehreren Durchkontaktierungen eine erste Breite umfasst, und das Koppeln mehrerer Chips mit dem Isoliermaterial. Das Verfahren enthält das Entfernen eines Abschnitts des Isoliermaterials nahe jeder der mehreren Durchkontaktierungen, wobei der Abschnitt des Isoliermaterials nahe jeder der mehreren entfernten Durchkontaktierungen eine zweite Breite umfasst, wobei die zweite Breite kleiner ist als die erste Breite.
  • In anderen Ausführungsformen enthält ein Verfahren zum Kapseln eines Halbleiterbauelements das Ausbilden eines Isoliermaterials über einem Träger und das Koppeln mehrerer Durchkontaktierungen mit dem Isoliermaterial. Jede der mehreren Durchkontaktierungen umfasst eine erste Breite. Das Verfahren enthält das Koppeln mehrerer Chips mit dem Isoliermaterial und das Anordnen eines Vergussmaterials um die mehreren Durchkontaktierungen, um die mehreren Chips und zwischen den mehreren Durchkontaktierungen und den mehreren Chips. Eine Interconnect-Struktur wird über den mehreren Durchkontaktierungen, den mehreren Chips und dem Vergussmaterial ausgebildet. Der Träger wird entfernt, und ein Abschnitt des Isoliermaterials nahe jeder der mehreren entfernten Durchkontaktierungen wird entfernt. Der Abschnitt des Isoliermaterials nahe jeder der mehreren Durchkontaktierungen umfasst eine zweite Breite, wobei die zweite Breite kleiner ist als die erste Breite. Das Isoliermaterial, das Vergussmaterial und die Interconnect-Struktur werden zertrennt, um mehrere gekapselte Halbleiterbauelemente zu bilden.
  • In anderen Ausführungsformen enthält ein gekapseltes Halbleiterbauelement einen integrierten Schaltkreis-Chip, ein Vergussmaterial, das um den integrierten Schaltkreis-Chip angeordnet ist, und mehrere Durchkontaktierungen, die in dem Vergussmaterial angeordnet sind. Jede der mehreren Durchkontaktierungen umfasst eine erste Breite. Ein Isoliermaterial ist auf einer ersten Seite des integrierten Schaltkreis-Chips, des Vergussmaterials und eines ersten Abschnitts einer jeden der mehreren Durchkontaktierungen angeordnet. Eine Interconnect-Struktur ist auf einer zweiten Seite des integrierten Schaltkreis-Chips, des Vergussmaterials und der mehreren Durchkontaktierungen angeordnet. Ein zweiter Abschnitt einer jeden der Durchkontaktierungen liegt durch Öffnungen in dem Isoliermaterial hindurch frei. Die Öffnungen in dem Isoliermaterial umfassen eine zweite Breite, wobei die zweite Breite kleiner ist als die erste Breite.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Kapseln eines Halbleiterbauelements, wobei das Verfahren Folgendes umfasst: Koppeln mehrerer Durchkontaktierungen mit einem Isoliermaterial, wobei jede der mehreren Durchkontaktierungen eine erste Breite umfasst; Koppeln mehrerer Chips mit dem Isoliermaterial; und Entfernen eines Abschnitts des Isoliermaterials nahe jeder der mehreren Durchkontaktierungen, wobei der entfernte Abschnitt des Isoliermaterials nahe jeder der mehreren Durchkontaktierungen eine zweite Breite umfasst, wobei die zweite Breite kleiner ist als die erste Breite.
  2. Verfahren nach Anspruch 1, wobei das Entfernen des Abschnitts des Isoliermaterials nahe jeder der mehreren Durchkontaktierungen einen Abschnitt einer jeden der mehreren Durchkontaktierungen frei legt, und wobei das Verfahren des Weiteren das Ausbilden von Lötpaste über dem frei liegenden Abschnitt einer jeden der mehreren Durchkontaktierungen umfasst.
  3. Verfahren nach Anspruch 1 oder 2, das des Weiteren das Ausbilden eines Vergussmaterials um die mehreren Durchkontaktierungen, um die mehreren Chips und zwischen den mehreren Durchkontaktierungen und den mehreren Chips umfasst.
  4. Verfahren nach Anspruch 3, wobei das Koppeln der mehreren Durchkontaktierungen mit dem Isoliermaterial und das Koppeln der mehreren Chips mit dem Isoliermaterial das Koppeln einer ersten Seite der mehreren Durchkontaktierungen und der mehreren Chips umfassen, und wobei das Verfahren des Weiteren das Ausbilden einer Interconnect-Struktur über einer zweiten Seite der mehreren Durchkontaktierungen und der mehreren Chips umfasst, wobei die zweite Seite der ersten Seite gegenüberliegt.
  5. Verfahren nach Anspruch 4, das des Weiteren das Koppeln mehrerer Verbinder mit der Interconnect-Struktur umfasst.
  6. Verfahren nach Anspruch 4 oder 5, wobei das Ausbilden der Interconnect-Struktur das Ausbilden von Ausfächerungsregionen umfasst.
  7. Verfahren zum Kapseln eines Halbleiterbauelements, wobei das Verfahren Folgendes umfasst: Ausbilden eines Isoliermaterials über einem Träger; Koppeln mehrerer Durchkontaktierungen mit dem Isoliermaterial, wobei jede der mehreren Durchkontaktierungen eine erste Breite umfasst; Koppeln mehrerer Chips mit dem Isoliermaterial; Anordnen eines Vergussmaterials um die mehreren Durchkontaktierungen, um die mehreren Chips und zwischen den mehreren Durchkontaktierungen und den mehreren Chips; Ausbilden einer Interconnect-Struktur über den mehreren Durchkontaktierungen, den mehreren Chips und dem Vergussmaterial; Entfernen des Trägers; Entfernen eines Abschnitts des Isoliermaterials nahe jeder der mehreren Durchkontaktierungen, wobei der entfernte Abschnitt des Isoliermaterials nahe jeder der mehreren Durchkontaktierungen eine zweite Breite umfasst, wobei die zweite Breite kleiner ist als die erste Breite; und Zertrennen des Isoliermaterials, des Vergussmaterials und der Interconnect-Struktur, um mehrere gekapselte Halbleiterbauelemente zu bilden.
  8. Verfahren nach Anspruch 7, wobei das Koppeln der mehreren Durchkontaktierungen mit dem Isoliermaterial einen Prozess umfasst, der aus einer Gruppe ausgewählt ist, die im Wesentlichen aus Folgendem besteht: ein Plattierungsprozess, ein subtraktiver Ätzprozess, ein Damascene-Prozess, und Kombinationen davon.
  9. Verfahren nach Anspruch 8, wobei das Koppeln der mehreren Durchkontaktierungen mit dem Isoliermaterial einen Plattierungsprozess umfasst, und wobei der Plattierungsprozess Folgendes umfasst: Ausbilden einer Keimschicht über dem Isoliermaterial; Ausbilden eines Opfermaterials über der Keimschicht; Strukturieren des Opfermaterials; Plattieren eines leitfähigen Materials über der Keimschicht durch das strukturierte Opfermaterial hindurch; Entfernen des Opfermaterials, wodurch Abschnitte der Keimschicht zwischen dem leitfähigen Material frei gelegt werden; und Entfernen der frei liegenden Abschnitte der Keimschicht.
  10. Verfahren nach einem der Ansprüche 7 bis 9, wobei das Anordnen des Vergussmaterials um die mehreren Durchkontaktierungen und die mehreren Chips das Ausbilden des Vergussmaterials über den mehreren Durchkontaktierungen und den mehreren Chips umfasst, und wobei das Verfahren des Weiteren das Entfernen eines oberen Abschnitts des Vergussmaterials von oberhalb der mehreren Durchkontaktierungen und der mehreren Chips umfasst.
  11. Verfahren nach Anspruch 10, wobei das Entfernen des oberen Abschnitts des Vergussmaterials einen Schleifprozess oder einen chemisch-mechanischen Polier(CMP)-Prozess umfasst.
  12. Verfahren nach einem der Ansprüche 7 bis 11, das des Weiteren das Ausbilden eines Schutzfilms über dem Isoliermaterial nach dem Entfernen des Trägers umfasst.
  13. Verfahren nach Anspruch 12, wobei das Entfernen des Abschnitts des Isoliermaterials nahe jeder der mehreren Durchkontaktierungen des Weiteren das Entfernen eines Abschnitts des Schutzfilms nahe jeder der mehreren Durchkontaktierungen umfasst.
  14. Verfahren nach einem der Ansprüche 7 bis 13, wobei das Entfernen des Abschnitts des Isoliermaterials nahe jeder der mehreren Durchkontaktierungen einen Laserprozess umfasst.
  15. Gekapseltes Halbleiterbauelement, das Folgendes umfasst: einen integrierten Schaltkreis-Chip; ein Vergussmaterial, das um den integrierten Schaltkreis-Chip angeordnet ist; mehrere Durchkontaktierungen, die in dem Vergussmaterial angeordnet sind, wobei jede der mehreren Durchkontaktierungen eine erste Breite umfasst; ein Isoliermaterial, das auf einer ersten Seite des integrierten Schaltkreis-Chips, des Vergussmaterials und eines ersten Abschnitts einer jeden der mehreren Durchkontaktierungen angeordnet; und eine Interconnect-Struktur, die auf einer zweiten Seite des integrierten Schaltkreis-Chips, des Vergussmaterials und der mehreren Durchkontaktierungen angeordnet ist, wobei ein zweiter Abschnitt einer jeden der Durchkontaktierungen durch Öffnungen in dem Isoliermaterial hindurch frei liegt, und wobei die Öffnungen in dem Isoliermaterial eine zweite Breite umfassen, wobei die zweite Breite kleiner ist als die erste Breite.
  16. Gekapseltes Halbleiterbauelement nach Anspruch 15, wobei das Isoliermaterial ein Material umfasst, das aus einer Gruppe ausgewählt ist, die im Wesentlichen aus Folgendem besteht: ein Lötresist (SR), Polyimid (PI), Polybenzoxazol (PBO), und Kombinationen davon.
  17. Gekapseltes Halbleiterbauelement nach Anspruch 15 oder 16, wobei Seitenwände der Öffnungen in dem Isoliermaterial eine Form umfassen, die aus einer Gruppe ausgewählt ist, die im Wesentlichen aus Folgendem besteht: verjüngt, im Wesentlichen gerade, stufenförmig, und Kombinationen davon.
  18. Gekapseltes Halbleiterbauelement nach einem der Ansprüche 15 bis 17, wobei die Interconnect-Struktur eine Post-Passivation Interconnect(PPI)-Struktur oder eine Umverteilungsschicht (RDL) umfasst.
  19. Gekapseltes Halbleiterbauelement nach einem der Ansprüche 15 bis 18, das des Weiteren mehrere der integrierten Schaltkreis-Chips umfasst, wobei das Vergussmaterial um die, und zwischen den, mehreren integrierten Schaltkreis-Chips angeordnet, und wobei die Interconnect-Struktur über den mehreren integrierten Schaltkreis-Chips und dem Vergussmaterial angeordnet ist.
  20. Package-on-Package(PoP)-Bauelement, welches das gekapselte Halbleiterbauelement nach einem der Ansprüche 15 bis 19 enthält, wobei das gekapselte Halbleiterbauelement ein erstes gekapseltes Halbleiterbauelement umfasst, wobei das PoP-Bauelement ein zweites gekapseltes Halbleiterbauelement enthält, das mit dem ersten gekapselten Halbleiterbauelement durch mehrere Verbinder gekoppelt ist, und wobei jeder der mehreren Verbinder mit einem der mehreren Durchkontaktierungen durch das Isoliermaterial hindurch gekoppelt ist.
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