DE102015105855A1 - Halbleitergehäuse und Verfahren zu ihrer Ausbildung - Google Patents
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3178—Coating or filling in grooves made in the semiconductor body
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/074—Stacked arrangements of non-apertured devices
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
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- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
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- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
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- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
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- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
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- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
- H01L2221/68386—Separation by peeling
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Abstract
Ausführungsformen der vorliegenden Offenbarung umfassen Halbleitergehäuse und Verfahren zu ihrer Ausbildung. Eine Ausführungsform besteht aus einem Verfahren, das das Ausbilden eines ersten Die-Gehäuses umfasst, wobei das erste Die-Gehäuse einen ersten Die, ein erstes elektrisches Anschlussteil und eine erste Umverteilungsschicht umfasst, wobei die erste Umverteilungsschicht mit dem ersten Die und dem ersten elektrischen Anschlussteil verbunden ist, das Ausbilden einer Unterfüllung über dem ersten Die-Gehäuse, das Strukturieren der Unterfüllung, so dass sie eine Öffnung aufweist, um einen Abschnitt des ersten elektrischen Anschlussteils freizulegen, und das Verbinden eines zweiten Die-Gehäuses mit dem ersten Die-Gehäuse mit einer Verbindungsstruktur, wobei die Verbindungsstruktur mit dem ersten elektrischen Anschlussteil in der Öffnung der Unterfüllung verbunden ist.
Description
- HINTERGRUND
- Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderer elektronischer Ausrüstung. Halbleitervorrichtungen werden üblicherweise hergestellt, indem isolierende oder dielektrische Schichten, leitende Schichten und Halbleiterschichten verschiedener Materialien nach einander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um Schaltungskomponenten und Elemente darauf auszubilden.
- Die Halbleiterindustrie hat aufgrund von fortlaufenden Verbesserungen bei der Integrationsdichte einer Vielzahl von elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren etc.) ein schnelles Wachstum erlebt. Zumeist rührte diese Verbesserung der Integrationsdichte von der Verkleinerung des Halbleiter-Verfahrensknotens (z. B. dem Verkleinern des Halbleiter-Verfahrensknotens zu dem Unter-20 nm-Knoten) her. Da die Nachfrage nach Miniaturisierung, höherer Geschwindigkeit und größerer Bandbreite sowie niedrigerem Stromverbrauch und Latenz in letzter Zeit gewachsen ist, ist ein Bedarf nach kleineren und kreativeren Kapselungstechniken von Halbleiter-Dies gewachsen.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Einrichtungen nicht maßstabsgetreu gezeigt sind. Tatsächlich können die Abmessungen der verschiedenen Einrichtungen zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
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1A bis1J zeigen Schnittansichten von Zwischenschritten beim Ausbilden eines ersten Gehäuses in Übereinstimmung mit einigen Ausführungsformen. -
2A bis2C zeigen Schnittansichten von Zwischenschritten beim Befestigen eines zweiten Gehäuses an das erste Gehäuse der1A bis1J und das Vereinzeln der Gehäuse in Halbleitergehäuse in Übereinstimmung mit einigen Ausführungsformen. -
3A bis3C zeigen Schnittansichten von Halbleitergehäusen in Übereinstimmung mit einigen Ausführungsformen. -
4A und4B zeigen Schnittansichten von Zwischenschritten beim Ausbilden von Halbleitergehäusen in Übereinstimmung mit einigen Ausführungsformen. -
5A bis5C zeigen Schnittansichten von Halbleitergehäusen in Übereinstimmung mit einigen anderen Ausführungsformen. -
6 ,7A und7B zeigen Schnittansichten von Zwischenschritten beim Ausbilden von Halbleitergehäusen in Übereinstimmung mit einigen anderen Ausführungsformen. -
8 zeigt eine Schnittansicht eines Halbleitergehäuses in Übereinstimmung mit einigen Ausführungsformen. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Einrichtungen des vorgesehenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen zwischen der ersten Einrichtung und der zweiten Einrichtung ausgebildet sein können, so dass die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
- Weiter können räumlich relative Begriffe, wie „unten”, „unter”, „unterer”, „über”, „oberer” und ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit einem oder mehreren anderen Elementen oder Einrichtungen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
- Es werden Ausführungsformen mit Bezug auf Ausführungsformen in einem speziellen Kontext beschrieben, insbesondere eine dreidimensionale (3D) integrierte Fan-Out-(InFO)-Package-on-Package-(PoP)-Vorrichtung. Andere Ausführungsformen können jedoch auch auf andere elektrisch verbundene Komponenten angewendet werden, einschließlich, aber nicht beschränkt auf, Package-on-Package-Einrichtungen, Die-to-Die-Einrichtungen, Wafer-to-Wafer-Einrichtungen, Die-to-Substrate-Einrichtungen, beim Zusammenbau von Gehäusen, beim Verarbeiten von Substraten, bei Interposern, Substraten und Ähnlichem oder beim Befestigen von Eingabekomponenten, Leiterplatten, Dies oder anderen Komponenten oder zum Verbindungskapseln oder Befestigen von Kombinationen jeder anderen Art von integrierter Schaltung oder elektrischer Komponente.
-
1A bis1J zeigen Schnittansichten von Zwischenschritten beim Ausbilden zweier erster Halbleitergehäuse (Packages)100 in Übereinstimmung mit einigen Ausführungsformen. Die ersten Halbleitergehäuse in1A umfassen eine Haftschicht104 über einem Trägersubstrat102 , eine dielektrische Schicht106 über der Haftschicht104 und eine Keimschicht108 über der dielektrischen Schicht106 . Das Trägersubstrat102 kann jedes geeignete Substrat sein, das mechanische Unterstützung (während zwischengeschalteten Vorgängen im Herstellungsverfahren) für die Schichten über dem Trägersubstrat102 bereitstellt. Das Trägersubstrat102 kann ein Wafer sein, der Glas, Silizium (z. B. ein Siliziumwafer), Siliziumdioxid, eine Metallplatte, ein keramisches Material oder Ähnliches umfasst. - Die Haftschicht
104 kann auf dem Trägersubstrat102 angeordnet, beispielsweise laminiert sein. Die Haftschicht104 kann aus einem Klebstoff ausgebildet sein, etwa einem Ultraviolett-(UV)-Klebstoff, einem Licht-Wärme-Umwandlungs-(LTHC)-Material oder kann eine Laminierschicht sein, die aus einer Folie ausgebildet ist. - Die dielektrische Schicht
106 wird über der Haftschicht104 ausgebildet. Die dielektrische Schicht106 kann aus Siliziumnitrid, Siliziumkarbid, Siliziumoxid, Low-k-Dielektrika wie Kohlenstoff-dotierten Oxiden, Extremely-Low-k-Dielektrika wie porösem Kohlenstoff-dotiertem Siliziumdioxid, einem Polymer wie einem Epoxid, Polyimid, Benzocyclobuten (BCB), Polybenzoxazole (PBO), Ähnlichem oder einer Kombination daraus bestehen, obwohl andere relativ weiche, oft organische, Dielektrika auch verwendet werden können. Die dielektrische Schicht106 kann durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), einem Rotationsbeschichtungsverfahren, Ähnlichem oder einer Kombination daraus abgeschieden werden. - Die Keimschicht
108 wird über der dielektrischen Schicht106 ausgebildet. Die Keimschicht108 kann aus Kupfer, Titan, Nickel, Gold, Ähnlichem oder einer Kombination daraus hergestellt sein. Die Keimschicht108 kann durch PVD, CVD, ALD, Ähnlichem oder einer Kombination daraus abgeschieden werden. -
1B zeigt das Strukturieren der Keimschicht108 und das Ausbilden der elektrischen Anschlussteile110 . Die Keimschicht108 kann durch ein Ätzverfahren oder jedes andere geeignete Strukturierungsverfahren strukturiert werden. - Die elektrischen Anschlussteile
110 können über der Keimschicht108 ausgebildet werden und erstrecken sich von der Keimschicht108 in eine Richtung, die im Wesentlichen rechtwinklig zu einer Oberfläche der dielektrischen Schicht106 ist. In einigen Ausführungsformen werden die elektrischen Anschlussteile110 durch elektrisches Plattieren ausgebildet. In diesen Ausführungsformen sind die elektrischen Anschlussteile110 aus Kupfer, Aluminium, Nickel, Gold, Silber, Palladium, Zinn, Ähnlichem oder einer Kombination daraus hergestellt und können eine Verbundstruktur aufweisen, die mehrere Schichten umfasst. In diesen Ausführungsformen wird eine Opferschicht112 , etwa ein Fotoresist, über dem Trägersubstrat ausgebildet. In einigen Ausführungsformen wird das Fotoresist112 auf der Keimschicht108 ausgebildet und strukturiert und dann werden die elektrischen Anschlussteile110 in dem strukturieren Fotoresist112 ausgebildet. Das Fotoresist112 kann durch eine nasses Verfahren ausgebildet werden, etwa ein Rotationsbeschichtungsverfahren, oder durch ein trockenes Verfahren, etwa durch das Aufbringen eines trockenen Films. Mehrere Öffnungen werden in dem Fotoresist112 ausgebildet, um die darunterliegende Keimschicht108 freizulegen. Ein Plattierungsschritt wird dann ausgeführt, um die elektrischen Anschlussteile110 zu plattieren. - In alternativen Ausführungsformen können die elektrischen Anschlussteile
110 Bondstifte sein, die durch Drahtbonden über der dielektrischen Schicht106 und Schneiden des Bond-Drahts mit einem Abschnitt des Bond-Drahts, der an der zugehörigen Bondkugel befestigt bleibt, ausgebildet werden. Die elektrischen Anschlussteile110 können beispielsweise einen unteren Abschnitt und einen oberen Abschnitt umfassen, wobei der untere Abschnitt eine Bondkugel sein kann (nicht gezeigt), die bei dem Draht-Bonden ausgebildet wird, und der obere Abschnitt der verbleibende Bond-Draht sein kann (nicht gezeigt). Der obere Abschnitt des elektrischen Anschlussteils110 kann eine einheitliche Breite und eine einheitliche Form haben, die in dem oberen Teil, dem mittleren Teil und dem unteren Teil des oberen Abschnitts einheitlich sind. Die elektrischen Anschlussteile110 können aus metallischen Nicht-Lot-Materialien ausgebildet sein, die durch einen Draht-Bonder verbunden werden kann. In einigen Ausführungsformen sind die elektrischen Anschlussteile110 aus Kupferdraht, Golddraht, Ähnlichem oder einer Kombination daraus hergestellt und können eine Verbundstruktur aufweisen, die mehrere Schichten umfasst. In den Ausführungsformen mit Draht-Bonding können die Keimschicht108 und die Opferschicht112 fehlen. - Die elektrischen Anschlussteile
110 können eine rückseitige Umverteilungsschicht für das erste Gehäuse bilden. Diese rückseitige Umverteilungsschicht kann verwendet werden, um ein oder mehrere weitere Gehäuse oder Komponente(n) (siehe2A ) mit den ersten Gehäusen zu verbinden. -
1C zeigt das Entfernen der Opferschicht112 . Die Opferschicht112 kann durch ein geeignetes Entfernungsverfahren entfernt werden, etwa Plasmaätzen oder ein Ätzverfahren. -
1D zeigt das Befestigen von Dies120 an der dielektrischen Schicht106 . Erste Seiten der Dies120 können an der dielektrischen Schicht106 mit einer Haftschicht126 befestigt werden. Die Haftschicht126 kann aus jedem geeigneten Klebstoff bestehen, etwa einem Die-Befestigungsfilm oder Ähnlichem. Die Dies120 können ein einziger Die oder mehr als zwei Dies sein. Die Dies120 können einen Logik-Die umfassen, etwa einen Zentralprozessor (CPU), einen Grafikprozessor (GPU), Ähnliches oder eine Kombination daraus. In einigen Ausführungsformen umfassen die Dies120 einen Die-Stapel (nicht gezeigt), der sowohl Logik-Dies als auch Speicher-Dies umfassen kann. Die Dies120 können einen Eingabe/Ausgabe-(E/A)-Die, etwa einen breiten E/A-Die umfassen, der eine Verbindung zwischen dem ersten Gehäuse10 und dem nachfolgend befestigten zweiten Gehäuse200 herstellt (siehe2A ). - Die Dies
120 umfassen Kontaktflächen124 auf einer zweiten Seite der Dies120 . In einigen Ausführungsformen sind die Kontaktflächen124 Bondkontaktstellen. Die Bondkontaktstellen124 können über der zweiten Seite der Dies120 ausgebildet werden. In einigen Ausführungsformen werden die Bondkontaktstellen124 ausgebildet, indem Vertiefungen (nicht gezeigt) in einer dielektrischen Schicht (nicht gezeigt) auf der zweiten Seite der Dies120 ausgebildet werden. Die Vertiefungen können ausgebildet werden, um es zu ermöglichen, dass die Bondkontaktstellen124 in die dielektrische Schicht eingebettet werden. In anderen Ausführungsformen fehlen die Vertiefungen, da die Bondkontaktstellen124 in der dielektrischen Schicht ausgebildet werden können. Die Bondkontaktstellen124 verbinden die Dies120 elektrisch und/oder körperlich mit den nachfolgend verbundenen zweiten Gehäusen200 (siehe2A ) und/oder den elektrischen Anschlussteilen110 . In einigen Ausführungsformen umfassen die Bondkontaktstellen124 eine dünne Keimschicht (nicht gezeigt), die aus Kupfer, Titan, Nickel, Gold, Zinn, Ähnlichem oder einer Kombination daraus hergestellt ist. Das leitende Material der Bondkontaktstellen124 kann über der dünnen Keimschicht abgeschieden werden. Das leitende Material kann durch ein elektrochemisches Plattierverfahren, CVD, ALD, PVD, Ähnliches oder eine Kombination daraus ausgebildet werden. In einer Ausführungsform ist das leitende Material der Bondkontaktstellen124 Kupfer, Wolfram, Aluminium, Silber, Gold, Zinn, Ähnliches oder eine Kombination daraus. - In einer Ausführungsform sind die Kontaktflächen
124 Under-Bump-Metallisierungen (UBMs), die drei Schichten aus leitenden Materialien umfassen, etwa eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Ein Fachmann wird jedoch erkennen, dass es viele geeignete Anordnungen von Materialien und Schichten gibt, etwa eine Anordnung aus Chrom/Chrom-Kupfer-Legierung/Kupfer/Gold, eine Anordnung aus Titan/Titan-Wolfram/Kupfer oder eine Anordnung aus Kupfer/Nickel/Gold, die für das Ausbilden der UBMs124 geeignet sind. Alle geeigneten Materialien oder Materialschichten, die für die UBMs124 verwendet werden können, sollen vollständig in dem Schutzumfang der vorliegenden Anmeldung eingeschlossen sein. -
1E zeigt das Kapseln der Dies120 und der elektrischen Anschlussteile110 . In einigen Ausführungsformen werden die Dies120 und die elektrischen Anschlussteile110 durch ein Formmaterial130 gekapselt. Das Formmaterial130 kann auf den Dies120 und den elektrischen Anschlussteilen110 beispielsweise mittels Formpressen geformt werden. In einigen Ausführungsformen ist das Formmaterial130 aus einer Formmasse, einem Polymer, einem Epoxid, Siliziumoxid-Füllmaterial, Ähnlichem oder einer Kombination daraus hergestellt. Ein Aushärteschritt kann ausgeführt werden, um das Formmaterial130 auszuhärten, wobei das Aushärten ein thermisches Aushärten, ein UV-Aushärten, Ähnliches oder eine Kombination daraus sein kann. - In einigen Ausführungsformen werden die Dies
120 , die Kontaktflächen124 und die elektrischen Anschlussteile110 in dem Formmaterial130 vergraben und nach dem Aushärten des Formmaterials130 wird ein Planarisierungsschritt, etwa ein Schleifen, auf das Formmaterial130 angewendet, wie in1E gezeigt ist. Der Planarisierungsschritt wird verwendet, um überschüssige Abschnitte des Formmaterials130 zu entfernen, wobei die überschüssigen Abschnitte über oberen Flächen der Kontaktflächen124 und der elektrischen Anschlussteile110 liegen. In einigen Ausführungsformen werden Oberflächen der Kontaktflächen124 und Oberflächen110A der elektrischen Anschlussteile110 freigelegt und sind plan mit einer Oberfläche130A des Formmaterials130 und einer Oberfläche120A der Dies120 . Die elektrischen Anschlussteile110 können als Durch-Formmasse-Durchkontaktierungen (TMVs), Durch-Gehäuse-Durchkontaktierungen (TPVs) und/oder Durch-InFO-Durchkontaktierungen (TIVs) bezeichnet werden und werden im Folgenden als TIVs110 bezeichnet. - In anderen Ausführungsformen sind die Kontaktflächen
124 Durchkontaktierungen, die sich von der zweiten Seite der Dies120 teilweise in die Dies120 erstrecken oder die Durchkontaktierungen erstrecken sich in einigen Ausführungsformen vollständig durch die Dies120 . Die Durchkontaktierungen124 können durch ein Ätzverfahren ausgebildet werden, um Löcher (nicht gezeigt) in den Dies120 auszubilden, und die Löcher können mit einem leitenden Material wie Kupfer, Aluminium, Nickel, Gold, Silber, Palladium, Zinn, Ähnlichem oder einer Kombination daraus gefüllt werden und können eine Verbundstruktur aufweisen, die mehrere Schichten umfasst. Die Dies120 können auch Keimschichten, Sperrschichten, Auskleideschichten, Ähnliches oder eine Kombination daraus umfassen. -
1F zeigt das Ausbilden einer Umverteilungsschicht131 über den Dies120 , den TIVs110 und dem Formmaterial130 . Die Umverteilungsschicht131 kann eine oder mehrere Metallschichten umfassen, die manchmal als M1 und/oder MN bezeichnet werden, wobei die Metallschicht M1 die Metallschicht unmittelbar benachbart zu den Dies120 ist und die Metallschicht MN (manchmal als die oberste Metallschicht MN bezeichnet) die Metallschicht am weitesten entfernt von den Dies120 ist. In der gesamten Beschreibung bezieht sich der Begriff „Metallschicht” auf die Menge von Metallleitungen132 in der gleichen Schicht. Die Umverteilungsschicht131 kann eine oder mehrere Passivierungsschichten134 umfassen, wobei die eine oder mehreren Metallschichten (M1 bis MN) in der einen oder den mehreren Passivierungsschichten134 angeordnet sind. - Die Passivierungsschichten
134 können aus Siliziumnitrid, Siliziumkarbid, Siliziumoxid, Low-k-Dielektrika wie Kohlenstoff-dotierten Oxiden, Extremely-Low-k-Dielektrika wie porösem, Kohlenstoff-dotiertem Siliziumdioxid, einem Polymer wie einem Epoxid, Polyimid, BCB, PBO, Lötresist (SR), Ähnlichem oder einer Kombination daraus bestehen, obwohl andere relativ weiche, oft organische Dielektrika auch verwendet werden können, und werden durch CVD, PVD, ALD, ein Verfahren zum Aufschleudern eines Dielektrikums, ein Laminierverfahren, Ähnliches oder eine Kombination daraus abgeschieden. Die Passivierungsschichten134 können einem Aushärteschritt unterzogen werden, um die Passivierungsschichten134 auszuhärten, wobei das Aushärten ein thermisches Aushärten, ein UV-Aushärten, Ähnliches oder eine Kombination daraus sein kann. - Die Metallschichten
132 können mittels eines Single- und/oder Dual-Damascene-Verfahrens, eines Durchkontaktierung-zuerst-Verfahrens oder eines Metall-zuerst-Verfahrens ausgebildet werden. Die Metallschichten und Durchkontaktierungen132 können aus einem leitenden Material wie Kupfer, Aluminium, Titan, Ähnlichem oder einer Kombination daraus ausgebildet werden, mit oder ohne eine Sperrschicht. - Ein Damascene-Verfahren ist das Ausbilden einer strukturierten Schicht, die in eine andere Schicht eingebettet ist, so dass die oberen Flächen der beiden Schichten koplanar sind. Ein Damascene-Verfahren, das entweder nur Gräben oder nur Durchkontaktierungen erzeugt, ist als Single-Damascene-Verfahren bekannt. Ein Damascene-Verfahren, das gleichzeitig sowohl Gräben als auch Durchkontaktierungen erzeugt, ist als Dual-Damascene-Verfahren bekannt.
- In einer beispielhaften Ausführungsform werden die Metallschichten
132 mittels eines Dual-Damascene-Verfahrens ausgebildet. In diesem Beispiel kann das Ausbilden der M1-Schicht mit dem Ausbilden einer Ätzstoppschicht (nicht gezeigt) auf der untersten Passivierungsschicht134 und mit der nächsten Passivierungsschicht134 auf der Ätzstoppschicht beginnen. Nachdem die nächste Passivierungsschicht134 abgeschieden wurde, können Abschnitte der nächsten Passivierungsschicht134 weggeätzt werden, um vertiefte Einrichtungen wie Gräben und Durchkontaktierungen auszubilden, die mit einem leitenden Material gefüllt werden können, um verschiedene Bereiche der Umverteilungsschicht134 zu verbinden und die Metallleitungen132 und Durchkontaktierungen aufzunehmen. Dieses Verfahren kann für die verbleibenden Metallschichten bis zu MN wiederholt werden. - Die Umverteilungsschicht
131 kann als vorderseitige Umverteilungsschicht für das erste Gehäuse100 bezeichnet werden. Die vorderseitige Umverteilungsschicht131 kann verwendet werden, um das erste Gehäuse100 über die Anschlussteile136 mit einem oder mehreren Gehäusen, Gehäusesubstraten, Komponenten, Ähnlichem oder einer Kombination daraus zu verbinden (siehe1G ). - Die Anzahl von Metallschichten
132 und die Anzahl von Passivierungsschichten134 dienen nur beschreibenden Zwecken und sind nicht einschränkend. Es könnte eine andere Anzahl von Schichten vorhanden sein, die kleiner oder größer als die eine gezeigte Metallschicht ist. Es kann eine andere Anzahl von Passivierungsschichten und eine andere Anzahl von Metallschichten geben, die sich von denen unterscheiden, die in1F gezeigt sind. -
1G zeigt das Ausbilden einer Menge von leitenden Anschlussteilen136 über der Umverteilungsschicht131 und mit ihr elektrisch verbunden. Die leitenden Anschlussteile136 können Lötkugeln, Metallsäulen, Flip-Chip-(C4)-Bondhügel, Mikrobondhügel, Bondhügel, die mit der Technik mit stromlosem Nickel-stromlosem Palladium-Goldimmersion (ENEPIG) ausgebildet werden, oder Ähnliches. Die leitenden Anschlussteile136 können ein leitendes Material umfassen wie Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, Ähnliches oder eine Kombination daraus. In einer Ausführungsform, in der die leitenden Anschlussteile136 Lötkugeln sind, werden die leitenden Anschlussteile136 ausgebildet, indem anfangs eine Schicht aus Lot durch so verbreitet verwendete Verfahren wie Verdampfung, Elektroplattieren, Drucken, Lotübertragung, Kugelanordnung oder Ähnliches ausgebildet werden. Nachdem eine Lotschicht auf der Struktur ausgebildet wurde, kann ein Aufschmelzen ausgeführt werden, um das Material in die angestrebten Bondhügelformen zu formen. In einer weiteren Ausführungsform sind die leitenden Anschlussteile136 Metallsäulen (etwa Kupfersäulen), die durch Sputtern, Drucken, Elektroplattieren, stromloses Plattieren, CVD oder Ähnliches ausgebildet werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen wird eine Metall-Deckschicht (nicht gezeigt) auf der Oberseite der Metallsäulen-Anschlussteile136 ausgebildet. Die Metall-Deckschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, Ähnliches oder eine Kombination daraus umfassen und kann durch ein Plattierverfahren ausgebildet werden. - Obwohl nicht gezeigt, können UBMs vorhanden sein, die mit der Umverteilungsschicht
131 verbunden sind, wobei die leitenden Anschlussteile136 mit den UBMs (nicht gezeigt) verbunden sind. Die UBMs können ausgebildet werden, indem zuerst eine Menge von Öffnungen (nicht gezeigt) durch die oberste Passivierungsschicht134 ausgebildet werden können, um Oberflächen der Metallleitungen132 in der Metallschicht MN freizulegen. Die UBMs können sich durch diese Öffnungen in der Passivierungsschicht134 erstrecken und können sich auch entlang einer Oberfläche der Passivierungsschicht134 erstrecken. Die UBMs können drei Schichten aus leitenden Materialien umfassen, etwa eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Ein Fachmann wird jedoch erkennen, dass es viele geeignete Anordnungen von Materialien und Schichten geben kann, etwa eine Anordnung aus Chrom/Chrom-Kupfer-Legierung/Kupfer/Gold, eine Anordnung aus Titan/Titan-Wolfram/Kupfer oder eine Anordnung aus Kupfer/Nickel/Gold, die für das Ausbilden der UBMs124 geeignet sind. Alle geeigneten Materialien oder Materialschichten, die für die UBMs124 verwendet werden können, sollen vollständig in dem Schutzumfang der vorliegenden Anmeldung eingeschlossen sein. -
1H zeigt das Entfernen des Trägersubstrats102 und der Haftschicht104 , um die dielektrische Schicht106 freizulegen, gemäß einer Ausführungsform. In dieser Ausführungsform wird das erste Gehäuse auf einem Rahmen138 angeordnet, wobei die leitenden Anschlussteile136 zu dem Rahmen138 benachbart sind, während das Trägersubstrat102 und die Haftschicht104 entfernt werden. -
1I zeigt das Entfernen des Trägersubstrats102 und der Haftschicht104 , um die dielektrische Schicht106 freizulegen, gemäß einer weiteren Ausführungsform. In dieser Ausführungsform wird das erste Gehäuse auf einem zweiten Trägersubstrat140 platziert, wobei die leitenden Anschlussteile136 zu dem zweiten Trägersubstrat140 benachbart sind, während das Trägersubstrat102 und die Haftschicht104 entfernt werden. Diese Ausführungsform kann einen abziehbaren Klebstoff142 auf dem zweiten Trägersubstrat140 umfassen, wobei die leitenden Anschlussteile136 in dem abziehbaren Klebstoff142 eingebettet sind. Der abziehbare Klebstoff142 kann dazu beitragen, das erste Gehäuse100 an dem zweiten Trägersubstrat140 zu befestigen. Nachdem das Trägersubstrat102 entfernt wurde, kann der abziehbare Klebstoff142 durch ein Ablöseverfahren entfernt werden, das ein thermisches Verfahren, ein chemisches Entfernungsverfahren, Laser-Entfernen, eine UV-Behandlung, Ähnliches oder eine Kombination daraus umfasst. -
1J zeigt das Entfernen der dielektrischen Schicht106 . Die dielektrische Schicht106 kann durch ein geeignetes Entfernungsverfahren entfernt werden, etwa ein Ätzverfahren. Nachdem die dielektrische Schicht106 entfernt wurde, werden Abschnitte der Dies120 und der TIVs110 freigelegt. Rückseitige Oberflächen110B der TIVs110 werden freigelegt, was die Keimschichten108 einschließen kann. Zusätzlich werden rückseitige Oberflächen120B der Dies120 freigelegt, was die Haftschichten126 einschließen kann. In einigen Ausführungsformen können die TIVs110 beispielsweise durch ein Ätzverfahren vertieft werden, nachdem die dielektrische Schicht106 entfernt wurde. In einigen Ausführungsformen wird die Haftschicht126 entfernt, um die Oberflächen der Dies120 freizulegen. In anderen Ausführungsformen wurde die Haftschicht126 nicht verwendet, als die Dies120 an dem Trägersubstrat102 (siehe1C ) befestigt wurden. In einigen Ausführungsformen sind die Oberflächen130B und120B im Wesentlichen koplanar und höher als die Oberflächen110B . Mit anderen Worten können die TIVs110 in dem Formmaterial130 vertieft werden. -
2A bis2C zeigen Schnittansichten von Zwischenschritten beim Befestigen eines zweiten Gehäuses an dem ersten Gehäuse, das in den1A bis1J ausgebildet wurde, und das Vereinzeln der Gehäuse in Halbleitergehäuse in Übereinstimmung mit einigen Ausführungsformen. Mit Bezug auf2A werden zweite Gehäuse200 mit dem ersten Gehäuse100 durch eine Menge von leitenden Anschlussteilen210 verbunden, so dass Halbleitergehäuse300 ausgebildet werden. - Die zweiten Gehäuse
200 umfassen jeweils ein Substrat202 und einen oder mehrere gestapelte Dies212 (212A und212B ), die mit dem Substrat202 verbunden sind. Das Substrat202 kann aus einem Halbleitermaterial wie Silizium, Germanium, Diamant oder Ähnlichem hergestellt sein. Alternativ können auch Verbundmaterialien wie Silizium-Germanium, Siliziumkarbid, Galliumarsenid, Indiumarsenid, Indiumphosphid, Silizium-Germanium-Karbid, Gallium-Arsen-Phosphid, Gallium-Indium-Phosphid, Kombinationen daraus und Ähnliches verwendet werden. Zusätzlich kann das Substrat202 ein Silizium-auf-Isolator-(SOI)-Substrat sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial wie epitaktischem Silizium, Germanium, Silizium-Germanium, SOI, Silizium-Germanium-auf-Isolator (SGOI) oder Kombinationen daraus. Das Substrat202 basiert, in einer alternativen Ausführungsform, auf einem isolierenden Kern wie einem Glasfaser-verstärkten Harzkern. Ein beispielhaftes Kernmaterial ist Glasfaserharz, etwa FR4. Alternativen für das Kernmaterial umfassen Bismaleimid-Triazin-(BT)-Harz oder alternativ andere Leiterplatten-(PCB)-Materialien oder -Filme. Aufbaufilme wie Ajinomoto Build-Up Film (ABF) oder andere Laminate können für das Substrat202 verwendet werden. Das Substrat202 kann als Gehäusesubstrat202 bezeichnet werden. - Das Substrat
202 kann aktive und passive Vorrichtungen (in2A nicht gezeigt) umfassen. Wie ein Fachmann erkennen wird, können eine breite Vielfalt von Vorrichtungen wie Transistoren, Kondensatoren, Widerstände, Kombinationen daraus und Ähnliches verwendet werden, um die strukturellen und funktionalen Anforderungen an das Design für das Halbleitergehäuse300 zu erzeugen. Die Vorrichtungen können mittels aller geeigneten Verfahren ausgebildet werden. - Das Substrat
202 kann auch Metallisierungsschichten (nicht gezeigt) und Durchkontaktierungen208 umfassen. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen ausgebildet werden und sind so entworfen, dass sie die verschiedenen Vorrichtungen verbinden, um funktionale Schaltungen auszubilden. Die Metallisierungsschichten können aus abwechselnden Schichten aus dielektrischem (z. B. Low-k-Dielektrika) und leitendem Material (z. B. Kupfer) ausgebildet werden, wobei Durchkontaktierungen die Schichten aus leitendem Material verbinden, und können durch jedes geeignete Verfahren ausgebildet werden (etwa Abscheiden, Damascene, Dual-Damascene oder Ähnliches). In einigen Ausführungsformen ist das Substrat202 im Wesentlichen frei von aktiven und passiven Vorrichtungen. - Das Substrat
202 kann Bondkontaktstellen204 auf einer ersten Seite des Substrats202 aufweisen, um mit den gestapelten Dies212 und den Bondkontaktstellen206 auf einer zweiten Seite des Substrats202 verbunden zu werden, wobei die zweite Seite der ersten Seite des Substrats202 entgegengesetzt ist, um mit den leitenden Anschlussteilen210 verbunden zu werden. In einigen Ausführungsformen werden die Bondkontaktstellen204 und206 ausgebildet, indem Vertiefungen (nicht gezeigt) in den dielektrischen Schichten (nicht gezeigt) auf der ersten und der zweiten Seite des Substrats202 ausgebildet werden. Die Vertiefungen können so ausgebildet werden, dass ermöglicht wird, dass die Bondkontaktstellen204 und206 in die dielektrischen Schichten eingebettet werden. In anderen Ausführungsformen fehlen die Vertiefungen, da die Bondkontaktstellen204 und206 auf der dielektrischen Schicht ausgebildet sein können. In einigen Ausführungsformen umfassen die Bondkontaktstellen204 und206 eine dünne Keimschicht (nicht gezeigt), die aus Kupfer, Titan, Nickel, Gold, Palladium, Ähnlichem oder einer Kombination daraus hergestellt ist. Das leitende Material der Bondkontaktstellen204 und206 kann über der dünnen Keimschicht abgeschieden werden. Das leitende Material kann durch ein elektrochemisches Plattierverfahren, ein stromloses Plattierverfahren, CVD, ALD, PVD, Ähnliches oder eine Kombination daraus ausgebildet werden. In einer Ausführungsform besteht das leitende Material der Bondkontaktstellen204 und206 aus Kupfer, Wolfram, Aluminium, Silber, Gold, Ähnlichem oder einer Kombination daraus. - In einer Ausführungsform sind die Bondkontaktstellen
204 und206 UBMs, die drei Schichten aus leitenden Materialien umfassen, etwa eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel. Ein Fachmann wird jedoch erkennen, dass es viele geeignete Anordnungen von Materialien und Schichten gibt, etwa eine Anordnung aus Chrom/Chrom-Kupfer-Legierung/Kupfer/Gold, eine Anordnung aus Titan/Titan-Wolfram/Kupfer oder eine Anordnung aus Kupfer/Nickel/Gold, die für das Ausbilden der UBMs204 und206 geeignet sind. Alle geeigneten Materialien oder Materialschichten, die für die UBMs204 und206 verwendet werden können, sollen vollständig in dem Schutzumfang der vorliegenden Anmeldung eingeschlossen sein. In einigen Ausführungsformen erstrecken sich die Durchkontaktierungen208 durch das Substrat202 und verbinden mindestens eine Bondkontaktstelle204 mit mindestens einer Bondkontaktstelle206 . - In der gezeigten Ausführungsform werden die gestapelten Dies
212 mit dem Substrat202 durch Draht-Bonds214 verbunden, obwohl andere Verbindungen verwendet werden können, etwa leitende Bondhügel. In einer Ausführungsform sind die gestapelten Dies212 gestapelte Speicher-Dies. Die gestapelten Speicher-Dies212 können beispielsweise Double-Data-Rate-(DDR)-Speichermodule mit niedrigem Stromverbrauch (LP) umfassen, etwa LPDDR1, LPDDR2, LPDDR3 oder ähnliche Speichermodule. - In einigen Ausführungsformen können die gestapelten Dies
212 und die Draht-Bonds214 durch ein Formmaterial216 gekapselt werden. Das Formmaterial216 kann auf den gestapelten Dies212 und den Draht-Bonds214 , beispielsweise mittels Formpressen, geformt werden. In einigen Ausführungsformen ist das Formmaterial216 eine Formmasse, ein Polymer, ein Epoxid, Siliziumoxid-Füllmaterial, Ähnliches oder eine Kombination daraus. Ein Aushärteschritt kann ausgeführt werden, um das Formmaterial216 auszuhärten, wobei das Aushärten ein thermisches Aushärten, ein UV-Aushärten, Ähnliches oder eine Kombination daraus sein kann. - In einigen Ausführungsformen werden die gestapelten Dies
212 und die Draht-Bonds214 in dem Formmaterial216 vergraben und nach dem Aushärten des Formmaterials216 wird ein Planarisierungsschritt, etwa ein Schleifen, ausgeführt, um überschüssige Abschnitte des Formmaterials216 zu entfernen und eine im Wesentlichen planare Oberfläche für die zweiten Gehäuse200 bereitzustellen. - Nachdem die zweiten Gehäuse
200 ausgebildet wurden, werden die Gehäuse200 mit den ersten Gehäusen100 durch die leitenden Anschlussteile210 , die Bondkontaktstellen206 und die TIVs110 verbunden. In einigen Ausführungsformen können die gestapelten Speicher-Dies212 mit den Dies120 durch die Draht-Bonds214 , die Bondkontaktstellen204 und206 , durch die Durchkontaktierungen208 , die leitenden Anschlussteile210 und die TIVs110 verbunden werden. - Die leitenden Anschlussteile
210 können den leitenden Anschlussteilen136 ähneln, die oben beschrieben sind, und die Beschreibung wird hier nicht wiederholt, obwohl die leitenden Anschlussteile210 und136 nicht gleich sein müssen. In einigen Ausführungsformen werden, bevor die leitenden Anschlussteile210 verbunden werden, die leitenden Anschlussteile210 mit einem Flussmittel (nicht gezeigt) beschichtet, etwa einem rückstandsfreien Flussmittel (engl. „no-clean flux”). Die leitenden Anschlussteile210 können in das Flussmittel getaucht werden oder das Flussmittel kann auf die leitenden Anschlussteile210 gesprüht werden. In einer weiteren Ausführungsform kann das Flussmittel auf die Oberflächen der TIVs110 aufgebracht werden. - Die Verbindung zwischen dem zweiten Gehäuse
200 und dem ersten Gehäuse100 kann eine Lötverbindung oder eine direkte Metall-Metall-Verbindung (etwa Kupfer-Kupfer oder Zinn-Zinn) sein. In einer Ausführungsform wird das zweite Gehäuse200 mit dem ersten Gehäuse100 durch ein Aufschmelzverfahren verbunden. Während dieses Aufschmelzverfahrens sind die leitenden Anschlussteile210 in Kontakt mit den Bondkontaktstellen206 und den TIVs110 , um das zweite Gehäuse200 mit dem ersten Gehäuse100 körperlich und elektrisch zu verbinden. Nach dem Verbindungsverfahren kann sich eine intermetallische Verbindung (IMC)218 an der Grenzfläche der TIVs110 und der leitenden Anschlussteile210 und auch an der Grenzfläche zwischen den leitenden Anschlussteilen210 und den Bondkontaktstellen206 (nicht gezeigt) bilden. -
2B zeigt das Ausbilden einer Unterfüllung220 zwischen dem ersten Gehäuse100 und dem zweiten Gehäuse200 und zwischen den leitenden Anschlussteilen210 . Die Unterfüllung220 kann aus einem flüssigen Epoxid, einem verformbaren Gel, einem Silikonkautschuk, einem nicht-leitenden Film, einem Polymer, PBO, Polyimid, Lötresist oder einer Kombination daraus ausgebildet werden. Die Unterfüllung220 stellt eine Verstärkung für die leitenden Anschlussteile210 bereit und kann mittels Kapillarkräfte aufgebracht werden, nachdem die leitenden Anschlussteile210 zwischen dem ersten Gehäuse100 und dem zweiten Gehäuse200 verbunden wurden. In diesen Ausführungsformen umfasst die Unterfüllung220 eine Hohlkehle mit Seitenwänden220A , die diagonal zu rückseitigen Oberflächen120B der Dies120 liegen. In einigen Ausführungsformen wird die Unterfüllung220 so ausgebildet, dass sie Öffnungen222 über den Dies120 freilässt. -
2C zeigt, dass die Halbleitergehäuse300 vereinzelt werden. Die Halbleitergehäuse300 können von dem Rahmen138 entfernt werden und über einer Struktur232 platziert werden, etwa einer Vereinzelungsfolie. Die Halbleitergehäuse300 können durch ein Schneidewerkzeug234 vereinzelt werden, etwa eine Die-Säge, einen Laser, Ähnliches oder einer Kombination daraus. - Die Anzahl der ersten Gehäuse
100 und der zweiten Gehäuse200 in den1A bis1J und den2A bis2C dienen nur beschreibenden Zwecken und sind nicht einschränkend. Es könnte jede Anzahl von Gehäusen vorhanden sein, die kleiner oder größer als die zwei gezeigten Gehäuse ist. -
3A bis3C zeigen Schnittansichten von Halbleitergehäusen300 in Übereinstimmung mit einigen Ausführungsformen. Mit Bezug auf3A weist diese Ausführungsform die Unterfüllung220 einschließlich der Hohlkehlen auf. Das erste Gehäuse100 hat eine Breite W100, das zweite Gehäuse hat eine Breite W200 und die Unterfüllung220 hat eine äußere Breite W220 zwischen dem ersten und dem zweiten Gehäuse100 und200 . Die Öffnung222 in der Unterfüllung220 hat eine Breite W222 und der Die120 hat eine Breite W120. In einer Ausführungsform ist die Breite W220 kleiner oder gleich der Breite W100, die Breite W200 ist kleiner oder gleich der Breite W220 und die Breite W222 ist kleiner oder gleich der Breite W120. In einer weiteren Ausführungsform ist die Breite W220 kleiner als die Breite W100, die Breite W200 ist kleiner als die Breite W220 und die Breite W222 ist kleiner als die Breite W120. Die Unterfüllung220 hat eine Höhe H220 zwischen dem ersten und dem zweiten Gehäuse100 und200 (manchmal als Abstandshöhe bezeichnet). In einer Ausführungsform liegt die Höhe H220 zwischen etwa 1 μm und etwa 200 μm. -
3B zeigt eine weitere Ausführungsform des Halbleitergehäuses300 . Diese Ausführungsform ähnelt der vorhergehenden Ausführungsform von3A , außer dass es keine Öffnung (siehe222 in3A ) in der Unterfüllung220 gibt. Die Öffnung222 kann ausgebildet werden, indem nur die Unterfüllung220 um die äußeren Ränder des Halbleitergehäuses300 und nicht in dem mittleren Bereich des Halbleitergehäuses300 ausgebildet wird. Details mit Bezug auf diese Ausführungsform, die denen für die vorher beschriebene Ausführungsform ähneln, werden hier nicht wiederholt. -
3C zeigt eine weitere Ausführungsform des Halbleitergehäuses300 . Diese Ausführungsform ähnelt der vorhergehenden Ausführungsform von3B , außer dass es eine Pufferschicht230 gibt, die zwischen dem ersten Gehäuse100 und dem zweiten Gehäuse200 angeordnet ist. Details mit Bezug auf diese Ausführungsform, die denen für die vorher beschriebene Ausführungsform ähneln, werden hier nicht wiederholt. - Die Pufferschicht
230 wird über dem Die120 (und der Haftschicht126 , wenn vorhanden), den TIVs110 und dem Formmaterial130 ausgebildet. Die Pufferschicht230 kann aus einem Polymer, etwa Polyimid, PBO oder Ähnlichem ausgebildet sein. Die Pufferschicht230 kann auch aus einem LTHC-Material bestehen. In einer Ausführungsform wird die Pufferschicht230 so ausgebildet, dass sie eine Dicke zwischen etwa 0,1 μm und etwa 20 μm hat. - Indem die dielektrische Schicht
106 von dem ersten Gehäuse100 entfernt wird, kann die Verkrümmung des ersten Gehäuses100 verringert werden, und somit kann die Koplanarität und die Steuerung der Abstandshöhe zwischen dem ersten Gehäuse100 und dem zweiten Gehäuse200 verbessert werden. Zusätzlich vermeidet die Verwendung von rückstandsfreien Flussmitteln das Problem von Flussmittelrückständen zwischen dem ersten Gehäuse100 und dem zweiten Gehäuse200 . Des Weiteren sind, indem die Unterfüllung220 vor dem Vereinzelungsverfahren ausgebildet wird, die leitenden Anschlussteile210 vor elektrischen Ausfällen geschützt (z. B. Kurzschlüssen zwischen leitenden Anschlussteilen), die durch Reststoffe von dem Vereinzelungsverfahren hervorgerufen werden. Darüber hinaus wird die Verunreinigung der Unterfüllung zwischen den beiden Halbleitergehäusen300 und auch das Problem, dass die Unterfüllung zwischen den benachbarten zweiten Gehäusen200 nach oben kriecht, verhindert, indem das zweite Gehäuse200 eine kleinere Breite als das erste Gehäuse100 hat, was der Unterfüllung220 mehr Raum zwischen den Halbleitergehäusen300 bietet. -
4A und4B zeigen Schnittansichten von Zwischenschritten beim Ausbilden des Halbleitergehäuses300 in Übereinstimmung mit einigen anderen Ausführungsformen. Diese Ausführungsform ähnelt den vorhergehenden Ausführungsformen in1A bis1J und2A bis2C , außer dass die Unterfüllung220 ausgebildet und strukturiert wird, bevor das erste Gehäuse100 mit dem zweiten Gehäuse200 verbunden wird. Details mit Bezug auf diese Ausführungsform, die denen für die vorher beschriebene Ausführungsform ähneln, werden hier nicht wiederholt. -
4A zeigt einen Herstellungs-Zwischenschritt, nachdem die Schritte, die in1A bis1J gezeigt sind, schon abgeschlossen wurden. Nach dem Schritt in1J wird die Unterfüllung220 über den Dies120 , dem Formmaterial130 und den TIVs110 ausgebildet. Die Unterfüllung220 kann durch CVD, PVD oder ALD abgeschieden werden oder durch ein nasses Verfahren, etwa ein Rotationsbeschichtungsverfahren, ein Siebdruckverfahren, oder ein trockenes Verfahren, etwa durch Rollen auf einem trockenen Film, ausgebildet werden. Nachdem die Unterfüllung220 ausgebildet wurde, wird die Unterfüllung220 strukturiert, um Öffnungen224 über den TIVs110 auszubilden, um Abschnitte der TIVs110 (und der Keimschicht108 , wenn vorhanden) freizulegen. In einigen Ausführungsformen wird die Unterfüllung220 strukturiert, um Öffnungen220 über den Dies120 (und der Haftschicht126 , wenn vorhanden) auszubilden. Die Unterfüllung220 kann mittels geeigneter Fotolithographietechniken und Ätzen, etwa ein Laser-Ätzverfahren, strukturiert werden. Die Öffnungen222 werden so ausgebildet, dass sie eine Breite W222 haben, und die Öffnungen224 werden so ausgebildet, dass sie eine Breite W224 haben. In einer Ausführungsform ist die Breite W222 kleiner oder gleich der Breite W120 und die Breite W224 ist kleiner oder gleich der Breite W110 der TIVs110 . In einer weiteren Ausführungsform ist die Breite W222 kleiner als die Breite W120 und die Breite W224 ist kleiner als die Breite W110. In einer Ausführungsform, die die Pufferschicht230 umfasst (siehe3C und5C ), ist die Breite der Öffnung der Pufferschicht230 in den Öffnungen224 kleiner oder gleich der Breite W224. Die Unterfüllung220 kann so ausgebildet werden, dass sie die Höhe H220 von etwa 1 μm bis etwa 200 μm hat. In dieser Ausführungsform weist die Unterfüllung220 Seitenwände220A auf, die im Wesentlichen rechtwinklig zu rückseitigen Oberflächen120B der Dies120 sind. In einigen Ausführungsformen wird die Unterfüllung220 so strukturiert, dass es keine Unterfüllung220 in der Risslinie zwischen den benachbarten ersten Gehäusen100 gibt. -
4B zeigt das Befestigen der zweiten Gehäuse200 an dem ersten Gehäuse100 von4A . Dies ähnelt dem Verfahren, das oben in2A beschrieben ist, außer dass die Unterfüllung220 während des Verbindungsverfahrens vorhanden ist. Details mit Bezug auf diese Ausführungsform, die denen für die vorher beschriebene Ausführungsform ähneln, werden hier nicht wiederholt. Die Gehäuse200 und100 werden dann vereinzelt, wie oben in2C beschrieben ist. -
5A bis5C zeigen Schnittansichten von Halbleitergehäusen300 in Übereinstimmung mit einigen anderen Ausführungsformen. Diese Ausführungsformen ähneln den Ausführungsformen, die oben in3A bis3C beschrieben sind, außer dass in diesen Ausführungsformen die Unterfüllung220 ausgebildet wird, bevor die Gehäuse mit einander verbunden werden, und die Seitenwände220A der Unterfüllung220 im Wesentlichen rechtwinklig zu der rückseitigen Oberfläche des Dies120 sind und die Unterfüllung keine Hohlkehlen aufweist. Details mit Bezug auf diese Ausführungsform, die denen für die vorher beschriebene Ausführungsform ähneln, werden hier nicht wiederholt. - Mit Bezug auf
5A weist die Unterfüllung220 die Öffnung222 über dem Die120 auf.5B zeigt, dass die Unterfüllung220 keine Öffnung über dem Die120 aufweist.5C zeigt das Halbleitergehäuse300 mit der Pufferschicht230 über dem ersten Gehäuse100 . - Indem die dielektrische Schicht
106 von dem ersten Gehäuse100 entfernt wird und die Unterfüllung220 ausgebildet wird, bevor die Gehäuse verbunden werden, kann die Verkrümmung des ersten Gehäuses100 verringert werden, und somit kann die Koplanarität und die Steuerung der Abstandshöhe zwischen dem ersten Gehäuse100 und dem zweiten Gehäuse200 verbessert werden. Des Weiteren sind, indem die Unterfüllung220 vor dem Vereinzelungsverfahren ausgebildet wird, die leitenden Anschlussteile210 vor elektrischen Ausfällen geschützt (z. B. Kurzschlüssen zwischen leitenden Anschlussteilen), die durch Reststoffe von dem Vereinzelungsverfahren hervorgerufen werden. Darüber hinaus wird die Verunreinigung der Unterfüllung zwischen den beiden Halbleitergehäusen300 und auch das Problem, dass die Unterfüllung zwischen den benachbarten zweiten Gehäusen200 nach oben kriecht, verhindert, indem das zweite Gehäuse200 eine kleinere Breite als das erste Gehäuse100 hat, was der Unterfüllung220 mehr Raum zwischen den Halbleitergehäusen300 bietet. -
6 ,7A und7B zeigen Schnittansichten von Zwischenschritten beim Ausbilden von Halbleitergehäusen in Übereinstimmung mit einigen anderen Ausführungsformen. Diese Ausführungsform ähnelt der Ausführungsform in1J , die oben beschrieben ist, außer dass die dielektrische Schicht106 mit einem Schleifverfahren anstatt einem Ätzverfahren entfernt wird. Details mit Bezug auf diese Ausführungsform, die denen für die vorher beschriebene Ausführungsform ähneln, werden hier nicht wiederholt. - In dieser Ausführungsform kann das Schleifverfahren ein chemisch-mechanisches Polier-(CMP)-Verfahren sein. Das Schleifverfahren kann die Keimschicht
108 und die Haftschicht126 entfernen. In einigen Ausführungsformen sind die Oberflächen130B ,120B und110B im Wesentlichen koplanar. In einigen anderen Ausführungsformen sind die Oberflächen130B und120B im Wesentlichen koplanar, während die Oberflächen110B in das Formmaterial130 vertieft sind. - Die Verarbeitung dieser Ausführungsform kann mit dem Befestigen der zweiten Gehäuse
200 und dem Vereinzeln fortfahren, wie in2A bis2C beschrieben wurde. Diese Ausführungsform kann jeden der Unterfüllungsentwürfe anwenden, die in2A bis3C und4A und5C beschrieben sind. -
7A zeigt eine Schnittansicht eines Halbleitergehäuses300 von dem ersten Gehäuse100 in6 mit dem Unterfüllungsentwurf mit Hohlkehlen der2A bis3C . Obwohl die Unterfüllung220 mit der Öffnung222 gezeigt ist, kann die Öffnung222 fehlen.7B zeigt eine Schnittansicht eines Halbleitergehäuses300 von dem ersten Gehäuse100 in6 mit dem Unterfüllungsentwurf ohne Hohlkehlen der4A bis5C . -
8 zeigt eine Schnittansicht eines Halbleitergehäuses400 in Übereinstimmung mit einigen Ausführungsformen. Das Halbleitergehäuse400 beinhaltet es, dass das Halbleitergehäuse300 an einem Gehäusesubstrat402 befestigt wird. Das Halbleitergehäuse300 kann eine der Ausführungsformen des Halbleitergehäuses300 sein, die oben beschrieben sind. Das Halbleitergehäuse300 wird an dem Gehäusesubstrat402 mittels der leitenden Anschlussteile136 befestigt. - Das Gehäusesubstrat
402 kann aus einem Halbleitermaterial hergestellt sein, etwa Silizium, Germanium, Diamant oder Ähnlichem. Alternativ können auch Verbundmaterialien wie Silizium-Germanium, Siliziumkarbid, Galliumarsenid, Indiumarsenid, Indiumphosphid, Silizium-Germanium-Karbid, Gallium-Arsen-Phosphid, Gallium-Indium-Phosphid, Kombinationen daraus und Ähnliches verwendet werden. Zusätzlich kann das Gehäusesubstrat402 ein SOI-Substrat sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial wie epitaktischem Silizium, Germanium, Silizium-Germanium, SOI, SGOI oder Kombinationen daraus. Das Gehäusesubstrat402 basiert, in einer alternativen Ausführungsform, auf einem isolierenden Kern wie einem Glasfaserverstärkten Harzkern. Ein beispielhaftes Kernmaterial ist Glasfaserharz, etwa FR4. Alternativen für das Kernmaterial umfassen Bismaleimid-Triazin-(BT)-Harz oder alternativ andere PCB-Materialien oder -Filme. Aufbaufilme wie ABF oder andere Laminate können für das Gehäusesubstrat402 verwendet werden. - Das Gehäusesubstrat
402 kann aktive und passive Vorrichtungen (in8 nicht gezeigt) umfassen. Wie ein Fachmann erkennen wird, können eine breite Vielfalt von Vorrichtungen wie Transistoren, Kondensatoren, Widerstände, Kombinationen daraus und Ähnliches verwendet werden, um die strukturellen und funktionalen Anforderungen an das Design für das Halbleitergehäuse400 zu erzeugen. Die Vorrichtungen können mittels aller geeigneten Verfahren ausgebildet werden. - Das Gehäusesubstrat
402 kann auch Metallisierungsschichten und Durchkontaktierungen404 umfassen. Die Metallisierungsschichten404 können über den aktiven und passiven Vorrichtungen ausgebildet werden und sind so entworfen, dass sie die verschiedenen Vorrichtungen verbinden, um funktionale Schaltungen auszubilden. Die Metallisierungsschichten404 können aus abwechselnden Schichten aus dielektrischem (z. B. Low-k-Dielektrika) und leitendem Material (z. B. Kupfer) ausgebildet werden, wobei Durchkontaktierungen die Schichten aus leitendem Material verbinden, und können durch jedes geeignete Verfahren ausgebildet werden (etwa Abscheiden, Damascene, Dual-Damascene oder Ähnliches). In einigen Ausführungsformen ist das Gehäusesubstrat402 im Wesentlichen frei von aktiven und passiven Vorrichtungen. - Das Halbleitergehäuse
400 umfasst eine Unterfüllung406 zwischen dem Halbleitergehäuse300 und dem Substrat402 und zwischen den leitenden Anschlussteilen136 . Die Unterfüllung406 kann aus einem flüssigen Epoxid, einem verformbaren Gel, einem Silikonkautschuk, einem nicht-leitenden Film, einem Polymer, PBO, Polyimid, Lötresist oder einer Kombination daraus ausgebildet werden. Die Unterfüllung406 stellt eine Verstärkung für die leitenden Anschlussteile136 bereit und kann mittels Kapillarkräfte aufgebracht werden, nachdem die leitenden Anschlussteile136 zwischen dem Halbleitergehäuse300 und dem Substrat402 verbunden wurden. In diesen Ausführungsformen umfasst die Unterfüllung406 eine Hohlkehle und kann sich nach oben entlang des Halbleitergehäuses erstrecken, so dass sie angrenzenden Seitenwänden des ersten Gehäuses100 , der Unterfüllung220 und des zweiten Gehäuses200 benachbart ist. - Indem die dielektrische Schicht von dem ersten Gehäuse entfernt wird und die Unterfüllung ausgebildet wird, bevor die Gehäuse verbunden werden, kann die Verkrümmung des ersten Gehäuses verringert werden, und somit kann die Koplanarität und die Steuerung der Abstandshöhe zwischen dem ersten Gehäuse und dem zweiten Gehäuse verbessert werden. Des Weiteren sind, indem die Unterfüllung vor dem Vereinzelungsverfahren ausgebildet wird, die leitenden Anschlussteile vor elektrischen Ausfällen geschützt (z. B. Kurzschlüssen zwischen leitenden Anschlussteilen), die durch Reststoffe von dem Vereinzelungsverfahren hervorgerufen werden. Darüber hinaus wird die Verunreinigung der Unterfüllung zwischen den beiden Halbleitergehäusen und auch das Problem, dass die Unterfüllung zwischen den benachbarten zweiten Gehäusen nach oben kriecht, verhindert, indem das zweite Gehäuse eine kleinere Breite als das erste Gehäuse hat, was der Unterfüllung mehr Raum zwischen den Halbleitergehäusen bietet.
- Eine Ausführungsform ist ein Verfahren, das das Ausbilden eines ersten Gehäuses umfasst. Das Ausbilden des ersten Gehäuses umfasst das Ausbilden einer ersten dielektrischen Schicht über einem Trägersubstrat, das Ausbilden eines ersten elektrischen Anschlussteils über der ersten dielektrischen Schicht, das Befestigen eines ersten Dies benachbart zu dem ersten elektrischen Anschlussteil und über der ersten dielektrischen Schicht, das Ausbilden einer Umverteilungsschicht über dem ersten Die und dem ersten elektrischen Anschlussteil, das Ausbilden eines zweiten elektrischen Anschlussteils über der Umverteilungsschicht, wobei das zweite elektrische Anschlussteil mit dem ersten Die und/oder dem ersten elektrischen Anschlussteil verbunden wird, das Entfernen des Trägersubstrats, um die erste dielektrische Schicht freizulegen, und das Entfernen der ersten dielektrischen Schicht, um Abschnitte des ersten Dies und des ersten elektrischen Anschlussteils freizulegen. Das Verfahren umfasst weiter das Verbinden eines zweiten Gehäuses mit dem ersten Gehäuse durch eine Verbindungsstruktur, wobei die Verbindungsstruktur mit dem ersten elektrischen Anschlussteil verbunden ist, und das Ausbilden einer Unterfüllung zwischen dem ersten Gehäuse und dem zweiten Gehäuse.
- Eine weitere Ausführungsform ist ein Verfahren, das das Ausbilden eines ersten Die-Gehäuses umfasst, wobei das erste Die-Gehäuse einen ersten Die, ein erstes elektrisches Anschlussteil und eine erste Umverteilungsschicht umfasst, wobei die erste Umverteilungsschicht mit dem ersten Die und dem ersten elektrischen Anschlussteil verbunden ist, das Ausbilden einer Unterfüllung über dem ersten Die-Gehäuse, das Strukturieren der Unterfüllung, so dass eine Öffnung einen Abschnitt des ersten elektrischen Anschlussteils freilegt, und das Verbinden eines zweiten Die-Gehäuses mit dem ersten Die-Gehäuse durch eine Verbindungsstruktur, wobei die Verbindungsstruktur mit dem ersten elektrischen Anschlussteil in der Öffnung der Unterfüllung verbunden ist.
- Eine weitere Ausführungsform ist ein Halbleitergehäuse, das ein erstes Gehäuse umfasst. Das erste Gehäuse umfasst einen ersten Die, ein Kapselungsmittel, das den ersten Die umgibt, und eine Durch-Gehäuse-Durchkontaktierung, die sich durch das Kapselungsmittel erstreckt. Das Halbleitergehäuse umfasst weiter ein zweites Gehäuse, das einen zweiten Die umfasst, wobei das zweite Gehäuse mit dem ersten Gehäuse durch eine Menge von Anschlussteilen verbunden ist, und eine Unterfüllung zwischen dem ersten Gehäuse und dem zweiten Gehäuse und die Menge von Anschlussteilen umgebend, wobei die Unterfüllung Seitenwände aufweist, die im Wesentlichen rechtwinklig zu einer rückseitigen Oberfläche des ersten Dies sind.
- Das Vorangegangene beschreibt Merkmale von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Verfahren, das Folgendes umfasst: Ausbilden eines ersten Gehäuses, das Folgendes umfasst: Ausbilden einer ersten dielektrischen Schicht über einem Trägersubstrat; Ausbilden eines ersten elektrischen Anschlussteils über der ersten dielektrischen Schicht; Befestigen eines ersten Dies benachbart zu dem ersten elektrischen Anschlussteil und über der ersten dielektrischen Schicht; Ausbilden einer Umverteilungsschicht über dem ersten Die und dem ersten elektrischen Anschlussteil; Ausbilden eines zweiten elektrischen Anschlussteils über der Umverteilungsschicht, wobei das zweite elektrische Anschlussteil mit dem ersten Die und/oder dem ersten elektrischen Anschlussteil verbunden ist; Entfernen des Trägersubstrats, um die erste dielektrische Schicht freizulegen; und Entfernen der ersten dielektrischen Schicht, um Abschnitte des ersten Dies und des ersten elektrischen Anschlussteils freizulegen; Verbinden eines zweiten Gehäuses mit dem ersten Gehäuse mittels einer Verbindungsstruktur, wobei die Verbindungsstruktur mit dem ersten elektrischen Anschlussteil verbunden ist; und Ausbilden einer Unterfüllung zwischen dem ersten Gehäuse und dem zweiten Gehäuse.
- Verfahren nach Anspruch 1, wobei das Ausbilden der Unterfüllung zwischen dem ersten Gehäuse und dem zweiten Gehäuse Folgendes umfasst: nach dem Verbinden des zweiten Gehäuses mit dem ersten Gehäuse mit der Verbindungsstruktur, Einspritzen der Unterfüllung zwischen dem ersten Gehäuse und dem zweiten Gehäuse, wobei die Unterfüllung die Verbindungsstruktur umgibt.
- Verfahren nach Anspruch 2, wobei nach dem Einspritzen der Unterfüllung zwischen dem ersten Gehäuse und dem zweiten Gehäuse ein Abschnitt des ersten Dies durch die Unterfüllung freiliegt.
- Verfahren nach Anspruch 1, wobei das Ausbilden der Unterfüllung zwischen dem ersten Gehäuse und dem zweiten Gehäuse Folgendes umfasst: vor dem Verbinden des zweiten Gehäuses mit dem ersten Gehäuse mittels der Verbindungsstruktur, Ausbilden der Unterfüllung über dem ersten Gehäuse; und Strukturieren der Unterfüllung, um einen Abschnitt von mindestens dem ersten elektrischen Anschlussteil freizulegen.
- Verfahren nach Anspruch 4, wobei das Strukturieren der Unterfüllung weiter das Strukturieren der Unterfüllung, um einen Abschnitt des ersten Dies freizulegen, umfasst.
- Verfahren nach einem der vorangegangenen Ansprüche, wobei das Ausbilden der Unterfüllung zwischen dem ersten Gehäuse und dem zweiten Gehäuse das Ausbilden eines flüssigen Epoxids, eines verformbaren Gels, eines Silikonkautschuks, eines nicht-leitenden Films, eines Polymers, Polybenzoxazole, Polyimid, Lötresist oder einer Kombination daraus umfasst.
- Verfahren nach einem der vorangegangenen Ansprüche, wobei das Entfernen der ersten dielektrischen Schicht weiter das Ätzen der ersten dielektrischen Schicht umfasst, um Abschnitte des ersten Dies und des ersten elektrischen Anschlussteils freizulegen.
- Verfahren nach einem der Ansprüche 1 bis 6, wobei das Entfernen der ersten dielektrischen Schicht weiter das Schleifen der ersten dielektrischen Schicht umfasst, um Abschnitte des ersten Dies und des ersten elektrischen Anschlussteils freizulegen.
- Verfahren nach einem der vorangegangenen Ansprüche, wobei das Ausbilden des ersten Gehäuses weiter das Kapseln des ersten Dies und des ersten elektrischen Anschlussteils mit einem Formmaterial umfasst, wobei sich das erste elektrische Anschlussteil durch das Formmaterial erstreckt, wobei das zweite elektrische Anschlussteil ein Metall-Bondhügel ist.
- Verfahren, das Folgendes umfasst: Ausbilden eines ersten Die-Gehäuses, wobei das erste Die-Gehäuse einen ersten Die, ein erstes elektrisches Anschlussteil und eine erste Umverteilungsschicht umfasst, wobei die erste Umverteilungsschicht mit dem ersten Die und dem ersten elektrischen Anschlussteil verbunden ist; Ausbilden einer Unterfüllung über dem ersten Die-Gehäuse; Strukturieren der Unterfüllung, so dass sie eine Öffnung aufweist, um einen Abschnitt des ersten elektrischen Anschlussteils freizulegen; und Verbinden eines zweiten Die-Gehäuses an dem ersten Die-Gehäuse mittels einer Verbindungsstruktur, wobei die Verbindungsstruktur mit dem ersten elektrischen Anschlussteil in der Öffnung der Unterfüllung verbunden ist.
- Verfahren nach Anspruch 10, das weiter das Vereinzeln des ersten Die-Gehäuses und des zweiten Die-Gehäuses von benachbarten Die-Gehäusen umfasst, um ein Halbleitergehäuse auszubilden, wobei das Halbleitergehäuse das erste Die-Gehäuse und das zweite Die-Gehäuse umfasst.
- Verfahren nach Anspruch 10 oder 11, wobei das Ausbilden des ersten Die-Gehäuses weiter Folgendes umfasst: Ausbilden einer ersten dielektrischen Schicht über einem ersten Trägersubstrat; Ausbilden des ersten elektrischen Anschlussteils über der ersten dielektrischen Schicht, wobei das erste elektrische Anschlussteil sich von einer ersten Seite der ersten dielektrischen Schicht erstreckt; Befestigen des ersten Dies an der ersten Seite der ersten dielektrischen Schicht; Kapseln des ersten Dies und des ersten elektrischen Anschlussteils mit einem Formmaterial, wobei das erste elektrische Anschlussteil sich durch das Formmaterial erstreckt; Ausbilden der ersten Umverteilungsschicht über dem ersten Die, dem ersten elektrischen Anschlussteil und dem Formmaterial; und Entfernen des ersten Trägersubstrats, um eine zweite Seite der ersten dielektrischen Schicht freizulegen, wobei die zweite Seite der ersten Seite gegenüberliegt; und Entfernen der ersten dielektrischen Schicht, um eine rückseitige Oberfläche des ersten Dies und das erste elektrische Anschlussteil freizulegen, wobei die Unterfüllung über der freigelegten rückseitigen Oberfläche des ersten Dies und dem ersten elektrischen Anschlussteil ausgebildet ist.
- Verfahren nach Anspruch 12, wobei die rückseitige Oberfläche des ersten Dies weiter einen Die-Befestigungsfilm umfasst.
- Verfahren nach einem der Ansprüche 10 bis 13, wobei die strukturierte Unterfüllung Seitenwände aufweist, die im Wesentlichen rechtwinklig zu einer rückseitigen Oberfläche des ersten Dies sind.
- Verfahren nach einem der Ansprüche 10 bis 14, wobei das Ausbilden der Unterfüllung über dem ersten Die-Gehäuse das Ausbilden eines flüssigen Epoxids, eines verformbaren Gels, eines Silikonkautschuks, eines nicht-leitenden Films, eines Polymers, Polybenzoxazole, Polyimid, Lötresist oder einer Kombination daraus umfasst.
- Verfahren nach einem der Ansprüche 10 bis 15, das weiter das Strukturieren der Unterfüllung umfasst, um eine Öffnung über dem ersten Die und an ihm ausgerichtet auszubilden, wobei die Öffnung eine Breite hat, die kleiner als eine Breite des ersten Dies ist.
- Halbleitergehäuse, das Folgendes umfasst: ein erstes Gehäuse, das Folgendes umfasst: einen ersten Die; ein Kapselungsmaterial, das den ersten Die umgibt; und eine Durch-Gehäuse-Durchkontaktierung, die sich durch das Kapselungsmaterial erstreckt; ein zweites Gehäuse, das einen zweiten Die umfasst, wobei das zweite Gehäuse mit dem ersten Gehäuse durch eine Menge von Anschlussteilen verbunden ist; und eine Unterfüllung zwischen dem ersten Gehäuse und dem zweiten Gehäuse und die Menge von Anschlussteilen umgebend, wobei die Unterfüllung Seitenwände aufweist, die im Wesentlichen rechtwinklig zu einer rückseitigen Oberfläche des ersten Dies sind.
- Halbleitergehäuse nach Anspruch 17, wobei die Unterfüllung ein flüssiges Epoxid, ein verformbares Gel, einen Silikonkautschuk, einen nicht-leitenden Film, ein Polymer, Polybenzoxazole, Polyimid, Lötresist oder einer Kombination daraus umfasst.
- Halbleitergehäuse nach Anspruch 17 oder 18, wobei die Unterfüllung eine erste Öffnung über dem ersten Die aufweist, wobei die erste Öffnung eine Breite hat, die kleiner als die Breite des ersten Dies ist.
- Halbleitergehäuse nach einem der Ansprüche 17 bis 19, wobei das erste Gehäuse eine erste Breite hat und das zweite Gehäuse eine zweite Breite hat, wobei die zweite Breite kleiner als die erste Breite ist.
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