DE102021114921A1 - Package und Verfahren zum Fertigen desselben - Google Patents

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Hsien-Wei Chen
Ming-Fa Chen
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
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    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/13028—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being disposed on at least two separate bonding areas, e.g. bond pads
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
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    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85484—Tungsten (W) as principal constituent
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/06503—Stacked arrangements of devices
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
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Abstract

Packages und Verfahren zum Fertigen derselben werden bereitgestellt. Das Package schließt einen ersten Die, wobei der erste Die eine Vielzahl von durchgehenden Durchkontaktierungen von einer ersten Fläche des ersten Dies in Richtung einer zweiten Fläche des ersten Dies einschließt; einen zweiten Die, der unterhalb des ersten Dies angeordnet ist, wobei die zweite Fläche des ersten Dies an den zweiten Die gebondet ist; eine Isolationsschicht, die in dem ersten Die angeordnet ist, wobei sich die Vielzahl von durchgehenden Durchkontaktierungen durch die Isolationsschicht erstreckt; eine Verkapselung, die den ersten Die seitlich umgibt, wobei die Verkapselung seitlich von der Isolationsschicht getrennt ist; eine Pufferschicht, die über dem ersten Die, der Isolationsschicht und der Verkapselung angeordnet ist; und eine Vielzahl von leitfähigen Anschlüssen ein, die über der Isolationsschicht angeordnet ist, wobei die Vielzahl von leitfähigen Anschlüssen elektrisch mit entsprechenden der Vielzahl von durchgehenden Durchkontaktierungen verbunden ist.

Description

  • PRIORITÄT
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/136,776 , eingereicht 13. Januar 2021, mit dem Titel „Package and Method of Fabricating the Same“, die durch Bezugnahme hiermit aufgenommen wird.
  • HINTERGRUND
  • Die Packages integrierter Schaltungen werden immer komplexer, wobei mehr Bauelement-Dies in demselben Package untergebracht werden, um mehr Funktionen zu erzielen. Zum Beispiel wurde ein sogenanntes System-on-Integrate-Chip (SoIC) entwickelt, das eine Vielzahl von Bauelement-Dies, wie Prozessoren und Speicher-Würfel, in demselben Package einschließt. Das SoIC kann Bauelement-Dies einschließen, die unter Verwendung unterschiedlicher Technologien ausgebildet sind und unterschiedliche Funktionen aufweisen, die mit demselben Bauelement-Die verbunden sind, wodurch ein System gebildet wird. Dies kann Herstellungskosten sparen und die Leistungsfähigkeit des Bauelements optimieren.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1A bis 1J sind schematische Querschnittsansichten, die ein Verfahren zum Bilden einer 3D-IC-Struktur gemäß einigen Ausführungsformen der Offenbarung veranschaulichen.
    • 2A bis 12 sind verschiedene schematische Ansichten, die 3D-IC-Strukturen gemäß einigen Ausführungsformen der Offenbarung veranschaulichen.
    • 13A bis 13E veranschaulichen Querschnittsansichten des Bildens eines Packages gemäß einigen Ausführungsformen.
    • 14 veranschaulicht einen Prozessfluss zum Bilden einer 3D-IC-Struktur gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines zweiten Merkmals über oder auf einem ersten Merkmal in der folgenden Beschreibung Ausführungsformen einschließen, in denen das zweite und das erste Merkmal in direktem Kontakt gebildet werden, und auch Ausführungsformen einschließen, in denen zusätzliche Merkmale derart zwischen dem zweiten und dem ersten Merkmal gebildet werden können, dass das zweite und das erste Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „auf“, „oberhalb“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Fig. veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Fig. gezeigten Ausrichtung unterschiedliche Ausrichtungen des Bauelements im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • Gemäß verschiedenen Ausführungsformen werden eine Package-Struktur und das Verfahren zum Bilden derselben bereitgestellt. In einigen Ausführungsformen ist die Package-Struktur ein Package für ein System-on-Integrated-Chip (SoIC). Die Zwischenstufen des Bildens des SoIC-Packages werden gemäß einigen Ausführungsformen veranschaulicht. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Es versteht sich, dass, obwohl die Bildung von SoIC-Packages als Beispiel verwendet wird, um das Konzept der Ausführungsformen der vorliegenden Offenbarung zu erläutern, die Ausführungsformen der vorliegenden Offenbarung ohne Weiteres auf andere Package-Strukturen und Packaging-Verfahren angewendet werden können, in welchen eine Fläche einer Verkapselung, welche einen oberen Die umgibt, bedeckt ist, um Ätzen der Verkapselung zu verhindern oder zu verringern. Daher kann die obere Fläche der Verkapselung vor Grubendefekten geschützt werden und kann die Kammerkontamination verringert werden, während Durchkontaktierungen durch das Substrat (TSVs - through substrate vias) des oberen Dies freigelegt werden.
  • 1A bis 1J sind schematische Querschnittsansichten, die ein Verfahren zum Bilden einer 3D-IC-Struktur gemäß einigen Ausführungsformen der Offenbarung veranschaulichen. 2A ist eine Draufsicht auf 1G. 2B ist eine vergrößerte Ansicht eines Bereichs in 2A. 2C ist eine schematische Querschnittsansicht von 2B. 1A bis 1J spiegeln sich auch schematisch in dem in 14 gezeigten Prozessfluss wider.
  • 1A bis 1C veranschaulichen einen Die 204, der an einen Wafer 100 gebondet und seitlich durch eine Verkapselung 127 verkapselt ist.
  • Bezug nehmend auf 1A wird der Wafer 100 mit einer Vielzahl von Dies 104 bereitgestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung schließen die Dies 104 IC-Dies ein und können Logik-Dies (z. B. zentrale Verarbeitungseinheit, Grafikverarbeitungseinheit, System-on-a-Chip, Mikrocontroller usw.), Speicher-Dies (z. B. Die mit dynamischem Direktzugriffsspeicher (DRAM - dynamic random access memory), Die mit statische Direktzugriffsspeicher (SRAM - static random access memory) usw.), Leistungsverwaltungs-Dies (z. B. Die mit integrierter Leistungsverwaltungsschaltung (PMIC - power management integrated circuit)), Dies mit Hochfrequenz (HF), Sensor-Dies, Dies mit mikroelektromechanischem System (MEMS), Signalverarbeitungs-Dies (z. B. Die mit digitaler Signalverarbeitung (DSP - digital signal processing)), Frontend-Dies (z. B. Dies mit Analog-Frontend (AFE)) usw. oder eine Kombination davon sein. Außerdem können in einigen Ausführungsformen die Dies 104 unterschiedlich groß sein (z. B. unterschiedliche Höhen und/oder Flächeninhalte) und in anderen Ausführungsformen können die Dies 104 gleich groß sein (z. B. gleiche Höhen und/oder Flächeninhalte).
  • Der Wafer 100 schließt ein Substrat 105 und eine Bondstruktur 120 über dem Substrat 105 ein. In einigen Ausführungsformen kann das Substrat 105 aus Silizium gebildet werden, obwohl es auch aus anderen Elementen der Gruppe III, IV und/oder V oder Verbindungen wie Silizium, Germanium, Gallium, Arsen und Kombinationen davon gebildet werden kann. Das Substrat 105 kann auch in Form eines Silizium-auf-Isolators (silicon-on-insulator - SOI) vorliegen. Das SOI-Substrat kann eine Schicht aus einem Halbleitermaterial (z. B. Silizium, Germanium und/oder dergleichen) einschließen, die über einer Isolationsschicht (z. B. einem vergrabenen Oxid und/oder dergleichen) ausgebildet ist, die auf einem Halbleitersubstrat (wie zum Beispiel Silizium) ausgebildet ist. Außerdem können andere verwendbare Substrate mehrschichtige Substrate, Gradientensubstrate, Substrate mit hybrider Ausrichtung, beliebige Kombinationen davon und/oder dergleichen einschließen.
  • Der Wafer 100 kann ferner ein oder mehrere Bauelemente mit integrierter Schaltung (IC - integrated circuit), eine Verschaltungsstruktur 114, Kontaktpads 115, eine Passivierungsschicht 116 und eine dielektrische Schicht 117 zwischen dem Substrat 105 und der Bondstruktur 120 einschließen. Die IC-Bauelemente können aktive und/oder passive Bauelemente einschließen. Die eine oder die mehreren aktiven und/oder passiven Bauelemente können auf und/oder in dem Substrat 105 gebildet werden. In einigen Ausführungsformen können das eine oder die mehreren aktiven und/oder passiven Bauelemente verschiedene Bauelemente in n-MetallOxid-Halbleiter (NMOS - n-type metal-oxide semiconductor) und/oder in p-Metall-Oxid-Halbleiter (PMOS - p-type metal-oxide semiconductor) wie Transistoren, Kondensatoren, Widerstände, Dioden, Fotodioden, Sicherungen und/oder dergleichen einschließen. Die Verschaltungsstruktur 114 wird über dem Substrat 105 und dem einen oder mehreren aktiven und/oder passiven Bauelementen gebildet. Die Verschaltungsstruktur 114 kann elektrische Verbindungen zwischen dem einen oder den mehreren IC-Bauelementen, die auf dem Substrat 105 ausgebildet sind, bereitstellen. Die Verschaltungsstruktur 114 kann eine Metallisierungsstruktur 113 einschließen, die in einer dielektrischen Struktur 111 ausgebildet ist.
  • Die dielektrische Struktur 111 kann eine Vielzahl von dielektrischen Schichten wie Zwischenschichtdielektrikumschichten (ILDs - inter-layer dielectric layers) und Zwischenmetalldielektrikumschichten (IMDs - inter-metal dielectric layers) einschließen. In einigen Ausführungsformen umfasst die dielektrische Struktur 111 eine oder mehrere Schichten aus anorganischem und/oder organischem dielektrischen Material. Das Material der dielektrischen Struktur 111 kann zum Beispiel eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, dielektrischem Material mit niedrigem k-Wert, wie undotiertem Silicatglas (USG), Phosphorsilicatglas (PSG), bordotiertem Phosphorsilicatglas (BPSG), fluoriertem Quarzglas (FSG - fluorinated silica glass), SiOxCy, aufgeschleudertem Glas, aufgeschleuderten Polymeren, Siliziumkohlenstoffmaterial, Verbindungen davon, Gemischen davon, Kombinationen davon oder dergleichen einschließen.
  • Die Metallisierungsstruktur 113 schließt eine Vielzahl von leitfähigen Merkmalen ein, die miteinander verschaltet und in der dielektrischen Struktur 111 eingebettet sind. Die leitfähigen Merkmale können Mehrfachschichten von leitfähigen Leitungen, leitfähigen Durchkontaktierungen und leitfähigen Kontakten einschließen. Die leitfähigen Kontakte können in den ILDs gebildet werden, um die leitfähigen Leitungen elektrisch mit den Bauelementen zu verbinden; die leitfähigen Durchkontaktierungen können in den IMDs gebildet werden, um die leitfähigen Leitungen in unterschiedlichen Schichten elektrisch zu verbinden. Die leitfähigen Merkmale der Metallisierungsstruktur 113 können Metall, eine Metalllegierung oder eine Kombination davon einschließen. Die leitfähigen Merkmale können zum Beispiel Wolfram (W), Kupfer (Cu), Kupferlegierungen, Aluminium (Al), Aluminiumlegierungen oder Kombinationen davon einschließen. In einigen Ausführungsformen weisen die obersten leitfähigen Merkmale der Metallisierungsstruktur 113 obere Flächen auf, die im Wesentlichen komplanar mit einer oberen Fläche der dielektrischen Struktur 111 sind, die Offenbarung ist jedoch nicht darauf beschränkt.
  • In einigen Ausführungsformen wird die Passivierungsschicht 116 auf der Verschaltungsstruktur 114 gebildet, um die dielektrische Struktur 111 und die Metallisierungsstruktur 113 zu bedecken. Die Passivierungsschicht 116 kann ein dielektrisches Material, wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder Kombinationen davon, einschließen. In einer Ausführungsform unterscheidet sich das Material der Passivierungsschicht 116 von einer darunterliegenden dielektrischen Schicht der dielektrischen Struktur 111. Zum Beispiel schließt die oberste dielektrische Schicht der dielektrischen Struktur 111 Siliziumoxid ein, während die Passivierungsschicht 116 Siliziumnitrid einschließt. Die Offenbarung ist jedoch nicht darauf beschränkt.
  • Die Kontaktpads 115 werden über der Verschaltungsstruktur 114 gebildet. Die Kontaktpads 115 werden auf der Passivierungsschicht 116 gebildet und durchdringen diese, um elektrisch mit einem oberen leitfähigen Merkmal der Verschaltungsstruktur 114 zu verbinden, und können durch die Metallisierungsstruktur 113 elektrisch mit dem einen oder den mehreren aktiven und/oder passiven Bauelementen gekoppelt werden. In einigen Ausführungsformen können die Kontaktpads 115 ein leitfähiges Material, wie Aluminium, Kupfer, Wolfram, Silber, Gold, eine Kombination davon oder dergleichen, einschließen.
  • Die dielektrische Schicht 117 wird über der Verschaltungsstruktur 114 und den Kontaktpads 115 gebildet. In einigen Ausführungsformen kann die dielektrische Schicht 117 eine oder mehrere Schichten aus nicht fotostrukturierbaren Isoliermaterialien, wie Siliziumnitrid, Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), bordotiertem Phosphorsilicatglas (BPSG), eine Kombination davon oder dergleichen, einschließen. In anderen Ausführungsformen kann die dielektrische Schicht eine oder mehrere Schichten aus fotostrukturierbaren Isoliermaterialien, wie Polybenzoxazol (PBO), Polyimid (PI), Benzocyclobuten (BCB), eine Kombination davon oder dergleichen, einschließen. In einigen Ausführungsformen wird die dielektrische Schicht unter Verwendung eines CMP-Prozesses, eines Schleifprozesses, eines Ätzprozesses, einer Kombination davon oder dergleichen planarisiert.
  • Bezug nehmend auf 1A wird die Bondstruktur 120 auf der dielektrischen Schicht 117 gebildet. Die Bondstruktur 120 schließt eine auf der dielektrischen Schicht 117 gebildete Isolierschicht 119 und die in den Isolierschichten 119 gebildeten Bondpads 123 ein. In einigen Ausführungsformen schließt die Bondstruktur 120 ferner Dummy-Pads 125 ein, die in der Isolierschicht 119 ausgebildet sind. In einigen Ausführungsformen stehen die Bondpads 123 in direktem elektrischen Kontakt mit Durchkontaktierungen 121, die in der dielektrischen Schicht 117 ausgebildet sind, und durchdringen die Passivierungsschicht 116, um elektrisch mit den obersten leitfähigen Merkmale der Metallisierungsstruktur 113 zu verbinden. In alternativen Ausführungsformen stehen die Bondpads 123 in direktem elektrischen Kontakt mit Durchkontaktierungen (nicht gezeigt), die sich auf dem Kontaktpad 115 befinden.
  • In einigen Ausführungsformen schließt die Isolierschicht 119 eine oder mehrere Schichten aus nicht fotostrukturierbaren Isoliermaterialien wie Siliziumnitrid, Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), bordotiertem Phosphorsilicatglas (BPSG), eine Kombination davon oder dergleichen ein, und kann unter Verwendung von CVD, PVD, ALD, eines Aufschleuderbeschichtungsprozesses, einer Kombination davon oder dergleichen gebildet werden. In einigen Ausführungsformen wird die Isolierschicht 119 unter Verwendung eines CMP-Prozesses, eines Schleifprozesses, eines Ätzprozesses, einer Kombination davon oder dergleichen planarisiert. In einigen Ausführungsformen können die Isolierschicht 119 und die darunterliegende dielektrische Schicht das gleiche Material einschließen. In anderen Ausführungsformen können die Isolierschicht 119 und die darunterliegende dielektrische Schicht unterschiedliche Materialien einschließen.
  • In einigen Ausführungsformen können die Bondpads 123, die Dummy-Pads 125 und die Durchkontaktierungen 121 ein leitfähiges Material, wie Aluminium, Kupfer, Wolfram, Silber, Gold, eine Kombination davon oder dergleichen, einschließen. In einigen Ausführungsformen kann ein leitfähiges Material über der Verschaltungsstruktur gebildet werden, zum Beispiel unter Verwendung von PVD, ALD, elektrochemischer Plattierung, stromloser Plattierung, einer Kombination davon oder dergleichen. Anschließend wird das leitfähige Material unter Verwendung geeigneter Fotolithografie- und Ätzverfahren strukturiert, um die Kontaktpads zu bilden. Die Bondpads 123, die Dummy-Pads 125 und die Durchkontaktierungen 121 können in der Isolierschicht 119 zum Beispiel unter Verwendung eines Damascene-Prozesses, eines Dual-Damascene-Prozesses, einer Kombination davon oder dergleichen gebildet werden. In einigen Ausführungsformen werden die Bondpads 123, die Dummy-Pads 125 und die Isolierschicht 119 planarisiert, so dass die obersten Flächen der Bondpads 123 und der Dummy-Pads 125 im Wesentlichen bündig oder komplanar mit einer obersten Fläche der Isolierschicht 119 sind.
  • Bezug nehmend auf 1A, wird der Die 204 an den Die 104 auf der ersten Seite des Wafers 100 gebondet, um mit dem Bilden einer Die-Struktur 1000 auf Waferebene zu beginnen. Der jeweilige Prozess ist als Schritt S10 in dem in 14 gezeigten Prozessfluss veranschaulicht. Der Die 204 kann ein Die sein, der aus einem anderen Halbleiter-Wafer vereinzelt worden sind. Obwohl in den Figuren ein Die 104 und ein Die 204 gezeigt sind, ist die Anzahl der Dies 104 und 204 in der Offenbarung nicht begrenzt.
  • Der Die 204 und der Die 104 können die gleiche Typen von Dies oder unterschiedliche Typen von Dies sein und die Typen von Dies sind in der Offenbarung nicht begrenzt. Der Die 204 kann ein Logik-Die (z. B. zentrale Verarbeitungseinheit, Grafikverarbeitungseinheit, System-on-a-Chip, Mikrocontroller usw.), ein Speicher-Die (z. B. Die mit dynamischem Direktzugriffsspeicher (DRAM - dynamic random access memory), Die mit statischem Direktzugriffsspeicher (SRAM - static random access memory) usw.), Leistungsverwaltungs-Dies (z. B. Die mit integrierter Leistungsverwaltungsschaltung (PMIC - power management integrated circuit)), ein Die mit Hochfrequenz (HF), ein Sensor-Die, Die mit mikroelektromechanischem System (MEMS), ein Signalverarbeitungs-Die (z. B. Die zur digitalen Signalverarbeitung (DSP - digital signal processing)), ein Frontend-Die (z. B. Die mit Analog-Frontend (AFE)), dergleichen oder eine Kombination davon sein. Außerdem können in einigen Ausführungsformen, in welcher eine Vielzahl von Dies 204 an den Wafer 100 gebondet wird, die Dies 204 unterschiedlich groß sein (z. B. unterschiedliche Höhen und/oder Flächeninhalte) und in anderen Ausführungsformen können die Dies 204 gleich groß sein (z. B. gleiche Höhen und/oder Flächeninhalte).
  • Der Die 204 kann ein Substrat 205, ein oder mehrere aktive und/oder passive Bauelemente (nicht gezeigt) und eine Verbindungsstruktur 214, Kontaktpads 215, eine dielektrische Schicht 217, Durchkontaktierungen 221 und eine Bondstruktur 220 einschließen. Die Bondstruktur 220 schließt Bondpads 223, Dummy-Pads 225 und eine Isolierschicht 219 ein. In einigen Ausführungsformen können das Material und das Bildungsverfahren des Substrats 205, der Verschaltungsstruktur 214, der Kontaktpads 215, der dielektrischen Schicht 217, der Durchkontaktierungen 221 und der Bondstruktur 220 des Dies 204 ähnlich sein wie das Substrat 105, die Verschaltungsstruktur 114, die Kontaktpads 115, die dielektrische Schicht 117, die Durchkontaktierungen 121 und die Bondstruktur 120 des Wafers 100, und daher werden die Details hier nicht wiederholt.
  • In einigen Ausführungsformen schließt der Die 204 ferner leitfähige Durchkontaktierungen 209 ein, die in dem Substrat 205 ausgebildet und elektrisch mit der Verschaltungsstruktur 214 verbunden sind. In einigen Ausführungsformen können die leitfähigen Durchkontaktierungen 209 als ein Array, eine Vielzahl von Arrays, unregelmäßig oder eine Kombination davon angeordnet sein. Die leitfähigen Durchkontaktierungen 209 können sich in die Verschaltungsstruktur 214 erstrecken, um in physischem und elektrischem Kontakt mit den leitfähigen Merkmalen der Verschaltungsstruktur 214 zu stehen. In einigen Ausführungsformen werden die leitfähigen Durchkontaktierungen 209 durch Bilden von Öffnungen im Substrat 205 und Füllen der Öffnungen mit geeigneten leitfähigen Materialien gebildet. In einigen Ausführungsformen können die Öffnungen unter Verwendung geeigneter Fotolithografie- und Ätzverfahren gebildet werden. Die Öffnungen können mit Kupfer, einer Kupferlegierung, Silber, Gold, Wolfram, Tantal, Aluminium, Aluminiumlegierungen, einer Kombination davon oder dergleichen unter Verwendung von physikalischer Gasphasenabscheidung (PVD - physical vapor deposition), Atomlagenabscheidung (ALD - atomic layer deposition), elektrochemischer Plattierung, stromloser Plattierung oder einer Kombination davon gefüllt werden. In einigen Ausführungsformen kann in den Öffnungen eine Auskleidung 209j und/oder eine Haftschicht 209i gebildet werden, bevor die Öffnungen mit den geeigneten leitfähigen Materialien gefüllt werden. Die Auskleidung 209j kann ein dielektrisches Material, wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen oder Kombinationen davon, einschließen. Die Haftschicht 209i kann Ta, TaN, Ti, TiN oder Kombinationen davon einschließen.
  • Für das Bonden des Dies 204 an den Wafer 100 können verschiedene geeignete Bondtechniken angewendet werden. Der Die 204 kann zum Beispiel durch Hybridbonden, Fusionsbonden oder dergleichen oder Kombinationen davon an den Wafer 100 gebondet werden. Das Bonden des Dies 204 an den Wafer 100 kann zum Beispiel durch Hybridbonden erreicht werden, das mindestens zwei Arten des Bondens beinhaltet, einschließlich zum Beispiel Metall-zu-Metall-Bonden und Nichtmetall-zu-Nichtmetall-Bonden wie Dielektrikum-zu-Dielektrikum-Bonden. In einigen Ausführungsformen werden die Bondpads 223 an die Bondpads 123 des Dies (oder als unterer Die bezeichnet) 104 gebondet und die Dummy-Pads 225 werden an die Dummy-Pads 125 des Dies 104 durch Metall-zu-Metall-Direktbonden gebondet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Metall-zu-Metall-Direktbonden ein Kupfer-zu-Kupfer-Direktbonden. Die Bondpads 223 können eine Größe aufweisen, die größer, gleich oder kleiner als die Größe der jeweiligen Bondpads 123 ist. Die Dummy-Pads 225 können eine Größe aufweisen, die größer, gleich oder kleiner als die Größe der jeweiligen Dummy-Bondpads 125 ist. Ferner kann die Isolierschicht 219 an die Isolierschicht 119 gebondet werden durch Dielektrikum-zu-Dielektrikum-Bonden, wobei es sich zum Beispiel um Fusionsbonden handeln kann, wobei Si-O-Si-Bindungen erzeugt werden.
  • In einigen Ausführungsformen kann der Bondprozess wie nachstehend erörtert durchgeführt werden. Um das Auftreten von nicht gebondeten Flächen (z. B. Grenzflächenblasen) zu vermeiden, werden die zu bondenden Flächen des Dies 204 und des Dies 104 zunächst so bearbeitet, dass sie ausreichend sauber und glatt sind. Dann wird der Die 204 aufgenommen und auf dem Die 10 platziert, der Die 204 und der Die 104 werden ausgerichtet und bei Raumtemperatur mit leichtem Druck in physischen Kontakt gebracht, um einen Bondvorgang zu initiieren. Danach wird eine Wärmebehandlung, wie ein Temperprozess, bei erhöhten Temperaturen durchgeführt, um die chemischen Bindungen zwischen den zu bondenden Flächen des Dies 204 und des Dies 104 zu stärken und die chemischen Bindungen in kovalente Bindungen zu transformieren. In einigen Ausführungsformen wird zwischen der Bondstruktur 120 des Dies 104 und der Bondstruktur 220 des Bauelement-Dies 20 eine Bondgrenzfläche gebildet. In einigen Ausführungsformen ist die Bondgrenzfläche eine Hybridbondgrenzfläche, die eine Metall-zu-Metall-Bondgrenzfläche zwischen den Bondpads 123 und den Bondpads 223, den Dummy-Pads 125 und den Dummy-Pads 225 sowie eine Dielektrikum-zu-Dielektrikum-Bondgrenzfläche zwischen der dielektrischen Schicht 119 und der dielektrischen Schicht 219 einschließt.
  • In einigen Ausführungsformen wird der Die 204 in einer Fläche-zu-Fläche-Konfiguration an den Die 104 gebondet. Das heißt, die vordere Fläche des Dies 204 ist der vorderen Fläche 104a des Dies 104 zugewandt. Die Offenbarung ist jedoch nicht darauf beschränkt. In einigen Ausführungsformen kann der Die 204 in einer Fläche-zu-Rücken-Konfiguration an einen Die 104' gebondet werden, wie in 12 gezeigt. Anders ausgedrückt kann die vordere Fläche des einen der Dies 104' und 204 der hinteren Fläche der anderen der Dies 104' und 204 zugewandt sein oder kann die hintere Fläche des Dies 204 der hinteren Fläche des Dies 104' zugewandt sein. In der gesamten Beschreibung bezieht sich eine „vordere Fläche“ eines Dies auf eine Fläche in der Nähe der Kontaktpads und kann auch als eine aktive Fläche bezeichnet werden; eine „hintere Fläche“ eines Dies ist eine Fläche gegenüber der vorderen Fläche und kann eine Fläche des Substrats sein, die auch als hintere Fläche bezeichnet werden kann.
  • Bezug nehmend auf 1A kann, nachdem der Die 204 an den Die 104 gebondet wurde, ein Rückseiten-Schleifprozess durchgeführt werden, um den Die 204 abzudünnen, und die leitfähigen Durchkontaktierungen 209 können nach dem Rückseiten-Schleifprozess nicht freigelegt werden. Wie in 1A gezeigt, können in einigen Ausführungsformen die leitfähigen Durchkontaktierungen 209 nicht von der oberen Fläche (z. B. hinteren Fläche) 204b des Dies 204 freigelegt werden, das Schleifen der Rückseite wird gestoppt, wenn eine dünne Schicht des Substrats 205 vorhanden ist, welche die leitfähige Durchkontaktierung 209 bedeckt. Die Offenbarung ist jedoch nicht darauf beschränkt. In einigen anderen Ausführungsformen werden die leitfähigen Durchkontaktierungen 209 zu diesem Zeitpunkt freigelegt und die oberen Flächen der leitfähigen Durchkontaktierungen 209 und die oberen Flächen der Auskleidungen 209j können im Wesentlichen komplanar mit der oberen Fläche (z. B. der hinteren Fläche) des Substrats 205 sein. In einigen Ausführungsformen kann der Rückseiten-Schleifprozess übersprungen werden. In einigen Ausführungsformen können die leitfähigen Durchkontaktierungen 209 freigelegt werden, nachdem ein Planarisierungsprozess durchgeführt wurde, um einen Abschnitt einer Verkapselung 127 (in 1B gezeigt) über der Oberseite des Dies 204 zu entfernen.
  • Bezug nehmend auf 1B wird eine Verkapselung 127 über dem Die 204 und diesen umgebend gebildet. Der jeweilige Prozess ist als Schritt S12 in dem in 14 gezeigten Prozessfluss veranschaulicht. In einigen Ausführungsformen schließt die Verkapselung 127 eine oder mehrere Schichten aus nicht fotostrukturierbaren Isoliermaterialien wie Siliziumnitrid, Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), bordotiertem Phosphorsilicatglas (BPSG), eine Kombination davon oder dergleichen ein, und kann unter Verwendung von CVD, PVD, ALD, eines Aufschleuderbeschichtungsprozesses, einer Kombination davon oder dergleichen gebildet werden. In einigen anderen Ausführungsformen schließt die Verkapselung 127 eine oder mehrere Schichten aus fotostrukturierbaren Isoliermaterialien, wie Polybenzoxazol (PBO), Polyimid (PI), Benzocyclobuten (BCB), eine Kombination davon oder dergleichen ein, und kann unter Verwendung eines Aufschleuderbeschichtungsprozesses oder dergleichen gebildet werden. Solche fotostrukturierbaren Isoliermaterialien können unter Verwendung von ähnlichen Fotolithografieverfahren strukturiert werden wie ein Fotolackmaterial. In einigen Ausführungsformen schließt die Verkapselung 127 eine Formmasse wie ein Epoxidharz, ein Harz, ein formbares Polymer, eine Kombination davon oder dergleichen ein. Die Formmasse kann aufgebracht werden, während sie im Wesentlichen flüssig ist, und dann durch eine chemische Reaktion ausgehärtet werden, beispielsweise in einem Epoxidharz oder Harz. In einigen Ausführungsformen ist die Formmasse ein durch Ultraviolett (UV) härtendes oder wärmehärtendes Polymer, das als Gel oder verformbarer Feststoff aufgetragen wird, das/der in der Lage ist, um und zwischen den Die 204 angeordnet zu sein.
  • Bezug nehmend auf 1C werden die Verkapselung 127 und der Die 204 planarisiert, so dass die rückseitige Fläche 204c des Dies 204 im Wesentlichen eben oder komplanar mit einer obersten Fläche 127b der Verkapselung 127 ist. In einigen Ausführungsformen werden die leitfähigen Durchkontaktierungen 209 zu diesem Zeitpunkt freigelegt und die oberen Flächen 209b der leitfähigen Durchkontaktierungen 209 und die oberen Flächen der Auskleidungen 209j können im Wesentlichen komplanar mit der oberen Fläche (z. B. der hinteren Fläche) 205b des Substrats 205 sein. In solchen Ausführungsformen können die leitfähigen Durchkontaktierungen 209 auch als durchgehende Durchkontaktierungen (TVs - through vias) 209 oder Durchkontaktierungen durch das Substrat (TSVs) 209 bezeichnet werden. In einigen Ausführungsformen kann der Planarisierungsprozess einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess, eine Kombination davon oder dergleichen einschließen. Der Einfachheit halber sind die Schichten, die Kontaktpads und die Elemente zwischen dem Substrat 105 und der Isolierschicht 119 sowie zwischen dem Substrat 205 und der Isolierschicht 219 in 1D bis 11 nicht gezeigt.
  • 1D bis 1E veranschaulichen die Bildung einer Vertiefung 205R in dem Die 204 gemäß einigen Ausführungsformen der Offenbarung. In einigen Ausführungsformen wird die Vertiefung 205R durch einen Strukturierungsprozess durch Verwenden einer Maskenschicht 129 gebildet. Der jeweilige Prozess ist als Schritt S14 bis S18 in dem in 14 gezeigten Prozessfluss veranschaulicht.
  • Bezug nehmend auf 1D wird die Maskenschicht 129 auf dem Die 104 gebildet, um die obere Fläche 127b der Verkapselung 127 und Abschnitte der oberen Fläche 204b des Dies 204 zu bedecken. In einigen Ausführungsformen schließt die Maskenschicht 129 eine Fotolackschicht ein und kann durch Schleuderbeschichten gebildet werden. Die Fotolackschicht wird dann durch einen annehmbaren Prozess strukturiert, beispielsweise durch Verwenden von Belichten der Fotolackschicht. Das Strukturieren bildet die Öffnung 101, welche die oberen Flächen 209b der TSVs 209 und einen zentralen Abschnitt der oberen Fläche 205b des Substrats 205 um die TSVs 209 freilegt.
  • Bezug nehmend auf 1D und 1E wird in einigen Ausführungsformen das durch die Öffnung 101 freigelegte Substrat 205 so vertieft, dass eine Vertiefung 205R quer über das Substrat 205 gebildet wird und die TSVs 209 von dem Substrat 205 hervorragen. Zum Beispiel können Abschnitte des Substrats 205 seitlich neben den TSVs 209 durch einen Ätzprozess, wie einen Nassätzprozess, einen Trockenätzprozess oder eine Kombination davon, entfernt werden. Der Ätzprozess kann ein hohes Ätzselektivitätsverhältnis zwischen dem Substrat 205 und anderen benachbarten Materialien (d. h. den TSVs 209 und den Auskleidungen 209j) nutzen. In einigen Ausführungsformen kann die Auskleidung 209j nach dem Ätzprozess im Wesentlichen übrig bleiben, aber die Offenbarung ist darauf nicht begrenzt. In einigen Ausführungsformen können auch Abschnitte der Auskleidungen 209j durch den Ätzprozess entfernt werden.
  • Nachdem der Vertiefungsprozess durchgeführt wurde, bildet das verbleibende Substrat 205, das von der Maskenschicht 129 bedeckt ist, Seitenwände der Vertiefung 205R, und eine Fläche 205c des verbleibenden Substrats 205, die durch die Öffnung 101 freigelegt ist, bildet einen Boden 205-BS der Vertiefung 205R. Die Vertiefung 205R kann zum Beispiel eine Tiefe von 1 µm bis 3 µm aufweisen. In einigen Ausführungsformen können die Seitenwände der Vertiefung 205R gerade und senkrecht zur vorderen Fläche 205a der Substrate 205 sein, wie in 1E gezeigt. In einigen Ausführungsformen können die Seitenwände der Vertiefung 205R schräg sein und sich in Richtung der vorderen Fläche 205a der Substrate 205 verjüngen, wie in 3 gezeigt.
  • Der Boden der Vertiefung 205R legt die Fläche 205c des Substrats 205 frei und die Fläche 205c des Substrats 205 ist niedriger als die obere Fläche 205b des Substrats 205 und weist eine Stufe 205S dazwischen auf. Ferner ist die Fläche 205c des Substrats 205 niedriger als die obere Fläche 209a der TSVs 209, sodass die TSVs 209 Abschnitte aufweisen, die von der Fläche 205c des Substrats 205 hervorragen (z. B. dem Boden 205-BS der Vertiefung 205R).
  • Die obere Fläche 127b der Verkapselung 127 und die obere Fläche 205b des Abschnitts 205M des Substrats 205 sind von der Maskenschicht 129 bedeckt, um Ätzen der Verkapselung 127 zu verhindern/verringern, und werden durch die Vertiefung 205R während des Ätzprozesses nicht freigelegt. Daher kann die obere Fläche 127b der Verkapselung 127 vor Grubendefekten geschützt werden und kann die Kammerkontamination verringert werden, während die TSVs 209 freigelegt werden.
  • 1F bis 1G veranschaulichen die Bildung einer Isolationsschicht 130, die in dem Substrat 205 des Dies 204 eingebettet ist, gemäß einigen Ausführungsformen der Offenbarung. In einigen Ausführungsformen wird die Isolationsschicht 130 als Volumenschicht gebildet und ist von der Verkapselung 127 getrennt. Der jeweilige Prozess ist als Schritt S18 bis Schritt S24 in dem in 14 gezeigten Prozessfluss veranschaulicht.
  • Bezug nehmend auf 1F wird die Maskenschicht 129 durch einen annehmbaren Veraschungs- oder Ablöseprozess, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt. Eine Isolationsmaterialschicht 130' wird auf dem Die 204 und der Verkapselung 127 gebildet, um die obere Fläche 205a des Substrats 205, die oberen Flächen 209a der TSVs 209 und die obere Fläche 127b der Verkapselung 127 zu bedecken und die Vertiefung 205R zu füllen. In einigen Ausführungsformen wird die Isolationsmaterialschicht 130' so gebildet, dass sie eine Dicke aufweist, die mindestens der Höhe der Vertiefung 205R entspricht (z. B. der Dicke des Abschnitts der TSVs 209, der von der Fläche 205c des Substrats 205 hervorragt). Anders ausgedrückt füllt die Isolationsmaterialschicht 130' die Vertiefung 205R vollständig. In einigen Ausführungsformen ist die Isolationsmaterialschicht 130' eine konformale Schicht, das heißt, die Isolationsmaterialschicht 130' weist eine im Wesentlichen gleiche Dicke innerhalb von Prozessvariationen auf, die sich entlang des Bereichs erstreckt, auf dem die Isolationsmaterialschicht 130' ausgebildet ist.
  • Die Isolationsmaterialschicht 130' kann ein dielektrisches Material wie Siliziumnitrid einschließen, obwohl andere dielektrische Materialien wie Siliziumoxid, Siliziumcarbid, Siliziumnitrid, Siliziumoxynitrid, sauerstoffdotiertes Siliziumcarbid, stickstoffdotiertes Siliziumcarbid, ein Polymer, das ein lichtempfindliches Material wie PBO, Polyimid oder BCB sein kann, ein dielektrisches Material mit niedrigem K-Wert wie PSG, BPSG, FSG, SiOxCy, SOG, aufgeschleuderte Polymere, Siliziumkohlenstoffmaterial, Verbindungen davon, Verbundstoffe davon, Kombinationen davon oder dergleichen, auch für die Isolationsmaterialschicht 130' verwendet werden können. Die Isolationsmaterialschicht 130' kann unter Verwendung eines geeigneten Abscheidungsprozesses wie CVD, Atomlagenabscheidung (ALD) oder dergleichen gebildet werden. In einigen Ausführungsformen kann die Isolationsmaterialschicht 130' eine einzelne Schicht sein, wie in 1F gezeigt. In einigen Ausführungsformen kann die Isolationsmaterialschicht 130' aus mehreren Schichten sein, wie in 4C gezeigt, was später detailliert beschrieben wird.
  • Bezug nehmend auf 1F und 1G wird ein Planarisierungsprozess durchgeführt, um einen Abschnitt der Isolationsmaterialschicht 130' über der oberen Fläche 209a der TSVs 209 und der oberen Fläche 205b des Substrats 205 zu entfernen, um die TSVs 209 freizulegen, und eine Isolationsschicht 130A wird gebildet. Der Planarisierungsprozess kann einen CMP-Prozess einschließen.
  • 2A veranschaulicht eine Draufsicht auf 1G. 2B zeigt eine vergrößerte Ansicht des Bereichs A in 2A. 2C zeigt eine Querschnittsansicht der Linie I-I in 2B.
  • Bezug nehmend auf 1G und 2A bis 2C ist die Isolationsschicht 130A in dem Substrat 205 und seitlich um die TSVs 209 eingebettet. Die Isolationsschicht 130A umgibt die oberen Seitenwände der TSVs 209. Die Seitenwände und der Boden der Isolationsschicht 130A sind von dem Substrat 205 umgeben. Der Abschnitt 205M des Substrats 205 ist von der Verkapselung 127 umgeben. Anders ausgedrückt sind die Isolationsschichten 130 seitlich von der Verkapselung 127 durch den Abschnitt 205M des Substrats 205 getrennt, die zuvor von der Maskenschicht 129 bedeckt waren, und die Seitenwände 130S der Isolationsschicht 130A und Seitenwände 127S der Verkapselung 127 weisen einen Abstand d1 ungleich null auf. In einigen Ausführungsformen können die Seitenwände 130S der Isolationsschichten 130 gerade und senkrecht zur vorderen Fläche 205a der Substrate 205 sein, aber die Offenbarung ist darauf nicht begrenzt.
  • Bezug nehmend auf 1G kann in einigen Ausführungsformen eine obere Fläche 130a der Isolationsschicht 130A innerhalb von Prozessvariationen im Wesentlichen komplanar mit den oberen Flächen 209a der TSVs 209, der oberen Fläche 205b des Substrats 205 und der oberen Fläche 127b der Verkapselung 127 sein. In einigen Ausführungsformen kann sich die Isolationsschicht 130A weiter erstrecken, um die obere Fläche 127b der Verkapselung 127 zu bedecken (nicht gezeigt).
  • Bezug nehmend auf die 1G, 2A, 2B und 2C ist die Isolationsschicht 130A eine massive Schicht (oder wird als ganze Schicht oder kontinuierliche Schicht bezeichnet). Die Isolationsschicht 130A kann verschiedene Formen wie ein Quadrat, ein Rechteck, einen Kreis und eine Ellipse oder eine Kombination davon aufweisen. Die oberen Seitenwände der TSVs 209 sind von der Isolation 130A umgeben, die mittleren Seitenwände der TSVs 209 sind vom Substrat 205 umgeben und die unteren Seitenwände der TSVs 209 sind von der Verschaltungsstruktur 214 umgeben. Ferner können in einigen Ausführungsformen die Haftschicht 209i und die Auskleidung 209j sandwichartig zwischen den TSVs 209 und der Isolation 130A, den TSVs 209 und dem Substrat 205 und den TSVs 209 und der Verschaltungsstruktur 214 liegen.
  • 1H bis 1J veranschaulichen die Bildung einer Pufferschicht 137, leitfähiger Anschlüsse 143 und einer Isolierschicht 147 über der Verkapselung 127 und dem Die 204 gemäß einigen Ausführungsformen der Offenbarung. Der jeweilige Prozess ist als Schritt S20 in dem in 14 gezeigten Prozessfluss veranschaulicht.
  • Bezug nehmend auf 1H wird die Pufferschicht 137 über der Verkapselung 127 und dem Die 204 gebildet. Die Pufferschicht 137 kann eine einzelne Schicht oder mehrere Schichten einschließen. Die Pufferschicht 137 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, USG, TEOS, ein Polymer oder eine Kombination davon einschließen. Das Polymer schließt ein lichtempfindliches Material wie Polybenzoxazol (PBO), Polyimid (PI), Benzocyclobuten (BCB), eine Kombination davon oder dergleichen ein. Das Bildungsverfahren der Pufferschicht 137 schließt geeignete Fertigungstechniken wie Schleuderbeschichten, chemische Gasphasenabscheidung (CVD), plasmaunterstützte chemische Gasphasenabscheidung (plasma-enhanced chemical vapor deposition - PECVD), Laminierung oder dergleichen ein.
  • Danach werden Öffnungen 151 in der Pufferschicht 137 gebildet. Die Öffnungen 151 können eine Größe aufweisen, die größer, gleich oder kleiner als die Größe der TSVs 209 ist. In einigen Ausführungsformen sind die Öffnungen 151 Durchkontaktierungslöcher und durchdringen sie die Pufferschicht 137, um die entsprechenden TSVs 209 freizulegen. In einigen Ausführungsformen sind die Öffnungen 151 Gräben und durchdringen sie die Pufferschicht 137, um die TSVs 209 freizulegen. Die Öffnungen 151 werden so gebildet, dass sie die Isolationsschicht 130A um die TSVs 209 weiter freilegen. Das Bildungsverfahren der Öffnungen 151 kann Fotolithografie- und Ätzprozesse, einen Laserbohrprozess oder eine Kombination davon einschließen. In einigen Ausführungsformen weisen die Isolationsschicht 130A und die Pufferschicht 137 unterschiedliche Materialien auf, sodass die Isolationsschicht 130A als Ätzstoppschicht während des Ätzprozesses zur Bildung der Öffnungen 151 verwendet werden kann. Die Seitenwände der Öffnungen 151 können gerade oder schräg sein. In einigen Ausführungsformen sind die Seitenwände der Öffnungen 151 schräg und verjüngen sie sich in Richtung der vorderen Fläche 205a der Substrate 205, aber die Offenbarung ist nicht darauf begrenzt.
  • Bezug nehmend auf 11 werden die leitfähigen Anschlüsse 143 auf der Pufferschicht 137 und in den Öffnungen 151 gebildet, um elektrisch mit den TSVs 209 zu koppeln. Die leitfähigen Anschlüsse 143 können als Die-Verbinder 143 bezeichnet werden. In einigen Ausführungsformen sind die leitfähigen Anschlüsse 143 Metallsäulen, wie eine Kupfersäule. Das Material des leitfähigen Anschlusses 143 kann Kupfer, Aluminium, bleifreie Legierungen (z. B. Gold-, Zinn-, Silber-, Aluminium- oder Kupferlegierungen) oder Bleilegierungen (z. B. Blei-Zinn-Legierungen) einschließen. Zum Beispiel können die leitfähigen Anschlüsse 143 aus einer Sn-Ag-Legierung, einer Sn-Cu-Legierung, einer Sn-Ag-Cu-Legierung oder dergleichen gebildet werden und können bleifrei oder bleihaltig sein.
  • In einigen Ausführungsformen, in denen die leitfähigen Anschlüsse 143 Metallsäulen sind, kann der leitfähige Anschluss 143 eine Keimschicht 139 in den Öffnungen 151 und einleitfähiges Material 141 auf der Keimschicht 139 einschließen. Als ein Beispiel für die Bildung der leitfähigen Anschlüsse 143 wird die Keimschicht 139 auf den Flächen der Öffnungen 151 und einem Abschnitt der oberen Fläche der Pufferschicht 137 gebildet. In einigen Ausführungsformen ist die Keimschicht 139 eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die eine Vielzahl von aus unterschiedlichen Materialien gebildete Teilschichten umfasst. Die Keimschicht 139 kann Kupfer, Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen einschließen und kann durch ALD, CVD, physikalischer Gasphasenabscheidung (PVD) oder dergleichen gebildet werden. Zum Beispiel umfasst die Keimschicht 139 eine Titanschicht und über der Titanschicht eine Kupferschicht. Die Keimschicht 139 kann zum Beispiel unter Verwendung von PVD oder dergleichen gebildet werden. Auf der Keimschicht 139 wird ein Fotolack gebildet und strukturiert. Der Fotolack kann durch Schleuderbeschichten oder dergleichen gebildet werden und für Strukturieren belichtet werden. Das Strukturieren bildet Öffnungen durch den Fotolack hindurch, welche die Keimschicht 139 freilegen. In den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht 139 wird das leitfähige Material 141 gebildet. Das leitfähige Material 141 kann durch Plattieren, wie Elektroplattieren oder stromloses Plattieren oder dergleichen, gebildet werden. Das leitfähige Material 141 kann ein Metall, wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Der Fotolack und die Abschnitte der Keimschicht 139, auf denen kein leitfähiges Material 141 gebildet wurde, werden entfernt. Der Fotolack kann durch einen annehmbaren Veraschungs- oder Ablöseprozess, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Sobald der Fotolack entfernt ist, werden freigelegte Abschnitte der Keimschicht 139 entfernt, beispielsweise durch Verwenden eines annehmbaren Ätzprozesses, beispielsweise durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht 139 und des leitfähigen Materials 141 bilden die leitfähigen Anschlüsse 143.
  • In einigen Ausführungsformen befinden sich die Böden der leitfähigen Anschlüsse 143 auf den TSVs 209, wie in einer vergrößerten Ansicht 303 gezeigt. In einigen Ausführungsformen befinden sich die Böden der leitfähigen Anschlüsse 143 auf den TSVs 209 und den Auskleidungen 209j, wie in einer vergrößerten Ansicht 302 gezeigt. In einigen Ausführungsformen befinden sich die Böden der leitfähigen Anschlüsse 143 auf den TSVs 209, den Auskleidungen 209j und der Isolationsschicht 130A und sind die leitfähigen Anschlüsse 143 durch die Isolationsschicht 130A von dem Substrat 205 isoliert, wie in einer vergrößerten Ansicht 301 gezeigt.
  • In einigen Ausführungsformen können die Metallsäulen lotfrei sein und im Wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen werden leitfähige Kappen 145 auf der Oberseite der leitfähigen Anschlüsse 143 gebildet. Die leitfähigen Kappen können Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon einschließen und können durch einen Plattierungsprozess gebildet werden.
  • Bezug nehmend auf 11 und 1J wird ein Chip-Probing-Prozess oder ein anderer geeigneter Chiptestprozess an dem Wafer 100 durchgeführt, um bekannte gute Dies und schlechte Dies zu identifizieren. Die leitfähigen Kappen 145 werden nach dem Chip-Probing-Prozess entfernt. Danach wird die Isolierschicht 147 auf den leitfähigen Anschlüssen 143 und der Pufferschicht 137 gebildet. In einigen Ausführungsformen kann die Isolierschicht 147 eine oder mehrere Schichten aus nicht fotostrukturierbaren Isoliermaterialien, wie Siliziumnitrid, Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), bordotiertem Phosphorsilicatglas (BPSG), eine Kombination davon oder dergleichen, einschließen und kann unter Verwendung von CVD, PVD, ALD, eines Aufschleuderbeschichtungsprozesses, einer Kombination davon oder dergleichen gebildet werden. In anderen Ausführungsformen kann die Isolierschicht 147 eine oder mehrere Schichten aus fotostrukturierbaren Isoliermaterialien, wie Polybenzoxazol (PBO), Polyimid (PI), Benzocyclobuten (BCB), eine Kombination davon oder dergleichen, einschließen und kann unter Verwendung eines Aufschleuderbeschichtungsprozesses oder dergleichen gebildet werden. Solche fotostrukturierbaren Isoliermaterialien können unter Verwendung von ähnlichen Fotolithografieverfahren strukturiert werden wie ein Fotolackmaterial. In einigen Ausführungsformen wird die Isolierschicht 147 unter Verwendung eines CMP-Prozesses, eines Schleifprozesses, eines Ätzprozesses, einer Kombination davon oder dergleichen planarisiert.
  • In einigen Ausführungsformen wird der Wafer 100 danach vereinzelt, zum Beispiel durch Sägen, Laserablation, Ätzen, eine Kombination davon oder dergleichen, um einzelne 3D-IC-Strukturen 1002 zu bilden, und eine der 3D-IC-Strukturen 1002 ist in 1J gezeigt. Die 3D-IC-Strukturen 1002 werden auch als SoIC-Struktur bezeichnet. Der jeweilige Prozess ist als Schritt S26 in dem in 10 gezeigten Prozessfluss veranschaulicht.
  • 3 bis 12 sind schematische Querschnittsansichten, welche verschiedene 3D-IC-Strukturen 1003, 1004, 10041, 10042, 10043, 10044, 1006, 1007, 1008, 1009, 1010, 1011 und 1012 gemäß einigen anderen Ausführungsformen der Offenbarung veranschaulichen.
  • Bezug nehmend auf 3 ähnelt die 3D-IC-Struktur 1003 der 3D-IC-Struktur 1002, wobei der Unterschied darin besteht, dass die Seitenwände 130S einer Isolationsschicht 130B der 3D-IC-Struktur 1003 schräg sind und sich in Richtung der vorderen Fläche 205a der Substrate 205 verjüngen, aber die Offenbarung ist nicht darauf begrenzt. Die Form der Seitenwände 130S der Isolationsschicht 130B kann durch Abstimmen von Ätzparametern eines Ätzprozesses zum Bilden der Vertiefung 205R im Substrat 205 gebildet werden.
  • Bezug nehmend auf 4C ähnelt die 3D-IC-Struktur 1004 der 3D-IC-Struktur 1002, wobei eine Isolationsschicht 130C der 3D-IC-Strukturen 1004 mehrere Schichten einschließt. Die mehreren Schichten schließen dielektrische Materialien wie Siliziumnitrid ein, obwohl andere dielektrische Materialien wie Siliziumoxid, Siliziumcarbid, Siliziumnitrid, Siliziumoxynitrid, sauerstoffdotiertes Siliziumcarbid, stickstoffdotiertes Siliziumcarbid, ein Polymer, das ein lichtempfindliches Material wie PBO, Polyimid oder BCB sein kann, ein dielektrisches Material mit niedrigem K-Wert wie PSG, BPSG, FSG, SiOxCy, SOG, aufgeschleuderte Polymere, Siliziumkohlenstoffmaterial, Verbindungen davon, Verbundstoffe davon, Kombinationen davon oder dergleichen. In einigen Ausführungsformen schließt die Isolationsschicht 130C der 3D-IC-Struktur 1004 eine Nitridschicht 1301 wie eine Siliziumnitridschicht und eine Oxidschicht 1302 wie eine Siliziumoxidschicht ein. Die Nitridschicht 1301 wird auf dem Substrat 205 gebildet, um eine gute Wasserbeständigkeit bereitzustellen, während die Oxidschicht 1302 auf der Nitridschicht 1301 gebildet wird, um die Belastung von der Nitridschicht 1301 abzubauen.
  • 4A bis 4C sind schematische Querschnittsansichten, die ein Verfahren zur Bildung einer 3D-IC-Struktur 1004 gemäß einigen Ausführungsformen der Offenbarung veranschaulichen.
  • Bezug nehmend auf 4A bis 4C können die Oxidschicht 1302 und die Nitridschicht 1301 durch verschiedene Verfahren gebildet werden. In einigen Ausführungsformen wird eine Nitridmaterialschicht 1301' konform gebildet und weist eine im Wesentlichen gleiche Dicke auf, die sich entlang der oberen Flächen 127b der Isolation 127, der oberen Flächen 205b des Substrats, der Seitenwände und des Bodens der Vertiefung 205R, der Seitenwände der Auskleidungen 209j und der oberen Fläche 209a der TSVs 209 erstreckt. Eine Oxidmaterialschicht 1302' wird dann auf der Nitridschicht 1301 gebildet, wie in 4A gezeigt. Ein Planarisierungsprozess wird durchgeführt, um einen Abschnitt der Oxidmaterialschicht 1302' und der Nitridmaterialschicht 1301' zu entfernen, um die TSVs 209 freizulegen, und die Oxidschicht 1302 und die Nitridschicht 1301 werden wie in 4B gezeigt gebildet. Danach eine Pufferschicht 137, leitfähige Anschlüsse 143 und eine Isolierschicht 147 über der Verkapselung 127 und dem Die 204, wie in 4C gezeigt.
  • Die 3D-IC-Struktur 1004 kann eine 3D-IC-Struktur 10041, 10042, 10043 oder 10044 sein, wie in 5A bis 5D gezeigt. 5A bis 5D zeigen vergrößerte Ansichten eines Bereichs B in 4C gemäß verschiedenen Ausführungsformen.
  • Bezug nehmend auf 5A bis 5D wird die Nitridschicht 1301 in einen Raum der Vertiefung 205R gefüllt, sodass die untere Fläche der Nitridschicht 1301 mit dem Substrat 205 in Kontakt steht und die Seitenwände der Nitridschicht 1301 mit der Auskleidung 209j in Kontakt stehen. Die Oxidschicht 1302 wird in einen Raum der Vertiefung 205R gefüllt, der von der Nitridschicht 1301 übriggelassen wurde.
  • In einigen Ausführungsformen stehen die oberen Flächen der Nitridschicht 1301 und der Oxidschicht 1302 mit der Pufferschicht 137 in Kontakt und stehen nicht mit dem leitfähigen Anschluss 143 in Kontakt, wie in 5A gezeigt. In einigen Ausführungsformen stehen die oberen Flächen der Nitridschicht 1301 in Kontakt mit dem leitfähigen Anschluss 143 und steht die Oxidschicht 1302 in Kontakt mit der Pufferschicht 137, wie in 5B gezeigt. In einigen Ausführungsformen stehen die oberen Flächen der Nitridschicht 1301 in Kontakt mit dem leitfähigen Anschluss 143 und steht die Oxidschicht 1302 in Kontakt mit dem leitfähigen Anschluss 143 und der Pufferschicht 137, wie in 5C gezeigt. In einigen Ausführungsformen steht die obere Fläche der Nitridschicht 1301 in Kontakt mit den leitfähigen Anschlüssen 143 und der Pufferschicht 137 und steht die Oxidschicht 1302 in Kontakt mit der Pufferschicht 137, wie in 5D gezeigt. In einigen Ausführungsformen ist die obere Fläche der Oxidschicht 1302 im Wesentlichen komplanar mit der oberen Fläche der Nitridschicht 1301, der oberen Fläche 205b des Substrats 205, der oberen Fläche 207a der Verkapselung 127 und den oberen Flächen der Auskleidung 209j, der Haftschicht 209i und der TSVs 209.
  • 6A bis 6G sind verschiedene schematische Ansichten, die 3D-IC-Strukturen 1006 gemäß einigen Ausführungsformen der Offenbarung veranschaulichen. 6B bis 6D zeigen Draufsichten einer Linie II-II in 6A. 6F und 6G zeigen Draufsichten einer Linie II-II in 6E.
  • Bezug nehmend auf 6A bis 6G, ähneln die 3D-IC-Strukturen 1006 der 3D-IC-Struktur 1002, wobei eine Vielzahl von Isolationsteilen 130D genutzt wird. Jedes der Vielzahl von Isolationsteilen 130D kann eine Form, wie diejenigen, die vorstehend mit Bezug auf 130A, 130B und/oder 130C erörtert wurden, aufweisen. In einigen Ausführungsformen kann eines oder jedes der Vielzahl von Isolationsteilen 130D ein Kreis um eine oder mehrere entsprechende der TSVs 209, wie in 6B gezeigt und 6F gezeigt, ein Streifen um eine oder mehrere entsprechende der TSVs 209, wie in 6D und 6G, gezeigt, oder eine gekrümmte Linie um eine oder mehrere entsprechende der TSVs 209, wie in 6D und 6H gezeigt, sein. Die Ausführungsform der vorliegenden Offenbarung ist jedoch nicht auf diese begrenzt, die Vielzahl von Isolationsteilen 130D kann eine Vielfalt von Formen einschließen und diese Formen können regelmäßig oder unregelmäßig sein.
  • Jede der Vielzahl von Isolationsteilen 130D kann die gleiche(n) Anzahl(en) der TSVs 209 umgeben. In einigen Ausführungsformen umgibt jedes der Vielzahl von Isolationsteilen 130D eine TSV 209, wie in 6B und 6F. gezeigt. In einigen Ausführungsformen umgibt jedes der Vielzahl von Isolationsteilen 130D vier TSVs 209, wie in 6C und 6G. gezeigt. Die Vielzahl von Isolationsteilen 130D kann ungefähr die gleiche Breite W und die gleiche Fläche aufweisen. Die Breite w1 oder w2 eines Abschnitts der Vielzahl von Isolationsteilen 130D zwischen der Seitenwand einer entsprechenden dielektrischen Schicht 209j zu einer nächsten Kante des Isolationsteils 130D beträgt zum Beispiel etwa 0,5 µm bis 1,5 µm.
  • In einigen Ausführungsformen ist jedes der Vielzahl von Isolationsteilen 130D so angeordnet, dass es sich an der Mitte oder der Mittellinie C der entsprechenden TSV 209 ausrichtet, wie in 6A bis 6D gezeigt. In einigen Ausführungsformen ist jedes der Vielzahl von Isolationsteilen 130D so angeordnet, dass es von der Mitte oder der Mittellinie C der entsprechenden TSV 209 versetzt ist, wie in 6E bis 6H gezeigt. Der Abstand dpp zwischen benachbarten der Vielzahl von Isolationsteilen 130D kann gleich oder unterschiedlich sein.
  • 7A und 7B sind verschiedene schematische Ansichten, die 3D-IC-Strukturen 1007 gemäß einigen Ausführungsformen der Offenbarung veranschaulichen. 7B zeigt eine Draufsicht einer Linie II-II in 7A.
  • Bezug nehmend auf 7A und 7B ähnelt die 3D-IC-Struktur 1007 der 3D-IC-Struktur 1006, wobei eine Isolationsschicht 130E der 3D-IC-Struktur 1006 Isolationsteile 130E1 und 130E2 einschließt, die voneinander getrennt sind. Jedes der Vielzahl von Isolationsteilen 130E1 und 130E2 kann eine Struktur, wie diejenigen, die vorstehend mit Bezug auf 130A, 130B und/oder 130C erörtert wurden, aufweisen. Die Isolationsteile 130E1 und 130E2 können unterschiedliche Anzahlen von TSVs 209 umgeben. Ferner können die Isolationsteile 130E1 und 130E2 unterschiedliche Breiten W1 und W2, unterschiedliche Flächen oder unterschiedliche Formen aufweisen, was für das Layoutdesign praktisch ist. In einigen Ausführungsformen umgibt das Isolationsteil 130E1 eine Spalte von TSVs 209 und umgibt das Isolationsteil 130E2 zwei Spalten von TSVs 209 und ist die Breite W1 des Isolationsteils 130E1 kleiner als die Breite W2 des Isolationsteils 130E2, aber die Offenbarung ist nicht darauf begrenzt.
  • Die 3D-IC-Struktur 1007 schließt ferner einen Dummy-Anschluss 143P ein, der zwischen dem leitfähigen Anschluss 143 angeordnet ist, wie in 7A gezeigt. Der Dummy-Anschluss 143P ist schwebend auf der Pufferschicht 137 angeordnet und dringt nicht in die Pufferschicht 137 ein. Die TSVs 209 sind nicht unterhalb des Dummy-Anschlusses 143P angeordnet und die Isolationsschicht 130E erstreckt sich nicht unterhalb des Dummy-Anschlusses 143P. In einigen Ausführungsformen ist der Abstand dpp zwischen den Isolationsteilen P1 und P2 größer als die Breite WDT des Dummy-Anschlusses 143P in einigen Ausführungsformen, wie in 7A und 7B gezeigt.
  • 8A bis 8C sind verschiedene schematische Ansichten, die 3D-IC-Strukturen 1008 gemäß einigen Ausführungsformen der Offenbarung veranschaulichen. 8B und 8C zeigen Draufsichten einer Linie II-II in 8A.
  • Bezug nehmend auf 8A bis 8C ähneln die 3D-IC-Strukturen 1008 der 3D-IC-Struktur 1007, wobei eine Isolationsschicht 130F der 3D-IC-Struktur 1009 die Isolationsteile 130F1, 130F2, 130F3 und 130F4 einschließt, die voneinander getrennt sind. Jedes der Vielzahl von Isolationsteilen 130F1, 130F2, 130F3 und 130F4 kann eine Struktur, wie diejenigen, die vorstehend mit Bezug auf 130A, 130B und/oder 130C erörtert wurden, aufweisen.
  • Der Die 205 der 3D-IC-Struktur 1008 schließt einen ersten Bereich R1 und einen zweiten Bereich R2 ein. Die Dichte der TSVs 209 in dem ersten Bereich R1 ist niedriger als die Dichte der TSVs 209 in dem zweiten Bereich R2.In einigen Ausführungsformen wird für die CMP-Einheitlichkeit jedes der Isolationsteile 130F1, 130F2, 130F3 und 130F4 als Streifen gebildet, der die gleiche Anzahl von TSVs 209 umgibt, wie in 8B gezeigt. In einigen Ausführungsformen wird für die CMP-Einheitlichkeit jedes der Isolationsteile 130F1 und 130F2 als ein Rechteck gebildet, das zwei TSVs 209 umgibt, und wird jedes der Isolationsteile 130F3 und 130F4 als Streifen gebildet, der vier TSVs 209 umgibt, wie in 8C gezeigt. Die Isolationsteile 130F1, 130F2, 130F3 und 130F4 können so gebildet werden, dass sie unterschiedliche Breiten W1, W2, W3 bzw. W4 und jeweils unterschiedliche Flächen aufweisen. In einigen Ausführungsformen ist die Breite W1 größer als die Breite W2, ist die Breite W2 größer als W3, ist die Breite W3 größer als W4, aber die Offenbarung ist nicht darauf begrenzt. Außerdem können sich die Isolationsteile 130F1 und 130F2 unterhalb des Dummy-Anschlusses 143P erstrecken, um die CMP-Einheitlichkeit weiter zu verbessern. In einigen Ausführungsformen sind die Isolationsteile 130F1, 130F2 und 130F3 so angeordnet, dass sich an den Mittellinien C1, C3 bzw. C4 der entsprechenden TSVs 209 ausgerichtet sind. Das Isolationsteil 130F2 ist so angeordnet, dass es von der Mittellinie C2 der entsprechenden TSVs 209 versetzt ist.
  • 9A bis 9C sind verschiedene schematische Ansichten, die 3D-IC-Strukturen 1009 gemäß einigen Ausführungsformen der Offenbarung veranschaulichen. 9B und 9C zeigen Draufsichten einer Linie II-II in 9A.
  • Bezug nehmend auf 9A bis 9C ähnelt die 3D-IC-Struktur 1009 der 3D-IC-Struktur 1006, wobei der Unterschied darin besteht, dass eine Isolationsschicht 130G der 3D-IC-Struktur 1009 Isolationsteile 130G1, 130G2 und 130G3 und Dummy-Teile 130P einschließt, die voneinander getrennt sind. Jedes der Vielzahl von Isolationsteilen 130G1, 130G2, 130G3 und die Dummy-Teile 130P können eine Struktur, wie diejenigen, die vorstehend mit Bezug auf 130A, 130B und/oder 130C erörtert wurden, aufweisen. Die Isolationsteile 130G1, 130G2 und 130G3 umgeben die gleiche Anzahl von TSVs 209.Die Isolationsteile 130G1, 130G2 und 130G3 weisen ungefähr die gleiche Breite W auf, aber die Offenbarung ist nicht darauf begrenzt. Die Dummy-Teile 130P schließen Dummy-Teile 130P1 und 130P2 ein. Die Dummy-Teile 130P 1 und 130P2 umgeben kein TSV 209.
  • Das Dummy-Teil 130P1 ist unterhalb des Dummy-Anschlusses 143P angeordnet und seitlich von den Isolationsteilen 130G1, 130G2 und 130G3 getrennt. Die Dummy-Teile 130P2 schließen ein Dummy-Teil 130P21 und die Dummy-Teile 130P22 ein. Jedes Dummy-Teil 130P21 und 130P22 ist seitlich von den Isolationsteilen 130G1, 130G2 und 130G3 und der Verkapselung 127 getrennt. Der Dummy-Anschluss 143P und die leitfähigen Anschlüsse 143 werden nicht auf den Dummy-Teilen 130P21 und 130P22 bereitgestellt und die TSVs 209 werden nicht bereitgestellt, um das Dummy-Teil 130P2 zu durchdringen.
  • Die Dummy-Teile 130P1, 130P21 und 130P22 können die gleiche Form oder unterschiedliche Formen aufweisen. Die Form der Dummy-Teile 130P1, 130P21 und 130P22 kann gleich sein wie die Form der Isolationsteile 130G1, 130G2 und 130G3 oder sich davon unterscheiden. In einigen Ausführungsformen sind die Dummy-Teile 130P1, 130P21 und 130P22 und die Isolationsteile P Streifen, wie in 9B gezeigt. In einigen Ausführungsformen sind die Dummy-Teile 130P1, 130P21 und 130P22 und die Isolationsteile 130G1, 130G2 und 130G3 Kreise, wie in 9C gezeigt. Die Ausführungsformen der vorliegenden Offenbarung sind jedoch nicht darauf begrenzt und die Formen der Dummy-Teile 130P1, 130P21 und 130P22 und der Isolationsteile 130G1, 130G2 und 130G3 sind nicht speziell begrenzt und können gemäß dem Design angepasst und geändert werden.
  • Die Dummy-Teile 130P1, 130P21 und 130P22 weisen die Breiten W1', W2' und W3' auf und die Breiten W1', W2' und W3' können gleich oder unterschiedlich sein. Ferner können die Breiten W1', W2' und W3' gleich sein wie die Breite W der Isolationsteile 130G1, 130G2 und 130G3 oder sich davon unterscheiden. Der Abstand d1L zwischen den Dummy-Teilen 130P1 und dem Isolationsteil 130G1 kann der gleiche sein wie der Abstand d1R zwischen den Dummy-Teilen 130P1 und dem Isolationsteil P2 oder sich davon unterscheiden. Der Abstand d2L zwischen den Dummy-Teilen 130P21 und der Verkapselung 127 kann der gleiche sein wie der Abstand d2R zwischen den Dummy-Teilen 130P21 und dem Isolationsteil 130G1 oder sich davon unterscheiden. Der Abstand d3L zwischen den Dummy-Teilen 130P22 und dem Isolationsteil 130G3 kann der gleiche sein wie der Abstand d3R zwischen den Dummy-Teilen 130P22 und der Verkapselung 127 oder sich davon unterscheiden.
  • 10 bis 12 sind schematische Querschnittsansichten, welche die 3D-IC-Strukturen 1010, 1011 und 1012 gemäß einigen Ausführungsformen der Offenbarung veranschaulichen.
  • Bezug nehmend auf 10 und 11 ähneln die 3D-IC-Strukturen 1010 und 1011 der 3D-IC-Struktur 1002, wobei die 3D-IC-Strukturen 1010 und 1011 jeweils ferner eine Umverteilungsstruktur 131 einschließen, die über der rückseitigen Fläche 204c des Dies 204 ausgebildet ist, um die TSVs 209 des Dies 204 und/oder externe Bauelemente elektrisch zu verbinden. Eine 3D-IC-Struktur, die der vorstehend erörterten 3D-IC-Struktur 1002 ähnelt, ist zu Veranschaulichungszwecken gezeigt und in einigen Ausführungsformen können andere 3D-IC-Strukturen, wie diejenigen, die vorstehend erörtert wurden, verwendet werden. Die Umverteilungsstruktur 131 kann eine oder mehrere dielektrische Schicht(en) 133 und jeweilige Metallisierungsstruktur(en) 135 in der einen oder den mehreren dielektrische(n) Schicht(en) 133 einschließen. Die Metallisierungsstrukturen 135 werden mitunter als Umverteilungsleitungen (RDLs - redistribution lines) bezeichnet. Die dielektrische Schicht 133 kann Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, ein dielektrisches Material mit niedrigem k-Wert wie PSG, BPSG, FSG, SiOxCy, aufgeschleudertes Glas, aufgeschleuderte Polymere, ein Siliziumkohlenstoffmaterial, Verbindungen davon, Verbundstoffe davon, Kombinationen davon oder dergleichen einschließen. Die dielektrischen Schichten 133 können durch ein beliebiges geeignetes Verfahren wie Schleudern, CVD, PECVD, HDP-CVD oder dergleichen abgeschieden werden. Die Metallisierungsstrukturen 135 schließen leitfähige Leitungen 135M ein, wie in 10 gezeigt. In einigen Ausführungsformen schließen die Metallisierungsstrukturen 135 die leitfähigen Leitungen 135M und die leitfähigen Durchkontaktierungen CV ein, wie in 11 gezeigt. Die Seitenwände der leitfähigen Durchkontaktierungen 135V und der leitfähigen Leitungen 135M können gerade oder schräg sein. In einigen Ausführungsformen weist die leitfähige Durchkontaktierung V eine schräge Seitenwand auf und ist in Richtung des Substrats 205 verjüngt.
  • Die Metallisierungsstrukturen 135 können in der dielektrischen Schicht 133 gebildet sein, zum Beispiel durch Verwenden von Fotolithografietechniken, um ein Fotolackmaterial auf der dielektrischen Schicht 133 abzuscheiden und zu strukturieren, um Abschnitte der dielektrischen Schicht 133 freizulegen, die zu der Metallisierungsstruktur 135 werden. Ein Ätzprozess, wie ein anisotroper Trockenätzprozess, kann verwendet werden, um Vertiefungen und/oder Öffnungen in der dielektrischen Schicht 133 zu erzeugen, die den freigelegten Abschnitten der dielektrischen Schicht 133 entsprechen. Die Vertiefungen und/oder Öffnungen können mit einer Diffusionssperrschicht ausgekleidet und mit einem leitfähigen Material gefüllt sein. Die Diffusionssperrschicht kann eine oder mehrere Schichten von TaN, Ta, TiN, Ti, CoW oder dergleichen einschließen, die durch ALD oder dergleichen abgeschieden sind, und das leitfähige Material kann Kupfer, Aluminium, Wolfram, Silber und Kombinationen davon oder dergleichen einschließen, das durch CVD, PVD oder dergleichen abgeschieden sein. Eine beliebige überschüssige Diffusionssperrschicht und/oder beliebiges überschüssiges leitfähiges Material auf der dielektrischen Schicht kann entfernt werden, beispielsweise durch Verwenden eines CMP.
  • Eine Isolationsschicht 130G der 3D-IC-Strukturen 1010 kann der Isolationsschicht 130A, 130B oder 130C ähneln. Eine Isolationsschicht 130H der 3D-IC-Strukturen 1011 kann der Isolationsschicht 130A, 130B, 130C, 130D, 130E oder 130F ähneln.
  • In einigen Ausführungsformen kann mindestens ein integriertes passives Bauelement (IPD - Integrated Passive Device) (nicht gezeigt) ebenfalls auf der Umverteilungsstruktur 131 angeordnet sein. Das IPD kann unter Verwendung von Standard-Wafer-Fertigungstechnologien, wie Dünnschicht- und Fotolithografieverarbeitung, gefertigt werden und kann zum Beispiel durch Halbleiterchip-Bonden oder Draht-Bonden auf der Umverteilungsstruktur 131 montiert werden.
  • Bezug nehmend auf 12 ähnelt die 3D-IC-Struktur 1012 der 3D-IC-Struktur 1002, 1003, 1004, 1006, 1007, 1008, 1009, 1010 oder 1011 und eine Isolationsschicht 1301 der 3D-IC-Strukturen 1012 kann der Isolationsschicht 130A, 130B, 130C, 130D, 130E oder 130F ähneln. Wie in 12 gezeigt, wird der Die 204 in einer Fläche-zu-Rücken-Konfiguration an den Die 104' gebondet. Das heißt, die vordere Fläche 204a des Dies 204 ist der hinteren Fläche 104b' des Dies 104' zugewandt. Der Die 104' ähnelt dem Die 104, wobei der Die 104' ferner TSVs 109' im Substrat 105' und eine Bondstrukur 120' auf der hinteren Fläche 105b' des Substrats 105 einschließt. Die TSVs 109' ähneln den TSVs 209. In einigen Ausführungsformen durchdringen die TSVs 109' das Substrat 105' und werden mit einer Verschaltungsstruktur 114' verbunden, die auf der vorderen Fläche 105a' des Substrats 105' ausgebildet ist. In einigen Ausführungsformen kann eine Auskleidung 109j' und/oder eine Haftschicht 109i' gebildet werden, bevor die TSVs 109' gebildet werden, sodass die TSVs 109' von Substrat 105' getrennt sein können.
  • Die Bondstrukur 120' wird auf der hinteren Fläche 105b' des Substrats 105' gebildet und an die Bondstrukur 220 des Dies 204 gebondet. Die Bondstrukur 120' ähnelt der Bondstrukur 120. In einigen Ausführungsformen kann die Bondstrukur 120' Bondpads 123' und Dummy-Pads 125' einschließen. Die Bondpads 123' und die Dummy-Pads 125' können die Bondpads 223 und die Dummy-Pads 225 des Dies 204 mit der Verschaltungsstruktur 114' des Dies 104' als die 3D-IC-Struktur 1002 verbinden. Wie in 12 gezeigt, werden die Bondpads 123' der Bondstrukur 120' mit der Verschaltungsstruktur 114' durch die TSVs 109' verbunden.
  • 13A bis 13E veranschaulichen Querschnittsansichten des Bildens eines Packages gemäß einigen Ausführungsformen.
  • Bezug nehmend auf 13A ist ein Trägersubstrat 102 bereitgestellt und auf dem Trägersubstrat 102 ist eine Ablöseschicht 124 gebildet. Das Trägersubstrat 102 kann ein Glasträgersubstrat, ein keramisches Trägersubstrat oder dergleichen sein. Das Trägersubstrat 102 kann ein Wafer sein, so dass auf dem Trägersubstrat 102 mehrere Packages gleichzeitig gebildet werden können. Die Ablöseschicht 124 kann aus einem Material auf Polymerbasis gebildet werden, das zusammen mit dem Trägersubstrat 102 von den darüberliegenden Strukturen entfernt werden kann, die in nachfolgenden Schritten gebildet werden. In einigen Ausführungsformen ist die Ablöseschicht 124 ein thermisch ablösbares Material auf Epoxidharzbasis, das sein Haftvermögen verliert, wenn es erwärmt wird, wie eine Ablösebeschichtung in Licht-Wärme-Umwandlung (LTHC - light-to-heat-conversion). In einigen Ausführungsformen kann die Ablöseschicht 124 ein Klebstoff durch Ultraviolett (UV) sein, der sein Haftvermögen verliert, wenn er UV-Licht ausgesetzt wird. Die Ablöseschicht 124 kann als Flüssigkeit abgegeben und ausgehärtet werden; sie kann eine Laminatfilm, der auf das Trägersubstrat 102 geschichtet ist, oder dergleichen sein. Die obere Fläche der Ablöseschicht 124 kann eingeebnet werden und kann ein großes Maß an Planheit aufweisen.
  • Eine dielektrische Schicht 108 wird auf der Ablöseschicht 124 gebildet. In einigen Ausführungsformen wird die dielektrische Schicht 108 aus einem Polymer, wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen, gebildet. In anderen Ausführungsformen wird die dielektrische Schicht 108 aus einem Nitrid, wie Siliziumnitrid; einem Oxid, wie Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), bordotiertem Phosphorsilicatglas (BPSG) oder dergleichen; oder dergleichen gebildet. Die dielektrische Schicht 108 kann durch einen beliebigen annehmbaren Abscheidungsprozesses, wie Schleuderbeschichten, chemische Gasphasenabscheidung (CVD), Laminieren, dergleichen oder eine Kombination davon, gebildet werden.
  • Bezug nehmend auf 13A werden leitfähige Säulen 118 auf der Ablöseschicht 124 gebildet. Über der Ablöseschicht 124 wird, als ein Beispiel für das Bilden der leitfähigen Säulen 118, eine Keimschicht gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die eine Vielzahl von aus unterschiedlichen Materialien gebildete Teilschichten umfasst. Zum Beispiel umfasst die Keimschicht eine Titanschicht und über der Titanschicht eine Kupferschicht. Die Keimschicht kann zum Beispiel unter Verwendung von PVD oder dergleichen gebildet werden. Anschließend wird auf der Keimschicht ein Fotolack gebildet und strukturiert. Der Fotolack kann durch Schleuderbeschichten oder dergleichen gebildet werden und für Strukturieren belichtet werden. Das Strukturieren bildet Öffnungen durch den Fotolack hindurch, die die Keimschicht freilegen. In den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht wird ein leitfähiges Material gebildet. Das leitfähige Material kann durch Plattieren, wie Elektroplattieren oder stromloses Plattieren oder dergleichen, gebildet werden. Das leitfähige Material kann ein Metall, wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Der Fotolack und Abschnitte der Keimschicht, auf denen kein leitfähiges Material gebildet wurde, werden entfernt. Der Fotolack kann durch einen annehmbaren Veraschungs- oder Ablöseprozess, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Sobald der Fotolack entfernt ist, werden freigelegte Abschnitte der Keimschicht entfernt, beispielsweise durch Verwenden eines annehmbaren Ätzprozesses, beispielsweise durch Nass- oder Trockenätzen. Die verbleibenden Abschnitte der Keimschicht und des leitfähigen Materials bilden die leitfähigen Säulen 118.
  • Bezug nehmend auf 13B haften die 3D-IC-Strukturen 1002 durch einen Klebstoff 128 an der dielektrischen Schicht 108. Die 3D-IC-Strukturen 1002 sind zu Veranschaulichungszwecken gezeigt und in einigen Ausführungsformen können andere vorstehend erörterte 3D-IC-Strukturen verwendet werden. Der Klebstoff 128 befindet sich auf den rückseitigen Flächen der 3D-IC-Strukturen 1002 und lässt die 3D-IC-Strukturen 1002 an der Ablöseschicht 124 haften. Der Klebstoff 128 kann ein beliebiger geeigneter Klebstoff, ein Epoxidharz, ein Die-Befestigungsfilm (DAF - Die Attach Film) oder dergleichen sein.
  • Bezug nehmend auf 13C wird ein Verkapselungsmaterial 142 auf den verschiedenen Komponenten gebildet. Nach der Bildung verkapselt das Verkapselungsmaterial 142 die leitfähigen Säulen 118 und die 3D-IC-Strukturen 1002 seitlich. In einigen Ausführungsformen schließt das Verkapselungsmaterial 142 eine Formmasse, eine Form-Unterfüllung, ein Harz wie ein Epoxidharz, eine Kombination davon oder dergleichen ein. In einigen anderen Ausführungsformen schließt das Verkapselungsmaterial 142 ein lichtempfindliches Material wie Polybenzoxazol (PBO), Polyimid (PI), Benzocyclobuten (BCB), eine Kombination davon oder dergleichen ein, das durch Belichtungs- und Entwicklungsprozesse oder einen Laserbohrprozess einfach strukturiert werden kann. In alternativen Ausführungsformen schließt das Verkapselungsmaterial 142 Nitrid wie Siliziumnitrid, Oxid wie Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), bordotiertes Phosphorsilicatglas (BPSG), eine Kombination davon oder dergleichen ein.
  • In einigen Ausführungsformen schließt das Verkapselungsmaterial 142 ein Verbundmaterial ein, das ein Basismaterial (wie Polymer) und eine Vielzahl von Füllstoffen in dem Basismaterial einschließt. Der Füllstoff kann ein einzelnes Element, eine Verbindung, wie Nitrid, Oxid, oder eine Kombination davon sein. Die Füllstoffe können zum Beispiel Siliziumoxid, Aluminiumoxid, Bornitrid, Alumina, Siliziumdioxid oder dergleichen einschließen. Die Querschnittsform des Füllstoffs kann kreisförmig, oval oder eine beliebige andere Form sein. In einigen Ausführungsformen sind die Füllstoffe kugelförmige Partikel oder dergleichen. Die Querschnittsform des Füllstoffs kann kreisförmig, oval oder eine beliebige andere Form sein. In einigen Ausführungsformen schließen die Füllstoffe feste Füllstoffe ein, aber die Offenbarung ist nicht darauf begrenzt. In einigen Ausführungsformen kann es sich bei einem kleinen Abschnitt der Füllstoffe um hohle Füllstoffe handeln.
  • Das Verkapselungsmaterial 142 kann durch Formpressen, Spritzpressen, Aufschleuderbeschichten, Laminierung, Abscheidung oder ähnliche Prozesse aufgetragen werden und kann über dem Trägersubstrat 102 gebildet werden, so dass die leitfähigen Säulen 118 und/oder die 3D-IC-Strukturen 1002 vergraben oder bedeckt sind. Das Verkapselungsmaterial 142 wird dann ausgehärtet. Die leitfähigen Säulen 118 durchdringen das Verkapselungsmaterial 142 und die leitfähigen Säulen 118 werden mitunter als durchgehende Durchkontaktierungen 118 oder durchgehende integrierte Fan-Out-Durchkontaktierungen (TIVs - through integrated fan-out vias) 118 bezeichnet.
  • Bezug nehmend auf 13C wird dann ein Planarisierungsprozess an dem Verkapselungsmaterial 142 durchgeführt, um einen Abschnitt des Verkapselungsmaterials 142 zu entfernen, so dass die oberen Flächen der durchgehenden Durchkontaktierungen 118 und der leitfähigen Anschlüsse (Die-Verbinder) 143 freigelegt werden. In einigen Ausführungsformen, in welchen die oberen Flächen der durchgehenden Durchkontaktierungen 118 und die vorderseitigen Flächen der 3D-IC-Strukturen 1002 nicht komplanar sind, können ebenfalls Abschnitte der durchgehenden Durchkontaktierungen 118 und/oder Abschnitte des dielektrischen Materials 140 durch den Planarisierungsprozess entfernt werden. In einigen Ausführungsformen sind die oberen Flächen der durchgehenden Durchkontaktierungen 118, der leitfähigen Anschlüsse 143, der Isolierschicht 147 und des Verkapselungsmaterials 142 nach dem Planarisierungsprozess im Wesentlichen komplanar. Der Planarisierungsprozess kann zum Beispiel ein chemisch-mechanisches Polieren (CMP), ein Schleifprozess oder dergleichen sein. In einigen Ausführungsformen kann die Planarisierung weggelassen werden, zum Beispiel wenn die durchgehenden Durchkontaktierungen 118 und die leitfähigen Anschlüsse 143 bereits freigelegt werden.
  • Bezug nehmend auf 13D wird eine vorderseitige Umverteilungsstruktur 144 über den vorderseitigen Flächen der durchgehenden Durchkontaktierungen 118, des Verkapselungsmaterials 142 und der 3D-IC-Strukturen 1002 gebildet. Die vorderseitige Umverteilungsstruktur 144 schließt dielektrische Schichten 146, 150, 154 und 158; Metallisierungsstrukturen 148, 152 und 156; sowie Metallurgien unter den Höckern (UBMs - under bump metallurgies) 160 ein. Die Metallisierungsstrukturen 148, 152 und 156 können auch als leitfähige Umverteilungsschichten oder Umverteilungsleitungen bezeichnet werden. Die vorderseitige Umverteilungsstruktur 144 ist als ein Beispiel gezeigt. Es können mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen in der vorderseitigen Umverteilungsstruktur 144 gebildet werden. Wenn weniger dielektrische Schichten und Metallisierungsstrukturen gebildet werden sollen, können nachstehend erörterte Schritte und Prozesse weggelassen werden. Wenn mehr dielektrische Schichten und Metallisierungsstrukturen gebildet werden sollen, können nachstehend erörterte Schritte und Prozesse wiederholt werden.
  • Als ein Beispiel für die Bildung der vorderseitigen Umverteilungsstruktur 144 wird die dielektrische Schicht 146 auf dem Verkapselungsmaterial 142, den durchgehenden Durchkontaktierungen 118 und den leitfähigen Anschlüssen 143 abgeschieden. In einigen Ausführungsformen wird die dielektrische Schicht 146 aus einem lichtempfindlichen Material, wie PBO, Polyimid, BCB oder dergleichen, gebildet, das unter Verwendung einer Lithografiemaske strukturiert werden kann. Die dielektrische Schicht 146 kann durch Schleuderbeschichten, Laminierung, CVD, dergleichen oder eine Kombination davon gebildet werden. Die dielektrische Schicht 146 wird dann strukturiert. Das Strukturieren bildet Öffnungen, die Abschnitte der durchgehenden Durchkontaktierungen 118 und der leitfähigen Anschlüsse 143 freilegen. Das Strukturieren kann durch einen annehmbaren Prozess erfolgen, beispielsweise durch Belichten der dielektrischen Schicht 146, wenn die dielektrische Schicht 146 ein lichtempfindliches Material ist, oder durch Ätzen unter Verwendung zum Beispiel einer anisotropen Ätzung. Wenn die dielektrische Schicht 146 ein lichtempfindliches Material ist, kann die dielektrische Schicht 146 nach der Belichtung entwickelt werden.
  • Dann wird die Metallisierungsstruktur 148 gebildet. Die Metallisierungsstruktur 148 schließt leitfähige Leitungen CL auf der oberen Fläche der dielektrischen Schicht 146 ein und erstreckt sich entlang dieser. Die Metallisierungsstruktur 148 schließt ferner leitfähige Durchkontaktierungen V ein, die sich durch die dielektrische Schicht 146 erstrecken, um physisch und elektrisch mit den durchgehenden Durchkontaktierungen 118 und den 3D-IC-Strukturen 1002 verbunden zu werden. Die Seitenwände der leitfähigen Durchkontaktierungen 148V und der leitfähigen Leitungen 148C können gerade oder schräg sein. In einigen Ausführungsformen weist die leitfähige Durchkontaktierung V eine schräge Seitenwand auf und ist in Richtung der 3D-IC-Strukturen 1002 verjüngt. Zur Bildung der Metallisierungsstruktur 148 wird eine Keimschicht über der dielektrischen Schicht 146 und in den Öffnungen, die sich durch die dielektrische Schicht 146 erstrecken, gebildet. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die eine Vielzahl von aus unterschiedlichen Materialien gebildete Teilschichten umfasst. In einigen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Keimschicht kann zum Beispiel unter Verwendung von PVD oder dergleichen gebildet werden. Dann wird auf der Keimschicht ein Fotolack gebildet und strukturiert. Der Fotolack kann durch Schleuderbeschichten oder dergleichen gebildet werden und für Strukturieren belichtet werden. Die Struktur des Fotolacks entspricht der Metallisierungsstruktur 148.Das Strukturieren bildet Öffnungen durch den Fotolack hindurch, die die Keimschicht freilegen. Dann wird in den Öffnungen des Fotolacks und auf den freigelegten Abschnitten der Keimschicht ein leitfähiges Material gebildet Das leitfähige Material kann durch Plattieren, wie Elektroplattieren oder stromloses Plattieren oder dergleichen, gebildet werden. Das leitfähige Material kann ein Metall, wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Die Kombination aus dem leitfähigen Material und darunterliegenden Abschnitten der Keimschicht bildet die Metallisierungsstruktur 148.Der Fotolack und Abschnitte der Keimschicht, auf denen kein leitfähiges Material gebildet wurde, werden entfernt. Der Fotolack kann durch einen annehmbaren Veraschungs- oder Ablöseprozess, beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Sobald der Fotolack entfernt ist, werden freigelegte Abschnitte der Keimschicht entfernt, beispielsweise durch Verwenden eines annehmbaren Ätzprozesses, beispielsweise durch Nass- oder Trockenätzen.
  • Die dielektrischen Schichten 150, 154, 158 und die Metallisierungsstrukturen 152, 156 werden abwechselnd gebildet. Die dielektrischen Schichten 150, 154 und 158 können auf eine ähnliche Weise wie die dielektrische Schicht 146 gebildet werden und kann aus dem gleichen Material wie die dielektrische Schicht 146 gebildet werden. Die Metallisierungsstrukturen 152 und 156 können leifähige Leitungen 152C und 156C auf der darunterliegenden dielektrischen Schicht und leitfähige Durchkontaktierungen 152V und 156V einschließen, die sich jeweils durch die darunterliegende dielektrische Schicht erstrecken. Die Metallisierungsstrukturen 152 und 156 können auf eine ähnliche Weise wie die Metallisierungsstruktur 148 gebildet werden und können aus dem gleichen Material wie die Metallisierungsstruktur 148 gebildet werden. Die UBMs 160 sind optional auf der dielektrischen Schicht 158 gebildet und erstrecken sich durch diese. Die UBMs 160 können auf eine ähnliche Weise wie die Metallisierungsstruktur 148 gebildet werden und können aus dem gleichen Material wie die Metallisierungsstruktur 148 gebildet werden.
  • Bezug nehmend auf 13D werden leitfähige Verbinder 162 auf den UBMs 160 gebildet. Die leitfähigen Verbinder 162 können Verbinder mit Ball-Grid-Array (BGA), Lotperlen, Metallsäulen, Höcker für die C4-Montagetechnik (C4 - Controlled Collapse Chip Connection), Mikrohöcker, Höcker, die durch die ENEPIG-Technik (electroless nickel-electroless palladium-immersion gold technique) gebildet werden, oder dergleichen sein. Die leitfähigen Verbinder 162 umfassen Metallsäulen (wie eine Kupfersäule), die durch ein Sputtern, Drucken, Elektroplattieren, stromloses Plattieren, CVD oder dergleichen gebildet werden. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen wird auf der Oberseite der Metallsäulen eine Metallkappenschicht gebildet. Die Metallkappenschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon einschließen und kann durch einen Plattierungsprozess gebildet werden. In einer anderen Ausführungsform können die leitfähigen Verbinder 162 ein leitfähiges Material, wie Lötmetall, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon, einschließen. In einigen Ausführungsformen werden die leitfähigen Verbinder 162 durch anfängliches Bilden einer Schicht aus Lot durch solche üblicherweise verwendeten Verfahren wie Aufdampfen, Elektroplattieren, Drucken, Lotübertragung, Lotperlenplatzierung oder dergleichen gebildet. Sobald auf der Struktur eine Schicht aus Lot gebildet ist, kann ein Wideraufschmelzprozess durchgeführt werden, um das Material in die gewünschten Höckerformen zu bringen.
  • Bezug nehmend auf 13D und 13E wird ein Entbonden von Trägersubstrat durchgeführt, um das Trägersubstrat 102 von der dielektrischen Schicht 108 abzulösen (oder zu „entbonden“), um ein Package 166 zu bilden. Gemäß einigen Ausführungsformen schließt das Entbonden ein Projizieren eines Lichts wie eines Laserlichts oder eines UV-Lichts auf die Ablöseschicht 124 ein, sodass sich die Ablöseschicht 124 unter der Wärmewirkung des Lichts zersetzt und das Trägersubstrat 102 entfernt werden kann. Das Package 166 wird dann umgedreht und auf einem Band (nicht gezeigt) platziert.
  • Bezug nehmend auf 13E kann ein oberen Package 500 an das Package 166 gebondet werden. Das obere Package 500 schließt ein Substrat 502 und einen oder mehrere gestapelte Dies (oder Dies) 508 ein, die mit dem Substrat 502 gekoppelt sind. Das Substrat 502 kann aus einem Halbleitermaterial, wie Silizium, Germanium, Diamant oder dergleichen, hergestellt sein. In einigen Ausführungsformen können auch Verbundmaterialien, wie Silizium-Germanium, Siliziumcarbid, Galliumarsenid, Indiumarsenid, Indiumphosphid, Silizium-Germanium-Carbid, Gallium-Arsen-Phosphid, Gallium-Indium-Phosphid, Kombinationen davon und dergleichen, verwendet werden. Außerdem kann das Substrat 502 ein SOI-Substrat sein. Im Allgemeinen schließt ein SOI-Substrat eine Schicht eines Halbleitermaterials wie epitaktisches Silizium, Germanium, Silizium-Germanium, SOI, Silizium-Germanium-auf-Isolator (SGOI - silicon germanium on insulator) oder Kombinationen davon ein. In einigen Ausführungsformen basiert das Substrat 502 auf einem isolierenden Kern, wie einem glasfaserverstärkten Harzkern. Ein beispielhaftes Kernmaterial ist ein Glasfaserharz wie FR4. Andere Materialien, die für das Kernmaterial verwendet werden können, schließen Harz in Bismaleimid-Triazin (BT - bismaleimide-triazine), oder alternativ Materialien oder Filme für andere Leiterplatten (PCB - printed circuit board) ein. Für das Substrat 502 können Aufbaufilme, wie ein Ajinomoto-Aufbaufilm (ABF - Ajinomoto build-up film) oder andere Laminate verwendet werden.
  • Das Substrat 502 kann aktive und passive Bauelemente (nicht gezeigt) einschließen. Ein Durchschnittsfachmann erkennt, dass eine breite Vielfalt von Bauelementen, wie Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen, verwendet werden kann, um die strukturellen und funktionellen Anforderungen an das Design für das obere Package 500 zu erzeugen. Die Bauelemente können unter Verwendung beliebiger geeigneter Verfahren gebildet werden.
  • Das Substrat 502 kann auch Metallisierungsschichten (nicht gezeigt) und durchgehende Durchkontaktierungen 506 einschließen. Die Metallisierungsschichten können über den aktiven und passiven Bauelementen gebildet und dafür ausgelegt werden, die verschiedenen Bauelemente zu verbinden, um funktionale Schaltungen zu bilden. Die Metallisierungsschichten können aus sich abwechselnden Schichten aus dielektrischem Material (z. B. einem dielektrischen Material mit niedrigem k-Wert) und leitfähigem Material (z. B. Kupfer) gebildet werden, wobei Durchkontaktierungen die Schichten aus leitfähigem Material verschaltet, und können durch einen beliebigen geeigneten Prozess (wie Abscheidung, Damascene-Prozess, Dual-Damascene-Prozess oder dergleichen) gebildet werden. In einigen Ausführungsformen ist das Substrat 502 im Wesentlichen frei von aktiven und passiven Bauelementen.
  • Das Substrat 502 kann auf einer ersten Seite des Substrats 502 Bondpads 503 zum Koppeln mit den gestapelten Dies 508 und auf einer zweiten Seite des Substrats 502 Bondpads 504 zum Koppeln mit den leitfähigen Verbindern 168 aufweisen, wobei die zweite Seite der ersten Seite des Substrats 502 gegenüberliegt. In einigen Ausführungsformen werden die Bondpads 503 und 504 durch Bilden von Vertiefungen (nicht gezeigt) in dielektrische Schichten (nicht gezeigt) auf der ersten und der zweiten Seite des Substrats 502 gebildet. Die Vertiefungen können gebildet werden, um ein Einbetten der Bondpads 503 und 504 in die dielektrischen Schichten zu ermöglichen. In anderen Ausführungsformen werden die Vertiefungen weggelassen, während die Bondpads 503 und 504 auf der dielektrischen Schicht gebildet werden können. In einigen Ausführungsformen schließen die Bondpads 503 und 504 eine dünne Keimschicht (nicht gezeigt) aus Kupfer, Titan, Nickel, Gold, Palladium, dergleichen oder einer Kombination davon ein. Das leitfähige Material der Bondpads 503 und 504 kann über der dünnen Keimschicht abgeschieden werden. Das leitfähige Material kann durch einen elektrochemischen Plattierungsprozess, einen stromlosen Plattierungsprozess, CVD, ALD, PVD, dergleichen oder eine Kombination davon gebildet werden. In einer Ausführungsform ist das leitfähige Material der Bondpads 503 und 504 Kupfer, Wolfram, Aluminium, Silber, Gold, dergleichen oder eine Kombination davon. In einigen Ausführungsformen sind die Bondpads 503 und 504 UBMs, die unter Verwendung der gleichen oder ähnlichen Prozesse, wie bereits im Zusammenhang mit den UBMs 160 beschrieben, gebildet werden.
  • In der veranschaulichten Ausführungsform werden zwar die gestapelten Dies 508 durch Drahtbondverbindungen 510 mit dem Substrat 502 gekoppelt, aber können andere Verbindungen, wie leitfähige Höcker, verwendet werden. In einigen Ausführungsformen sind die gestapelten Dies 508 gestapelte Speicher-Dies. Zum Beispiel können die gestapelten Speicher-Dies 508 Speichermodule mit doppelter Datenrate (DDR - double data rate) und niedriger Leistungsaufnahme (LP - low power) wie LPDDR1, LPDDR2, LPDDR3, LPDDR4, oder ähnliche Speichermodule einschließen.
  • In einigen Ausführungsformen können die gestapelten Dies 508 und die Drahtbondverbindungen 510 durch ein Formmaterial 512 verkapselt sein. Das Formmaterial 512 kann auf den gestapelten Dies 508 und den Drahtbondverbindungen 510 gebildet werden, zum Beispiel unter Verwendung von Formpressen. In einigen Ausführungsformen ist das Formmaterial 512 eine Formmasse, ein Polymer, ein Epoxidharz, ein Siliziumoxidfüllmaterial, dergleichen oder eine Kombination davon. Ein Aushärtungsschritt kann durchgeführt werden, um das Formmaterial 512 auszuhärten, wobei das Aushärten ein thermisches Aushärten, ein UV-Aushärten, dergleichen oder eine Kombination davon sein kann.
  • In einigen Ausführungsformen werden die gestapelten Dies 508 und die Drahtbondverbindungen 510 in dem Formmaterial 512 vergraben und nach dem Aushärten des Formmaterials 512 wird ein Planarisierungsschritt, wie Schleifen, durchgeführt, um überschüssige Abschnitte des Formmaterials 512 zu entfernen und für das obere Package 500 eine im Wesentlichen planare Fläche bereitzustellen.
  • Nachdem die oberen Packages 500 gebildet wurden, werden die oberen Packages 500 an die InFO-Packages 166 durch die leitfähigen Verbinder 168 und die Bondpads 504 gebondet. In einigen Ausführungsformen können die gestapelten Speicher-Dies 508 durch die Drahtbondverbindungen 510, die Bondpads 503 und 504, die durchgehenden Durchkontaktierungen 506, die leitfähigen Verbinder 168 und die durchgehenden Durchkontaktierungen 118 an die 3D-IC-Struktur 1002 gekoppelt werden.
  • Die leitfähigen Verbinder 168 können den vorstehend beschriebenen leitfähigen Verbindern 162 ähneln und die Beschreibung wird hierin nicht wiederholt, obwohl die leitfähigen Verbinder 168 und 162 nicht gleich sein müssen. In einigen Ausführungsformen werden die leitfähigen Verbinder 168 vor dem Bonden der leitfähigen Verbinder 168 mit einem Flussmittel (nicht gezeigt), wie einem No-Clean-Flussmittel, beschichtet. Die leitfähigen Verbinder 168 können in das Flussmittel eingetaucht werden oder das Flussmittel kann auf die leitfähigen Verbinder 168 gespritzt werden.
  • In einigen Ausführungsformen können die leitfähigen Verbinder 168 ein darauf gebildetes Epoxid-Flussmittel (nicht gezeigt) aufweisen, bevor sie wieder aufgeschmolzen werden, wobei mindestens ein Teil des Epoxidanteils des Epoxid-Flussmittels verbleibt, nachdem das obere Package 500 am Package 166 angebracht wurde. Dieser verbleibende Epoxidanteil kann als Unterfüllung dienen, um Spannungen zu verringern und die Verbindungsstellen, die aus dem Wiederaufschmelzen der leitfähigen Verbinder 168 resultieren, zu schützen. In einigen Ausführungsformen kann eine Unterfüllung 170 zwischen dem oberen Package 500 und dem Package 166 gebildet werden und die leitfähigen Verbinder 168 umgeben. Die Unterfüllung 170 kann durch einen Kapillarflussprozess gebildet werden, nachdem das obere Package 500 angebracht wurde, oder es kann durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor das obere Package 500 angebracht wird.
  • Das Bonden zwischen dem oberen Package 500 und dem Package 166 kann ein Lötbonden oder ein Metall-zu-Metall-Direktbonden (wie ein Kupfer-zu-Kupfer- oder Zinn-zu-Zinn-Direktbonden) sein. In einer Ausführungsform wird das obere Package 500 durch einen Wideraufschmelzprozess an das Package 166 gebondet werden. Während dieses Wiederaufschmelzprozesses stehen die leitfähigen Verbinder 168 in Kontakt mit den Bondpads 504 und den durchgehenden Durchkontaktierungen 118, um das obere Package 500 physisch und elektrisch mit dem Package 166 zu koppeln.
  • Basierend auf den vorstehenden Erörterungen ist zu sehen, dass die vorliegende Offenbarung verschiedene Vorteile bietet. Es versteht sich jedoch, dass nicht alle Vorteile hierin zwingend erörtert werden und andere Ausführungsformen andere Vorteile bieten können und dass kein konkreter Vorteil für alle Ausführungsformen erforderlich ist. In einigen Ausführungsformen sind die obere Fläche der Verkapselung und die obere Fläche des Abschnitts des Substrats von der Maskenschicht bedeckt, um Ätzen der Verkapselung zu verhindern/verringern, und werden durch die Vertiefung während des Ätzprozesses nicht freigelegt. Daher kann die obere Fläche der Verkapselung vor Grubendefekten geschützt werden und kann die Kammerkontamination verringert werden, während die TSVs freigelegt werden.
  • Verschiedene Ausführungsformen wurden vorstehend erörtert. Es können auch andere Merkmale und Prozesse eingeschlossen werden. Zum Beispiel können Prüfstrukturen zur Unterstützung der Verifizierungsprüfung des 3D-Packages oder der 3D-IC-Vorrichtungen eingeschlossen werden. Die Prüfstrukturen können zum Beispiel Prüfpads einschließen, die in einer Umverteilungsschicht oder auf einem Substrat ausgebildet sind, was die Prüfung des 3D-Packages oder der 3D-IC, die Verwendung von Nadeln und/oder Nadelkarten und dergleichen ermöglicht. Die Verifizierungsprüfung kann sowohl an Zwischenstrukturen als auch an der endgültigen Struktur durchgeführt werden. Außerdem können die hierin offenbarten Strukturen und Verfahren in Verbindung mit Prüfmethodiken verwendet werden, die eine Zwischenverifizierung von erwiesenermaßen fehlerfreien Dies beinhalten, um die Ausbeute zu erhöhen und die Kosten zu verringern.
  • In einer Ausführungsform umfasst ein Package einen ersten Die, wobei der erste Die eine Vielzahl von durchgehenden Durchkontaktierungen von einer ersten Fläche des ersten Dies in Richtung einer zweiten Fläche des ersten Dies umfasst; einen zweiten Die, der unterhalb des ersten Dies angeordnet ist, wobei die zweite Fläche des ersten Dies an den zweiten Die gebondet ist; eine Isolationsschicht, die in dem ersten Die angeordnet ist, wobei sich die Vielzahl von durchgehenden Durchkontaktierungen durch die Isolationsschicht erstreckt; eine Verkapselung, die den ersten Die seitlich umgibt, wobei die Verkapselung seitlich von der Isolationsschicht getrennt ist; eine Pufferschicht, die über dem ersten Die, der Isolationsschicht und der Verkapselung angeordnet ist; und eine Vielzahl von leitfähigen Anschlüssen, die über der Isolationsschicht angeordnet ist, wobei die Vielzahl von leitfähigen Anschlüssen elektrisch mit entsprechenden der Vielzahl von durchgehenden Durchkontaktierungen verbunden ist. In einer Ausführungsform umfasst die Isolationsschicht eine massive Schicht, welche die Vielzahl von durchgehenden Durchkontaktierungen in dem ersten Die umgibt. In einer Ausführungsform umfasst die Isolationsschicht eine Vielzahl von Isolationsteilen, wobei jedes Isolationsteil der Vielzahl von Isolationsteilen mindestens eine durchgehende Durchkontaktierung der Vielzahl von durchgehenden Durchkontaktierungen umgibt. In einer Ausführungsform umgibt jedes Isolationsteil der Vielzahl von Isolationsteilen die gleiche Anzahl der Vielzahl von durchgehenden Durchkontaktierungen. In einer Ausführungsform umfasst die Vielzahl von Isolationsteilen ein erstes Isolationsteil und ein zweites Isolationsteil, wobei das erste Isolationsteil eine erste Anzahl von durchgehenden Durchkontaktierungen der Vielzahl von durchgehenden Durchkontaktierungen umgibt, wobei das zweite Isolationsteil eine zweite Anzahl von durchgehenden Durchkontaktierungen der Vielzahl von durchgehenden Durchkontaktierungen umgibt, wobei sich die erste Anzahl von der zweiten Anzahl unterscheidet. In einer Ausführungsform weist jedes Isolationsteil der Vielzahl von Isolationsteilen die gleiche Breite auf. In einer Ausführungsform umfasst die Vielzahl von Isolationsteilen ein erstes Isolationsteil und ein zweites Isolationsteil, wobei das erste Isolationsteil eine erste Breite aufweist, wobei das zweite Isolationsteil eine zweite Breite aufweist, wobei sich die erste Breite von der zweiten Breite unterscheidet. In einer Ausführungsform umfasst die Isolationsschicht ein von der Vielzahl von Isolationsteilen getrenntes Dummy-Isolationsteil, wobei das Dummy-Isolationsteil zwischen benachbarten der Vielzahl von Isolationsteilen angeordnet ist, und wobei keine durchgehende Durchkontaktierung der Vielzahl von durchgehenden Durchkontaktierungen das Dummy-Isolationsteil durchdringt. In einer Ausführungsform umfasst die Isolationsschicht ein von der Vielzahl von Isolationsteilen getrenntes Dummy-Isolationsteil, wobei das Dummy-Isolationsteil zwischen einem ersten Isolationsteil der Vielzahl von Isolationsteilen und der Verkapselung angeordnet ist, wobei das erste Isolationsteil ein Isolationsteil ist, das einer Kante des ersten Dies am nächsten ist, und wobei keine durchgehende Durchkontaktierung der Vielzahl von durchgehenden Durchkontaktierungen das Dummy-Isolationsteil durchdringt.
  • In einer Ausführungsform umfasst ein Package einen ersten Die, wobei der erste Die ein erstes Substrat umfasst, wobei der erste Die ferner eine erste durchgehende Durchkontaktierung und eine zweite durchgehende Durchkontaktierung umfasst, die sich von einer oberen Fläche des ersten Substrats in Richtung einer unteren Fläche des ersten Dies erstrecken; eine Isolationsschicht, die in einer Vertiefung in der oberen Fläche des ersten Substrats angeordnet ist, wobei die Isolationsschicht die erste durchgehende Durchkontaktierung und die zweite durchgehende Durchkontaktierung umgibt, wobei das erste Substrat die Isolationsschicht in einer Draufsicht umgibt; und eine erste Verkapselung, welche den ersten Die seitlich umgibt, wobei das erste Substrat zwischen der Isolationsschicht und der ersten Verkapselung angeordnet ist. In einer Ausführungsform ist die obere Fläche des ersten Substrats mit einer oberen Fläche der ersten Verkapselung und einer oberen Fläche der Isolationsschicht bündig. In einer Ausführungsform umfasst das Package ferner eine Pufferschicht, die über der ersten Verkapselung, dem ersten Die und der Isolationsschicht angeordnet ist, wobei eine untere Fläche der Pufferschicht mit der oberen Fläche der ersten Verkapselung, des ersten Dies und der Isolationsschicht in Kontakt steht. In einer Ausführungsform umfasst das Package ferner einen Dummy-Anschluss über der Pufferschicht, wobei sich die Isolationsschicht unterhalb des Dummy-Anschlusses erstreckt. In einer Ausführungsform umfasst das Package ferner einen Dummy-Anschluss über der Pufferschicht, wobei sich die Isolationsschicht nicht unterhalb des Dummy-Anschlusses erstreckt. In einer Ausführungsform umfasst die Isolationsschicht mehrere Schichten.
  • In einer Ausführungsform umfasst ein Verfahren zum Herstellen einer Package-Struktur Bonden einer ersten Fläche eines ersten Dies an einen zweiten Die, wobei der erste Die eine erste durchgehende Durchkontaktierung umfasst; Bilden einer Verkapselung seitlich neben dem ersten Die; Bilden einer ersten Vertiefung in einer zweiten Fläche des ersten Dies, wobei sich die erste Vertiefung um die erste durchgehende Durchkontaktierung erstreckt; und Bilden einer Isolationsschicht in der ersten Vertiefung, wobei die Isolationsschicht von der Verkapselung durch den ersten Die getrennt ist. In einer Ausführungsform umfasst der erste Die eine zweite durchgehende Durchkontaktierung, wobei sich die erste Vertiefung kontinuierlich um die erste durchgehende Durchkontaktierung und die zweite durchgehende Durchkontaktierung erstreckt. In einer Ausführungsform umfasst der erste Die eine zweite durchgehende Durchkontaktierung, ferner umfassend Bilden einer zweiten Vertiefung, welche die zweite Durchgehende Durchkontaktierung umgibt, wobei Bilden der Isolationsschicht Bilden eines ersten Isolationsteils in der ersten Vertiefung und Bilden eines zweiten Isolationsteils in der zweiten Vertiefung umfasst, wobei das erste Isolationsteil von dem zweiten Isolationsteil getrennt ist. In einer Ausführungsform umfasst das Verfahren ferner Bilden einer zweiten Vertiefung, wobei die zweite Vertiefung kein leitfähiges Merkmal freilegt; und Bilden der Isolationsschicht in der zweiten Vertiefung. In einer Ausführungsform umfasst das Verfahren ferner Bilden einer Pufferschicht auf der Verkapselung, der Isolationsschicht, der Vielzahl von durchgehenden Durchkontaktierungen und dem ersten Die; und Bilden eines leitfähigen Anschlusses auf der Pufferschicht, wobei der leitfähige Anschluss elektrisch mit der ersten durchgehenden Durchkontaktierung verbunden ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/136776 [0001]

Claims (20)

  1. Package, umfassend: einen ersten Die, wobei der erste Die eine Vielzahl von durchgehenden Durchkontaktierungen umfasst, die sich von einer ersten Fläche des ersten Dies in Richtung einer zweiten Fläche des ersten Dies erstreckt; einen zweiten Die, der unterhalb des ersten Dies angeordnet ist, wobei die zweite Fläche des ersten Dies an den zweiten Die gebondet ist; eine Isolationsschicht, die in dem ersten Die angeordnet ist, wobei sich die Vielzahl von durchgehenden Durchkontaktierungen durch die Isolationsschicht erstreckt; eine Verkapselung, die den ersten Die seitlich umgibt, wobei die Verkapselung seitlich von der Isolationsschicht getrennt ist; eine Pufferschicht, die über dem ersten Die, der Isolationsschicht und der Verkapselung angeordnet ist; und eine Vielzahl von leitfähigen Anschlüssen, die über der Isolationsschicht angeordnet ist, wobei die Vielzahl von leitfähigen Anschlüssen elektrisch mit entsprechenden der Vielzahl von durchgehenden Durchkontaktierungen verbunden ist.
  2. Package nach Anspruch 1, wobei die Isolationsschicht eine massive Schicht umfasst, welche die Vielzahl von durchgehenden Durchkontaktierungen in dem ersten Die umgibt.
  3. Package nach Anspruch 1, wobei die Isolationsschicht eine Vielzahl von Isolationsteilen umfasst, wobei jedes Isolationsteil der Vielzahl von Isolationsteilen mindestens eine durchgehende Durchkontaktierung der Vielzahl von durchgehenden Durchkontaktierungen umgibt.
  4. Package nach Anspruch 3, wobei jedes Isolationsteil der Vielzahl von Isolationsteilen die gleiche Anzahl der Vielzahl von durchgehenden Durchkontaktierungen umgibt.
  5. Package nach Anspruch 3 oder 4, wobei die Vielzahl von Isolationsteilen ein erstes Isolationsteil und ein zweites Isolationsteil umfasst, wobei das erste Isolationsteil eine erste Anzahl von durchgehenden Durchkontaktierungen der Vielzahl von durchgehenden Durchkontaktierungen umgibt, wobei das zweite Isolationsteil eine zweite Anzahl von durchgehenden Durchkontaktierungen der Vielzahl von durchgehenden Durchkontaktierungen umgibt, wobei sich die erste Anzahl von der zweiten Anzahl unterscheidet.
  6. Package nach einem der Ansprüche 3 bis 5, wobei jedes Isolationsteil der Vielzahl von Isolationsteilen die gleiche Breite aufweist.
  7. Package nach einem der Ansprüche 3 bis 6, wobei die Vielzahl von Isolationsteilen ein erstes Isolationsteil und ein zweites Isolationsteil umfasst, wobei das erste Isolationsteil eine erste Breite aufweist, wobei das zweite Isolationsteil eine zweite Breite aufweist, wobei sich die erste Breite von der zweiten Breite unterscheidet.
  8. Package nach einem der Ansprüche 3 bis 7, wobei die Isolationsschicht ein von der Vielzahl von Isolationsteilen getrenntes Dummy-Isolationsteil umfasst, wobei das Dummy-Isolationsteil zwischen benachbarten der Vielzahl von Isolationsteilen angeordnet ist, und wobei keine durchgehende Durchkontaktierung der Vielzahl von durchgehenden Durchkontaktierungen das Dummy-Isolationsteil durchdringt.
  9. Package nach einem der Ansprüche 3 bis 7, wobei die Isolationsschicht ein von der Vielzahl von Isolationsteilen getrenntes Dummy-Isolationsteil umfasst, wobei das Dummy-Isolationsteil zwischen einem ersten Isolationsteil der Vielzahl von Isolationsteilen und der Verkapselung angeordnet ist, wobei das erste Isolationsteil ein Isolationsteil ist, das einer Kante des ersten Dies am nächsten ist, und wobei keine durchgehende Durchkontaktierung der Vielzahl von durchgehenden Durchkontaktierungen das Dummy-Isolationsteil durchdringt.
  10. Package, umfassend: einen ersten Die, wobei der erste Die ein erstes Substrat umfasst, wobei der erste Die ferner eine erste durchgehende Durchkontaktierung und eine zweite durchgehende Durchkontaktierung umfasst, die sich von einer oberen Fläche des ersten Substrats in Richtung einer unteren Fläche des ersten Dies erstrecken; eine Isolationsschicht, die in einer Vertiefung in der oberen Fläche des ersten Substrats angeordnet ist, wobei die Isolationsschicht die erste durchgehende Durchkontaktierung und die zweite durchgehende Durchkontaktierung umgibt, wobei das erste Substrat die Isolationsschicht in einer Draufsicht umgibt; und eine erste Verkapselung, welche den ersten Die seitlich umgibt, wobei das erste Substrat zwischen der Isolationsschicht und der ersten Verkapselung angeordnet ist.
  11. Package nach Anspruch 10, wobei die obere Fläche des ersten Substrats mit einer oberen Fläche der ersten Verkapselung und einer oberen Fläche der Isolationsschicht bündig ist.
  12. Package nach Anspruch 11, ferner umfassend eine Pufferschicht, die über der ersten Verkapselung, dem ersten Die und der Isolationsschicht angeordnet ist, wobei eine untere Fläche der Pufferschicht mit der oberen Fläche der ersten Verkapselung, des ersten Dies und der Isolationsschicht in Kontakt steht.
  13. Package nach Anspruch 12, ferner umfassend einen Dummy-Anschluss über der Pufferschicht, wobei sich die Isolationsschicht unterhalb des Dummy-Anschlusses erstreckt.
  14. Package nach Anspruch 12, ferner umfassend einen Dummy-Anschluss über der Pufferschicht, wobei sich die Isolationsschicht nicht unterhalb des Dummy-Anschlusses erstreckt.
  15. Package nach einem der Ansprüche 10 bis 14, wobei die Isolationsschicht mehrere Schichten umfasst.
  16. Verfahren zum Herstellen einer Package-Struktur, wobei das Verfahren Folgendes umfasst: Bonden einer ersten Fläche eines ersten Dies an einen zweiten Die, wobei der erste Die eine erste durchgehende Durchkontaktierung umfasst; Bilden einer Verkapselung seitlich neben dem ersten Die; Bilden einer ersten Vertiefung in einer zweiten Fläche des ersten Dies, wobei sich die erste Vertiefung um die erste durchgehende Durchkontaktierung erstreckt; und Bilden einer Isolationsschicht in der ersten Vertiefung, wobei die Isolationsschicht von der Verkapselung durch den ersten Die getrennt ist.
  17. Verfahren nach Anspruch 16, wobei der erste Die eine zweite durchgehende Durchkontaktierung umfasst, wobei sich die erste Vertiefung kontinuierlich um die erste durchgehende Durchkontaktierung und die zweite durchgehende Durchkontaktierung erstreckt.
  18. Verfahren nach Anspruch 16, wobei der erste Die eine zweite durchgehende Durchkontaktierung umfasst, ferner umfassend Bilden einer zweiten Vertiefung, welche die zweite Durchgehende Durchkontaktierung umgibt, wobei Bilden der Isolationsschicht Bilden eines ersten Isolationsteils in der ersten Vertiefung und Bilden eines zweiten Isolationsteils in der zweiten Vertiefung umfasst, wobei das erste Isolationsteil von dem zweiten Isolationsteil getrennt ist.
  19. Verfahren nach Anspruch 18, ferner umfassend: Bilden einer zweiten Vertiefung, wobei die zweite Vertiefung kein leitfähiges Merkmal freilegt; und Bilden der Isolationsschicht in der zweiten Vertiefung.
  20. Verfahren nach Anspruch 18 oder 19, ferner umfassend: Bilden einer Pufferschicht auf der Verkapselung, der Isolationsschicht, der Vielzahl von durchgehenden Durchkontaktierungen und dem ersten Die; und Bilden eines leitfähigen Anschlusses auf der Pufferschicht, wobei der leitfähige Anschluss elektrisch mit der ersten durchgehenden Durchkontaktierung verbunden ist.
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