DE102021111153B4 - Gehäustes halbleiterbauelement und verfahren zum bilden dieses bauelements - Google Patents

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    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
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    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
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Abstract

Halbleitervorrichtung (200), die Folgendes umfasst:einen ersten Die (155, 350, 510), der Folgendes umfasst:ein erstes Substrat (152);eine erste Interconnect-Struktur (190) auf einer Rückseite des ersten Substrats (152);eine zweite Interconnect-Struktur (160) auf einer aktiven Seite des ersten Substrats (152); undeine erste Mehrzahl Bond-Pads (186) an der zweiten Interconnect-Struktur (160), die einen ersten Abstand (P2) aufweisen;einen zweiten Die (75, 270, 470) an dem ersten Die (155, 350, 510), wobei der zweite Die (75, 270, 470) Folgendes umfasst:ein zweites Substrat (72);eine dritte Interconnect-Struktur (80) auf einer aktiven Seite des zweiten Substrats (72), wobei die dritte Interconnect-Struktur (80) eine erste Durchkontaktierungsstruktur (65A/B, 67A/B) mit einer Breite umfasst, die mit zunehmender Entfernung der ersten Durchkontaktierungsstruktur (65A/B, 67A/B) von dem zweiten Substrat (72) zunimmt, wobei die erste Durchkontaktierungsstruktur (65A/B, 67A/B) eine erste Diffusionssperrschicht (69A/B) und darüber ein erstes leitfähiges Material aufweist;eine vierte Interconnect-Struktur (100A) an einer Rückseite des zweiten Substrats (72), wobei die vierte Interconnect-Struktur (100A) eine zweite Durchkontaktierungsstruktur (65A/B, 67A/B) mit einer Breite umfasst, die mit zunehmender Entfernung der zweiten Durchkontaktierungsstruktur (65A/B, 67A/B) von dem zweiten Substrat (72) zunimmt, wobei die zweite Durchkontaktierungsstruktur (65A/B, 67A/B) eine zweite Diffusionssperrschicht (69A/B) und darüber ein zweites leitfähiges Material aufweist;eine Stromverteilungsnetzstruktur, PDN-Struktur (100B), an der vierten Interconnect-Struktur (100A), so dass die vierte Interconnect-Struktur (100A) zwischen der PDN-Struktur (100B) und dem zweiten Substrat (72) angeordnet ist;eine zweite Mehrzahl Bond-Pads (136) an der PDN-Struktur (100B), wobei die zweite Mehrzahl Bond-Pads (136) an die erste Mehrzahl Bond-Pads (186) gebondet ist; undeine dritte Mehrzahl Bond-Pads (96) an der dritten Interconnect-Struktur (80), wobei die dritte Mehrzahl Bond-Pads (96) einen zweiten Abstand (P1) aufweist, der geringer ist als der erste Abstand (P2); undeinen dritten Die (55, 250, 450) an dem zweiten Die (75, 270, 470), wobei der zweite Die (75, 270, 470) zwischen dem ersten und dem dritten Die (55, 250, 450) angeordnet ist, wobei der dritte Die (55, 250, 450) Folgendes umfasst:ein drittes Substrat (52); undeine vierte Mehrzahl Bond-Pads (66) an einer aktiven Seite des dritten Substrats (52), wobei die vierte Mehrzahl Bond-Pads (66) an die dritte Mehrzahl Bond-Pads (96) gebondet ist.

Description

  • HINTERGRUND
  • Die Halbleiterbranche hat aufgrund laufender Verbesserungen der Integrationsdichte bei einer Vielfalt elektronischer Bauteile (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) starkes Wachstum erfahren. Zur Verbesserung bei der Integrationsdichte kam es zum größten Teil aufgrund einer schrittweisen Verringerung der minimalen Strukturelementgröße, wodurch sich mehr Bauteile in einen bestimmten Bereich integrieren lassen. Aufgrund der steigenden Nachfrage nach immer kleineren elektronischen Geräten sind für immer kleinere Halbleiter-Dies immer kreativere Konfektionierungstechniken erforderlich. Ein Beispiel für solche Konfektionierungssysteme ist die Package-on-Package-Technologie (PoP). Bei einem PoP-Bauelement wird ein oberes Halbleiter-Package auf ein unteres Halbleiter-Package gestapelt, so dass ein hoher Integrationsgrad und eine hohe Bestückungsdichte gewährleistet sind. PoP-Technologie ermöglicht in der Regel eine Fertigung von Halbleiterbauelementen mit verbesserter Funktionalität und geringem Platzbedarf auf einer Leiterplatte (PCB - Printed Circuit Board).
  • Aus der US 2020 / 0 043 832 A1 ist eine Vorrichtung bekannt, die einen ersten Integrierten-Schaltungs-Die, einen zweiten Integrierten-Schaltungs-Die, eine Schnittstelle und eine Spannungsverteilungsstruktur aufweist, wobei die Schnittstelle zwischen dem ersten Integrierten-Schaltungs-Die und dem zweiten Integrierten-Schaltungs-Die angeordnet ist und die Spannungsverteilungsstruktur mit der Schnittstelle verbunden ist.
  • Die US 2014 / 0 151 882 A1 beschreibt eine dreidimensionale integrierte Schaltung mit einem ersten Halbleiterchip und einem darauf gestapelten zweiten Halbleiterchip, welche beide mit einer Spannungsversorgungsverdrahtungsschicht versehen sind.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung lassen sich am besten nachvollziehen, wenn die nachfolgende ausführliche Beschreibung zusammen mit den beiliegenden Figuren studiert wird. Es sei angemerkt, dass diverse Elemente der in der Branche üblichen Praxis entsprechend nicht maßstabsgerecht dargestellt sind. Die Maße für die diversen Elemente können zum Zwecke der Veranschaulichung vielmehr beliebig vergrößert oder verringert sein.
    • Die 1A bis 19B stellen Querschnittsansichten von Zwischenschritten bei einem Prozess zum Bilden einer Package-Komponente gemäß einigen Ausführungsformen dar.
    • Die 20 bis 24 stellen Querschnittsansichten von Zwischenschritten bei einem Prozess zum Bilden einer weiteren Package-Komponente gemäß einigen Ausführungsformen dar.
    • Die 25 bis 35 stellen Querschnittsansichten von Zwischenschritten bei einem Prozess zum Bilden noch einer weiteren Package-Komponente gemäß einigen Ausführungsformen dar.
    • Die 36 bis 43 stellen Querschnittsansichten von Zwischenschritten bei einem Prozess zum Bilden noch einer weiteren Package-Komponente gemäß einigen Ausführungsformen dar.
    • Die 44 und 45 stellen Querschnittsansichten von Zwischenschritten bei einem Prozess zum Bilden noch einer weiteren Package-Komponente gemäß einigen Ausführungsformen dar.
    • Die 46 bis 59 stellen Querschnittsansichten von Zwischenschritten bei einem Prozess zum Bilden noch einer weiteren Package-Komponente gemäß einigen Ausführungsformen dar.
    • Die 60, 61A, 61B und 62 stellen Querschnittsansichten beim Bilden und Implementieren von Bauelementstapeln gemäß einigen Ausführungsformen dar.
    • Die 63 bis 65 stellen Querschnittsansichten von Packages gemäß einigen Ausführungsformen dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Erfindung stellt Halbleitervorrichtungen mit den Merkmalen des Anspruchs 1 bzw. 7 sowie ein Verfahren zum Bilden einer Halbleitervorrichtung mit den Merkmalen des Anspruchs 16 bereit. Beispielhafte Ausgestaltungen sind in den abhängigen Ansprüchen angegeben. Die nachfolgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele für das Umsetzen verschiedener Merkmale der Erfindung. Nachfolgend werden zur Vereinfachung der vorliegenden Offenbarung bestimmte Beispiele für Komponenten und Anordnungen beschrieben. Dabei handelt es sich natürlich lediglich um Beispiele, die keine Einschränkung darstellen sollen. In der nachfolgenden Beschreibung kann das Bilden eines ersten Elements auf oder an einem zweiten Element beispielsweise Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, sowie Ausführungsformen, bei denen zwischen dem ersten und dem zweiten Element zusätzliche Elemente ausgebildet sein können, so dass sich das erste und das zweite Element möglicherweise nicht in direktem Kontakt befinden. Zusätzlich dazu können sich bei der vorliegenden Offenbarung Bezugszahlen und/oder Bezugszeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Vereinfachung und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erläuterten Ausführungsformen und/oder Konfigurationen vor.
  • Begriffe mit räumlichem Bezug, wie „unterhalb“, „unter“, „untere/r“, „oberhalb“, „über“, „obere/r“ und dergleichen können hier ferner zwecks Vereinfachung der Beschreibung zum Beschreiben der Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen verwendet werden, wie in den Figuren dargestellt ist. Die Begriffe mit räumlichem Bezug sollen zusätzlich zu der in den Figuren abgebildeten Ausrichtung andere Ausrichtungen des Bauelements im Gebrauch oder Betrieb mit erfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in anderer Ausrichtung) ausgerichtet sein, und die hier verwendeten Deskriptoren mit räumlichem Bezug können ebenso dementsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen können mehrere (zum Beispiel drei oder mehr) Lagen eines 3D-IC-Package (3DIC-Package) bereitgestellt werden, die eine bessere Leistungseffizienz aufweisen. Die Leistungseffizienz des Schichtsystems lässt sich durch Integrieren einer Stromschiene oder eines Stromverteilungsnetzes (PDN - Power Distribution Network) auf der Rückseite mindestens eines Stromschienen-Chips im mittleren Bereich des 3DIC-Package verbessern. Bei dem Stromschienen-Chip kann es sich um einen Funktionschip handeln, der in das an einer Rückseite des Stromschienen-Chips gebildete PDN integriert und über kontakthöckerlose Bonds (Bumpless Bonds) und/oder Mikrokontakthöcker-Bonds (Micro Bump Bonds) mit anderen Chips verbunden ist. Der oberste Chip in dem 3DIC-Package kann als Face-to-Face-Stapel (F2F-Stapel) gebondet sein, und bei den anderen Verbindungen in dem 3DIC-Package kann es sich um Face-to-Back-Stapel (F2B-Stapel) handeln. Die Bond-Abstandes bei dem 3DIC-Package können von der obersten bis zur untersten Lage monoton zunehmen, wobei die oberste Bondlage den geringsten und die unterste Bondlage den größten Bond-Abstand aufweist.
  • Die 1A bis 18 stellen einen Prozess zum Bilden einer Package-Komponente mit drei Lagen aus IC-Wafern im Wafer-Verbund (W2W - Wafer-to-Wafer) gemäß einigen Ausführungsformen dar.
  • Die 1A bis 2 stellen verschiedene Zwischenschritte bei der Fertigung eines IC-Wafers 50 gemäß einigen Ausführungsformen dar, der auch als oberster Wafer 50 bezeichnet wird. 1B stellt eine genauere Ansicht des Bereichs 61 in 1A dar. In 1A kann es sich bei dem obersten Wafer 50 um einen Logik-Wafer (z.B. eine zentrale Verarbeitungseinheit (CPU - Central Processing Unit), eine Grafikverarbeitungseinheit (GPU - Graphics Processing Unit), ein Ein-Chip-System (SoC - System-on-a-Chip), einen Anwendungsprozessor (AP), einen Mikrocontroller, ASIC, FPGA usw.), einen Speicherchip (z.B. Dynamic-Random-Access-Memory-Chip (DRAM-Chip), einen Static-Random-Access-Memory-Chip (SRAM-Chip), nichtflüchtigen Speicher (NVM - Non-Volatile Memory) usw.), einen Hochfrequenz-Wafer (RF-Wafer), einen Sensor-Wafer, einen MEMS-Wafer (MEMS - Micro-Electro-Mechanical System), einen Signalverarbeitungs-Wafer (z.B. Digitalsignalverarbeitungs-Wafer (DSP-Wafer)), einen Front-End-Wafer (z.B. analoge Front-End-Wafer (AFE-Wafer)) handeln.
  • Der oberste Wafer 50 kann verschiedene Bauelementbereiche aufweisen, die in nachfolgenden Schritten zwecks Bildens einer Mehrzahl von IC-Packages beispielsweise entlang der Anrisslinie 51 vereinzelt werden. Der oberste Wafer 50 kann geeigneten Fertigungsprozessen zum Bilden von integrierten Schaltungen entsprechend verarbeitet werden. Bei manchen Ausführungsformen weist der oberste Wafer 50 zum Beispiel ein Halbleitersubstrat 52 wie dotiertes oder undotiertes Silizium oder eine aktive Schicht eines SOI-Substrats (Semiconductor on Insulator - Halbleiter auf Isolator) auf. Das Halbleitersubstrat 52 kann andere Halbleitermaterialien wie Germanium, einen Verbindungshalbleiter wie Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter wie SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP oder Kombinationen davon enthalten. Es können auch andere Substrate, wie mehrschichtige oder Gradient-Substrate, verwendet werden. Das Halbleitersubstrat 52 weist eine aktive Oberfläche (z.B. die in 1 nach oben weisende Oberfläche) auf, die manchmal als Vorderseite bezeichnet wird, und eine inaktive Oberfläche (z.B. die in 1 nach unten weisende Oberfläche), die manchmal als Rückseite bezeichnet wird.
  • Eine Bauelementschicht 53, die (durch einen Transistor veranschaulichte) Bauelemente 54 und ein Zwischenschichtdielektrikum (ILD - Inter Layer Dielectric) 56 umfasst, kann an der Vorderseite des Halbleitersubstrats 52 ausgebildet werden. Bei den Bauelementen 54 kann es sich um aktive Bauelemente (z.B. Transistoren, Dioden usw.), Kondensatoren, Widerstände usw. handeln. Das ILD 56 befindet sich auf der vorderen Oberfläche des Halbleitersubstrats 52. Das ILD 56 umgibt die Bauelemente 54 und kann sie abdecken. Das ILD 56 kann ein oder mehrere Dielektrikumschichten aus Materialien wie Phosphorsilikatglas (PSG), Borosilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen aufweisen.
  • Durch das ILD 56 verlaufen leitfähige Pfropfen 58, die die Bauelemente 54 elektrisch und physisch anschließen. Wenn es sich bei den Bauelementen 54 zum Beispiel um Transistoren handelt, können die leitfähigen Pfropfen 58 die Gates und die Source/Drain-Gebiete der Transistoren koppeln. Die leitfähigen Pfropfen 58 können aus Wolfram, Kobalt, Nickel, Kupfer, Silber, Gold, Aluminium oder dergleichen oder aus Kombinationen davon gebildet werden.
  • 1B stellt das Bilden eines auch als Interconnect-Struktur 60 bezeichneten semiglobalen Interconnect 60 auf dem ILD 56 und leitfähigen Pfropfen 58 dar. Das semiglobale Interconnect 60 verbindet die Bauelemente 54 miteinander, so dass eine integrierte Schaltung entsteht. 1B stellt eine genauere Ansicht des in 1A dargestellten Bereichs 61 dar und zeigt das semiglobale Interconnect 60 auf dem obersten Teil des ILD 56 und der leitfähigen Pfropfen 58. In 1B ist das semiglobale Interconnect 60 zur Veranschaulichung mit einer ersten Interconnect-Ebene 60A und einer zweiten Interconnect-Ebene 60B dargestellt. Andere Ausführungsformen können mehr oder weniger Ebenen aufweisen.
  • Das semiglobale Interconnect 60 umfasst leitfähige Durchkontaktierungen und Leiterbahnen, die in eine Intermetalldielektrikumschicht (IMD-Schicht) eingebettet sind. Eine IMD-Schicht sorgt für eine Isolierung zwischen verschiedenen leitfähigen Elementen und kann zusätzlich dazu eine oder mehrere Ätzstoppdielektrikumschichten zum Regeln der Ätzprozesse aufweisen, bei denen Öffnungen in der IMD-Schicht gebildet werden. Durchkontaktierungen leiten elektrischen Strom in der Regel vertikal und werden zum elektrischen Verbinden von zwei leitfähigen Merkmalen verwendet, die sich in vertikal benachbarten Ebenen befinden, während Leitungen elektrischen Strom lateral leiten und zum Verteilen von elektrischen Signalen und Strom in einer Ebene benutzt werden. Bei dem in 1B dargestellten BEOL-Schema (Back-End-of-Line-Schema) verbinden leitfähige Durchkontaktierungen 65A leitfähige Pfropfen 58 mit Leiterbahnen 65A, und in darauffolgenden Ebenen verbinden Durchkontaktierungen untere mit oberen Leitungen (z.B. können zwei Leitungen 67A und 67B über die Durchkontaktierung 65B verbunden werden). Bei anderen Ausführungsformen kann ein anderes Schema Anwendung finden. So können zum Beispiel die Durchkontaktierungen 65A in der zweiten Ebene weggelassen und die leitfähigen Pfropfen 58 so konfiguriert werden, dass sie direkt mit den Leitungen 67A verbunden werden.
  • Die erste Interconnect-Ebene 63A des semiglobalen Interconnect 60 in 1B kann zum Beispiel mithilfe eines Dual-Damascene-Prozessablaufs gebildet werden. Zunächst kann ein zum Bilden der IMD-Schicht 63A benutzter dielektrischer Stapel unter Verwendung von Siliziumoxid, Phosphorsilikatglas (PSG), Borosilikatglas (BSG), mit Bor dotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG), einem Dielektrikum mit niedriger Dielektrizitätskonstante (Low-k-Dielektrikum) wie Fluorsilikatglas (FSG), Siliziumoxycarbid (SiOCH), mit Kohlenstoff dotiertem Oxid (CDO), fließfähigem Oxid oder porösen Oxiden (z.B. Xerogelen/Aerogelen) oder dergleichen oder einer Kombination davon abgeschieden werden. Die zum Bilden der ersten IMD-Schicht 63A verwendeten dielektrischen Materialien können mithilfe eines beliebigen geeigneten Verfahrens wie beispielsweise CVD, physikalischer Gasphasenabscheidung (PVD), ALD, PEALD, PECVD, SACVD, FCVD, Aufschleudern und/oder dergleichen oder einer Kombination davon abgeschieden werden. Bei manchen Ausführungsformen weist die IMD-Schicht 63A eine (nicht gezeigte) Ätzstoppschicht auf, die in dem dielektrischen Stapel ganz unten angeordnet ist. Die Ätzstoppschicht umfasst eine oder mehrere Isolatorschichten (z.B. SiN, SiC, SiCN, SiCO, CN, Kombinationen davon oder dergleichen) mit einer Ätzrate, die sich von der eines darüberliegenden Materials unterscheidet. Bei manchen Ausführungsformen kann sich das zum Abscheiden des dielektrischen Stapels für die IMD-Schicht 63A verwendete Material von dem zum Bilden des ILD 56 benutzten unterscheiden, damit eine Ätzselektivität zwischen der IMD-Schicht 63A und dem ILD 56 besteht.
  • Zum Strukturieren der IMD-Schicht 63A zwecks Bildens von Öffnungen für Durchkontaktierungen und Leitungen können geeignete Fotolithografie- und Ätztechniken (z.B. anisotropisches RIE mit Fluorkohlenstoffchemikalien) eingesetzt werden. Bei den Öffnungen für Durchkontaktierungen kann es sich um vertikale Löcher in der IMD-Schicht 63A handeln, die eine obere leitfähige Oberfläche von leitfähigen Pfropfen 58 freilegen, und bei Öffnungen für Leitungen um in Längsrichtung verlaufende Gräben, die in einem oberen Teil der IMD-Schicht 63A ausgebildet werden. Bei manchen Ausführungsformen benutzt das zum Strukturieren von Löchern und Gräben in dem IMD 63A eingesetzte Verfahren ein „Durchkontaktierungen zuerst“-Schema, bei dem bei einem ersten Fotolithografie- und Ätzprozess Löcher für Durchkontaktierungen gebildet und bei einem zweiten Fotolithografie- und Ätzprozess Gräben für Leitungen ausgebildet und die Löcher für Durchkontaktierungen erweitert werden. Andere Ausführungsformen können ein anderes Verfahren einsetzen, wie zum Beispiel ein „Gräben zuerst“-Schema oder ein unvollständiges „Durchkontaktierungen zuerst“-Schema oder ein „Vergrabene Ätzstoppschicht“-Schema. Die Ätztechniken können mehrere Schritte umfassen. So kann zum Beispiel ein erster Hauptätzschritt einen Teil des dielektrischen Materials der IMD-Schicht 63A entfernen und an einer Ätzstoppdielektrikumschicht stoppen. Dann können die Ätzmittel zum Entfernen der dielektrischen Materialien der Ätzstoppschicht gewechselt werden. Die Parameter der verschiedenen Ätzschritte (z.B. chemische Zusammensetzung, Durchsatz und Druck der Gase, Reaktorleistung usw.) können so abgestimmt werden, dass konisch zulaufende Seitenwandprofile mit einem Soll-Kegelinnenwinkel entstehen.
  • Zum Füllen der Löcher und Gräben, die die leitfähigen Merkmale 65A und 67A der ersten Interconnect-Ebene 60A bilden, können ein oder mehrere leitfähige Materialien abgeschieden werden. Die Öffnungen können zunächst zum Bilden einer leitfähigen Diffusionssperrauskleidung 69A mit einem leitfähigen Diffusionssperrmaterial ausgekleidet und dann vollständig mit einem leitfähigen Füllmaterial gefüllt werden, das auf der leitfähigen Diffusionssperrauskleidung 69A abgeschieden wird. Bei manchen Ausführungsformen kann auf der leitfähigen Diffusionssperrauskleidung 69A eine dünne leitfähige Keimschicht abgeschieden werden und so zum Einleiten eines elektrochemischen Plattierabscheideschritts (ECP-Abscheideschritts) beitragen, bei dem die Öffnungen vollständig mit einem leitfähigen Füllmaterial gefüllt werden.
  • Die leitfähige Diffusionssperrauskleidung 69A in den Durchkontaktierungen 65A und den Leitungen 67A umfasst eine oder mehrere Schichten aus TaN, Ta, TiN, Ti, Co oder dergleichen oder Kombinationen davon. Die leitfähige Füllschicht in 65A und 67A kann Metalle wie Cu, Al, W, Co, Ru oder dergleichen oder Kombinationen oder mehrere Schichten davon umfassen. Die beim Bilden der leitfähigen Merkmale 65A und 67A benutzten leitfähigen Materialien können mithilfe eines beliebigen geeigneten Verfahrens, wie beispielsweise CVD, PECVD, PVD, ALD, PEALD, ECP, stromloses Plattieren und dergleichen, abgeschieden werden. Bei manchen Ausführungsformen kann die leitfähige Keimschicht aus dem gleichen leitfähigen Material sein wie die leitfähige Füllschicht und mithilfe einer geeigneten Abscheidetechnik (z.B. CVD, PECVD, ALD, PEALD oder PVD oder dergleichen) abgeschieden werden. Bei manchen Ausführungsformen verlaufen die Seitenwände der Durchkontaktierungen 65A und der Leitungen 67A in Richtung einer oberen Oberfläche des ILD 56 kegelstumpfförmig nach innen und unten.
  • Überschüssiges leitfähiges Material auf dem IMD 63A außerhalb der Öffnungen kann mithilfe eines Planarisierungsprozesses (z.B. CMP) entfernt werden, wodurch eine obere Oberfläche entsteht, welche dielektrische Gebiete des IMD 63A umfasst, die (im Rahmen von Prozessabweichungen) mit leitfähigen Gebieten der Leiterbahnen 67A im Wesentlichen koplanar verlaufen. Durch den Planarisierungsschritt werden die leitfähigen Durchkontaktierungen 65A und die Leiterbahnen 67A wie in 1B dargestellt in das IMD 63A eingebettet.
  • Bei der vertikal über der ersten Interconnect-Ebene 60A in 1B angeordneten Interconnect-Ebene handelt es sich um die Interconnect-Ebene 60B. Bei manchen Ausführungsformen können sich die Strukturen der diversen Interconnect-Ebenen (z.B. der ersten Interconnect-Ebene 60A und der zweiten Interconnect-Ebene 60B) ähneln. Bei dem in 1B dargestellten Beispiel umfasst die zweite Interconnect-Ebene 60B leitfähige Diffusionssperrauskleidungen 69B, leitfähige Durchkontaktierungen 65B und Leiterbahnen 67B, die in ein Isolierfilm-IMD 63B mit einer planaren oberen Oberfläche eingebettet sind. Die oben im Zusammenhang mit der ersten Interconnect-Ebene 60A beschriebenen Materialien und Bearbeitungstechniken können zum Bilden der zweiten Interconnect-Ebene 60B sowie nachfolgender Interconnect-Ebenen verwendet werden.
  • Bei dem obigen Prozess zum Bilden des semiglobalen Interconnect 60 handelt es sich lediglich um ein Beispiel, und andere Ausführungsformen können andere Prozesse, Materialien und/oder Strukturen einsetzen. So können zum Beispiel zusätzliche Auskleidungsstrukturen, andere Ätzprozesse und dergleichen verwendet werden.
  • 1A, 2 und nachfolgende Merkmale stellen das semiglobale Interconnect 60 zum Zwecke der Veranschaulichung als Einzelschicht dar, und bei manchen Ausführungsformen kann das semiglobale Interconnect 60 wie in 1B dargestellt mehrere Schichten umfassen. 2 stellt eine Ausführungsform dar, bei der nur zu Veranschaulichungszwecken auf die zweite Interconnect-Ebene 60B verzichtet wird. Die zweite Interconnect-Ebene 60B kann bei anderen Ausführungsformen vorhanden sein.
  • Der obere Wafer 50 in 1A weist ferner Pads 62 auf, die ein leitfähiges Material wie z.B. Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen können und externe Anschlüsse erhalten. Die Pads 62 befinden sich auf der aktiven Seite des Halbleitersubstrats 52, wie beispielsweise in und/oder an dem semiglobalen Interconnect 60, und kommen mit leitfähigen Merkmalen des semiglobalen Interconnect 60 in elektrischen Kontakt. Es können sich ein oder mehrere Passivierungsfilme 64 über Teile des semiglobalen Interconnect 60 und die Pads 62 erstrecken. Durch die Passivierungsfilme 64 hindurch erstrecken sich Öffnungen zu den Pads 62.
  • Wahlweise können Lötbereiche (z.B. Lotkugeln oder Lötkontakthöcker) an den Pads 62 angeordnet werden. Die Lotkugeln können zum Durchführen einer Chipsondenprüfung (CP-Prüfung, CP - Chip Probe) am oberen Wafer 50 verwendet werden. Mithilfe der CP-Prüfung am oberen Wafer 50 kann ermittelt werden, ob es sich bei diesem um einen für gut befundenen Wafer (und/oder bei dem jeweiligen nicht vereinzelten Die um einen für gut befundenen Die) handelt. Somit werden nur die oberen Wafer 50 oder Dies, die für gut befunden wurden, einer nachfolgenden Bearbeitung unterzogen und eingehäust, und Wafer/Dies, die die CP-Prüfung nicht bestehen, werden nicht eingehäust. Nach dem Prüfen können die Lötbereiche entfernt werden.
  • In 2 wird eine Bondschicht 68 auf dem oberen Wafer 50 ausgebildet, und auf den Pads 62 werden leitfähige Pads 66 ausgebildet, die auch als Bond-Pads 66 bezeichnet werden und für einen elektrischen Anschluss der Bauelemente 54 an nachfolgend angebrachte Wafer sorgen (siehe 5 weiter unten). Bei der Bondschicht 68 kann es sich um ein dielektrisches Material wie SiCN und/oder ein Oxid, z.B. Siliziumoxid, oder dergleichen handeln. Die Bondschicht 68 kann zum Beispiel durch Aufschleudern, Laminieren, chemische Gasphasenabscheidung (CVD) oder dergleichen gebildet werden. Es können jedoch beliebige geeignete Verfahren oder Materialien benutzt werden.
  • 2 zeigt ferner, dass die leitfähigen Pads 66 auf oberen Oberflächen der Pads 62 ausgebildet werden. Die leitfähigen Pads 66 können geringe Abstandes P1 im Bereich von etwa 100 nm bis etwa 10.000 nm aufweisen. Bei manchen Ausführungsformen werden die leitfähigen Pads 66 mithilfe eines Damascene-Prozesses ausgebildet, bei dem die Bondschicht 68 mithilfe von Fotolithografietechniken so strukturiert und geätzt wird, dass Gräben entstehen, die der gewünschten Struktur von leitfähigen Pads entsprechen. Bei manchen Ausführungsformen werden die leitfähigen Pads 66 mithilfe eines Dual-Damascene-Prozesses gebildet, wobei zwischen den Pads 62 und den leitfähigen Pads 66 Durchkontaktierungen angeordnet werden. Bei Bedarf kann eine Diffusionssperr- und/oder Haftschicht abgeschieden werden, und die Gräben können mit einem leitfähigen Material gefüllt werden. Zu geeigneten Materialien für die Sperrschicht gehören Titan, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Titanoxid oder andere Alternativen und zu geeigneten Materialien für das leitfähige Material Kupfer, Silber, Gold, Wolfram, Aluminium, Kombinationen davon oder dergleichen. Bei einer Ausführungsform können die leitfähigen Pads 66 durch Abscheiden einer Keimschicht aus Kupfer oder einer Kupferlegierung und Füllen der Gräben durch Elektroplattieren gebildet werden. Ein chemisch-mechanischer Planarisierungsprozess (CMP-Prozess) oder dergleichen kann zum Entfernen von überschüssigem leitfähigem Material von einer Oberfläche der Bondschicht 68 und zum Planarisieren der Oberfläche für die nachfolgende Bearbeitung benutzt werden.
  • Die 3 bis 5 stellen verschiedene Zwischenschritte bei der Fertigung eines Stromschienen-Wafers 70 dar, der danach gemäß manchen Ausführungsformen an den oberen Wafer 50 gebondet wird. In 3 sind zunächst Substratdurchkontaktierungen (TSV - Through Substrate Via) 82 gezeigt, die sich in ein Halbleitersubstrat 72 des Stromschienen-Wafers 70 hinein erstrecken. Die TSV 82 können elektrisch an ein nachfolgend ausgebildetes Stromverteilungsnetz (PDN) auf der Rückseite des Halbleitersubstrats 72, z.B. seiner in 3 nach unten weisenden Seite, angeschlossen werden. Zum Bilden der TSV 82 können zum Beispiel durch Ätzen, Fräsen, Lasertechniken, eine Kombination davon und/oder dergleichen beispielsweise Vertiefungen in dem Halbleitersubstrat 72 ausgebildet werden. In den Vertiefungen kann zum Beispiel unter Verwendung einer Oxidationstechnik ein dünnes dielektrisches Material gebildet werden. In den Öffnungen kann beispielsweise mithilfe von CVD, Atomlagenabscheidung (ALD), physikalischer Gasphasenabscheidung (PVD), thermischer Oxidierung, einer Kombination davon und/oder dergleichen eine (nicht dargestellte) Sperrschicht konform abgeschieden werden. Die Sperrschicht kann aus einem Oxid, einem Nitrid oder einem Oxynitrid wie Titannitrid, Titanoxynitrid, Tantalnitrid, Tantaloxynitrid, Wolframnitrid, einer Kombination davon und/oder dergleichen gebildet werden. Auf der Sperrschicht und in den Öffnungen kann ein leitfähiges Material abgeschieden werden. Das leitfähige Material kann durch einen elektrochemischen Plattierprozess, CVD, PVD, eine Kombination davon und/oder dergleichen gebildet werden. Zu Beispielen für leitfähige Materialien gehören Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon und/oder dergleichen. Überschüssiges leitfähiges Material und überschüssige Sperrschicht wird zum Beispiel mithilfe eines chemisch-mechanischen Polierens (CMP) von der Oberfläche des Halbleitersubstrats 72 entfernt. Verbleibende Teile der Sperrschicht und des leitfähigen Materials bilden die TSV 82.
  • Bei der dargestellten Ausführungsform sind die TSV 82 auf der Rückseite des Halbleitersubstrats 72 noch nicht freigelegt (siehe 4 weiter unten). Die TSV 82 sind stattdessen in dem Halbleitersubstrat 72 vergraben. Wie nachfolgend noch ausführlicher erläutert wird (siehe 7), werden die TSV 82 nach dem Bonden an den oberen Wafer 50 bei der nachfolgenden Bearbeitung auf der Rückseite des Halbleitersubstrats 72 freigelegt. Bei manchen Ausführungsformen können die TSV 82 einen Durchmesser im Bereich von etwa 50 nm bis etwa 200 nm aufweisen. Die TSV 82 können elektrisch an Leiterbahnen oder andere (nicht dargestellte) leitfähige Elemente des Halbleitersubstrats 72 oder der Bauelementschicht 73 angeschlossen werden.
  • 4 stellt den Stromschienen-Wafer 70 nach dem Bilden einer Bauelementschicht 73, eines semiglobalen Interconnect 80, von Pads 62 und einem oder mehreren Passivierungsfilmen 94 auf dem Halbleitersubstrat 72 dar. Bei manchen Ausführungsformen werden mithilfe ähnlicher Verfahren und Materialien wie die entsprechenden Schichten des oberen Wafers 50, die oben im Hinblick auf 1 beschrieben wurden, die Bauelementschicht 73, ein semiglobales Interconnect 80, Pads 62 und ein oder mehrere Passivierungsfilme 94 gebildet. Die Bauelementschicht 73 umfasst leitfähige Elemente, die elektrisch an die TSV 82 angeschlossen sind, und auf den Bauelementen 74 und dem Halbleitersubstrat 72 wird ein ILD 76 gebildet. Bei manchen Ausführungsformen umfasst die Bauelementschicht 73 Bauelemente 74 (z.B. aktive Bauelemente wie Transistoren). Bei anderen Ausführungsformen wird auf die Bauelementschicht 73 verzichtet und das ILD 76 auf dem Halbleitersubstrat 72 ausgebildet, ohne dass die aktiven Bauelemente bedeckt werden. Der Stromschienen-Wafer 70 ohne aktive Bauelemente kann zum Verbessern der Leistungseffizienz und des Wärmemanagements bei Bauelementen im oberen Wafer 50 oder im unteren Wafer 150 dienen (siehe 13 weiter unten). Durch das ILD 76 verlaufen leitfähige Pfropfen 78, die elektrisch an die Bauelemente 74 angeschlossen sind. Auf dem ILD 76 wird ein semiglobales Interconnect 80 (auch als Interconnect-Struktur 80 bezeichnet) ausgebildet. Das semiglobale Interconnect 80 kann mithilfe der gleichen Verfahren und Materialien gebildet werden wie das semiglobale Interconnect 60, wie beispielsweise mithilfe von Damascene- oder Dual-Damascene-Prozessen, wie oben im Hinblick auf 1B beschrieben ist. Die Pads 62 werden physisch und elektrisch an das semiglobale Interconnect 80 angeschlossen, und ein oder mehrere Passivierungsfilme 94 befinden sich auf der aktiven Seite des Stromschienen-Wafers 70, wobei sich Öffnungen zu den Pads 62 hin erstrecken.
  • Die TSV 82 können direkt oder über das semiglobale Interconnect 80 oder eine Kombination davon mit den Bauelementen 74 verbunden werden. Wie weiter unten noch ausführlicher erläutert wird, wird danach das PDN auf der Rückseite des Halbleitersubstrats 72 gebildet, und die TSV 82 können darüber mit den an VSS und VDD anliegenden Spannungen verbunden werden. Es kann auch vertikal über kurze Wege über dedizierte leitfähige Durchkontaktierungen und Leiterbahnen Strom durch das semiglobale Interconnect 80 geführt werden.
  • Bei manchen Ausführungsformen können durch das ILD 76 verlaufende Kontakte 84 ausgebildet werden, die TSV 82 elektrisch an leitfähige Elemente 86 (z.B. Metallleitungen oder Durchkontaktierungen einer ersten Metallisierungsstruktur) des semiglobalen Interconnect 80 anschließen. Die durch das ILD 76 verlaufenden Kontakte 84 können mithilfe von im Wesentlichen gleichen Verfahren und Materialien wie die in dem ILD 76 gebildeten leitfähigen Pfropfen 78 gebildet werden. Es können jedoch beliebige geeignete Prozesse und Materialien verwendet werden.
  • Die Kontakte 84 und die TSV 82 sind zu Veranschaulichungszwecken als zwei getrennte Elemente dargestellt, und bei manchen Ausführungsformen kann es sich bei den Kontakten 84 und den TSV 82 um ein zusammenhängendes Element handeln. Bei manchen Ausführungsformen können die TSV 82 nach dem Bilden einer oder mehrerer Dielektrikumschichten, wie des ILD 76 und/oder einer oder mehrerer Schichten der Interconnect-Struktur 80, auf dem Substrat ausgebildet werden. Nach dem Bilden der einen oder der mehreren Dielektrikumschichten kann darin eine Öffnung, die sich bis in das Substrat 72 hinein erstreckt, gebildet und mit leitfähigem Material gefüllt werden. Die Maße der mit den Kontakten 84 verbundenen TSV 82 können größer sein als die von TSV 82, die direkt mit dem Bauelement 74 verbunden sind, so dass möglicherweise mehr Strom zugeführt werden kann und weniger Strom verbraucht wird.
  • 5 stellt eine Bondschicht 98 dar, die auf dem Stromschienen-Wafer 70 gebildet wird, und leitfähige Pads 96, die auf oberen Oberflächen der Pads 92 gebildet werden. Die leitfähigen Pads 96 und die Bondschicht 98 können zum Bonden der aktiven Seite des Stromschienen-Wafers 70 an die aktive Seite des oberen Wafers 50 benutzt werden (siehe 6 weiter unten). Die Bondschicht 98 und die leitfähigen Pads 96 können mithilfe von im Wesentlichen gleichen Verfahren und Materialien wie die Bondschicht 68 und die leitfähigen Pads 66 gebildet werden, wie oben im Hinblick auf 2 beschrieben ist. Es können jedoch beliebige geeignete Verfahren oder Materialien benutzt werden. Die leitfähigen Pads 96 können geringe Abstandes P1, die dem Abstand P1 (siehe 2 weiter oben) entsprechen, im Bereich von etwa 100 nm bis etwa 10.000 nm aufweisen.
  • 6 stellt ein Face-to-Face-Bonden (F2F-Bonden) der aktiven Seite des oberen Wafers 50 (siehe 2) an die aktive Seite des Stromschienen-Wafers 70 (siehe 5) unter Verwendung eines geeigneten Bondverfahrens dar, bei dem eine Wafer-on-Wafer-Struktur (WoW-Struktur) entsteht. Bei manchen Ausführungsformen wird der obere Wafer 50 über kontakthöckerlose Bonds, die Metall-Metall-Bonds, z.B. Cu-Cu-Bonds, umfassen, zwischen den leitfähigen Pads 66 und 96 und dielektrische Verbindungen zwischen den Bondschichten 68 und 98 an dem Stromschienen-Wafer 70 angebracht, wobei eine System-on-Integrated-Chips-Bondfläche (SoIC-Bondfläche) entsteht.
  • Als Beispiel für das kontakthöckerlose Bonden zwischen dem oberen Wafer 50 und dem Stromschienen-Wafer 70 beginnt der Prozess für das kontakthöckerlose Bonden mit dem Ausrichten und dem Bonden des oberen Wafers 50 an den Stromschienen-Wafer 70. Das Bonden kann das Anwenden einer Oberflächenbehandlung bei einer oder mehreren der Bondschichten 68 und 98 umfassen. Die Oberflächenbehandlung kann eine Plasmabehandlung umfassen. Die Plasmabehandlung kann in einer Vakuumumgebung erfolgen. Die Oberflächenbehandlung kann nach der Plasmabehandlung ferner einen Reinigungsprozess (z.B. ein Spülen mit deionisiertem Wasser oder dergleichen) umfassen, der bei einer oder mehreren der Bondschichten 68 und 98 angewendet werden kann. Der Prozess für das kontakthöckerlose Bonden kann dann zum Ausrichten der leitfähigen Pads 66 des oberen Wafers 50 auf die leitfähigen Pads 96 des Stromschienen-Wafers 70 übergehen. Wenn der obere Wafer 50 und der Stromschienen-Wafer 50 ausgerichtet sind, können die leitfähigen Pads 66 des oberen Wafers 50 über den entsprechenden leitfähigen Pads 96 des Stromschienen-Wafers 70 liegen. Das kontakthöckerlose Bonden umfasst als Nächstes ein Vorbonden, bei dem der obere Wafer 50 mit dem Stromschienen-Wafer 70 in Kontakt gebracht wird. Das Vorbonden kann bei Zimmertemperatur (z.B. zwischen etwa 21°C und etwa 25°C) erfolgen. Der Prozess für das kontakthöckerlose Bonden kann mit dem Durchführen eines Temperns bei zum Beispiel einer Temperatur zwischen etwa 150°C und etwa 400°C für eine Dauer von etwa 0,5 Stunden bis etwa 3 Stunden fortfahren, so dass das Metall in den leitfähigen Pads 66 (z.B. Kupfer) und das Metall der leitfähigen Pads 96 (z.B. Kupfer) ineinanderdiffundieren und so die direkte Metall-an-Metall-Verbindung entsteht und die Bondschichten 68 und 98 aneinandergebondet werden.
  • 7 stellt eine Planarisierung der Rückseite des Halbleitersubstrats 72 des Stromschienen-Wafers 70 zwecks Freilegens oberer Oberflächen der TSV 82 dar. Bei dem Planarisierungsprozess kann es sich zum Beispiel um ein Schleifen und/oder ein chemisch-mechanisches Polieren (CMP) zum Entfernen eines Teils des Halbleitersubstrats 72 auf den oberen Oberflächen der TSV 82 handeln. Es kann jedoch ein beliebiger geeigneter Prozess verwendet werden.
  • 8 stellt das Bilden eines auch als Interconnect-Struktur 100A bezeichneten semiglobalen Interconnect 100A auf der Rückseite des Halbleitersubstrats 72 dar. Das semiglobale Interconnect 100A kann für die Signalführung benutzt werden. Das semiglobale Interconnect 100A kann die TSV 82 physisch und elektrisch an danach ausgebildete Pads 132 anschließen (siehe 12 weiter unten). Das semiglobale Interconnect 100A kann mithilfe ähnlicher Verfahren und Materialien wie das oben im Hinblick auf 1B beschriebene semiglobale Interconnect 60 gebildet werden.
  • Zu den Metallisierungsstrukturen gehören leitfähige Durchkontaktierungen 102 und Leiterbahnen 104, die in einer oder mehreren Dielektrikumschichten ausgebildet werden, und sie können mithilfe von Damascene- oder Dual-Damascene-Prozessen gebildet werden (siehe 1B weiter oben). Bei manchen Ausführungsformen werden die leitfähigen Damascene- oder Dual-Damascene-Durchkontaktierungen 102 und Leiterbahnen 104 des semiglobalen Interconnect 100A in entgegengesetzter Richtung zu den Leiterbahnen 83 und Durchkontaktierungen 81 des semiglobalen Interconnect 80 ausgerichtet, so dass bei der in 8 dargestellten Perspektive die Leiterbahnen 104 auf den leitfähigen Durchkontaktierungen 102 und die leitfähigen Durchkontaktierungen 81 auf den Leiterbahnen 83 liegen. Dies kann ferner anhand der Konizität der Leitungen (z.B. der Leiterbahnen 83/104 und/oder der leitfähigen Durchkontaktierungen 81/102) erkennbar sein. 8 stellt das semiglobale Interconnect 100A zum Zwecke der Veranschaulichung als Einzelschicht dar, und bei manchen Ausführungsformen kann das semiglobale Interconnect 100A mehrere Schichten umfassen. Es kann auch vertikal über kurze Wege über dedizierte leitfähige Durchkontaktierungen und Leiterbahnen Strom durch das semiglobale Interconnect 100A geleitet werden.
  • 9 stellt eine Stromverteilungsnetzschicht (PDN-Schicht) 100B dar, die auf dem semiglobalen Interconnect 100A ausgebildet wird. Die PDN-Schicht 100B kann Strom aus einem danach angebrachten unteren Wafer 150 (siehe 17 weiter unten) an die Bauelementschichten 53 und 73 des oberen Wafers 50 beziehungsweise des Stromschienenwafers 70 verteilen und liefern. Das Integrieren der PDN-Schicht 100B auf der Rückseite des Stromschienen-Wafers 70 führt möglicherweise zu einer besseren Systemleistungseffizienz und einer besseren Wärmeableitung, da die Stromzufuhr über die PDN-Schicht 100B von dem oberen Wafer 50 und dem unteren Wafer 150 getrennt wird. Durch Verlagern eines Teils des Signalführungs- und Stromverteilungsnetzes von dem semiglobalen Interconnect 80 auf der Vorderseite zum semiglobalen Interconnect 100A und der Stromführung in der PDN-Schicht 100B lässt sich die Flexibilität der Stromzufuhr und der Signalführung bei modernen Wafern mit immer kleineren Bauelementen stark verbessern. Ein Trennen der Signalführung von der Stromführung in der PDN-Schicht 100B kann auch mehr Flexibilität beim Bilden von Verbindungen für die Stromführung ermöglichen. So können zum Beispiel durch Trennen der Signalleitungen des semiglobalen Interconnect 100A von den Leitungen der PDN-Schicht 100B verschiedene Designmerkmale wie die Dicke der Dielektrikumschicht zwischen benachbarten Leitungen, die Größe (z.B. Dicke, Breite, Länge) der Leiterbahnen usw. einzeln variiert werden und so eine bessere Leistung für jede Signalführung durch das semiglobale Interconnect 100A von der Stromzufuhr über die PDN-Schicht 100B ermöglichen und dadurch die Bauelementleistung verbessern. Datensignale (zum Beispiel über Wort- oder Bitleitungen zu oder aus Speicherzellen wie SRAM-Zellen übertragene Daten) können ebenfalls vertikal über kurze Wege über dedizierte leitfähige Durchkontaktierungen und Leiterbahnen durch die PDN-Schicht 100B geleitet werden. Bei manchen Ausführungsformen sind die Merkmale der PDN-Schicht 100B in das semiglobale Interconnect 100A integriert.
  • Bei manchen Ausführungsformen weist die PDN-Schicht 100B Metallisierungsstrukturen (z.B. elektrisch leitfähige Elemente) auf, die in einer oder mehreren Dielektrikumschichten auf dem semiglobalen Interconnect 100A ausgebildet werden. Die PDN-Schicht 100B kann zum Beispiel elektrisch leitfähige Elemente wie Leiterbahnen 112 und Durchkontaktierungen 114 aufweisen, die in mehreren Dielektrikumschichten 116 ausgebildet sind. Bei manchen Ausführungsformen umfassen die Dielektrikumschichten 116 ein geeignetes dielektrisches Material wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen davon, mehrere Schichten davon oder dergleichen, und sie können mithilfe eines geeigneten Bildungsverfahrens wie chemischer Gasphasenabscheidung (CVD), physikalischer Gasphasenabscheidung (PVD), Laminierung oder dergleichen ausgebildet werden. Die elektrisch leitfähigen Merkmale (z.B. 112, 114) der PDN-Schicht 100B können aus einem elektrisch leitfähigen Material wie Kupfer und durch ein geeignetes Bildungsverfahren wie Damascene, Dual-Damascene, Plattieren oder dergleichen ausgebildet werden. Es sei angemerkt, dass die Dielektrikumschicht 116 in 9 der Einfachheit halber zwar als Einzelschicht dargestellt ist, die Dielektrikumschicht 116 der PDN-Schicht 100B aber selbstverständlich mehrere Dielektrikumschichten umfassen kann. Die PDN-Schicht 100B kann ferner ein oder mehrere leitfähige Elemente 118 auf den Dielektrikumschichten 116 aufweisen. Bei den leitfähigen Merkmalen 118 kann es sich um durchgängige oder unterbrochene Strukturen handeln. Bei manchen Ausführungsformen handelt es sich bei dem leitfähigen Merkmal 118 um eine Masseplatte oder eine Stromverteilungsplatte.
  • Bei manchen Ausführungsformen können die leitfähigen Merkmale der PDN-Schicht 100B auf der Rückseite des Stromschienen-Wafers 70 größer sein als die des semiglobalen Interconnect 80 auf der Vorderseite des Stromschienen-Wafers 70. Die Breite der leitfähigen Durchkontaktierungen 114 der PDN-Schicht 100B kann zum Beispiel größer sein als die der leitfähigen Durchkontaktierungen 81 des semiglobalen Interconnect 80, und die Breite, Länge und/oder Dicke der Leiterbahnen 112 der PDN-Schicht 100B kann größer sein als die der Leiterbahnen 83 des semiglobalen Interconnect 80. Zusätzlich dazu kann der Abstand zwischen den leitfähigen Merkmalen der PDN-Schicht 100B größer sein als der zwischen den leitfähigen Merkmalen des semiglobalen Interconnect 80. Dadurch kann es möglich sein, dass die leitfähigen Merkmale der PDN-Schicht 100B Strom effizienter weiterleiten, ohne die leitfähigen Merkmale der PDN-Schicht 100B zu beschädigen. Die Breite der leitfähigen Durchkontaktierungen 114 der PDN-Schicht 100B und die Breite, Länge und/oder Dicke der Leiterbahnen 112 der PDN-Schicht 100B können auch größer sein als die Breite, Länge und/oder Dicke jeweiliger leitfähiger Durchkontaktierungen und Leiterbahnen anderer Interconnect-Strukturen, wie des semiglobalen Interconnect 60, des semiglobalen Interconnect 100D (siehe 11 weiter unten), des semiglobalen Interconnect 160 (siehe 14 weiter unten) oder des semiglobalen Interconnect 190 (siehe 17 weiter unten).
  • 10 stellt eine eingebettete Leistungskomponentenschicht 100C dar, die auch als integrierte Leistungskomponentenschicht 100C oder Passivbauelementschicht 100C bezeichnet wird und auf der PDN-Schicht 100B ausgebildet ist. Bei manchen Ausführungsformen dient die eingebettete Leistungskomponentenschicht 100C zum Regulieren von Spannung, Strom und Leistung, die/der über die PDN-Schicht 100B auf andere Schaltungen verteilt wird. Die Leistungskomponentenbauelemente 122 sind in einer oder mehreren Dielektrikumschichten (zu Veranschaulichungszwecken ist eine gezeigt) ausgebildet und können tiefe Grabenkondensatoren (DTC - Deep Trench Capacitor), Metall-Isolator-Metall-Kondensatoren (MiM-Kondensatoren), Entkopplungskondensatoren, integrierte passive Bauelemente (IPD - Integrated Passive Device), Spannungregelkreise (VR-Kreise, VR - Voltage Regulation) und/oder Galliumnitrid-Leistungstransistoren (GaN-Leistungstransistoren) umfassen, die elektrisch an die leitfähigen Merkmale der PDN-Schicht 100B angeschlossen sein können. In die eine oder die mehreren (zu Veranschaulichungszwecken als Dielektrikumschicht 124 dargestellten) Dielektrikumschichten eingebettete leitfähige Durchkontaktierungen 126 können die Leistungskomponentenbauelemente 122 elektrisch an ein danach ausgebildetes semiglobales Interconnect 100D (siehe 11 weiter unten) anschließen. Bei manchen Ausführungsformen werden die Leistungskomponentenbauelemente 122 über das semiglobale Interconnect 100D (siehe 11) und über Durchkontaktierungen (TV - Through Via) 125 an die PDN-Schicht 100B gekoppelt. Bei manchen Ausführungsformen werden die Leistungskomponentenbauelemente 122 über (nicht dargestellte) leitfähige Durchkontaktierungen in der Dielektrikumschicht 124 elektrisch an die PDN-Schicht 100B angeschlossen. Bei manchen Ausführungsformen werden die Leistungskomponentenbauelemente 122 in das semiglobale Interconnect 100A integriert.
  • Durchkontaktierungen (TV) 125 in der Dielektrikumschicht 124 können leitfähige Elemente der PDN-Schicht 100B elektrisch an das danach ausgebildete semiglobale Interconnect 100D (siehe 11) anschließen und so Wege für Strom- und Signalfluss bereitstellen. Bei manchen Ausführungsformen ist keine eingebettete Leistungskomponentenschicht 100C vorhanden, und die PDN-Schicht 100B kann direkt mit danach ausgebildeten Pads 132 (siehe 12 weiter unten) verbunden werden.
  • 11 stellt das Bilden eines auch als Interconnect-Struktur 100D bezeichneten semiglobalen Interconnect 100D auf der eingebetteten Leistungskomponentenschicht 100C dar. Das semiglobale Interconnect 100D kann zum Verbinden von Leistungskomponentenbauelementen 122 mit der PDN-Schicht 100B über TV 125 für die Strom- und Signalführung verwendet werden. Das semiglobale Interconnect 100D kann mithilfe der gleichen Verfahren und Materialien gebildet werden wie das semiglobale Interconnect 100A. 11 stellt das semiglobale Interconnect 100D zum Zwecke der Veranschaulichung als Einzelschicht dar, und bei manchen Ausführungsformen kann das semiglobale Interconnect 100D mehrere Schichten umfassen. Bei manchen Ausführungsformen, die keine eingebettete Leistungskomponentenschicht 100C aufweisen, kann auch das semiglobale Interconnect 100D fehlen.
  • 12 stellt Pads 132 dar, die elektrisch an das semiglobale Interconnect 100D angeschlossen sind, einen oder mehrere Passivierungsfilme 134 auf der Rückseite des semiglobalen Interconnect 100D mit Öffnungen, die sich bis zu den Pads 132 erstrecken, eine Bondschicht 138, die auf dem einen oder den mehreren Passivierungsfilmen 134 ausgebildet ist, und leitfähige Pads 136, die auf oberen Oberflächen der Pads 132 ausgebildet sind. Die leitfähigen Pads 136 und die Bondschicht 138 können zum Bonden der Rückseite des Stromschienen-Wafers 70 an die aktive Seite eines unteren Wafers 150 benutzt werden (siehe 15 weiter unten). Die Pads 132, die Passivierungsfilme 134, die Bondschicht 138 und die leitfähigen Pads 136 können mithilfe von im Wesentlichen gleichen Verfahren und Materialien wie die Pads 62, die Passivierungsfilme 64, die Bondschicht 68 und die leitfähigen Pads 66 gebildet werden, wie oben im Hinblick auf die 1 beziehungsweise 2 beschrieben ist. Es können jedoch beliebige geeignete Verfahren oder Materialien verwendet werden. Die leitfähigen Pads 136 können Abstandes P2 im Bereich von etwa 100 nm bis etwa 10.000 nm aufweisen. Bei manchen Ausführungsformen sind die Abstandes P2 der leitfähigen Pads 136 größer als die Abstandes P1 (siehe 5) der leitfähigen Pads 66 und 96. Dies führt möglicherweise zu einer besseren Systemleistungseffizienz und einer besseren Wärmeableitung. Ein Verhältnis der Abstandes P2 der leitfähigen Pads 136 zu den Abstandes P1 der leitfähigen Pads 66 und 96 kann im Bereich von etwa 1 bis etwa 100 liegen.
  • Die 13 und 14 stellen gemäß einigen Ausführungsformen verschiedene Zwischenschritte bei der Fertigung eines unteren Wafers 150 dar, der danach an die WoW-Struktur mit dem oberen Wafer 50 und der Stromschiene 70 gebondet wird. Der untere Wafer 150 in 13 weist Substratdurchkontaktierungen (TSV) 172 auf, die in ein Halbleitersubstrat 152 eingebettet sind. Die TSV 172 können elektrisch an Leiterbahnen oder andere (nicht dargestellte) leitfähige Elemente des Halbleitersubstrats 152 oder der Bauelementschicht 153 angeschlossen werden. Bei manchen Ausführungsformen weist der untere Wafer 150 ähnliche Strukturen und Materialien auf wie der obere Wafer 50, der oben im Hinblick auf 1 beschrieben ist. Der untere Wafer 150 weist ferner Folgendes auf: eine Bauelementschicht 153 mit Bauelementen 154 (z.B. Transistoren), die elektrisch an die TSV 172 angeschlossen sind, und ein ILD 156 auf den Bauelementen 154 und dem Halbleitersubstrat 152, leitfähige Pfropfen 158, die sich zum elektrischen und physischen Anschließen der Bauelemente 154 durch das ILD 156 erstrecken, ein (auch als Interconnect-Struktur 160 bezeichnetes) semiglobales Interconnect 160 über dem ILD 156, physisch und elektrisch an das semiglobale Interconnect 160 angeschlossene Pads 182 und einen oder mehrere Passivierungsfilme 184 auf der aktiven Seite des unteren Wafers 150 mit sich bis zu den Pads 182 erstreckenden Öffnungen.
  • Die TSV 172 können elektrisch an eine danach ausgebildete Interconnect-Struktur auf der Rückseite des Halbleitersubstrats 152 angeschlossen werden (siehe 17 weiter unten). Die TSV 172 können mithilfe von im Wesentlichen gleichen Verfahren und Materialien ausgebildet werden wie die oben im Hinblick auf 3 beschriebenen TSV 82. Die TSV 172 werden über leitfähige Elemente wie (nicht dargestellte) Leitungen und Durchkontaktierungen in der Bauelementschicht 153 an das semiglobale Interconnect 160 angeschlossen. Wie nachfolgend noch ausführlicher erläutert wird (siehe 16), werden die TSV 172 bei der nachfolgenden Bearbeitung auf der Rückseite des Halbleitersubstrats 152 freigelegt. Bei manchen Ausführungsformen können die TSV 172 eine Breite im Bereich von etwa 1000 nm bis etwa 10.000 nm aufweisen.
  • 14 stellt eine Bondschicht 188 dar, die auf der aktiven Seite des unteren Wafers 150 ausgebildet ist, und leitfähige Pads 186, die auf oberen Oberflächen der Pads ausgebildet sind. Die leitfähigen Pads 186 und die Bondschicht 188 können zum Bonden der aktiven Seite des unteren Wafers 150 an die Rückseite des Stromschienen-Wafers 50 benutzt werden (siehe 15 weiter unten). Die Bondschicht 188 und die leitfähigen Pads 186 können mithilfe von im Wesentlichen gleichen Verfahren und Materialien wie die Bondschicht 68 und die leitfähigen Pads 66 gebildet werden, wie oben im Hinblick auf 2 beschrieben ist. Es können jedoch beliebige geeignete Verfahren oder Materialien verwendet werden. Die leitfähigen Pads 186 können Abstandes, die dem Abstand P2 (siehe 12 weiter oben) entsprechen, im Bereich von etwa 100 nm bis etwa 10.000 nm aufweisen.
  • 15 stellt ein Face-to-Back-Bonden (F2B-Bonden) der aktiven Seite des unteren Wafers 150 an die Rückseite des Stromschienen-Wafers 70 mithilfe eines geeigneten Bondverfahrens dar. Bei manchen Ausführungsformen wird der untere Wafer 150 über kontakthöckerlose Verbindungen, die Metall-Metall-Verbindungen, z.B. Cu-Cu-Verbindungen, umfassen, zwischen den leitfähigen Pads 136 und 186 und dielektrische Verbindungen zwischen den Bondschichten 138 und 188 an dem Stromschienen-Wafer 70 angebracht. Das kontakthöckerlose Bonden kann im Wesentlichen mithilfe der gleichen Verfahren und Materialien wie oben im Hinblick auf 6 beschrieben erfolgen.
  • 16 stellt eine Planarisierung der Rückseite des Halbleitersubstrats 152 zwecks Freilegens oberer Oberflächen der TSV 172 dar. Bei dem Planarisierungsprozess kann es sich zum Beispiel um ein Schleifen und/oder ein chemisch-mechanisches Polieren (CMP) zum Entfernen eines Teils des Halbleitersubstrats 152 auf den oberen Oberflächen der TSV 172 handeln. Es kann jedoch ein beliebiger geeigneter Prozess verwendet werden.
  • 17 stellt das Bilden eines auch als Interconnect-Struktur 190 bezeichneten globalen Interconnect 190 auf der Rückseite des Halbleitersubstrats 152 dar. Das globale Interconnect 190 kann die TSV 172 elektrisch an externe Anschlüsse für Ein/Ausgabe (E/A) und Stromverbindungen anschließen (siehe 18 weiter unten). Das globale Interconnect 190 kann zum Beispiel von Metallisierungsstrukturen in Dielektrikumschichten auf dem Halbleitersubstrat 152 gebildet werden. Zu den Metallisierungsstrukturen gehören Metallleitungen und Durchkontaktierungen, die in einer oder mehreren Low-k-Dielektrikumschichten ausgebildet sind. Das globale Interconnect 190 kann Kontaktflächen 193 wie Aluminium-Pads aufweisen, zu denen danach externe Verbindungen eingerichtet werden können.
  • 18 stellt das Bilden externer Anschlüsse 191 an Kontaktflächen 193 des globalen Interconnect 190 dar. Die externen Anschlüsse 191 können für Daten-E/A- und Stromverbindungen zum unteren Wafer 150 und bis zum Stromschienen-Wafer 70 und zum oberen Wafer 50 benutzt werden. Die externen Anschlüsse 191 können Controlled-Collapse-Chip-Connection-Kontakthöcker (C4-Kontakthöcker) 194, Mikrokontakthöcker 194, Durchkontaktierungen 196, Kugelgitteranordnungsanschlüsse (BGA-Anschlüsse, Ball Grid Array) 198 oder dergleichen oder eine Kombination davon umfassen. 18 zeigt als externe Anschlüsse 191 zu Veranschaulichungszwecken C4-Kontakthöcker 194, Mikrokontakthöcker 194, Säulen 196 und BGA-Anschlüsse 198. Bei manchen Ausführungsformen können die externen Anschlüsse 191 einen Anschlusstyp oder zwei oder mehr Anschlusstypen umfassen. Bei manchen Ausführungsformen, bei denen die externen Anschlüsse 191 aus Lotmaterial gebildet werden, kann ein Aufschmelzprozess durchgeführt werden, mit dessen Hilfe das Lotmaterial in die gewünschte Kontakthöckerform gebracht wird.
  • In 19A wird ein Vereinzelungsprozess durchgeführt, bei dem zum Bilden eines IC-Package 200 an Anrisslinien 51 entlang gesägt wird. Durch das Sägen wird das IC-Package 200, das auch als Bauelementstapel 200 bezeichnet wird, aus der in 18 dargestellten WoW-Struktur vereinzelt. Der resultierende vereinzelte Bauelementstapel 200 umfasst einen unteren Chip 155, einen Stromschienen-Chip 75 und einen oberen Chip 55. Nach dem Vereinzeln können die Seitenwände der Substrate 52, 72 und 152 lateral ausgerichtet werden. Durch Integrieren der PDN-Schicht 100B an der Rückseite des Stromschienen-Chips 75 in der Mitte des Bauelementstapels 200 kann eine bessere Systemleistungseffizienz und eine bessere Wärmeableitung erzielt werden.
  • Bei manchen Ausführungsformen wird über externe Anschlüsse 191 auf der Rückseite des unteren Chips 155 und die TSV 172 der Bauelementschicht 153 des unteren Chips 155 Strom 202 zugeführt. Der Strom 202 wird über kurze Wege über dedizierte leitfähige Durchkontaktierungen und Leiterbahnen vertikal durch das semiglobale Interconnect 160 zu den leitfähigen Pads 186 mit Abstandes P2 und den leitfähigen Pads 136 des Stromschienen-Chips 75 geleitet, die an die leitfähigen Pads 186 F2B-gebondet (face-to-back-gebondet) sind. Der Strom 202 im Stromschienen-Chip 75 kann über das semiglobale Interconnect 100 zu der eingebetteten Leistungskomponentenschicht 100C geleitet werden, über die er durch die Leitungskomponentenbauelemente 122 wie Entkopplungskondensatoren fließen kann, welche die Spannung für die PDN-Schicht 100B regulieren können, deren leitfähige Elemente mit den Leistungskomponentenbauelementen gekoppelt sein können. Der Strom 202 kann dann von der PDN-Schicht 100B über TSV 82 an die Bauelementschicht 73 des Stromschienen-Chips 75 verteilt und ferner von ihr zugeführt werden. Der Strom 202 kann ferner über das semiglobale Interconnect 80 auf die leitfähigen Pads 96 mit kleineren Abstandes P1 als den Abstandes P2 und auf die leitfähigen Pads 66 des oberen Chips 55 verteilt werden, die an die leitfähigen Pads 186 F2F gebondet (Face-to-Face gebondet) sind. Der Strom 202 kann dann vertikal über kurze Wege über dedizierte leitfähige Durchkontaktierungen und Leiterbahnen durch das semiglobale Interconnect 60 zur Bauelementschicht 53 des oberen Chips 55 geleitet werden.
  • 19B stellt ein IC-Package 210 gemäß einigen Ausführungsformen dar, bei dem Strom 212 über einen oberen Chip 215 zugeführt wird. Das IC-Package 210 kann mithilfe von im Wesentlichen gleichen Verfahren und Materialien wie das IC-Package 200 gebildet werden, wobei durch das Substrat 52 des oberen Chips 215 zur Bauelementschicht 53 verlaufende TSV 282, eine auf der Rückseite des oberen Chips 215 ausgebildete und mit den TSV 282 elektrisch verbundene Interconnect-Struktur 290 und elektrisch an die Interconnect-Struktur 290 angeschlossene externe Anschlüsse 291 hinzukommen. Die TSV 282 können mithilfe von im Wesentlichen gleichen Verfahren und Materialien wie die TSV 82 in dem Substrat 52 ausgebildet werden (siehe 3 weiter oben), das globale Interconnect 290 kann mithilfe von im Wesentlichen gleichen Verfahren und Materialien wie das globale Interconnect 190 ausgebildet werden (siehe 17 weiter oben), und die externen Anschlüsse 291 können mithilfe von im Wesentlichen gleichen Verfahren und Materialien wie die externen Anschlüsse 191 ausgebildet werden (siehe 18 weiter oben).
  • Über die externen Anschlüsse 191 auf der Rückseite des oberen Chips 215 kann der Bauelementschicht 53 des oberen Chips 215 Strom 212 zugeführt werden. Der Strom 212 kann dann auf ähnlichen Wege wie der Strom 202 (siehe 19A weiter oben), nur in entgegengesetzter Richtung der Bauelementschicht 73 des Stromschienen-Chips 75 und über TSV 82 der PDN-Struktur 110 und der Bauelementschicht 153 des unteren Chips 155 zugeführt werden. Bei manchen Ausführungsformen kann auf die TSV 172, das globale Interconnect 190 und die externen Anschlüsse 191 bei dem unteren Chip 155 verzichtet werden.
  • Die 20 bis 24 stellen einen Prozess zum Bilden eines weiteren IC-Package 300 mit drei Lagen aus IC-Strukturen im Wafer-Verbund (W2W) gemäß einigen Ausführungsformen dar. Das IC-Package 300 kann sich von dem IC-Package 200 (siehe 19A weiter oben) dadurch unterscheiden, dass sein oberer Chip 350 und sein Stromschienen-Chip 270 statt über kontakthöckerlose Verbindungen über Mikrokontakthöckerverbindungen gekoppelt sind.
  • 20 resultiert aus 10, mit einem oberen Wafer 250, der im Wesentlichen dem oberen Wafer 50 ähnelt, und einem Stromschienen-Wafer 270, der im Wesentlichen dem Stromschienen-Wafer 70 gleicht. In 20 sind leitfähige Anschlüsse 234 an einer oberen Oberfläche des semiglobalen Interconnect 100 ausgebildet und elektrisch an leitfähige Elemente des semiglobalen Interconnect 100 angeschlossen. Bei den leitfähigen Anschlüssen 234 kann es sich um Mikrokontakthöcker handeln, die ein leitfähiges Material wie Kupfer umfassen, und sie können Lötbereiche umfassen. Es kann jedoch ein beliebiges geeignetes leitfähiges Material verwendet werden. Auf den leitfähigen Anschlüssen 234 können Lötbereiche 238 ausgebildet sein.
  • In 21 ist ein unterer Wafer 350 dargestellt, der dem in 13 dargestellten unteren Wafer 150 im Wesentlichen gleicht, nur sind leitfähige Anschlüsse 236 an einer oberen Oberfläche des semiglobalen Interconnect 160 ausgebildet und elektrisch an leitfähige Elemente des semiglobalen Interconnect 160 angeschlossen. Die leitfähigen Anschlüsse 236 können den oben im Hinblick auf 20 beschriebenen leitfähigen Anschlüssen 234 im Wesentlichen gleichen.
  • In 22 wird der untere Wafer 350 über die leitfähigen Anschlüsse 234 und 236 mithilfe eines Flip-Chip-Bondprozesses an den Stromschienen-Wafer 270 gebondet. Zum Anhaften der Lötbereiche 238 an den leitfähigen Anschlüssen 234 an die leitfähigen Anschlüsse 236 kann ein Aufschmelzprozess eingesetzt werden. Um die leitfähigen Anschlüsse 236 und 238 herum kann ein Füllmaterial 240 abgeschieden werden. Das Füllmaterial 240 kann nach dem Anbringen des unteren Wafers 350 in einem Kapillarströmungsprozess oder vor dem Anbringen des unteren Wafers 350 in einem geeigneten Abscheidungsverfahren ausgebildet werden. Das Füllmaterial 240 kann zwischen dem unteren Wafer 350 und dem Stromschienen-Wafer 270 angeordnet werden.
  • In 23 erfolgt eine Planarisierung der Rückseite des Halbleitersubstrats 152 zum Freilegen oberer Oberflächen der TSV 172, auf der Rückseite des Halbleitersubstrats 152 wird ein globales Interconnect 190 ausgebildet, und an Kontaktflächen 193 des globalen Interconnect 190 werden externe Anschlüsse 191 ausgebildet. Diese Prozess können den oben in den 16 bis 18 dargestellten im Wesentlichen gleichen.
  • In 24 wird ein Vereinzelungsprozess durchgeführt, bei dem zum Bilden eines IC-Package 300 an Anrisslinien 51 entlang gesägt wird. Durch das Sägen wird das IC-Package 300, das auch als Bauelementstapel 300 bezeichnet wird, aus der in 23 dargestellten WoW-Struktur vereinzelt. Der resultierende vereinzelte Bauelementstapel 300 umfasst einen oberen Chip 255, einen Stromschienen-Chip 275 und einen unteren Chip 355. Der vereinzelte Bauelementstapel 300 kann dem vereinzelten Bauelementstapel 200 (siehe 19A weiter oben) im Wesentlichen gleichen, nur sind der obere Chip 355 und der Stromschienen-Chip 275 statt über kontakthöckerlose Verbindungen über Mikrokontakthöckerverbindungen zwischen den leitfähigen Anschlüssen 234 und 236 gekoppelt. Bei manchen Ausführungsformen können der untere Chip 255 und der Stromschienen-Chip 275 statt über einen Prozess zum kontakthöckerlosen Bonden auch über einen Flip-Chip-Bondprozess mit Mikrokontakthöckerverbindungen gebondet werden.
  • Die 25 bis 34 stellen einen Prozess zum Bilden einer Package-Komponente mit drei Lagen aus IC-Strukturen im Chip-Wafer-Verbund (C2W) gemäß einigen Ausführungsformen dar.
  • 25 stellt einen oberen Wafer 450 gemäß einigen Ausführungsformen dar. Der obere Wafer 450 kann mithilfe von im Wesentlichen gleichen Verfahren und Materialien ausgebildet werden wie der oben im Hinblick auf die 1 und 2 beschriebene obere Wafer 50.
  • 26 stellt ein Stromschienen-Die 470 gemäß einigen Ausführungsformen dar. Das Stromschienen-Die 475 kann entlang einer Anrissline 51 aus einem Stromschienen-Wafer vereinzelt werden, der mithilfe von im Wesentlichen gleichen Materialien und Verfahren wie der oben im Hinblick auf die 3 und 4 beschriebene Stromschienen-Wafer 70 gebildet wird. Das PDN und andere Strukturen des Stromschienen-Die können, wie weiter unten im Hinblick auf die 27 bis 30 erläutert wird, danach ausgebildet werden.
  • 27 stellt ein Face-to-Face-Bonden (F2F-Bonden) der aktiven Seite des oberen Wafers 450 an die aktiven Seiten von Stromschienen-Dies 470 unter Verwendung eines geeigneten Bondverfahrens dar, bei dem eine Chip-on-Wafer-Struktur (WoW-Struktur) entsteht. Das F2F-Bonden kann mithilfe von im Wesentlichen gleichen Verfahren erfolgen, wie sie oben im Hinblick auf 6 beschrieben sind.
  • 28 stellt eine Planarisierung der Rückseiten der Halbleitersubstrate 72 der Stromschienen-Dies 470 zwecks Freilegens oberer Oberflächen der TSV 82 dar. Die Planarisierung kann mithilfe von im Wesentlichen gleichen Verfahren erfolgen, wie sie oben im Hinblick auf 7 beschrieben sind.
  • 29 stellt das Ausbilden eines dielektrischen Materials 402 auf dem oberen Wafer 450 und um die Stromschienen-Dies 470 herum dar. Bei manchen Ausführungsformen kann es sich bei dem dielektrischen Material 402 um eine Formmasse, ein Epoxidharz oder dergleichen handeln. Bei manchen Ausführungsformen ist das dielektrische Material 402 aus einem Polymer wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen gebildet. Bei manchen Ausführungsformen wird die Dielektrikumschicht 402 aus einem Nitrid wie Siliziumnitrid, einem Oxid wie Siliziumoxid, Phosphorsilikatglas (PSG), Borosilikatglas (BSG), mit Bor dotiertem Phosphorsilikatglas (BPSG) oder dergleichen gebildet. Das dielektrische Material 402 kann mithilfe eines beliebigen geeigneten Abscheidungsprozesses wie Formpressen, Spritzpressen, Rotationsbeschichten, CVD, Laminieren oder dergleichen oder einer Kombination davon ausgebildet werden. Bei manchen Ausführungsformen können nach dem Ausbilden des dielektrischen Materials 402 zum Füllen von Lücken zwischen den Stromschienen-Dies 470 mithilfe eines geeigneten Prozesses wie einer Planarisierung oder eines Schleifens überschüssige Teile des dielektrischen Materials 402 auf den Stromschienen-Dies 470 entfernt werden. Bei manchen Ausführungsformen kann das dielektrische Material 402 vor der im Hinblick auf 28 erfolgenden Planarisierung ausgebildet werden, und zum Planarisieren des dielektrischen Materials 402 und Freilegen der TSV 82 kann eine einzige Planarisierung erfolgen.
  • 30 stellt das Bilden eines semiglobalen Interconnect 100, eines Passivierungsfilms 134, von Pads 132, einer Bondschicht 138 und Pads 132 auf den Stromschienen-Dies 470 und dem dielektrischen Material 402 dar. Das semiglobale Interconnect 100, der Passivierungsfilm 134, die Pads 132, die Bondschicht 138 und die Pads 132 können mithilfe von im Wesentlichen gleichen Materialien und Verfahren wie den oben im Hinblick auf die 8 bis 12 beschriebenen ausgebildet werden.
  • 31 stellt ein unteres Die 550 gemäß einigen Ausführungsformen dar. Das untere Die 550 kann entlang einer Anrisslinie 51 aus einem unteren Wafer vereinzelt werden, der mithilfe von im Wesentlichen gleichen Materialien und Verfahren wie der oben im Hinblick auf die 13 bis 14 beschriebene untere Wafer 70 ausgebildet wird.
  • 32 stellt ein Face-to-Back-Bonden (F2B-Bonden) der aktiven Seiten von unteren Dies 550 an die Bondschicht 138 und die Pads 136 an der Rückseite des Stromschienen-Die 470 mithilfe eines geeigneten Bondverfahrens dar. Das F2B-Bonden kann mithilfe von im Wesentlichen gleichen Verfahren erfolgen, wie sie oben im Hinblick auf 15 beschrieben sind.
  • 33 stellt eine Planarisierung der Rückseiten der Halbleitersubstrate 152 der unteren Dies 550 zwecks Freilegens oberer Oberflächen der TSV 172 und ein Ausbilden eines dielektrischen Materials 404 an dem Stromschienen-Chip 470 und um die unteren Dies 550 herum dar. Die Planarisierung kann mithilfe von im Wesentlichen gleichen Verfahren erfolgen, wie sie oben im Hinblick auf 7 beschrieben sind. Das dielektrische Material 404 kann mithilfe von im Wesentlichen gleichen Verfahren wie den oben im Hinblick auf 29 beschriebenen ausgebildet werden.
  • 34 stellt das Bilden eines globalen Interconnect 190 und von externen Anschlüssen 191 an der Rückseite der unteren Dies 550 und des dielektrischen Materials 404 gemäß einigen Ausführungsformen dar. Das globale Interconnect 190 und externe Anschlüsse 191 können mithilfe von im Wesentlichen gleichen Verfahren wie den oben im Hinblick auf die 17 und 18 beschriebenen ausgebildet werden.
  • In 35 wird ein Vereinzelungsprozess durchgeführt, bei dem zum Bilden eines IC-Package 400 an Anrisslinien 51 entlang gesägt wird. Durch das Sägen wird das IC-Package 400, das auch als Bauelementstapel 400 bezeichnet wird, aus der in 34 dargestellten CoW-Struktur vereinzelt. Bei dem Vereinzelungsprozess kann durch das dielektrische Material 404 zwischen benachbarten unteren Dies 550 und das dielektrische Material 402 zwischen benachbarten Stromschienen-Dies 470 vereinzelt werden. Das dielektrische Material 402 und 404 an sich kann die Seitenwände der unteren Dies 550 und der Stromschienen-Dies 470 nach dem Vereinzeln vor der Umgebung schützen. Der resultierende vereinzelte Bauelementstapel 400 umfasst ein unteres Die 550, ein Stromschienen-Die 470 und ein oberes Die 455. Durch Integrieren der PDN-Schicht 100B an der Rückseite des Stromschienen-Die 470 in der Mitte des Bauelementstapels 400 kann eine bessere Systemleistungseffizienz und eine bessere Wärmeableitung erzielt werden. Bei manchen Ausführungsformen können die unteren Dies 550 in einem WoW-Prozess mithilfe von im Wesentlichen gleichen Verfahren wie den oben im Hinblick auf die 17 und 18 beschriebenen (hier nicht gezeigt) an die Stromschienen-Dies 470 gebondet werden.
  • Die 36 bis 43 stellen einen Prozess zum Bilden eines weiteren IC-Package 500 mit drei Lagen aus IC-Strukturen im Chip-Wafer-Verbund (C2W) gemäß einigen Ausführungsformen dar. Das IC-Package 500 kann sich von dem IC-Package 400 (siehe 35 weiter oben) dadurch unterscheiden, dass sein unteres Die 510 und sein Stromschienen-Die 490 statt über Hybridverbindungen über Mikrokontakthöckerverbindungen gekoppelt sind.
  • In 36 ist eine CoW-Struktur dargestellt, die der in 30 dargestellten CoW-Struktur im Wesentlichen gleicht, nur sind leitfähige Anschlüsse 234 an einer oberen Oberfläche eines an einer Rückseite eines Stromschienen-Die 470 gebildeten semiglobalen Interconnect 100D ausgebildet und elektrisch an leitfähige Elemente des semiglobalen Interconnect 100D angeschlossen. Die leitfähigen Anschlüsse 234 können ein leitfähiges Material wie Kupfer und Lötbereiche umfassen. Es kann jedoch ein beliebiges geeignetes leitfähiges Material verwendet werden.
  • 37 stellt ein unteres Die 510 gemäß einigen Ausführungsformen dar. Das untere Die 510 kann dem im Hinblick auf 31 beschriebenen unteren Die 550 im Wesentlichen gleichen, nur sind leitfähige Anschlüsse 236 an einer oberen Oberfläche des semiglobalen Interconnect 160 ausgebildet und elektrisch an leitfähige Elemente des semiglobalen Interconnect 160 angeschlossen. Die leitfähigen Anschlüsse 236 können den oben im Hinblick auf 36 beschriebenen leitfähigen Anschlüssen 234 im Wesentlichen gleichen. Auf den leitfähigen Anschlüssen 234 oder den leitfähigen Anschlüssen 236 können Lötbereiche 238 ausgebildet sein.
  • In 38 werden untere Dies 510 über die leitfähigen Anschlüsse 234 und 236 mithilfe eines Flip-Chip-Bondprozesses an das semiglobale Interconnect 100D gebondet. Zum Anhaften der leitfähigen Anschlüsse 234 an die leitfähigen Anschlüsse 236 kann ein Aufschmelzprozess zum Aufschmelzen der Lötbereiche 238 eingesetzt werden.
  • In 39 kann ein Füllmaterial 520 um die leitfähigen Anschlüsse 236 und 238 herum abgeschieden werden. Das Füllmaterial 520 kann nach dem Anbringen der unteren Dies 510 in einem Kapillarströmungsprozess oder vor dem Anbringen der unteren Dies 510 in einem geeigneten Abscheidungsverfahren ausgebildet werden. Das Füllmaterial 520 kann zwischen den unteren Dies 510 und dem semiglobalen Interconnect 100D angeordnet werden.
  • In 40 wird an den und um die diversen Komponenten herum ein Verkapselungsstoff 522 ausgebildet. Der Verkapselungsstoff 522 verkapselt nach dem Ausbilden die unteren Dies 510. Bei dem Verkapselungsstoff 522 kann es sich um eine Formmasse, ein Epoxidharz oder dergleichen handeln. Der Verkapselungsstoff 522 kann durch Formpressen, Spritzpressen oder dergleichen aufgebracht und so auf der Struktur ausgebildet werden, dass die unteren Dies 510 vergraben oder bedeckt sind. Der Verkapselungsstoff 522 wird ferner in Lückenbereichen zwischen den unteren Dies 510 ausgebildet. Der Verkapselungsstoff 522 kann in flüssiger oder halbflüssiger Form aufgebracht und danach ausgehärtet werden.
  • In 41 wird an dem Verkapselungsstoff 522 zwecks Entfernens eines oberen Teils des Verkapselungsstoffs 522 und der Halbleitersubstrate 152 der unteren Dies 510 ein Planarisierungsprozess durchgeführt, und so werden die TSV 172 freigelegt. Obere Oberflächen der Halbleitersubstrate 152, der TSV 172 und des Verkapselungsstoffs 522 sind nach dem Planarisierungsprozess im Rahmen von Prozessabweichungen im Wesentlichen koplanar. Bei dem Planarisierungsprozess kann es sich zum Beispiel um ein chemisch-mechanisches Polieren (CMP), einen Schleifprozess oder dergleichen handeln. Bei manchen Ausführungsformen kann auf die Planarisierung verzichtet werden, wenn zum Beispiel die TSV 172 bereits freiliegen.
  • 42 stellt das Bilden eines globalen Interconnect 190 und von externen Anschlüssen 191 an der Rückseite der unteren Dies 510 und des Verkapselungsstoffs 522 dar. Das globale Interconnect 190 und externe Anschlüsse 191 können mithilfe von im Wesentlichen gleichen Verfahren wie den oben im Hinblick auf die 17 und 18 beschriebenen ausgebildet werden.
  • In 43 wird ein Vereinzelungsprozess durchgeführt, bei dem zum Bilden eines IC-Package 500 an Anrisslinien 51 entlang gesägt wird. Durch das Sägen wird das IC-Package 500, das auch als Bauelementstapel 500 bezeichnet wird, aus der in 42 dargestellten CoW-Struktur vereinzelt. Der resultierende vereinzelte Bauelementstapel 500 umfasst ein unteres Die 510, ein Stromschienen-Die 470 und ein oberes Die 455. Bei dem Vereinzelungsprozess kann durch den Verkapselungsstoff 522 zwischen benachbarten unteren Dies 510 und das dielektrische Material 402 zwischen benachbarten Stromschienen-Dies 470 vereinzelt werden. Das dielektrische Material 402, 404 an sich kann die Seitenwände der unteren Dies 550 und der Stromschienen-Dies 470 nach dem Vereinzeln vor der Umgebung schützen. Durch Integrieren der PDN-Schicht 100B an der Rückseite des Stromschienen-Die 490 in der Mitte des Bauelementstapels 500 kann eine bessere Systemleistungseffizienz und eine bessere Wärmeableitung erzielt werden.
  • 44 stellt eine Wafer-on-Wafer-Struktur (WoW-Struktur) dar, die der oben in 18 dargestellten WoW-Struktur ähnelt, nur weist sie statt drei Lagen vier auf. Die WoW-Struktur in 44 umfasst einen oberen Wafer 50, einen Stromschienen-Wafer 70 und einen unteren Wafer 150, die dem oberen Wafer 50, dem Stromschienen-Wafer 70 beziehungsweise dem unteren Wafer 150 in 18 im Wesentlichen gleichen können. Zwischen den Stromschienen-Wafer 70 und den unteren Wafer 150 ist ein zusätzlicher Wafer 670 gebondet. Bei der dargestellten Ausführungsform handelt es sich bei dem zusätzlichen Wafer 670 um einen Stromschienen-Wafer, der dem Stromschienen-Wafer 70 im Wesentlichen gleicht. Bei manchen Ausführungsformen gleicht der zusätzliche Wafer 670 im Wesentlichen dem unteren Wafer 150.
  • 45 stellt ein IC-Package 600 dar, das aus der in 44 dargestellten WoW-Struktur vereinzelt wird. Das IC-Package 600 umfasst ein oberes Die 55, ein Stromschienen-Die 75, ein zusätzliches Die 675 und ein unteres Die 155, die durch die Vereinzelung eines oberen Wafers 50, eines Stromschienen-Wafers 70, eines zusätzlichen Wafers 670 beziehungsweise eines unteren Wafers 150 in 44 entstehen. Bei der dargestellten Ausführungsform weist das IC-Package 600 vier Lagen auf, und bei dem zusätzlichen Die 675 handelt es sich um ein Stromschienen-Die mit einer PDN-Schicht 100B oder den entsprechenden Komponenten. Bei manchen Ausführungsformen kann es sich bei dem zusätzlichen Die um ein Stromschienen-Die ohne PDN-Schicht 100B oder um ein Die handeln, das dem unteren Die 155 mit TSV 172 im Wesentlichen gleicht.
  • Bei manchen Ausführungsformen kann das IC-Package 600 mehr als vier Lagen mit zusätzlichen Dies 685 aufweisen, die den Stromschienen-Dies 675 mit oder ohne PDN-Schichten 100B oder unteren Dies 695 mit TSV 172 im Wesentlichen gleichen können. Bei manchen Ausführungsformen kann das IC-Package 600 mithilfe eines W2W-Prozesses wie dem oben in den 1 bis 18 dargestellten oder eines C2W-Prozesses wie dem oben in den 25 bis 35 dargestellten gebildet werden. Bei manchen Ausführungsformen können einige oder alle der jeweiligen Chips über einen Flip-Chip-Bondprozess wie den in den 20 bis 24 dargestellten aneinandergebondet werden. Bei manchen Ausführungsformen kann das obere Die 655 TSV aufweisen, so dass über externe Anschlüsse am oberen Chip wie oben in 19B dargestellt Strom hineinfließen kann.
  • Die oben beschriebenen Strukturen können bei diversen Anwendungen benutzt werden. Die 46 bis 65 stellen zum Beispiel diverse Anwendungen für ein IC-Package 200 dar, wobei es sich bei dem dort gezeigten IC-Package 200 um ein beliebiges der in den 19A, 19B, 24, 35, 42, 44 gezeigten Packages oder die Kombinationen und/oder Modifikationen dieser Ausführungsformen handeln kann.
  • Die 46 bis 62 stellen zunächst Querschnittsansichten von Zwischenschritten bei einem Prozess zum Bilden einer Package-Komponente 1000 gemäß einigen Ausführungsformen dar. Es sind ein erster Package-Bereich 1000A und ein zweiter Package-Bereich 1000B dargestellt, und ein oder mehrere IC-Packages 200 sind so konfektioniert, dass sie in jedem der Package-Bereiche 1000A und 1000B ein IC-Package bilden. Die IC-Packages können auch als Integrated-Fan-Out-Packages (InFO-Packages) bezeichnet werden.
  • In 46 wird ein Trägersubstrat 1002 bereitgestellt und eine Trennschicht 1004 auf dem Trägersubstrat 1002 ausgebildet. Bei dem Trägersubstrat 1002 kann es sich um ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen handeln. Bei dem Trägersubstrat 1002 kann es sich um einen Wafer handeln, so dass darauf gleichzeitig mehrere Packages ausgebildet sein können.
  • Die Trennschicht 1004 kann aus einem auf Polymer basierenden Material gebildet sein, das zusammen mit dem Trägersubstrat 1002 von den in nachfolgenden Schritten ausgebildeten darüberliegenden Strukturen entfernt werden kann. Bei manchen Ausführungsformen handelt es sich bei der Trennschicht 1004 um ein auf Epoxidharz basierendes, wärmelösbares Material, das bei Erwärmung seine Hafteigenschaft verliert, wie beispielsweise eine Licht in Wärme umwandelnde Trennbeschichtung (LTHC-Trennbeschichtung, LTHC - Light to Heat Conversion). Bei anderen Ausführungsformen kann es sich bei der Trennschicht 1004 um einen Ultraviolettkleber (UV-Kleber) handeln, der seine Hafteigenschaft verliert, wenn er UV-Licht ausgesetzt wird. Die Trennschicht 1004 kann als Flüssigkeit abgegeben und gehärtet werden, es kann sich um einen Laminatfilm handeln, der auf das Trägersubstrat 1002 laminiert ist, oder dergleichen. Die obere Oberfläche der Trennschicht 1004 kann eben sein und einen hohen Planaritätsgrad aufweisen.
  • In 47 kann eine rückseitige Umverdrahtungsstruktur 1006 an der Trennschicht 1004 ausgebildet werden. Bei der gezeigten Ausführungsform weist die rückseitige Umverdrahtungsstruktur 1006 eine Dielektrikumschicht 1008, eine (manchmal als Umverdrahtungsschichten oder -leitungen bezeichnete) Metallisierungsstruktur 1010 und eine Dielektrikumschicht 1012 auf. Die rückseitige Umverdrahtungsstruktur 1006 ist nicht unbedingt erforderlich. Bei manchen Ausführungsformen wird statt der rückseitigen Umverdrahtungsstruktur 1006 eine Dielektrikumschicht ohne Metallisierungsstrukturen auf der Trennschicht 1004 ausgebildet.
  • Die Dielektrikumschicht 1008 kann auf der Trennschicht 1004 ausgebildet werden. Die untere Oberfläche der Dielektrikumschicht 1008 kann sich mit der oberen Oberfläche der Trennschicht 1004 in Kontakt befinden. Bei manchen Ausführungsformen ist die Dielektrikumschicht 1008 aus einem Polymer wie Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen gebildet. Bei anderen Ausführungsformen wird die Dielektrikumschicht 108 aus einem Nitrid wie Siliziumnitrid, einem Oxid wie Siliziumoxid, Phosphorsilikatglas (PSG), Borosilikatglas (BSG), mit Bor dotiertem Phosphorsilikatglas (BPSG) oder dergleichen gebildet. Die Dielektrikumschicht 108 kann mithilfe eines beliebigen geeigneten Abscheidungsprozesses wie Rotationsbeschichten, CVD, Laminieren oder dergleichen oder einer Kombination davon ausgebildet werden.
  • Die Metallisierungsstruktur 1010 kann an der Dielektrikumschicht 1008 ausgebildet werden. Als Beispiel für das Bilden der Metallisierungsstruktur 1010 wird eine Keimschicht auf der Dielektrikumschicht 1008 ausgebildet. Bei manchen Ausführungsformen ist die Keimschicht eine Metallschicht, bei der es sich um eine Einzelschicht handeln kann oder um eine Verbundschicht aus mehreren Teilschichten, die aus unterschiedlichem Material gebildet sind. Bei manchen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht auf der Titanschicht. Die Keimschicht kann zum Beispiel mithilfe von physikalischer Gasphasenabscheidung (PVD) oder dergleichen ausgebildet werden. Dann wird ein (nicht gezeigter) Fotolack auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann durch Rotationsbeschichtung oder dergleichen ausgebildet und zum Strukturieren belichtet werden. Die Struktur des Fotolacks entspricht der Metallisierungsstruktur 1010. Durch das Strukturieren werden Öffnungen im Fotolack gebildet, die die Keimschicht freilegen. In den Öffnungen im Fotolack und an den freiliegenden Teilen der Keimschicht wird ein leitfähiges Material gebildet. Das leitfähige Material kann durch Plattieren wie Elektroplattieren oder stromloses Plattieren oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Dann werden der Fotolack und Teile der Keimschicht, an denen kein leitfähiges Material ausgebildet ist, entfernt. Der Fotolack kann durch einen geeigneten Veraschungs- (Ashing) oder Ablösungsprozess (Stripping) beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen entfernt werden. Wenn der Fotolack entfernt worden ist, werden beispielsweise unter Verwendung eines geeigneten Ätzprozesses wie Nass- oder Trockenätzen freiliegende Teile der Keimschicht entfernt. Die verbleibenden Teile der Keimschicht und des leitfähigen Materials bilden die Metallisierungsstruktur 1010.
  • Die Dielektrikumschicht 1012 kann an der Metallisierungsstruktur 1010 und der Dielektrikumschicht 1008 ausgebildet werden. Bei manchen Ausführungsformen wird die Dielektrikumschicht 1012 aus einem Polymer gebildet, bei dem es sich um ein lichtempfindliches Material wie PBO, Polyimid, BCB oder dergleichen handelt, das mithilfe einer Lithografiemaske strukturiert werden kann. Bei anderen Ausführungsformen wird die Dielektrikumschicht 1012 aus einem Nitrid wie Siliziumnitrid, einem Oxid wie Siliziumoxid, PSG, BSG, BPSG oder dergleichen gebildet. Die Dielektrikumschicht 1012 kann mithilfe von Rotationsbeschichten, Laminieren, CVD oder dergleichen oder einer Kombination davon ausgebildet werden. Die Dielektrikumschicht 1012 wird dann zum Bilden von Öffnungen 1014 strukturiert, die Teile der Metallisierungsstruktur 1010 freilegen. Die Strukturierung kann mithilfe eines geeigneten Prozesses gebildet werden, wie beispielsweise durch Belichten der Dielektrikumschicht 1012, wenn es sich bei ihr um ein lichtempfindliches Material handelt, oder durch Ätzen zum Beispiel anhand eines anisotropischen Ätzens. Wenn es sich bei der Dielektrikumschicht 1012 um ein lichtempfindliches Material handelt, kann sie nach dem Belichten entwickelt werden.
  • 47 stellt zu Veranschaulichungszwecken eine Umverdrahtungsstruktur 1006 mit einer einzelnen Metallisierungsstruktur 1010 dar. Bei manchen Ausführungsformen kann die rückseitige Umverdrahtungsstruktur 1006 eine beliebige Anzahl Dielektrikumschichten und Metallisierungsstrukturen umfassen. Wenn mehr Dielektrikumschichten und Metallisierungsstrukturen ausgebildet werden sollen, können oben erläuterte Schritte und Prozesse wiederholt werden. Die Metallisierungsstrukturen können ein oder mehrere leitfähige Elemente umfassen. Die leitfähigen Elemente können beim Bilden der Metallisierungsstruktur durch Bilden der Keimschicht und des leitfähigen Materials der Metallisierungsstruktur auf einer Oberfläche der darunterliegenden Dielektrikumschicht und in der Öffnung der darunterliegenden Dielektrikumschicht ausgebildet werden, wodurch verschiedene Leiterbahnen miteinander verbunden und elektrisch angeschlossen werden.
  • In 48 werden in den Öffnungen 1014 Durchkontaktierungen 1016 ausgebildet, die sich von der obersten Dielektrikumschicht der rückseitigen Umverdrahtungsstruktur 1006 (z.B. der Dielektrikumschicht 1012) weg erstrecken. Als Beispiel für das Bilden der Durchkontaktierungen 1016 wird eine (nicht gezeigte) Keimschicht auf der rückseitigen Umverdrahtungsstruktur 1006, z.B. auf der Dielektrikumschicht 1012 und durch die Öffnungen 1014 freigelegten Teilen der Metallisierungsstruktur 1010, ausgebildet. Bei manchen Ausführungsformen ist die Keimschicht eine Metallschicht, bei der es sich um eine Einzelschicht handeln kann oder um eine Verbundschicht aus mehreren Teilschichten, die aus unterschiedlichem Material gebildet sind. Bei einer bestimmten Ausführungsform umfasst die Keimschicht eine Titanschicht und eine Kupferschicht auf der Titanschicht. Die Keimschicht kann zum Beispiel mithilfe von PVD oder dergleichen ausgebildet werden. Es wird ein Fotolack auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann durch Rotationsbeschichtung oder dergleichen ausgebildet und zum Strukturieren belichtet werden. Die Struktur des Fotolacks entspricht leitfähigen Durchkontaktierungen. Durch das Strukturieren werden Öffnungen im Fotolack gebildet, die die Keimschicht freilegen. In den Öffnungen im Fotolack und an den freiliegenden Teilen der Keimschicht wird ein leitfähiges Material gebildet. Das leitfähige Material kann durch Plattieren wie Elektroplattieren oder stromloses Plattieren oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Der Fotolack und Teile der Keimschicht, an denen kein leitfähiges Material ausgebildet ist, werden entfernt. Der Fotolack kann durch einen geeigneten Veraschungs- (Ashing) oder Ablösungsprozess (Stripping) beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen entfernt werden. Wenn der Fotolack entfernt worden ist, werden beispielsweise unter Verwendung eines geeigneten Ätzprozesses wie Nass- oder Trockenätzen freiliegende Teile der Keimschicht entfernt. Die verbleibenden Teile der Keimschicht und des leitfähigen Materials bilden die Durchkontaktierungen 1016.
  • In 49 werden IC-Packages 200 mit einem Haftmittel 1018 an die Dielektrikumschicht 1012 geklebt. Es wird ein gewünschter Typ und eine gewünschte Menge IC-Packages 200 in jeden der Package-Bereiche 1000A und 1000B geklebt. Bei der gezeigten Ausführungsform werden mehrere IC-Packages 200 nebeneinander angeklebt. Es sind zwar vier IC-Packages 200 dargestellt, es können jedoch auch andere IC-Packages wie IC-Packages 210, 300, 400, 500, 600 oder eine Kombination davon an die Dielektrikumschicht 1012 geklebt werden. Bei manchen Ausführungsformen können auch andere geeignete IC-Dies, Bauelementstapel oder andere Halbleiter-Packages an die Dielektrikumschicht 1012 geklebt werden. Durch Einsatz der rückseitigen Umverdrahtungsstruktur 1006 wird eine bessere Interconnect-Anordnung möglich, wenn der erste Package-Bereich 1000A und der zweite Package-Bereich 1000B für die Durchkontaktierungen 1016 nur begrenzten Raum aufweisen.
  • Das Haftmittel 1018 befindet sich auf Rückseiten der IC-Packages 200 und sorgt für ein Anhaften der IC-Packages 200 an der rückseitigen Umverdrahtungsstruktur 1006 wie beispielsweise der Dielektrikumschicht 1012. Bei dem Haftmittel 1018 kann es sich um ein beliebiges geeignetes Haftmittel, ein beliebiges geeignetes Epoxidharz, einen beliebigen geeigneten Die-Befestigungsfilm (DAF - Die Attach Film) oder dergleichen handeln. Das Haftmittel 1018 kann auf Rückseiten der IC-Packages 200 oder, wenn keine rückseitige Umverdrahtungsstruktur 1006 benutzt wird, auf die Oberfläche des Trägersubstrats 1002 oder, sofern zutreffend, auf eine obere Oberfläche der rückseitigen Umverdrahtungsstruktur 1006 aufgebracht werden. Das Haftmittel 1018 kann zum Beispiel vor dem Vereinzeln zum Trennen der IC-Packages 200 auf deren Rückseite aufgebracht werden.
  • In 50 wird an den und um die diversen Komponenten herum ein Verkapselungsstoff 1020 ausgebildet. Nach dem Ausbilden verkapselt der Verkapselungsstoff 1020 die Durchkontaktierungen 1016 und die IC-Packages 200. Bei dem Verkapselungsstoff 1020 kann es sich um eine Formmasse, ein Epoxidharz oder dergleichen handeln. Der Verkapselungsstoff 1020 kann durch Formpressen, Spritzpressen oder dergleichen aufgebracht und so auf dem Trägersubstrat 1002 ausgebildet werden, dass die Durchkontaktierungen 1016 und/oder die IC-Packages 200 vergraben oder bedeckt sind. Der Verkapselungsstoff 1020 wird ferner in Lückenbereichen zwischen den IC-Packages 200 ausgebildet. Der Verkapselungsstoff 1020 kann in flüssiger oder halbflüssiger Form aufgebracht und danach ausgehärtet werden.
  • In 51 wird an dem Verkapselungsstoff 1020 zum Freilegen der Durchkontaktierungen 1016 und der Kontaktflächen 193 der IC-Packages 200 ein Planarisierungsprozess durchgeführt. Bei dem Planarisierungsprozess kann auch Material der Durchkontaktierungen 1016, der Interconnect-Struktur 190 und/oder der Kontaktflächen 193 entfernt werden, bis die Kontaktflächen 193 und die Durchkontaktierungen 1016 freiliegen. Obere Oberfläche der Durchkontaktierungen 1016, der Interconnect-Struktur 190, der Kontaktflächen 193 und des Verkapselungsstoffs 1020 sind nach dem Planarisierungsprozess im Rahmen von Prozessschwankungen im Wesentlichen koplanar. Bei dem Planarisierungsprozess kann es sich zum Beispiel um ein chemisch-mechanisches Polieren (CMP), einen Schleifprozess oder dergleichen handeln. Bei manchen Ausführungsformen kann auf die Planarisierung verzichtet werden, wenn zum Beispiel die Durchkontaktierungen 1016 und/oder die Die-Anschlüsse 66 bereits freiliegen.
  • In 52 bis 55 wird auf dem Verkapselungsstoff 1020, den Durchkontaktierungen 1016 und den IC-Packages 200 eine vorderseitige Umverdrahtungsstruktur 1022 (siehe 54) ausgebildet. Die vorderseitige Umverdrahtungsstruktur 1022 weist Dielektrikumschichten 1024, 1028, 1032 und 1036 und Metallisierungsstrukturen 1026, 1030 und 1034 auf. Die Metallisierungsstrukturen können auch als Umverdrahtungsschichten oder Umverdrahtungsleitungen bezeichnet werden. Die vorderseitige Umverdrahtungsstruktur 1022 ist als Beispiel mit drei Metallisierungsstrukturschichten gezeigt. In der vorderseitigen Umverdrahtungsstruktur 1022 können mehr oder weniger Dielektrikumschichten und Metallisierungsstrukturen ausgebildet werden. Wenn weniger Dielektrikumschichten und Metallisierungsstrukturen ausgebildet werden sollen, kann auf weiter unten erläuterte Schritte und Prozesse verzichtet werden. Wenn mehr Dielektrikumschichten und Metallisierungsstrukturen ausgebildet werden sollen, können weiter unten erläuterte Schritte und Prozesse wiederholt werden.
  • In 52 wird die Dielektrikumschicht 1024 auf dem Verkapselungsstoff 1020, den Durchkontaktierungen 1016 und den IC-Packages 200 abgeschieden. Bei manchen Ausführungsformen wird die Dielektrikumschicht 1024 aus einem lichtempfindlichen Material wie PBO, Polyimid, BCB oder dergleichen gebildet, das mithilfe einer Lithografiemaske strukturiert werden kann. Die Dielektrikumschicht 1024 kann mithilfe von Rotationsbeschichten, Laminieren, CVD oder dergleichen oder einer Kombination davon ausgebildet werden. Dann wird die Dielektrikumschicht 1024 strukturiert. Beim Strukturieren werden Öffnungen gebildet, die Teile der Durchkontaktierungen 1016 und der Kontaktflächen 193 freilegen. Das Strukturieren kann mithilfe eines geeigneten Prozesses erfolgen, wie beispielsweise durch Belichten und Entwickeln der Dielektrikumschicht 1024, wenn es sich bei ihr um ein lichtempfindliches Material handelt, oder durch Ätzen zum Beispiel anhand eines anisotropischen Ätzens.
  • Dann wird die Metallisierungsstruktur 1026 gebildet. Die Metallisierungsstruktur 1026 umfasst leitfähige Elemente, die sich an der Hauptfläche der Dielektrikumschicht 1024 entlang und durch die Dielektrikumschicht 1024 hindurch erstrecken und so physisch und elektrisch an die Durchkontaktierungen 1016 und die Kontaktflächen 193 der IC-Packages 200 angeschlossen sind. Zum Ausbilden der Metallisierungsstruktur 1026 wird zum Beispiel eine Keimschicht auf der Dielektrikumschicht 1024 und in den sich durch die Dielektrikumschicht 1024 erstreckenden Öffnungen ausgebildet. Bei manchen Ausführungsformen ist die Keimschicht eine Metallschicht, bei der es sich um eine Einzelschicht handeln kann oder um eine Verbundschicht aus mehreren Teilschichten, die aus unterschiedlichem Material gebildet sind. Bei manchen Ausführungsformen umfasst die Keimschicht eine Titanschicht und eine Kupferschicht auf der Titanschicht. Die Keimschicht kann zum Beispiel mithilfe von PVD oder dergleichen ausgebildet werden. Dann wird ein Fotolack auf der Keimschicht ausgebildet und strukturiert. Der Fotolack kann durch Rotationsbeschichtung oder dergleichen ausgebildet und zum Strukturieren belichtet werden. Die Struktur des Fotolacks entspricht der Metallisierungsstruktur 1026. Durch das Strukturieren werden Öffnungen im Fotolack gebildet, die die Keimschicht freilegen. In den Öffnungen im Fotolack und an den freiliegenden Teilen der Keimschicht wird dann ein leitfähiges Material gebildet. Das leitfähige Material kann durch Plattieren wie Elektroplattieren oder stromloses Plattieren oder dergleichen gebildet werden. Das leitfähige Material kann ein Metall wie Kupfer, Titan, Wolfram, Aluminium oder dergleichen umfassen. Die Kombination aus dem leitfähigen Material und darunterliegenden Teilen der Keimschicht bildet die Metallisierungsstruktur 1026. Der Fotolack und Teile der Keimschicht, an denen kein leitfähiges Material ausgebildet ist, werden entfernt. Der Fotolack kann durch einen geeigneten Veraschungs- (Ashing) oder Ablösungsprozess (Stripping) beispielsweise unter Verwendung eines Sauerstoffplasmas oder dergleichen entfernt werden. Wenn der Fotolack entfernt worden ist, werden beispielsweise unter Verwendung eines geeigneten Ätzprozesses wie Nass- oder Trockenätzen freiliegende Teile der Keimschicht entfernt.
  • In 53 wird die Dielektrikumschicht 1028 auf der Metallisierungsstruktur 1026 und der Dielektrikumschicht 1024 abgeschieden. Die Dielektrikumschicht 1028 kann auf ähnliche Weise und aus einem ähnlichen Material wie die Dielektrikumschicht 1024 ausgebildet werden.
  • Dann wird die Metallisierungsstruktur 1030 gebildet. Die Metallisierungsstruktur 1030 weist an der Hauptfläche der Dielektrikumschicht 1028 Teile auf, die sich an dieser Fläche entlang erstrecken. Die Metallisierungsstruktur 1030 weist ferner Teile auf, die sich durch die Dielektrikumschicht 1028 erstrecken und die Metallisierungsstruktur 1026 so physisch und elektrisch anschließen. Die Metallisierungsstruktur 1030 kann auf ähnliche Weise und aus einem ähnlichen Material wie die Metallisierungsstruktur 1026 ausgebildet werden. Bei manchen Ausführungsformen weist die Metallisierungsstruktur 1030 eine andere Größe auf als die Metallisierungsstruktur 1026. Die leitfähigen Leiterbahnen und/oder die leitfähigen Durchkontaktierungen der Metallisierungsstruktur 1030 können zum Beispiel breiter oder dicker sein als die Leiterbahnen und/oder die leitfähigen Durchkontaktierungen der Metallisierungsstruktur 1026. Darüber hinaus kann die Metallisierungsstruktur 1030 mit einem größeren Abstand ausgebildet werden als die Metallisierungsstruktur 1026.
  • In 54 wird die Dielektrikumschicht 1032 auf der Metallisierungsstruktur 1030 und der Dielektrikumschicht 1028 abgeschieden. Die Dielektrikumschicht 1032 kann auf ähnliche Weise und aus einem ähnlichen Material wie die Dielektrikumschicht 1024 ausgebildet werden.
  • Dann wird die Metallisierungsstruktur 1034 gebildet. Die Metallisierungsstruktur 1034 weist an der Hauptfläche der Dielektrikumschicht 1032 Teile auf, die sich an dieser Fläche entlang erstrecken. Die Metallisierungsstruktur 1034 weist ferner Teile auf, die sich durch die Dielektrikumschicht 1032 erstrecken und die Metallisierungsstruktur 1030 so physisch und elektrisch anschließen. Die Metallisierungsstruktur 1034 kann auf ähnliche Weise und aus einem ähnlichen Material wie die Metallisierungsstruktur 1026 ausgebildet werden. Bei der Metallisierungsstruktur 1034 handelt es sich um die oberste Metallisierungsstruktur der vorderseitigen Umverdrahtungsstruktur 1022. An sich werden alle Zwischenmetallisierungsstrukturen der vorderseitigen Umverdrahtungsstruktur 1022 (z.B. die Metallisierungsstrukturen 1026 und 1030) zwischen der Metallisierungsstruktur 1034 und den IC-Packages 200 angeordnet. Bei manchen Ausführungsformen weist die Metallisierungsstruktur 1034 eine andere Größe auf als die Metallisierungsstrukturen 1026 und 1030. Die Leiterbahnen und/oder die leitfähigen Durchkontaktierungen der Metallisierungsstruktur 1034 können zum Beispiel breiter oder dicker sein als die Leiterbahnen und/oder die leitfähigen Durchkontaktierungen der Metallisierungsstrukturen 1026 und 1030. Darüber hinaus kann die Metallisierungsstruktur 1034 mit einem größeren Abstand ausgebildet werden als die Metallisierungsstruktur 1030.
  • In 55 wird die Dielektrikumschicht 1036 auf der Metallisierungsstruktur 1034 und der Dielektrikumschicht 1032 abgeschieden. Die Dielektrikumschicht 1036 kann auf ähnliche Weise und aus dem gleichen Material wie die Dielektrikumschicht 1024 ausgebildet werden. Bei der Dielektrikumschicht 1036 handelt es sich um die oberste Dielektrikumschicht der vorderseitigen Umverdrahtungsstruktur 1022. An sich werden alle Metallisierungsstrukturen der vorderseitigen Umverdrahtungsstruktur 1022 (z.B. die Metallisierungsstrukturen 1026, 1030 und 1034) zwischen der Dielektrikumschicht 1036 und den IC-Packages 200 angeordnet. Ferner werden alle Zwischendielektrikumschichten der vorderseitigen Umverdrahtungsstruktur 1022 (z.B. die Dielektrikumschichten 1024, 1028, 1032) zwischen der Dielektrikumschicht 1036 und den IC-Packages 200 angeordnet.
  • In 56 werden zur externen Verbindung mit der vorderseitigen Umverdrahtungsstruktur 1022 UBM 1038 ausgebildet. Die UBM 1038 weisen Kontakthöckerteile auf der Hauptfläche der Dielektrikumschicht 1036 auf, die sich an dieser Fläche entlang erstrecken, und Durchkontaktierungsteile, die sich durch die Dielektrikumschicht 1036 erstrecken und so die Metallisierungsstruktur 1034 physisch und elektrisch anschließen. Folglich werden die UBM 1038 elektrisch an die Durchkontaktierungen 1016 und die IC-Packages 200 angeschlossen. Die UBM 1038 können aus dem gleichen Material gebildet werden wie die Metallisierungsstruktur 1026. Bei manchen Ausführungsformen weisen die UBM 1038 eine andere Größe auf als die Metallisierungsstrukturen 1026, 1030 und 1034.
  • In 57 werden an den UBM 1038 leitfähige Anschlüsse 1050 ausgebildet. Bei den leitfähigen Anschlüssen 1050 kann es sich um Kugelgitteranordnungsanschlüsse (BGA-Anschlüsse, Ball Grid Array), Lotkugeln, Metallsäulen, Controlled-Collapse-Chip-Connection-Kontakthöcker (C4-Kontakthöcker), Mikrokontakthöcker, per ENEPIG (ENEPIG - Electroless Nickel Electroless Palladium-Immersion Gold) ausgebildete Kontakthöcker oder dergleichen handeln. Die leitfähigen Anschlüsse 1050 können ein leitfähiges Material wie Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn oder dergleichen oder eine Kombination davon umfassen. Bei manchen Ausführungsformen erfolgt das Bilden der leitfähigen Anschlüsse 1050, indem zunächst mithilfe von Verdampfen, Elektroplattieren, Drucken, Lotübertragung, Kugelanordnung oder dergleichen eine Lotschicht gebildet wird. Sobald eine Lotschicht auf der Struktur ausgebildet worden ist, kann ein Aufschmelzen erfolgen, so dass das Material in die gewünschte Kontakthöckerform gebracht werden kann. Bei einer anderen Ausführungsform umfassen die leitfähigen Anschlüsse 1050 Metallsäulen (wie eine Kupfersäule), die durch Sputtern, Drucken, Elektroplattieren, stromloses Plattieren, CVD oder dergleichen gebildet werden. Die Metallsäulen können lötfrei sein und im Wesentlichen vertikale Seitenwände aufweisen. Bei manchen Ausführungsformen kann oben auf den Metallsäulen eine Metalldeckschicht ausgebildet werden. Die Metalldeckschicht kann Nickel, Zinn, Lötzinn, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder dergleichen oder eine Kombination davon umfassen und mithilfe eines Plattierprozesses ausgebildet werden.
  • In 58 wird zum Ablösen (oder „Entbonden“) des Trägersubstrats 1002 von der rückseitigen Umverdrahtungsstruktur 1006, z.B. der Dielektrikumschicht 1008, ein Trägersubstratentbonden durchgeführt. Gemäß einigen Ausführungsformen umfasst das Entbonden das Richten von Lichts, wie Laserlicht oder UV-Licht, auf die Trennschicht 1004, so das sich diese in der Wärme des Lichts zersetzt und das Trägersubstrat 1002 entfernt werden kann. Die Struktur wird dann umgedreht und auf einem (nicht gezeigten) Streifen angeordnet.
  • In 59 werden leitfähige Anschlüsse 1052 ausgebildet, die sich durch die Dielektrikumschicht 1008 erstrecken und so mit der Metallisierungsstruktur 1010 in Kontakt gebracht werden. In der Dielektrikumschicht 1008 werden dann zum Freilegen von Teilen der Metallisierungsstruktur 1010 Öffnungen ausgebildet. Die Öffnungen werden zum Beispiel durch Laserbohren, Ätzen oder dergleichen ausgebildet. In den Öffnungen werden die leitfähigen Anschlüsse 1052 ausgebildet. Bei manchen Ausführungsformen umfassen die leitfähigen Anschlüsse 1052 Flussmittel und werden in einem Flux-Dipping-Prozess ausgebildet. Bei manchen Ausführungsformen umfassen die leitfähigen Anschlüsse 1052 eine Leitpaste wie Lötpaste, Silberpaste oder dergleichen, und sie werden in einem Druckprozess abgegeben. Bei manchen Ausführungsformen werden die leitfähigen Anschlüsse 1052 auf ähnliche Weise und aus einem ähnlichen Material wie die leitfähigen Anschlüsse 1050 ausgebildet.
  • Die 60, 61A, 61B und 62 stellen eine zusätzliche Bearbeitung gemäß einigen Ausführungsformen dar, die unter Verwendung der ersten Package-Komponente 1000 in 59 durchgeführt wird. Die Bauelementstapel können auch als PoP-Struktur (Package-on-Package-Struktur) bezeichnet werden.
  • In 60 werden zweite Package-Komponenten 2000 mit der ersten Package-Komponente 1000 gekoppelt. Es wird in jedem der Package-Bereiche 1000A und 1000B eine der zweiten Package-Komponenten 2000 angekoppelt, so dass in jedem Bereich der ersten Package-Komponente 1000 ein IC-Bauelementstapel entsteht.
  • Jede der zweiten Package-Komponenten 2000 weist zum Beispiel ein Substrat 2002 und einen oder mehrere gestapelte Dies 2010 (z.B. 2010A und 2010B) auf, die mit dem Substrat 2002 gekoppelt sind. Es ist zwar ein Satz von an jedes der Substrate 2002 gekoppelten gestapelten Dies 2010 (2010A und 2010B) dargestellt, bei anderen Ausführungsformen können jedoch mehrere gestapelte Dies 2010 (mit jeweils einem oder mehr gestapelten Dies) nebeneinander an die gleiche Oberfläche des Substrats 2002 gekoppelt sein. Das Substrat 2002 kann aus einem Halbleitermaterial wie organischem Substrat, Silizium, Germanium, Diamant oder dergleichen hergestellt werden und (nicht gezeigte) aktive oder passive Bauelemente aufweisen. Das Substrat 2002 auf einer ersten Seite kann Bond-Pads 2004 zum Ankoppeln an die gestapelten Dies 2010 und auf einer zweiten Seite, die der ersten Seite des Substrats 2002 gegenüberliegt, Bond-Pads 2006 zum Ankoppeln an die leitfähigen Anschlüsse 1052 aufweisen. Bei manchen Ausführungsformen handelt es sich bei dem leitfähigen Material der Bond-Pads 2004 und 2006 um Kupfer, Wolfram, Aluminium, Silber, Gold oder dergleichen oder eine Kombination davon. Bei manchen Ausführungsformen erstrecken sich die leitfähigen Durchkontaktierungen 2008 durch das Substrat 2002 und koppeln mindestens eines der Bond-Pads 2004 an mindestens eines der Bond-Pads 2006. Bei der dargestellten Ausführungsform werden die gestapelten Dies 2010 über Bonddrähte 2012 an das Substrat 2002 gekoppelt, wobei jedoch auch andere Verbindungen wie leitfähige Kontakthöcker verwendet werden können. Bei einer Ausführungsform handelt es sich bei den gestapelten Dies 2010 um gestapelte Speicher-Dies. Die gestapelten Dies 2010 und die Bonddrähte 2012 können mit einem Formstoff 2014 wie einer Formmasse, einem Polymer, einem Epoxidharz, Siliziumoxidfüllmaterial oder dergleichen oder einer Kombination davon verkapselt werden.
  • Wenn die zweiten Package-Komponenten 2000 ausgebildet worden sind, werden sie über die leitfähigen Anschlüsse 1052, die Bond-Pads 2006 und eine Metallisierungsstruktur der rückseitigen Umverdrahtungsstruktur 1006 mechanisch und elektrisch an die erste Package-Komponente 1000 gebondet. Bei manchen Ausführungsformen können die gestapelten Dies 2010 über die Bonddrähte 2012, die Bond-Pads 2004 und 2006, die leitfähigen Durchkontaktierungen 2008, die leitfähigen Anschlüsse 1052, die rückseitige Umverdrahtungsstruktur 1006, die Durchkontaktierungen 1016 und die vorderseitige Umverdrahtungsstruktur 1022 an die IC-Packages 200 gekoppelt werden.
  • In 61A erfolgt ein Vereinzelungsprozess durch Sägen entlang von Anrisslinienbereichen, z.B. zwischen dem ersten Package-Bereich 1000A und dem zweiten Package-Bereich 1000B. Durch das Sägen wird der erste Package-Bereich 1000A vom zweiten Package-Bereich 1000B getrennt. Der so entstehende vereinzelte Bauelementstapel gehört zum ersten Package-Bereich 1000A oder zum zweiten Package-Bereich 1000B. Bei manchen Ausführungsformen wird der Vereinzelungsprozess nach dem Ankoppeln der zweiten Package-Komponenten 2000 an die erste Package-Komponente 1000 durchgeführt. Bei anderen (nicht gezeigten) Ausführungsformen wird der Vereinzelungsprozess vor dem Ankoppeln der zweiten Package-Komponenten 2000 an die erste Package-Komponente 1000 durchgeführt, wie beispielsweise nach dem Entbonden des Trägersubstrats 1002 und dem Bilden der leitfähigen Anschlüsse 1052.
  • 61B stellt ein integriertes passives Bauelement (IPD - Integrated Passive Device) oder ein oberflächenmontiertes Bauelement (SMD - Surface Mount Device) 1058 gemäß einigen Ausführungsformen dar, das an die vorderseitige Umverdrahtungsstruktur 1022 gebondet ist. Bei dem SMD 1052 kann es sich um einen Kondensator-Die, einen Widerstand-Die, einen Induktor-Die oder dergleichen handeln.
  • In 62 wird jede vereinzelte erste Package-Komponente 1000 mithilfe der leitfähigen Anschlüsse 1050 an ein Package-Substrat 3000 montiert. Das Package-Substrat 3000 weist einen Substratkern 3002 und Bond-Pads 3004 auf dem Substratkern 3002 auf. Der Substratkern 3002 kann aus einem Halbleitermaterial wie Silizium, Germanium, Diamant oder dergleichen hergestellt sein. Alternativ dazu können auch Verbundwerkstoffe wie Siliziumgermanium, Siliziumcarbid, Galliumarsen, Indiumarsenid, Indiumphosphid, Siliziumgermaniumcarbid, Galliumarsenphosphid, Galliumindiumphosphid, Kombinationen davon und dergleichen verwendet werden. Außerdem kann es sich bei dem Substratkern 3002 um ein SOI-Substrat handeln. Ein SOI-Substrat umfasst in der Regel eine Schicht aus einem Halbleitermaterial wie epitaktisches Silizium, Germanium, Siliziumgermanium, SOI, SGOI oder Kombinationen davon. Bei einer alternativen Ausführungsform basiert der Substratkern 3002 auf einem isolierenden Kern wie einem glasfaserverstärkten Harzkern. Ein Beispiel für Kernmaterial ist Glasfaser-Harz wie FR4. Zu Alternativen für das Kernmaterial zählen BT-Harz (Bismaleimidtriazin-Harz) oder alternativ andere Materialien oder Filme für Leiterplatten. Für den Substratkern 3002 können aufgebaute Filme wie ABF oder andere Laminate verwendet werden.
  • Der Substratkern 3002 kann (nicht gezeigte) aktive und passive Bauelemente aufweisen. Zum Entwickeln der strukturellen und funktionellen Anforderungen des Designs für den Bauelementstapel können viele verschiedene Bauelemente wie Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen verwendet werden. Die Bauelemente können mithilfe beliebiger geeigneter Verfahren gebildet werden.
  • Der Substratkern 3002 kann auch (nicht gezeigte) Metallisierungsschichten und Durchkontaktierungen aufweisen, wobei die Bond-Pads 3004 physisch und/oder elektrisch an die Metallisierungsschichten und Durchkontaktierungen angeschlossen werden. Die Metallisierungsschichten können auf den aktiven und den passiven Bauelementen ausgebildet werden und sind so ausgelegt, dass sie die diversen Bauelemente zwecks Bildens von Funktionsschaltungen verbinden. Die Metallisierungsschichten können aus abwechselnden Schichten dielektrischen Materials (z.B. Low-k-Dielektrikummaterial) und leitfähigen Materials (z.B. Kupfer) gebildet werden, wobei Durchkontaktierungen die Schichten aus leitfähigem Material miteinander verbinden, und sie können mithilfe eines beliebigen geeigneten Prozesses (wie Abscheidung, Damascene, Dual-Damascene oder dergleichen) gebildet werden. Bei manchen Ausführungsformen weist der Substratkern 3002 im Wesentlichen keine aktiven und passiven Bauelemente auf.
  • Bei manchen Ausführungsformen werden die leitfähigen Anschlüsse 1050 zwecks Anbringens der ersten Package-Komponente 1000 an den Bond-Pads 3004 aufgeschmolzen. Die leitfähigen Anschlüsse 1050 schließen das Package-Substrat 3000 einschließlich Metallisierungsschichten in dem Substratkern 3002 elektrisch und/oder physisch an die erste Package-Komponente 1000 an. Bei manchen Ausführungsformen wird ein Lötstopplack 3006 auf dem Substratkern 3002 ausgebildet. Die leitfähigen Anschlüsse 1050 können in Öffnungen in dem Lötstopplack 3006 angeordnet und so elektrisch und mechanisch an die Bond-Pads 3004 angeschlossen werden. Der Lötstopplack 3006 kann zum Schutz von Bereichen des Substrats 2002 vor äußeren Einflüssen dienen.
  • Die leitfähigen Anschlüsse 1050 können ein (nicht gezeigtes) Epoxidharzflussmittel aufweisen, das vor ihrem Aufschmelzen darauf ausgebildet wird, wobei zumindest ein Teil des Epoxidharzanteils des Epoxidharzflussmittels zurückbleibt, wenn die erste Package-Komponente 1000 an das Package-Substrat 3000 angeschlossen wird. Dieser verbleibende Epoxidharzanteil kann als Füllmaterial zum Verringern von Materialbeanspruchung und zum Schutz der Verbindungsstellen dienen, die durch das Aufschmelzen der leitfähigen Anschlüsse 1050 entstehen. Bei manchen Ausführungsformen kann zwischen der ersten Package-Komponente 1000 und dem Package-Substrat 3000 und um die leitfähigen Anschlüsse 1050 herum ein Füllmaterial 3008 ausgebildet werden. Das Füllmaterial 3008 kann nach dem Anbringen der ersten Package-Komponente 1000 in einem Kapillarströmungsprozess oder vor dem Anbringen der ersten Package-Komponente 1000 in einem geeigneten Abscheidungsverfahren ausgebildet werden.
  • Bei manchen Ausführungsformen können passive Bauelemente (z.B. oberflächenmontierte Bauelemente (SMD) 1058, die oben in 61A gezeigt sind) auch an der ersten Package-Komponente 1000 (z.B. den UBM 1038) oder dem Package-Substrat 3000 (z.B. den Bond-Pads 3004) angebracht werden. Die passiven Bauelemente können zum Beispiel an die gleiche Oberfläche der ersten Package-Komponente 1000 oder des Package-Substrats 3000 gebondet werden wie die leitfähigen Anschlüsse 1050. Die passiven Bauelemente können vor dem Montieren der ersten Package-Komponente 1000 an das Package-Substrat 3000 an der Package-Komponente 1000 oder vor oder nach dem Montieren der ersten Package-Komponente 1000 an das Package-Substrat 3000 an dem Package-Substrat 3000 angebracht werden.
  • Die erste Package-Komponente 1000 kann in anderen Bauelementstapeln implementiert werden. Es ist zwar zum Beispiel eine PoP-Struktur gezeigt, die erste Package-Komponente 1000 kann jedoch auch in einer Flip-Chip-Ball-Grid-Array-Package (FCBGA-Package) implementiert werden. Bei solchen Ausführungsformen wird die erste Package-Komponente 1000 an ein Substrat wie das Package-Substrat 3000 montiert, auf die zweite Package-Komponente 2000 wird jedoch verzichtet. Stattdessen kann ein Deckel oder ein Wärmespreizer an der ersten Package-Komponente 1000 angebracht werden. Wenn auf die zweite Package-Komponente 2000 verzichtet wird, kann auch auf die rückseitige Umverdrahtungsstruktur 1006 und die Durchkontaktierungen 1016 verzichtet werden.
  • 63 stellt ein Flip-Chip-Chip-Level-Package (FCCSP) 4000 dar, welches das IC-Package 200 umfasst, das oben im Hinblick auf 19A erläutert und an eine Package-Komponente 4014 gebondet wird. Die Package-Komponente 4014 kann aus einer Interconnect-Struktur mit Umverdrahtungsschichten, einem Package-Substrat, einem Interposer, einer Leiterplatte oder dergleichen gebildet sein oder diese umfassen. Das Bonden kann Hybridbonden, Löt-(Flip-Chip)-Bonden, direktes Bonden von Metall an Metall oder dergleichen umfassen. In den Spalt zwischen dem IC-Package 200 und der Package-Komponente 4014 kann ein Füllmaterial 4016 abgegeben werden. Ferner kann ein Verkapselungsstoff 4018 zum Verkapseln des IC-Package 200 abgegeben werden. Externe Anschlüsse 4020 wie BGA-Anschlüsse können an leitfähige Elemente der Package-Komponente 4014 gekoppelt werden.
  • 64 stellt eine Chip-on-Wafer-on-Substrate-Struktur (CoWoS-Struktur) 5000 dar, die das an eine Package-Komponente 5010 gebondete IC-Package 200 umfasst. Bei der Package-Komponente 5010 kann es sich um einen Interposer-Chip, einen Bauelement-Chip oder dergleichen handeln. In der Package-Komponente 5010 sind Durchkontaktierungen 5012 ausgebildet, die durch das Substrat der Package-Komponente 5010 hindurch verlaufen. Die Package-Komponente 5010 ist ferner an eine Package-Komponente 5034 gebondet, bei der es sich um ein Package-Substrat, eine Leiterplatte oder dergleichen handeln kann. Die Durchkontaktierungen 5012 können über Anschlüsse 5020 wie Controlled-Collapse-Chip-Connection-Kontakthöcker (C4-Kontakthöcker) an leitfähige Elemente der Package-Komponente 5034 gekoppelt werden. Gemäß einigen Ausführungsformen werden Package-Komponenten 5026, bei denen es sich um Bauelement-Chips, gestapelte Bauelement-Chips, Dummy-Silizium, Packages, Speicherwürfel oder dergleichen handeln kann, ferner an Package-Komponente 5028 gebondet und zum Beispiel über die Umverdrahtungsleitungen in Package-Komponente 5010 elektrisch mit dem IC-Package 200 verbunden. Ferner wird das Füllmaterial 5031 und der Verkapselungsstoff abgegeben. Externe Anschlüsse 5022 wie BGA-Anschlüsse können an leitfähige Elemente der Package-Komponente 5034 gekoppelt werden.
  • 65 stellt eine Chip-on-Wafer-on-Substrate-Struktur (CoWoS-Struktur) dar, bei der das IC-Package 200 als Chip fungiert und elektrisch mit einer Package-Komponente 6014 verbunden ist. Bei der Package-Komponente 6014 kann es sich um einen Interposer-Wafer handeln, daher wird die resultierende Struktur als Chip-on-Wafer-Struktur (CoW-Struktur) bezeichnet. Bei manchen Ausführungsformen kann die Package-Komponente 6014 aus einer Interconnect-Struktur mit Umverdrahtungsschichten, einem Package-Substrat, einem Interposer, einer Leiterplatte oder dergleichen gebildet sein oder diese umfassen. Die resultierende CoW-Struktur wird dann in Packages zersägt, und eines der Packages wird an das Package-Substrat 6034 gebondet. Die leitfähige Elemente der Package-Komponente 6014 wie leitfähige Pads können über Anschlüsse 6020 wie Controlled-Collapse-Chip-Connection-Kontakthöcker (C4-Kontakthöcker) an leitfähige Elemente des Package-Substrats 6034 gekoppelt werden. Der Interposer 6014 muss keine aktiven Bauelemente aufweisen, und er muss keine oder kann passive Bauelemente aufweisen. Das Füllmaterial 6031 wird zwischen dem Interposer 6014 und dem Substrat 6042 abgegeben. Darüber hinaus wird die Package-Komponente 6026, bei der es sich um einen Bauelement-Chip, gestapelte Chips, Dummy-Silizium, ein Package, einen Speicherwürfel oder dergleichen handeln kann, an eine Package-Komponente 6014 gebondet. Der Verkapselungsstoff 6018 verkapselt das IC-Package 200 und die Package-Komponente 6026. Externe Anschlüsse 6022 wie BGA-Anschlüsse können an leitfähige Elemente des Package-Substrats 6034 gekoppelt werden.
  • Ausführungsformen können Vorteile erzielen. Eine Verbesserung der Systemleistungseffizienz und des Wärmemanagements kann bei mehreren Stapellagen (wie drei oder mehreren Lagen) eines 3DIC-Package (3D-Integrated-Circuit-Package) eine Herausforderung darstellen. Die obersten Chips in dem 3DIC-Package können in einem Face-to-Face-Stapel (F2F-Stapel) verbunden sein, und bei den anderen Verbindungen in dem 3DIC-Package kann es sich um Face-to-Back-Stapel (F2B-Stapel) handeln. Zum Verbinden können kontakthöckerlose Bonds und/oder Metall-Mikrokontakthöcker-Flip-Chip-Bonds (wie z.B. Kupfer-Mikrokontakthöcker-Flip-Chip-Bonds) verwendet werden. Die Bond-Abstandes bei dem 3DIC-Package können so angeordnet sein, dass sie von der obersten hin zur untersten Lage monoton zunehmen, wobei die oberste Bondlage den geringsten und die unterste Bondlage den größten Bond-Abstand aufweist. Die Leistungseffizienz und das Wärmemanagement des Stapelsystems lassen sich durch Integrieren einer Stromschiene oder eines Stromverteilungsnetzes (PDN - Power Distribution Network) auf der Rückseite mindestens eines Stromschienen-Chips im mittleren Bereich des 3DIC-Package verbessern. Das PDN kann über kontakthöckerlose Bonds und/oder Mikrokontakthöcker-Bonds an jeder Bondlagengrenzfläche in oberhalb und unterhalb des Stromschienen-Chips angeordnete Funktionschips integriert sein.
  • Gemäß einer Ausführungsform weist ein Halbleiterbauelement Folgendes auf: einen ersten Die, der Folgendes aufweist: ein erstes Substrat, eine erste Interconnect-Struktur auf einer Rückseite des ersten Substrats, eine zweite Interconnect-Struktur auf einer aktiven Seite des ersten Substrats und eine erste Mehrzahl Bond-Pads an der zweiten Interconnect-Struktur, die einen ersten Abstand aufweisen, einen zweiten Die auf dem ersten Die, wobei der zweite Die Folgendes aufweist: ein zweites Substrat, eine dritte Interconnect-Struktur auf einer aktiven Seite des zweiten Substrats, wobei die dritte Interconnect-Struktur eine erste Durchkontaktierungsstruktur mit einer Breite aufweist, die im von dem zweiten Substrat ausgehenden Verlauf der ersten Durchkontaktierungsstruktur zunimmt, wobei die erste Durchkontaktierungsstruktur eine erste Diffusionssperrschicht und darauf ein erstes leitfähiges Material aufweist, eine vierte Interconnect-Struktur an einer Rückseite des zweiten Substrats, wobei die vierte Interconnect-Struktur eine zweite Durchkontaktierungsstruktur mit einer Breite aufweist, die im von dem zweiten Substrat ausgehenden Verlauf der zweiten Durchkontaktierungsstruktur zunimmt, wobei die zweite Durchkontaktierungsstruktur eine zweite Diffusionssperrschicht und darauf ein zweites leitfähiges Material aufweist, eine Stromverteilungsnetzstruktur (PDN-Struktur) an der vierten Interconnect-Struktur, so dass die vierte Interconnect-Struktur zwischen der PDN-Struktur und dem zweiten Substrat angeordnet ist, eine zweite Mehrzahl Bond-Pads an der PDN-Struktur, wobei die zweite Mehrzahl Bond-Pads an die erste Mehrzahl Bond-Pads gebondet ist, und eine dritte Mehrzahl Bond-Pads an der dritten Interconnect-Struktur, wobei die dritte Mehrzahl Bond-Pads einen zweiten Abstand aufweist, der geringer ist als der erste Abstand, und einen dritten Die an dem zweiten Die, wobei der zweite Die zwischen dem ersten und dem dritten Die angeordnet ist, wobei der dritte Die Folgendes aufweist: ein drittes Substrat und eine vierte Mehrzahl Bond-Pads an einer aktiven Seite des dritten Substrats, wobei die vierte Mehrzahl Bond-Pads an die dritte Mehrzahl Bond-Pads gebondet ist. Bei einer Ausführungsform sind die Seitenwände des ersten, des zweiten und des dritten Substrats lateral ausgerichtet. Bei einer Ausführungsform weist das Halbleiterbauelement ferner an Seitenwände des zweiten Substrats angrenzend ein dielektrisches Material auf, das zwischen dem ersten Die und der vierten Interconnect-Struktur angeordnet ist. Bei einer Ausführungsform weisen die Leiterbahnen der vierten Interconnect-Struktur von oben gesehen eine erste Breite und Leiterbahnen der PDN-Struktur von oben gesehen eine zweite Breite auf, und die zweite Breite ist größer als die erste. Bei einer Ausführungsform ist der erste Die über Metall-Metall-Bonds zwischen jeweiligen Pads der ersten Mehrzahl Bond-Pads und jeweiligen Pads der zweiten Mehrzahl Bond-Pads an den zweiten Die gebondet. Bei einer Ausführungsform weist die vierte Interconnect-Struktur ferner eingebettete Leitungskomponentenbauelemente auf.
  • Gemäß einer weiteren Ausführungsform weist ein Halbleiterbauelement Folgendes auf: einen ersten Die, der Folgendes aufweist: ein erstes Substrat, eine erste Mehrzahl Substratdurchkontaktierungen (TSV), wobei sich jede der ersten Mehrzahl TSV durch das erste Substrat erstreckt, eine erste Interconnect-Struktur auf einer ersten Seite des ersten Substrats, eine erste Bauelementschicht auf einer zweiten Seite des ersten Substrats und eine zweite Interconnect-Struktur an der ersten Bauelementschicht, wobei das erste Substrat zwischen der ersten und der zweiten Interconnect-Struktur angeordnet ist, einen zweiten Die auf dem ersten Die, wobei der zweite Die über erste Bonds, die einen ersten Abstand (P2) aufweisen, direkt an den ersten Die gebondet ist, wobei der zweite Die Folgendes aufweist: ein zweites Substrat, eine dritte Interconnect-Struktur auf einer ersten Seite des zweiten Substrats, wobei die dritte Interconnect-Struktur eine erste Dielektrikumschicht aufweist und sich ein erstes Interconnect durch die erste Dielektrikumschicht erstreckt, wobei das erste Interconnect eine erste Durchkontaktierung und eine erste Leitung aufweist, wobei die erste Leitung eine erste Dicke aufweist, wobei eine erste Oberfläche der ersten Dielektrikumschicht auf der gleichen Höhe liegt wie eine erste Oberfläche der ersten Durchkontaktierung und eine zweite Oberfläche der ersten Dielektrikumschicht auf der gleichen Höhe liegt wie eine zweite Oberfläche der ersten Leitung, wobei die erste Oberfläche der ersten Dielektrikumschicht näher an dem zweiten Substrat liegt als die zweite Oberfläche der ersten Dielektrikumschicht, eine Stromverteilungsnetzschicht (PDN-Schicht) auf der dritten Interconnect-Struktur, wobei eine Leiterbahn der PDN-Schicht eine zweite Dicke aufweist, die größer ist als die erste Dicke, eine Leistungskomponentenschicht auf der PDN-Schicht, eine zweite Mehrzahl Substratdurchkontaktierungen (TSV), wobei sich jede der zweiten Mehrzahl TSV durch das zweite Substrat erstreckt, und eine vierte Interconnect-Struktur auf einer zweiten Seite des zweiten Substrats, wobei die vierte Interconnect-Struktur eine zweite Dielektrikumschicht aufweist und sich ein zweites Interconnect durch die zweite Dielektrikumschicht erstreckt, wobei das zweite Interconnect eine zweite Durchkontaktierung und eine zweite Leitung aufweist, wobei eine erste Oberfläche der zweiten Dielektrikumschicht auf der gleichen Höhe liegt wie eine erste Oberfläche der zweiten Durchkontaktierung und eine zweite Oberfläche der zweiten Dielektrikumschicht auf der gleichen Höhe liegt wie eine zweite Oberfläche der zweiten Leitung, wobei die erste Oberfläche der zweiten Dielektrikumschicht näher an dem zweiten Substrat liegt als die zweite Oberfläche der zweiten Dielektrikumschicht, und einen dritten Die, der über zweite Bonds, die einen zweiten Abstand aufweisen, der geringer ist als der erste Abstand, direkt an den zweiten Die gebondet ist, wobei der dritte Die Folgendes aufweist: ein drittes Substrat, eine zweite Bauelementschicht auf einer ersten Seite des dritten Substrats und eine fünfte Interconnect-Struktur auf der zweiten Bauelementschicht, wobei die zweite Bauelementschicht zwischen dem dritten Substrat und der fünften Interconnect-Struktur angeordnet ist. Bei einer Ausführungsform weisen leitfähige Elemente der dritten Interconnect-Struktur einen ersten Abstand und leitfähige Elemente der PDN-Schicht einen zweiten Abstand auf, und der zweite Abstand ist größer als der erste. Bei einer Ausführungsform ist der erste Die mithilfe von Metall-Metall-Bonds und Oxid-Oxid-Bonds direkt an den zweiten Die gebondet. Bei einer Ausführungsform ist der erste Die mithilfe von Lötbereichen direkt an den zweiten Die gebondet. Bei einer Ausführungsform weist das Halbleiterbauelement ferner ein Füllmaterial auf, das zwischen dem ersten und dem zweiten Die angeordnet ist. Bei einer Ausführungsform weist das Halbleiterbauelement ferner an Seitenwänden des ersten Substrats entlang einen Verkapselungsstoff auf. Bei einer Ausführungsform ist der Verkapselungsstoff zwischen der ersten und der zweiten Interconnect-Struktur angeordnet. Bei einer Ausführungsform weist der zweite Die keine aktiven Bauelemente auf. Bei einer Ausführungsform sind die Seitenwände der ersten Durchkontaktierung und der ersten Leitung mit einer ersten Diffusionssperrschicht und die Seitenwände der zweiten Durchkontaktierung und der zweiten Leitung mit einer zweiten Diffusionssperrschicht bedeckt.
  • Gemäß noch einer weiteren Ausführungsform umfasst ein Verfahren zum Bilden eines Halbleiterbauelements Folgendes: Bilden einer ersten Bondschicht und einer ersten Mehrzahl Bond-Pads auf einer ersten Oberfläche eines ersten Wafers, Bilden eines ersten semiglobalen Interconnect an einem zweiten Wafer, wobei der zweite Wafer eine erste Mehrzahl Substratdurchkontaktierungen (TSV) aufweist, die in ein erstes Substrat unter dem ersten semiglobalen Interconnect eingebettet sind, wobei das Bilden des ersten semiglobalen Interconnect Folgendes umfasst: Bilden einer ersten Dielektrikumschicht auf dem ersten Substrat und Bilden einer ersten Durchkontaktierung in der ersten Dielektrikumschicht in einem Damascene-Prozess, wobei die erste Durchkontaktierung eine erste Breite aufweist, die im von dem ersten Substrat ausgehenden Verlauf der ersten Durchkontaktierungsstruktur zunimmt, Bilden einer zweiten Bondschicht und einer zweiten Mehrzahl Bond-Pads an dem ersten semiglobalen Interconnect, Bonden des ersten Wafers an den zweiten Wafer, wobei das Bonden das Bonden der ersten Bondschicht an die zweite Bondschicht und das Bonden jedes Bond-Pads der ersten Mehrzahl Bond-Pads an das jeweilige Bond-Pad der zweiten Mehrzahl Bond-Pads umfasst, Entfernen eines oberen Teils des ersten Substrats zwecks Freilegens jeweiliger Enden jeder TSV der ersten Mehrzahl TSV, Bilden eines zweiten semiglobalen Interconnect auf dem verbleibenden Teil des ersten Substrats, das Folgendes umfasst: Bilden einer zweiten Dielektrikumschicht auf dem ersten Substrat und Bilden einer zweiten Durchkontaktierung in der zweiten Dielektrikumschicht in einem Damascene-Prozess, wobei die zweite Durchkontaktierung eine zweite Breite aufweist, die im von dem ersten Substrat ausgehenden Verlauf der zweiten Durchkontaktierungsstruktur zunimmt, Bilden eines Stromverteilungsnetzes (PDN) auf dem zweiten semiglobalen Interconnect, wobei eine dritte Durchkontaktierung der PDN-Schicht eine dritte Breite aufweist, die größer ist als die zweite Breite, Bilden einer dritten Bondschicht und einer dritten Mehrzahl Bond-Pads auf dem zweiten semiglobalen Interconnect an einer zweiten Oberfläche des zweiten Wafers, die der ersten Oberfläche des zweiten Wafers gegenüberliegt, Bilden einer vierten Bondschicht und einer vierten Mehrzahl Bond-Pads auf einer ersten Oberfläche eines dritten Wafers und Bonden des zweiten Wafers an den dritten Wafer, wobei das Bonden das Bonden der dritten Bondschicht an die vierte Bondschicht und das Bonden jedes Bond-Pads der dritten Mehrzahl Bond-Pads an das jeweilige Bond-Pad der vierten Mehrzahl Bond-Pads umfasst. Bei manchen Ausführungsformen umfasst das Verfahren ferner Folgendes: Entfernen eines oberen Teils eines dritten Substrats des dritten Wafers, wobei dadurch jede TSV einer zweiten Mehrzahl TSV freigelegt wird, die in das dritte Substrat eingebettet sind, Bilden einer globalen Interconnect-Struktur auf dem verbleibenden Teil des dritten Substrats und Bilden mehrerer Anschlüsse an der globalen Interconnect-Struktur. Bei einer Ausführungsform weisen die erste und die zweite Mehrzahl Bond-Pads einen ersten Abstand und die dritte und die vierte Mehrzahl Bond-Pads einen zweiten Abstand auf, und der erste Abstand ist größer als der zweite. Bei einer Ausführungsform umfasst das Bilden der ersten Durchkontaktierung das Bilden einer ersten Diffusionssperrschicht entlang von Seitenwänden einer ersten Öffnung in der ersten Dielektrikumschicht und das Bilden der zweiten Durchkontaktierung das Bilden einer zweiten Diffusionssperrschicht entlang von Seitenwänden einer zweiten Öffnung in der zweiten Dielektrikumschicht. Bei einer Ausführungsform umfasst das Verfahren ferner das Bilden einer Leistungskomponentenschicht auf der PDN-Schicht.
  • Oben sind kurz Merkmale verschiedener Ausführungsformen erläutert worden, so dass die Aspekte der vorliegenden Offenbarung für Fachleute besser verständlich werden. Fachleuten dürfte klar sein, dass sie die vorliegende Offenbarung problemlos als Ausgangspunkt für die Konzipierung oder Modifizierung anderer Prozesse und Konstruktionen für die gleichen Zwecke und/oder zum Erzielen der gleichen Vorteile wie die hier vorgestellten Ausführungsformen verwenden können. Fachleuten dürfte ebenfalls klar sein, dass derartige äquivalente Konstruktionen nicht vom Gedanken und Umfang der vorliegenden Offenbarung abweichen und dass sie daran diverse Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne vom Gedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung (200), die Folgendes umfasst: einen ersten Die (155, 350, 510), der Folgendes umfasst: ein erstes Substrat (152); eine erste Interconnect-Struktur (190) auf einer Rückseite des ersten Substrats (152); eine zweite Interconnect-Struktur (160) auf einer aktiven Seite des ersten Substrats (152); und eine erste Mehrzahl Bond-Pads (186) an der zweiten Interconnect-Struktur (160), die einen ersten Abstand (P2) aufweisen; einen zweiten Die (75, 270, 470) an dem ersten Die (155, 350, 510), wobei der zweite Die (75, 270, 470) Folgendes umfasst: ein zweites Substrat (72); eine dritte Interconnect-Struktur (80) auf einer aktiven Seite des zweiten Substrats (72), wobei die dritte Interconnect-Struktur (80) eine erste Durchkontaktierungsstruktur (65A/B, 67A/B) mit einer Breite umfasst, die mit zunehmender Entfernung der ersten Durchkontaktierungsstruktur (65A/B, 67A/B) von dem zweiten Substrat (72) zunimmt, wobei die erste Durchkontaktierungsstruktur (65A/B, 67A/B) eine erste Diffusionssperrschicht (69A/B) und darüber ein erstes leitfähiges Material aufweist; eine vierte Interconnect-Struktur (100A) an einer Rückseite des zweiten Substrats (72), wobei die vierte Interconnect-Struktur (100A) eine zweite Durchkontaktierungsstruktur (65A/B, 67A/B) mit einer Breite umfasst, die mit zunehmender Entfernung der zweiten Durchkontaktierungsstruktur (65A/B, 67A/B) von dem zweiten Substrat (72) zunimmt, wobei die zweite Durchkontaktierungsstruktur (65A/B, 67A/B) eine zweite Diffusionssperrschicht (69A/B) und darüber ein zweites leitfähiges Material aufweist; eine Stromverteilungsnetzstruktur, PDN-Struktur (100B), an der vierten Interconnect-Struktur (100A), so dass die vierte Interconnect-Struktur (100A) zwischen der PDN-Struktur (100B) und dem zweiten Substrat (72) angeordnet ist; eine zweite Mehrzahl Bond-Pads (136) an der PDN-Struktur (100B), wobei die zweite Mehrzahl Bond-Pads (136) an die erste Mehrzahl Bond-Pads (186) gebondet ist; und eine dritte Mehrzahl Bond-Pads (96) an der dritten Interconnect-Struktur (80), wobei die dritte Mehrzahl Bond-Pads (96) einen zweiten Abstand (P1) aufweist, der geringer ist als der erste Abstand (P2); und einen dritten Die (55, 250, 450) an dem zweiten Die (75, 270, 470), wobei der zweite Die (75, 270, 470) zwischen dem ersten und dem dritten Die (55, 250, 450) angeordnet ist, wobei der dritte Die (55, 250, 450) Folgendes umfasst: ein drittes Substrat (52); und eine vierte Mehrzahl Bond-Pads (66) an einer aktiven Seite des dritten Substrats (52), wobei die vierte Mehrzahl Bond-Pads (66) an die dritte Mehrzahl Bond-Pads (96) gebondet ist.
  2. Halbleitervorrichtung (200) nach Anspruch 1, wobei Seitenwände des ersten, des zweiten und des dritten Substrats (152, 72, 52) lateral ausgerichtet sind.
  3. Halbleitervorrichtung (200) nach Anspruch 1 oder 2, die ferner zu Seitenwänden des zweiten Substrats (72) benachbart ein dielektrisches Material (402) umfasst, das zwischen dem dritten Die (55) und der vierten Interconnect-Struktur (100A) angeordnet ist.
  4. Halbleitervorrichtung (200) nach einem der vorhergehenden Ansprüche, wobei Leiterbahnen (67A/B) der vierten Interconnect-Struktur (100A) von oben gesehen eine erste Breite und Leiterbahnen (67A/B) der PDN-Struktur (100B) von oben gesehen eine zweite Breite aufweisen und die zweite Breite größer ist als die erste.
  5. Halbleitervorrichtung (200) nach einem der vorhergehenden Ansprüche, wobei der erste Die (155) über Metall-Metall-Bonds zwischen jeweiligen Pads der ersten Mehrzahl Bond-Pads (186) und jeweiligen Pads der zweiten Mehrzahl Bond-Pads (136) an den zweiten Die (75, 270, 470) gebondet ist.
  6. Halbleitervorrichtung (200) nach einem der vorhergehenden Ansprüche, wobei die vierte Interconnect-Struktur (100A) ferner eingebettete Leistungskomponentenvorrichtungen umfasst.
  7. Halbleitervorrichtung (200), die Folgendes umfasst: einen ersten Die (155, 350, 510), der Folgendes umfasst: ein erstes Substrat (152); eine erste Mehrzahl Substratdurchkontaktierungen, TSV (172), wobei sich jede der ersten Mehrzahl TSV (172) durch das erste Substrat (152) erstreckt; eine erste Interconnect-Struktur (190) auf einer ersten Seite des ersten Substrats (152); eine erste Bauelementschicht (153) auf einer zweiten Seite des ersten Substrats (152); und eine zweite Interconnect-Struktur (160) an der ersten Bauelementschicht (153), wobei das erste Substrat (152) zwischen der ersten und der zweiten Interconnect-Struktur (190, 160) angeordnet ist; einen zweiten Die (75, 270,470) auf dem ersten Die (155, 350, 510), wobei der zweite Die (75, 270,470) über erste Bonds (136, 186), die einen ersten Abstand (P2) aufweisen, direkt an den ersten Die (155, 350, 510) gebondet ist, wobei der zweite Die (75, 270,470) Folgendes umfasst: ein zweites Substrat (72); eine dritte Interconnect-Struktur (100A) auf einer ersten Seite des zweiten Substrats (72), wobei die dritte Interconnect-Struktur (100A) eine erste Dielektrikumschicht (63A/B) umfasst und sich ein erstes Interconnect (65A/B, 67A/B) durch die erste Dielektrikumschicht (63A/B) erstreckt, wobei das erste Interconnect (65A/B, 67A/B) eine erste Durchkontaktierung (65A/B) und eine erste Leitung (67A/B) umfasst, wobei die erste Leitung (67A/B) eine erste Dicke aufweist, wobei eine erste Oberfläche der ersten Dielektrikumschicht (63A/B) auf der gleichen Höhe liegt wie eine erste Oberfläche der ersten Durchkontaktierung (65A/B) und eine zweite Oberfläche der ersten Dielektrikumschicht (63A/B) auf der gleichen Höhe liegt wie eine zweite Oberfläche der ersten Leitung (67A/B), wobei die erste Oberfläche der ersten Dielektrikumschicht (63A/B) näher an dem zweiten Substrat (72) liegt als die zweite Oberfläche der ersten Dielektrikumschicht (63A/B); eine Stromverteilungsnetzschicht, PDN-Schicht (100B), auf der dritten Interconnect-Struktur (100A), wobei eine Leiterbahn der PDN-Schicht (100B) eine zweite Dicke aufweist, die größer ist als die erste Dicke; eine Leistungskomponentenschicht (100C) auf der PDN-Schicht (100B); eine zweite Mehrzahl Substratdurchkontaktierungen, TSV (82), wobei sich jede der zweiten Mehrzahl TSV (82) durch das zweite Substrat (72) erstreckt; und eine vierte Interconnect-Struktur (80) auf einer zweiten Seite des zweiten Substrats (72), wobei die vierte Interconnect-Struktur (80) eine zweite Dielektrikumschicht (63A/B) umfasst und sich ein zweites Interconnect (65A/B, 67A/B) durch die zweite Dielektrikumschicht (63A/B) erstreckt, wobei das zweite Interconnect (65A/B, 67A/B) eine zweite Durchkontaktierung (65A/B) und eine zweite Leitung (67A/B) umfasst, wobei eine erste Oberfläche der zweiten Dielektrikumschicht (63A/B) auf der gleichen Höhe liegt wie eine erste Oberfläche der zweiten Durchkontaktierung (65A/B) und eine zweite Oberfläche der zweiten Dielektrikumschicht (63A/B) auf der gleichen Höhe liegt wie eine zweite Oberfläche der zweiten Leitung (67A/B), wobei die erste Oberfläche der zweiten Dielektrikumschicht (63A/B) näher an dem zweiten Substrat (72) liegt als die zweite Oberfläche der zweiten Dielektrikumschicht (63A/B); und einen dritten Die (55, 250, 450), der über zweite Bonds (66, 96), die einen zweiten Abstand (P1) aufweisen, der geringer ist als der erste Abstand (P2), direkt an den zweiten Die (75, 270, 470) gebondet ist, wobei der dritte Die (55, 250, 450) Folgendes umfasst: ein drittes Substrat (52); eine zweite Bauelementschicht (53) auf einer ersten Seite des dritten Substrats (52); und eine fünfte Interconnect-Struktur (60) auf der zweiten Bauelementschicht (53), wobei die zweite Bauelementschicht (53) zwischen dem dritten Substrat (52) und der fünften Interconnect-Struktur (60) angeordnet ist.
  8. Halbleitervorrichtung (200) nach Anspruch 7, wobei leitfähige Elemente der dritten Interconnect-Struktur (100A) einen ersten Abstand und leitfähige Elemente der PDN-Schicht (100B) einen zweiten Abstand aufweisen und der zweite Abstand größer ist als der erste Abstand.
  9. Halbleitervorrichtung (200) nach Anspruch 7 oder 8, wobei der erste Die (155) mithilfe von Metall-Metall-Bonds und Oxid-Oxid-Bonds direkt an den zweiten Die (75) gebondet ist.
  10. Halbleitervorrichtung (200) nach Anspruch 7 oder 8, wobei der erste Die (155, 350, 510) mithilfe von Lötbereichen direkt an den zweiten Die (75, 270,470) gebondet ist.
  11. Halbleitervorrichtung (200) nach einem der Ansprüche 7, 8 und 10, die ferner ein Füllmaterial (240, 520) umfasst, das zwischen dem ersten Die (155, 350, 510) und dem zweiten Die (75, 270, 470) angeordnet ist.
  12. Halbleitervorrichtung (200) nach einem der Ansprüche 7 bis 11, die ferner entlang von Seitenwänden des ersten Substrats (152) einen Verkapselungsstoff (522) umfasst.
  13. Halbleitervorrichtung (200) nach Anspruch 12, wobei der Verkapselungsstoff (522) zwischen der ersten und der dritten Interconnect-Struktur (190, 100A) angeordnet ist.
  14. Halbleitervorrichtung (200) nach einem der Ansprüche 7 bis 13, wobei der zweite Die (75, 270, 470) keine aktiven Bauelemente aufweist.
  15. Halbleitervorrichtung (200) nach einem der Ansprüche 7 bis 14, wobei Seitenwände der ersten Durchkontaktierung (65A/B) und der ersten Leitung (67A/B) mit einer ersten Diffusionssperrschicht (69A/B) und Seitenwände der zweiten Durchkontaktierung (65A/B) und der zweiten Leitung (67A/B) mit einer zweiten Diffusionssperrschicht (69A/B) bedeckt sind.
  16. Verfahren zum Bilden einer Halbleitervorrichtung (200), das Folgendes umfasst: Bilden einer ersten Bondschicht (68) und einer ersten Mehrzahl Bond-Pads (66) auf einer ersten Oberfläche eines ersten Wafers (50); Bilden eines ersten semiglobalen Interconnect (80) an einem zweiten Wafer (70), wobei der zweite Wafer (70) eine erste Mehrzahl Substratdurchkontaktierungen, TSV (82), aufweist, die in ein erstes Substrat (72) unter dem ersten semiglobalen Interconnect (80) eingebettet sind, wobei das Bilden des ersten semiglobalen Interconnect (80) Folgendes umfasst: Bilden einer ersten Dielektrikumschicht (63A/B) über dem ersten Substrat (72); und Bilden einer ersten Durchkontaktierung (65A/B) in der ersten Dielektrikumschicht (63A/B) in einem Damascene-Prozess, wobei die erste Durchkontaktierung (65A/B) eine erste Breite aufweist, die mit zunehmendem Abstand der ersten Durchkontaktierung (65A/B) von dem ersten Substrat (72) zunimmt; Bilden einer zweiten Bondschicht (98) und einer zweiten Mehrzahl Bond-Pads (96) an dem ersten semiglobalen Interconnect (80); Bonden des ersten Wafers (50) an den zweiten Wafer (70), wobei das Bonden ein Bonden der ersten Bondschicht (68) an die zweite Bondschicht (98) und ein Bonden jedes Bond-Pads der ersten Mehrzahl Bond-Pads (66) an das jeweilige Bond-Pad der zweiten Mehrzahl Bond-Pads (96) umfasst; Entfernen eines oberen Teils des ersten Substrats (72) zwecks Freilegens jeweiliger Enden jeder TSV (82) der ersten Mehrzahl TSV (82); Bilden eines zweiten semiglobalen Interconnect (100A) über dem verbleibenden Teil des ersten Substrats (72), das Folgendes umfasst: Bilden einer zweiten Dielektrikumschicht (63A/B) auf dem ersten Substrat (72); und Bilden einer zweiten Durchkontaktierung (65A/B, 102) in der zweiten Dielektrikumschicht (63A/B) in einem Damascene-Prozess, wobei die zweite Durchkontaktierung (65A/B, 102) eine zweite Breite aufweist, die mit zunehmendem Abstand der zweiten Durchkontaktierung (65A/B, 102) von dem ersten Substrat (72) zunimmt; Bilden eines Stromverteilungsnetzes, PDN (100B), über dem zweiten semiglobalen Interconnect (100A), wobei eine dritte Durchkontaktierung (114) der PDN-Schicht (100B) eine dritte Breite aufweist, die größer ist als die zweite Breite, Bilden einer dritten Bondschicht (138) und einer dritten Mehrzahl Bond-Pads (136) auf dem zweiten semiglobalen Interconnect (100A) an einer zweiten Oberfläche des zweiten Wafers (70), die der ersten Oberfläche des zweiten Wafers (70) entgegengesetzt ist; Bilden einer vierten Bondschicht (188) und einer vierten Mehrzahl Bond-Pads (186) auf einer ersten Oberfläche eines dritten Wafers (150); und Bonden des zweiten Wafers (70) an den dritten Wafer (150), wobei das Bonden ein Bonden der dritten Bondschicht (138) an die vierte Bondschicht (188) und ein Bonden jedes der Bond-Pads der dritten Mehrzahl Bond-Pads (136) an das jeweilige Bond-Pad der vierten Mehrzahl Bond-Pads (186) umfasst.
  17. Verfahren nach Anspruch 16, das ferner Folgendes umfasst: Entfernen eines oberen Teils eines dritten Substrats (152) des dritten Wafers (150), wobei dadurch jede TSV (172) einer zweiten Mehrzahl TSV (172) freigelegt wird, die in das dritte Substrat (152) eingebettet sind; Bilden einer globalen Interconnect-Struktur (190) auf dem verbleibenden Teil des dritten Substrats (152); und Bilden mehrerer Anschlüsse (191) an der globalen Interconnect-Struktur (190).
  18. Verfahren nach Anspruch 16 oder 17, wobei die erste und die zweite Mehrzahl Bond-Pads (66, 96) einen ersten Abstand (P1) und die dritte und die vierte Mehrzahl Bond-Pads (136, 186) einen zweiten Abstand (P2) aufweisen und der zweite Abstand (P2) größer als der erste Abstand (P1) ist.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei das Bilden der ersten Durchkontaktierung (65A/B) ein Bilden einer ersten Diffusionssperrschicht (69A/B) entlang von Seitenwänden einer ersten Öffnung in der ersten Dielektrikumschicht (63A/B) und das Bilden der zweiten Durchkontaktierung (65A/B, 102) ein Bilden einer zweiten Diffusionssperrschicht (69A/B) entlang von Seitenwänden einer zweiten Öffnung in der zweiten Dielektrikumschicht (63A/B) umfasst.
  20. Verfahren nach einem der Ansprüche 16 bis 19, das ferner ein Bilden einer Leistungskomponentenschicht (100C) auf der PDN (100B) umfasst.
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