KR20220056668A - 집적 회로 반도체 소자 - Google Patents

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KR20220056668A
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rail
heat transfer
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김재춘
류승걸
오경석
김경범
장언수
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삼성전자주식회사
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Abstract

본 발명의 집적 회로 반도체 소자는 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 기판과, 제1 면 및 제2 면 사이를 관통하는 레일 관통 비아와, 제1 면 상에 배치되고, 레일 관통 비아와 연결된 매립형 레일, 국부 배선, 및 국부 배선과 연결된 셀 비아 및 국부 배선과 연결된 트랜지스터를 포함하는 셀부와, 셀부 상에 배치되고, 국부 배선과 셀 비아를 통해 연결된 상부 다층 배선층을 포함하는 신호 배선부와, 셀부 및 신호 배선부의 내부에 상부 다층 배선층과 연결된 열 전달 라인과, 신호 배선부 상에 배치된 더미 기판과, 신호 배선부과 더미 기판 사이에 신호 배선부와 더미 기판을 본딩하는 본딩부와, 제2 면의 하부에 배치되고, 레일 관통 비아와 연결된 하부 다층 배선층을 포함하는 파워 전달 네트워크부와, 파워 전달 네트워크부의 하부에 배치되고, 하부 다층 배선층과 연결된 외부 연결 단자를 포함한다.

Description

집적 회로 반도체 소자{integrated circuit semiconductor device}
본 발명의 기술적 사상은 집적 회로 반도체 소자에 관한 것으로서, 보다 상세하게는 파워 전달 노이즈(noise) 및 열 전달 특성이 향상된 집적 회로 반도체 소자에 관한 것이다.
집적 회로 반도체 소자는 고집적화됨에 따라 파워 전달 노이즈(noise)가 발생할 수 있다. 또한, 집적 회로 반도체 소자는 고집적화됨에 따라 보다 많은 양의 열이 발생하고 있다. 이에 따라, 집적 회로 반도체 소자는 파워 전달 노이즈를 개선하고 열 전달 특성을 향상시키기 위한 새로운 구조가 필요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 파워 전달 노이즈 및 열 전달 특성을 향상시킬 수 있는 집적 회로 반도체 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한집적 회로 반도체 소자는 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 기판; 상기 제1 면 및 상기 제2 면 사이를 관통하는 레일 관통 비아; 상기 제1 면 상에 배치되고, 상기 레일 관통 비아와 연결된 매립형 레일, 국부 배선, 및 상기 국부 배선과 연결된 셀 비아 및 상기 국부 배선과 연결된 트랜지스터를 포함하는 셀부; 상기 셀부 상에 배치되고, 상기 국부 배선과 상기 셀 비아를 통해 연결된 상부 다층 배선층을 포함하는 신호 배선부; 상기 셀부 및 상기 신호 배선부의 내부에 상기 상부 다층 배선층과 연결된 열 전달 라인; 상기 신호 배선부 상에 배치된 더미 기판; 상기 신호 배선부과 상기 더미 기판 사이에 상기 신호 배선부와 상기 더미 기판을 본딩하는 본딩부; 상기 제2 면의 하부에 배치되고, 상기 레일 관통 비아와 연결된 하부 다층 배선층을 포함하는 파워 전달 네트워크부; 및 상기 파워 전달 네트워크부의 하부에 배치되고, 상기 하부 다층 배선층과 연결된 외부 연결 단자를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자는 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 기판; 상기 제1 면 및 상기 제2 면 사이를 관통하는 레일 관통 비아; 상기 레일 관통 비아와 떨어져서 상기 제1 면 및 제2 면을 관통하는 열 전달 관통 비아; 상기 제1 면의 상부에 배치되고, 상기 레일 관통 비아와 연결된 매립형 레일, 상기 국부 배선, 상기 국부 배선과 연결된 셀 비아, 및 상기 국부 배선과 연결된 트랜지스터를 포함하는 셀부; 상기 셀부 상에 배치되고 상기 국부 배선과 상기 셀 비아를 통해 연결된 상부 다층 배선층 및 상기 상부 다층 배선층을 서로 연결하는 상부 비아를 포함하는 신호 배선부; 상기 셀부 및 신호 배선부의 내부에 상기 열 전달 관통 비아 및 상부 다층 배선층과 연결된 열 전달 라인; 상기 신호 배선부 상에 배치된 더미 기판; 상기 신호 배선부과 상기 더미 기판 사이에 상기 신호 배선부와 상기 더미 기판을 본딩하고, 상기 상부 비아와 연결된 본딩 패드를 포함하는 본딩부; 상기 제2 면의 하부에 배치되고, 상기 레인 관통 비아와 연결된 하부 다층 배선층과 상기 하부 다층 배선층을 서로 연결하는 하부 비아를 포함하는 파워 전달 네트워크부; 및 상기 파워 전달 네트워크부의 하부에 배치되고, 상기 하부 다층 배선층과 연결된 외부 연결 단자를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자는 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖되, 상기 제1 면은 전면이고 상기 제2 면은 후면인 기판; 상기 제1 면 및 상기 제2 면 사이를 관통하는 레일 관통 비아; 상기 제1 면의 상부에 배치되고, 상기 레일 관통 비아와 연결된 매립형 레일, 상기 국부 배선, 상기 국부 배선과 연결된 셀 비아, 및 상기 국부 배선과 연결된 트랜지스터를 포함하는 셀부; 상기 셀부 상에 배치되고 상기 국부 배선과 상기 셀 비아를 통해 연결된 상부 다층 배선층 및 상기 상부 다층 배선층을 서로 연결하는 상부 비아를 포함하는 신호 배선부; 상기 신호 배선부 상에 배치된 더미 기판; 상기 신호 배선부과 상기 더미 기판 사이에 상기 신호 배선부와 상기 더미 기판을 본딩하고, 상기 상부 비아와 연결된 본딩 패드를 포함하는 본딩부; 상기 제2 면의 하부에 배치되고, 상기 레인 관통 비아와 연결된 하부 다층 배선층과 상기 하부 다층 배선층을 서로 연결하는 하부 비아를 포함하는 파워 전달 네트워크부; 및 상기 파워 전달 네트워크부의 하부에 배치되고, 상기 하부 다층 배선층과 연결된 외부 연결 단자를 포함한다.
본 발명의 집적 회로 반도체 소자는 기판의 제1 면(전면)에 트랜지스터가 포함되는 셀부, 신호 배선부 및 더미 기판을 구비하고, 기판의 제2 면(후면)에 파워 전달 네트워크부를 구비한다. 더하여, 집적 회로 반도체 소자는 셀부 및 신호 배선부에 열 전달 라인이 형성될 수 있고, 기판에 레일 관통 비아가 형성될 수 있다.
이와 같이 구성되는 집적 회로 반도체 소자는 파워 전달 노이즈를 개선하고 열 전달 라인이나 레일 관통 비아를 이용하여 트랜지스터가 포함되어 있는 셀부에서 발생하는 열을 더미 기판이나 파워 전달 네트워크부로 용이하게 배출할 수 있다. 이렇게 될 경우, 본 발명의 집적 회로 반도체 소자는 소자 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 요부 단면도이다.
도 2는 도 1의 일부 확대도이다.
도 3은 도 1의 집적 회로 반도체 소자의 일부 레이아웃도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 요부 단면도이다.
도 5는 도 4의 일부 확대도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 요부 단면도이다.
도 7은 도 6의 일부 확대도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 요부 단면도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 요부 단면도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 요부 단면도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 요부 단면도이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 열 전달 경로를 설명하기 위한 도면이다.
도 13은 도 12의 집적 회로 반도체 소자의 각 구성 요소들의 열저항을 포함하는 열 전달 경로를 도시한 도면이다.
도 14 내지 도 17은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 본 발명의 기술적 사상의 일 실시예들에 따른 집적 회로 반도체 소자를 포함하는 반도체 칩의 구성을 보여주는 블록도이다.
도 19는 본 발명의 기술적 사상의 일 실시예들에 따른 집적 회로 반도체 소자를 포함하는 반도체 칩의 구성을 보여주는 블록도이다.
도 20은 본 발명의 기술적 사상의 일 실시예들에 따른 집적 회로 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 21은 본 발명의 기술적 사상의 일 실시예들에 따른 SRAM 셀의 등가 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다. 이하에서 "연결된다"라는 표현은 물리적 및/또는 전기적으로 연결된다는 것을 의미할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 요부 단면도이고, 도 2는 도 1의 일부 확대도이다.
구체적으로, 도 2는 도 1의 "EL1" 부분의 확대도일 수 있다. 집적 회로 반도체 소자(100)는 제1 면(10a) 및 제1 면(10a)과 대향하는 제2 면(10b)을 갖는 기판(10)을 포함할 수 있다. 집적 회로 반도체 소자(100)는 집적 회로 반도체 패키지라고 명명될 수 있다.
기판(10)은 실리콘 기판일 수 있다. 제1 면(10a)은 전면 또는 표면일 수 있고, 제2 면(10b)은 후면 또는 배면일 수 있다. 기판(10)은 Z측 방향으로 일정 두께를 가질 수 있다. 일부 실시예에서, 기판(10)은 수백 ㎛ 이하의 두께를 가질 수 있다. 일부 실시예에서, 기판(10)은 수 ㎛의 두께를 가질 수 있다. 기판(10)은 제1 기판부(SBL1)에 해당할 수 있다.
기판(10)에는 제1 면(10a) 및 제2 면(10b) 사이를 관통하는 레일 관통 비아(12)가 위치할 수 있다. 레일 관통 비아(12)는 기판(10)의 제2 면(10b)에서 수직한 제3 방향(Z 방향)으로 Z2의 높이를 가질 수 있다. 레일 관통 비아(12)는 기판(10)의 제2 면(10b)과 평행한 제2 방향(Y 방향)으로 Y2의 폭(또는 직경)을 가질 수 있다. 일부 실시예에서, 레일 관통 비아(12)의 폭(또는 직경, Y2)은 수 ㎛, 예컨대 10㎛ 이하일 수 있다.
레일 관통 비아(12)는 레일 관통 실리콘 비아라고 명명될 수 있다. 레일 관통 비아(12)는 레일 도전 비아라고 명명될 수 있다. 레일 관통 비아(12)는 금속, 예컨대 텅스텐을 이용하여 구성될 수 있다.
기판(10)에는 레일 관통 비아(12)와 떨어져서 열 전달 관통 비아(14)가 위치할 수 있다. 열 전달 관통 비아(14)는 기판(10)의 제1 면(10a) 및 제2 면(10b) 사이를 관통할 수 있다. 열 전달 관통 비아(14)는 기판(10)의 제2 면(10b)에서 수직한 제3 방향(Z 방향)으로 Z3의 높이를 가질 수 있다.
열 전달 관통 비아(14)는 기판(10)의 제2 면(10b)과 평행한 제2 방향(Y 방향)으로 Y3의 폭(또는 직경)을 가질 수 있다. 일부 실시예에서, 열 전달 관통 비아(14)의 폭(Y3) 및 높이(Z3)는 각각 레일 관통 비아(12)의 폭(또는 직경, Y2) 및 높이(Z2)와 동일할 수 있다. 일부 실시예에서, 열 전달 관통 비아(14)의 폭(또는 직경, Y3)은 수 ㎛, 예컨대 10㎛ 이하일 수 있다.
열 전달 관통 비아(14)는 열 전달 관통 실리콘 비아라고 명명될 수 있다. 열 전달 관통 비아(14)는 열 전달 도전 비아라고 명명될 수 있다. 열 전달 관통 비아(14)는 금속, 예컨대 텅스텐을 이용하여 구성될 수 있다. 기판(10), 레일 관통 비아(12) 및 열 전달 관통 비아(14)는 제3 방향(Z 방향)으로 위치한 기판부(SBL1)에 해당할 수 있다.
기판(10)의 제1 면(10a) 상에 셀부(CEL)가 위치할 수 있다. 셀부(CEL)는 레일 관통 비아(12)와 연결된 매립형 레일(buried rail, 17a, 17b), 국부 배선(local interconnect, 20, 22, 23), 및 셀 비아(cell via, 24), 국부 배선(20, 22, 23)과 연결된 트랜지스터(TR)를 포함할 수 있다.
트랜지스터(TR)는 핀펫(finFET(field effect transistor))일 수 있다. 셀부(CEL)는 집적 회로 반도체 소자(100)의 제조 공정 단계중 FEOL(front end of line) 부분일 수 있다. 셀부(CEL)는 액티브 소자가 형성되는 부분일 수 있다.
매립형 레일(17a, 17b)은 소자 분리 절연층(16)에 의해 매립될 수 있다. 매립형 레일(17a, 17b)은 도전 물질로 이루어질 수 있다. 일부 실시예에서, 매립형 레일(17a, 17b)은 불순물이 도핑된 실리콘, 텅스텐이나 루테늄과 같은 금속으로 구성될 수 있다. 매립형 레일(17a, 17b)은 파워 레일, 접지 레일 및 신호 레일중 어느 하나를 포함할 수 있다. 일부 실시예에서, 소자 분리 절연층(16)은 실리콘 산화층일 수 있다.
매립형 레일(17a, 17b)은 제3 방향(Z 방향)으로 Z1의 높이를 가질 수 있다. 매립형 레일(17a, 17b)은 제2 방향(Y 방향)으로 Y1의 폭(또는 직경)을 가질 수 있다. 일부 실시예에서, 매립형 레일(17a, 17b)의 제2 방향(Y 방향)으로 폭(또는 직경, Y1)은 레일 관통 비아(12)의 Y 방향으로 폭(또는 직경, Y2)보다 크거나 동일할 수 있다. 도 2에서는, 매립형 레일(17a, 17b)의 제2 방향(Y 방향)으로 폭(또는 직경, Y1)은 레일 관통 비아(12)의 Y 방향으로 폭(또는 직경, Y2)보다 큰 것을 도시한다.
국부 배선(20, 22, 23)은 매립형 레일(17a, 17b)과 연결된 국부 배선(20, 23)과, 매립형 레일(17)과 연결되지 않은 국부 배선(22)을 포함할 수 있다. 매립형 레일(17a, 17b)과 연결된 국부 배선(20)은 파워 또는 접지 배선일 수 있다. 매립형 레일(17a, 17b)과 연결되지 않은 국부 배선(22) 및 매립형 레일(17a, 17b)과 연결된 국부 배선(23)은 신호 국부 배선일 수 있다. 국부 배선(20, 22, 23)은 층간 절연층(18)에 의해 절연될 수 있다. 일부 실시예에서, 층간 절연층(18)은 실리콘 산화층일 수 있다.
국부 배선(22, 23)은 층간 절연층(18)의 내부에 형성된 셀 비아(24)와 연결될 수 있다. 셀 비아(24)는 상부 다층 배선층(26, 30, 30, 34)중 최하부에 위치하는 상부 다층 배선층(26)과 연결될 수 있다. 도 1 및 도 2의 단면도에서는 트랜지스터(TR)를 구성하는 액티브 핀(13)을 도시한다. 국부 배선(20, 22, 23)은 액티브 핀(13)의 상부 일부를 둘러싸게 형성될 수 있다. 트랜지스터(TR)의 구성에 대해서는 후에 자세히 설명한다.
셀부(CEL) 내에는 상부 다층 배선층(26, 30, 34)중 중간부에 위치하는 상부 다층 배선층(30)과 연결된 열 전달 라인(28)의 제1 및 제2 부분(28a, 28b)이 형성될 수 있다. 열 전달 라인(28)의 제1 부분(28a)은 열 전달 관통 비아(14)와 연결될 수 있다. 열 전달 라인(28)은 셀부(CEL)에서 발생되는 열을 상부 및/또는 하부로 전달하는 역할을 수행할 수 있다. 열 전달 라인(28)은 금속, 예컨대 텅스텐으로 형성할 수 있다.
셀부(CEL) 상에는 신호 배선부(WIL)가 위치할 수 있다. 신호 배선부(WIL)는 국부 배선(22, 23)과 셀 비아(24)를 통해 연결된 상부 다층 배선층(26, 30, 34) 및 상부 다층 배선층(26, 30, 34)을 서로 연결하는 상부 비아(32, 36)를 포함할 수 있다. 신호 배선부(WIL)는 상부 다층 배선층(26, 30, 34) 및 상부 비아(32, 36)를 절연하는 상부 배선 절연층(29)을 포함할 수 있다.
일부 실시예에서, 상부 배선 절연층(29)은 실리콘 산화층일 수 있다. 신호 배선부(WIL)는 셀부(CEL)의 트랜지스터(TR)에 신호를 전달하는 역할을 수행할 수 있다. 신호 배선부(WIL)는 집적 회로 반도체 소자(100)의 제조 공정 단계중 BEOL(back end of line) 부분일 수 있다.
신호 배선부(WIL) 내에는 열 전달 라인(28)의 제3 부분(28c)이 위치할 수 있다. 열 전달 라인(28)의 제3 부분(28c)은 상부 다층 배선층(26, 30, 34)에 연결될 수 있다. 도 1에서는 편의상 열 전달 라인(28)의 제3 부분(28c)은 상부 다층 배선층(26, 30, 34)중 중간에 위치하는 상부 다층 배선층(30)에 연결된 것을 표시한다.
신호 배선부(WIL) 상에는 제1 본딩부(BDL1)를 매개로 더미 기판(40)이 위치할 수 있다. 제1 본딩부(BDL1)는 신호 배선부(WIL)와 더미 기판(40) 사이에 신호 배선부(WIL)와 더미 기판(40)을 본딩하는 부분일 수 있다. 일부 실시예에서, 제1 본딩부(38)는 실리콘 산화층 또는 SiCN층일 수 있다. 더미 기판(40)은 제2 기판부(SBL2)에 해당할 수 있다. 더미 기판(40)은 보조 기판 또는 캐리어 기판으로 명명될 수 있다. 더미 기판(40)은 실리콘 기판일 수 있다.
기판(10)의 제2 면(10b)의 하부에는 파워 전달 네트워크부(PDN)가 위치할 수 있다. 파워 전달 네트워크부(PDN)는 레일 관통 비아(12)와 연결된 하부 다층 배선층(44, 48, 54, 58, 59) 및 하부 다층 배선층(44, 48, 54, 58, 59)을 서로 연결하는 하부 비아(46, 50, 52, 56)를 포함할 수 있다. 파워 전달 네트워크부(PDN)는 집적 회로 반도체 소자(100)의 제조 공정 단계중 BEOL(back end of line) 부분일 수 있다.
파워 전달 네트워크부(PDN) 내에는 열 전달 관통 비아(14)와 연결되는 하부 다층 배선층(44, 48, 54, 58, 59) 및 하부 비아(46, 50, 52, 56)가 형성될 수 있다. 파워 전달 네트워크부(PDN)의 하부에는 하부 다층 배선층(44, 48, 54, 58, 59)과 연결된 외부 연결 단자(60)가 위치할 수 있다. 외부 연결 단자(60)는 솔더볼(solder ball)일 수 있다.
도 1에서, 편의상 파워 전달 네트워크부(PDN)의 하부 다층 배선층(44, 48, 54, 58, 59) 및 하부 비아(46, 50, 52, 56)가 레일 관통 비아(12) 및 열 전달 관통 비아(14)에 모두 연결되는 것으로 도시하였다. 그러나, 파워 전달 네트워크부(PDN)의 하부 다층 배선층 및 하부 비아를 레일 관통 비아(12) 및 열 전달 관통 비아(14) 별로 따로 구성할 수도 있다.
이상과 같이 구성되는 집적 회로 반도체 소자(100)는 기판(10)의 제1 면(10a) 상에 셀부(CEL) 및 신호 배선부(WIL)를 구성하고, 기판(10)의 제2 면(10b) 상에 파워 전달 네트워크부(PDN)를 구성한다. 다시 말해, 집적 회로 반도체 소자(100)는 신호 배선부(WIL) 및 파워 전달 네트워크부(PDN)를 분리하여 파워 전달 노이즈(noise)를 줄일 수 있다.
더하여, 집적 회로 반도체 소자(100)는 기판(10)에는 열 전달 관통 비아(14)를 구성하고, 셀부(CEL) 및 신호 배선부(WIL)에는 열 전달 라인(28)을 구성하여 셀부(CEL)에서 발생되는 열을 외부로 용이하게 배출할 수 있어 열 전달 특성을 향상시킬 수 있다.
결과적으로, 본 발명의 집적 회로 반도체 소자(100)는 파워 전달 노이즈를 개선하고 열 전달 특성을 향상시킬 수 있다. 이렇게 될 경우, 본 발명의 집적 회로 반도체 소자(100)는 소자 신뢰성을 향상시킬 수 있다.
도 3은 도 1의 집적 회로 반도체 소자의 일부 레이아웃도이다.
구체적으로, 도 3은 도 1의 집적 회로 반도체 소자(100)의 트랜지스터(TR)를 설명하기 위한 일부 레이아웃도이다. 도 3은 도 1의 집적 회로 반도체 소자(100)의 셀부(CELL) 레벨에서의 일부 레이아웃도이다. 집적 회로 반도체 소자(100)는 액티브 소자들의 일예로써 핀펫(finFET)(또는 핀형 트랜지스터들)을 포함하는 레이아웃도일 수 있다. 본 발명의 기술적 사상은 도 3의 레이아웃도에 한정되지 않는다.
집적 회로 반도체 소자(100)는 P형 모스 트랜지스터(PMOS 트랜지스터) 및 N형 모스트랜지스터(NMOS 트랜지스터)를 포함하는 CMOS(씨모스) 트랜지스터를 포함할 수 있다. 집적 회로 반도체 소자(100)는 제2 방향(Y 방향)으로 PMOS 트랜지스터 및 NMOS 트랜지스터가 반복적으로 배치될 수 있다.
P형 및 N형 모스 트랜지스터들은 제1 방향(X 방향)으로 연장되는 복수개의 액티브 핀들(13a, 13b)을 포함할 수 있다. 액티브 핀들(13)은 P형 액티브 핀(13a) 및 N형 액티브 핀(13b)을 포함할 수 있다. 제1 방향(X 방향)과 수직한 제2 방향(Y 방향)으로 액티브 핀들(13a, 13b)을 가로질러 게이트 라인들(GAE), 예컨대 4개의 게이트 라인들(GAE)이 배치될 수 있다.
제2 방향(Y 방향)과 수직한 제1 방향(X 방향)으로 게이트 라인들(GAE)의 양측에는 복수개의 소스 및 드레인 영역들(SD1, SD2)이 배치될 수 있다. 소스 및 드레인 영역들(SD1, SD2)은 P형 소스 및 드레인 영역(SD1) 및 N형 소스 및 드레인 영역(SD2)을 포함할 수 있다.
소스 및 드레인 영역들(SD1, SD2)중 일부는 국부 배선(20) 및 매립형 레일(17a)을 통하여 제1 방향으로 연장된 파워 레일 라인(PRA) 또는 접지 레일 라인(GRA)에 연결될 수 있다. 예컨대, P형 소스 및 드레인 영역들(SD1)중 일부는 국부 배선(20) 및 매립형 레일(17a)을 통하여 제1 방향(X 방향)으로 연장된 파워 레일 라인(PRA)에 연결될 수 있다.
N형 소스 및 드레인 영역들(SD2)중 일부는 국부 배선(20) 및 매립형 레일(17a)을 통하여 제1 방향(X 방향)으로 연장된 접지 레일 라인(GRA)에 연결될 수 있다. 소스 및 드레인 영역들(SD1, SD2)중 일부는 국부 배선(22)을 통하여 상부 다층 배선층(도 1의 26, 30, 34)과 연결될 수 있다.
집적 회로 반도체 소자(100)는 제2 방향(Y 방향)으로 국부 배선들(20, 22) 사이에 열 전달 라인(28)이 배치될 수 있다. 열 전달 라인(28)은 제1 방향(X 방향)으로 서로 떨어져 배치될 수 있다. 열 전달 라인(28)은 상부 다층 배선층(도 1의 26, 30, 34)과 연결될 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 요부 단면도이고, 도 5는 도 4의 일부 확대도이다.
구체적으로, 도 5는 도 4의 "EL2" 부분의 확대도일 수 있다. 집적 회로 반도체 소자(110)는 도 1 내지 도 3의 집적 회로 반도체 소자(100)와 비교할 때 제2 본딩부(BDL2)를 포함하는 것을 제외하고는 동일할 수 있다. 도 4 및 도 5에서, 도 1 내지 도 3과 동일한 참조번호는 동일한 부재를 나타낸다. 도 4 및 도 5에서, 도 1 내지 도 3과 동일한 내용은 간단히 설명하거나 생략한다.
집적 회로 반도체 소자(110)는 신호 배선부(WIL)와 더미 기판(40) 사이에 신호 배선부(WIL)와 더미 기판(40)을 본딩하는 제2 본딩부(BDL2)를 포함할 수 있다. 제2 본딩부(BDL2)는 신호 배선부(WIL) 상에 상부 다층 배선층(26, 30, 30, 34) 및 상부 비아(32, 36)와 연결된 제1 본딩 패드(62)와 더미 기판(40)의 하면에 제1 본딩 패드(62)와 본딩된 제2 본딩 패드(66)를 포함할 수 있다.
일부 실시예에서, 제1 본딩 패드(62) 및 제2 본딩 패드(66)의 제2 방향(Y 방향)의 폭(BW1, 또는 직경) 및 폭(BW2, 또는 직경)은 수십 ㎛일 수 있다. 제1 본딩 패드(62) 및 제2 본딩 패드(66)의 제3 방향(Z 방향)의 두께는 수 ㎛일 수 있다.
일부 실시예에서, 제1 본딩 패드(62)의 제2 방향(Y 방향)의 폭(BW1)은 제2 본딩 패드(66)의 제2 방향(Y 방향)의 폭(BW2)보다 클 수 있다. 일부 실시예에서, 제1 본딩 패드(62) 및 제2 본딩 패드(66)는 금속 패드, 예컨대 구리 패드일 수 있다.
신호 배선부(WIL) 상에 제1 본딩 패드(62) 사이에는 언더필층(64)이 위치할 수 있다. 일부 실시예에서, 언더필층(64)은 수지층일 수 있다. 더미 기판(40)의 하면 상에 제2 본딩 패드(66) 사이에는 절연층(68)이 위치할 수 있다. 절연층(68)은 실리콘 산화층일 수 있다.
집적 회로 반도체 소자(110)의 제1 본딩 패드(62) 및 제2 본딩 패드(66)는 상부 다층 배선층(26, 30, 30, 34) 및 상부 비아(32, 36)를 통해 열 전달 라인(28) 및 열 전달 관통 비아(14)와 연결될 수 있다. 열 전달 관통 비아(14)는 파워 전달 네트워크부(PDN)의 하부 다층 배선층(44, 48, 54, 58, 59) 및 하부 비아(46, 50, 52, 56)와 연결될 수 있다.
이와 같이 구성되는 집적 회로 반도체 소자(110)는 셀부(CEL)에서 발생하는 열을 열 전달 라인(28), 신호 배선부(WIL), 제1 본딩 패드(62) 및 제2 본딩 패드(66)를 통하여 외부로 용이하게 배출할 수 있다. 더하여, 집적 회로 반도체 소자(110)는 셀부(CEL)에서 발생하는 열을 열 전달 관통 비아(14) 및 파워 전달 네트워크부(PDN)를 통하여 외부로 용이하게 배출할 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 요부 단면도이고, 도 7은 도 6의 일부 확대도이다.
구체적으로, 도 7은 도 6의 "EL3" 부분의 확대도일 수 있다. 집적 회로 반도체 소자(120)는 도 1 내지 도 3의 집적 회로 반도체 소자(100)와 비교할 때 제3 본딩부(BDL3)를 포함하는 것을 제외하고는 동일할 수 있다. 도 6 및 도 7에서, 도 1 내지 도 3과 동일한 참조번호는 동일한 부재를 나타낸다. 도 6 및 도 7에서, 도 1 내지 도 3과 동일한 내용은 간단히 설명하거나 생략한다.
집적 회로 반도체 소자(120)는 신호 배선부(WIL)와 더미 기판(40) 사이에 신호 배선부(WIL)와 더미 기판(40)을 본딩하는 제3 본딩부(BDL3)를 포함할 수 있다. 제3 본딩부(BDL3)는 더미 기판(40)의 하면에 신호 배선부(WIL)의 상부 비아(32, 36)중 최상부에 위치하는 상부 비아(36)와 본딩된 단일 본딩 패드(70, bonding pad)를 포함할 수 있다.
일부 실시예에서, 단일 본딩 패드(70)의 제2 방향(Y 방향)의 폭(BW4, 또는 직경)은 상부 비아(36)의 제2 방향(Y 방향)의 폭(BW3, 또는 직경)보다 클 수 있다.
일부 실시예에서, 단일 본딩 패드(70)의 제2 방향(Y 방향)의 폭(BW4, 또는 직경)은 수십 ㎛일 수 있다. 일부 실시예에서, 상부 비아(36)의 제2 방향(Y 방향)의 폭(BW3, 또는 직경)은 수㎛일 수 있다. 단일 본딩 패드(70)의 제3 방향(Z 방향)의 두께는 수 ㎛일 수 있다.
일부 실시예에서, 단일 본딩 패드(70)는 금속 패드, 예컨대 구리 패드일 수 있다. 신호 배선부(WIL) 상에 단일 본딩 패드(70) 사이에는 절연층(68)이 위치할 수 있다. 일부 실시예에서, 절연층(68)은 실리콘 산화층일 수 있다.
집적 회로 반도체 소자(120)의 단일 본딩 패드(70)는 상부 다층 배선층(26, 30, 30, 34) 및 상부 비아(32, 36)를 통해 열 전달 라인(28) 및 열 전달 관통 비아(14)와 연결될 수 있다. 열 전달 관통 비아(14)는 파워 전달 네트워크부(PDN)의 하부 다층 배선층(44, 48, 54, 58, 59) 및 하부 비아(46, 50, 52, 56)와 연결될 수 있다.
이와 같이 구성되는 집적 회로 반도체 소자(120)는 셀부(CEL)에서 발생하는 열을 열 전달 라인(28), 신호 배선부(WIL) 및 단일 본딩 패드(70)를 통하여 외부로 용이하게 배출할 수 있다. 더하여, 집적 회로 반도체 소자(120)는 셀부(CEL)에서 발생하는 열을 열 전달 관통 비아(14) 및 파워 전달 네트워크부(PDN)를 통하여 외부로 용이하게 배출할 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 요부 단면도이다.
구체적으로, 집적 회로 반도체 소자(130)는 도 4 및 도 5의 집적 회로 반도체 소자(110)와 비교할 때 제1 기판부(SBL1-1) 내에 열 전달 관통 비아(14)가 형성되지 않은 것을 제외하고는 동일할 수 있다. 도 8에서, 도 4 및 도 5와 동일한 참조번호는 동일한 부재를 나타낸다. 도 8에서, 도 4 및 도 5와 동일한 내용은 간단히 설명하거나 생략한다.
집적 회로 반도체 소자(130)는 도 4와 비교할 때 제1 기판부(SBL-1) 내에 열 전달 관통 비아(14)가 형성되어 있지 않다. 집적 회로 반도체 소자(130)의 셀부(CEL)에서 발생하는 열을 열 전달 라인(28), 신호 배선부(WIL), 제1 본딩 패드(62), 및 제2 본딩 패드(66)를 통하여 용이하게 배출할 수 있다.
이와 같이 집적 회로 반도체 소자(130)는 셀부(CEL)에서 발생하는 열을 기판(10)의 상측 방향, 즉 신호 배선부(WIL) 및 제2 본딩부(BDL2)를 통하여 용이하게 배출할 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 요부 단면도이다.
구체적으로, 집적 회로 반도체 소자(140)는 도 6 및 도 7의 집적 회로 반도체 소자(120)와 비교할 때 제1 기판부(SBL1-1) 내에 열 전달 관통 비아(14)가 형성되지 않은 것을 제외하고는 동일할 수 있다. 도 9에서, 도 6 및 도 7과 동일한 참조번호는 동일한 부재를 나타낸다. 도 9에서, 도 6 및 도 7과 동일한 내용은 간단히 설명하거나 생략한다.
집적 회로 반도체 소자(140)는 도 6과 비교할 때 제1 기판부(SBL-1) 내에 열 전달 관통 비아(14)가 형성되어 있지 않다. 집적 회로 반도체 소자(140)의 셀부(CEL)에서 발생하는 열을 열 전달 라인(28), 신호 배선부(WIL), 단일 본딩 패드(70을 통하여 용이하게 배출할 수 있다. 이와 같이 집적 회로 반도체 소자(140)는 셀부(CEL)에서 발생하는 열을 기판(10)의 상측 방향, 즉 신호 배선부(WIL) 및 제3 본딩부(BDL3)를 통하여 용이하게 배출할 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 요부 단면도이다.
구체적으로, 집적 회로 반도체 소자(150)는 도 8의 집적 회로 반도체 소자(130)와 비교할 때 셀부(CEL-1) 및 신호 배선부(WIL-1)의 내부에 열 전달 라인(28)이 형성되지 않은 것을 제외하고는 동일할 수 있다. 도 10에서, 도 8과 동일한 참조번호는 동일한 부재를 나타낸다. 도 10에서, 도 8과 동일한 내용은 간단히 설명하거나 생략한다.
집적 회로 반도체 소자(150)는 도 8과 비교할 때 셀부(CEL-1) 및 신호 배선부(WIL-1)의 내부에 열 전달 라인(28)이 형성되어 있지 않다. 집적 회로 반도체 소자(150)의 셀부(CEL-1)에서 발생하는 열을 제1 본딩 패드(62), 및 제2 본딩 패드(66)를 통하여 용이하게 배출할 수 있다. 이와 같이 집적 회로 반도체 소자(150)는 셀부(CEL-1)에서 발생하는 열을 기판(10)의 상측 방향, 즉 제2 본딩부(BDL2)를 통하여 용이하게 배출할 수 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 요부 단면도이다.
구체적으로, 집적 회로 반도체 소자(160)는 도 9의 집적 회로 반도체 소자(140)와 비교할 때 셀부(CEL-1) 및 신호 배선부(WIL-1)의 내부에 열 전달 라인(28)이 형성되지 않은 것을 제외하고는 동일할 수 있다. 도 11에서, 도 9와 동일한 참조번호는 동일한 부재를 나타낸다. 도 11에서, 도 9와 동일한 내용은 간단히 설명하거나 생략한다.
집적 회로 반도체 소자(160)는 도 9와 비교할 때 셀부(CEL-1) 및 신호 배선부(WIL-1)의 내부에 열 전달 라인(28)이 형성되어 있지 않다. 집적 회로 반도체 소자(160)의 셀부(CEL-1)에서 발생하는 열을 단일 본딩 패드(70)를 통하여 용이하게 배출할 수 있다. 이와 같이 집적 회로 반도체 소자(160)는 셀부(CEL-1)에서 발생하는 열을 기판(10)의 상측 방향, 즉 제3 본딩부(BDL3)를 통하여 용이하게 배출할 수 있다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 열 전달 경로를 설명하기 위한 도면이고, 도 13은 도 12의 집적 회로 반도체 소자의 각 구성 요소들의 열저항을 포함하는 열 전달 경로를 도시한 도면이다.
구체적으로, 도 4의 집적 회로 반도체 소자(110)를 이용하여 열 전달 경로를 설명한다. 도 12 및 도 13에 도시한 바와 같이 집적 회로 반도체 소자(110)는 외부 연결 단자(60)와 더미 기판(40) 사이에 제1 열 전달 경로(TN1) 및 제2 열 전달 경로(TN2)를 가질 수 있다.
제1 열 전달 경로(TN1)는 외부 연결 단자(60)로부터 파워 전달 네트워크(PDN), 제1 기판부(SBL1), 셀부(CEL), 신호 배선부(WIL), 제2 본딩부(BDL2)를 거쳐 제2 기판부(SBL2)로 열이 전달 될 수 있다. 여기서, 도 13을 이용하여 제1 열 전달 경로(TN1)를 구성하는 개별 요소들의 열 저항을 설명한다.
도 13에서, Rsolderball은 외부 연결 단자(60), 즉 솔더볼의 열 저항이고, RBEOL1은 파워 전달 네트워크(PDN)의 열 저항이다. Rsi은 기판(10)의 열 저항이고, RTSV은 레일 관통 비아(12)의 열 저항이다. Rcell은 액티브 핀(13)의 열 저항이고, RBPR은 매립형 레일(17a, 17b)의 열 저항이고, Roxide은 소자 분리 절연층(16)의 열 저항이다.
더하여, RIMD은 층간 절연층(18)의 열 저항이고, Rcu은 국부 배선(20, 22, 23) 및 셀 비아(24)의 열 저항이다. RBEOL2은 신호 배선부(WIL)의 열 저항이다. RUnderfill은 언더필층(64)의 열 저항이고, ROxide은 절연층(68)의 열저항이고, RCuPad은 본딩 패드(62, 66)의 열 저항이고, RDummy Si은 더미 기판(40)의 열 저항이다.
앞서 설명한 바와 같이 집적 회로 반도체 소자(110)는 제2 열 전달 경로(TN2)를 가질 수 있다. 제2 열 전달 경로(TN2)는 외부 연결 단자(60)와 더미 기판(40) 사이에 전달 열 저항(RTS)을 가질수 있다.
제2 열 전달 경로(TN2)는 외부 연결 단자(60)로부터 하부 다층 배선층(44, 48, 54, 58, 59), 하부 비아(46, 50, 52, 56), 열 전달 관통 비아(14), 열 전달 라인(28), 상부 다층 배선층(26, 30, 34), 상부 비아(32, 36), 제1 본딩 패드(62), 및 제2 본딩 패드(66)를 거쳐 더미 기판(40)으로 열이 전달되는 경로일 수 있다.
또한, 제2 열 전달 경로(TN2)는 더미 기판(40)으로부터 제2 본딩 패드(66), 제1 본딩 패드(62), 열 전달 라인(28), 열 전달 관통 비아(14), 하부 다층 배선층(44, 48, 54, 58, 59) 및 하부 비아(46, 50, 52, 56)를 거쳐 외부 연결 단자(60)으로 열이 전달되는 경로일 수 있다.
전달 열 저항(RTS)은 하부 다층 배선층(44, 48, 54, 58, 59), 하부 비아(46, 50, 52, 56), 열 전달 관통 비아 및 열 전달 라인(14, 28), 상부 다층 배선층(26, 30, 34), 상부 비아(32, 36), 및 본딩 패드들(62, 64)의 열 저항일 수 있다. 이와 같이 집적 회로 반도체 소자(110)는 전달 열 저항(RTS)을 가지는 제2 열 전달 경로(TN2)를 더 구비하여 열을 효과적으로 배출할 수 있다.
도 14 내지 도 17은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 14 내지 도 17은 도 4 및 도 5의 집적 회로 반도체 소자(110)의 제조 방법을 설명하기 위하여 제공된다. 도 14 내지 도 17에서, 도 4 및 도 5와 동일한 참조번호는 동일한 부재를 나타낸다. 도 14에서, 도 4 및 도 5와 동일한 내용은 간단히 설명하거나 생략한다.
도 14를 참조하면, 기판(10)의 제1 면(10a), 즉 전면 상에 셀부(CEL) 및 신호 배선부(WIL)를 형성한다. 일부 실시예에서, 기판(10)은 수백 ㎛ 이하의 두께를 가질 수 있다. 앞서 설명한 바와 같이 셀부(CEL)는 매립형 레일(17a, 17b), 국부 배선(20, 22, 23), 셀 비아(cell via, 24), 및 트랜지스터(TR)를 포함할 수 있다.
신호 배선부(WIL)는 상부 다층 배선층(26, 30, 34) 및 상부 비아(32, 36)를 포함할 수 있다. 상부 다층 배선층(26, 30, 34) 및 상부 비아(32, 36)는 다마신 공정(damascene process)을 이용하여 형성할 수 있다. 셀부(CEL) 및 신호 배선부(WIL)에는 상부 다층 배선층(26, 30, 34)과 연결되는 열 전달 라인(28)을 형성한다.
신호 배선부(WIL) 상에 제1 기판측 본딩부(BDL2a)를 형성한다. 제1 기판측 본딩부(BDL2a)는 신호 배선부(WIL) 상에 제1 본딩 패드(62)를 형성하는 것을 포함한다. 제1 본딩 패드(62)는 신호 배선부(WIL) 상에 언더필층(64)에 의해 서로 절연될 수 있다. 제1 본딩 패드(62)는 상부 다층 배선층(26, 30, 34) 및 상부 비아(32, 36)와 연결될 수 있다. 제1 본딩 패드(62)는 상부 비아(32, 36)를 통하여 상부 다층 배선층(26, 30, 34)과 연결될 수 있다.
더미 기판(40)의 하면에 제2 기판측 본딩부(BDL2b)를 형성한다. 제2 기판측 본딩부(BDL2b)는 더미 기판(40)의 하면에 제2 본딩 패드(66)를 형성하는 것을 포함한다. 제2 본딩 패드(66)는 절연층(68)에 의해 서로 절연될 수 있다.
제1 기판측 본딩부(BDL2a)의 제1 본딩 패드(62)와 제2 기판측 본딩부(BDL2b)의 제2 본딩 패드(66)를 서로 대향하여 접합한다. 제1 본딩 패드(62)와 제2 본딩 패드(66)가 접합하여 제2 본딩부(도 15의 BDL2)를 형성한다.
도 15를 참조하면, 더미 기판(40)을 뒤집어서 더미 기판(40)을 아래로 위치시킨다. 이렇게 되면, 기판(10)의 제2 면(10b), 즉 후면(또는 배면)이 위에 위치한다. 필요에 따라, 기판(10)의 제2 면(10b)는 화학기계적연마하여 두께를 줄일 수 있고, 이렇게 될 경우 기판(10)의 두께는 수 ㎛일 수 있다.
기판(10)의 제2 면에 레일 관통 비아(12) 및 열 전달 관통 비아(14)를 형성한다. 레일 관통 비아(12) 및 열 전달 관통 비아(14)는 기판(10)의 제2 면(10b) 및 제1 면(10a) 사이를 관통할 수 있다. 레일 관통 비아(12)는 매립형 레일(17a, 17b)과 연결되도록 형성한다. 열 전달 관통 비아(14)는 열 전달 라인(28)과 연결되도록 형성한다.
도 16을 참조하면, 레일 관통 비아(12) 및 열 전달 관통 비아(14)가 형성된 기판(10)의 제2 면(10b) 상에 파워 전달 네트워크부(PDN)를 형성한다. 파워 전달 네트워크부(PDN)는 레일 관통 비아(12)와 연결되는 하부 다층 배선층(44, 48, 54, 58, 59) 및 하부 비아(46, 50, 52, 56)를 포함한다. 하부 다층 배선층(44, 48, 54, 58, 59) 및 하부 비아(46, 50, 52, 56)은 다마신 공정을 이용하여 형성할 수 있다.
더하여, 파워 전달 네트워크부(PDN) 내에는 열 전달 관통 비아(14)와 연결되는 하부 다층 배선층(44, 48, 54, 58, 59) 및 하부 비아(46, 50, 52, 56)를 형성한다.
도 17을 참조하면, 파워 전달 네트워크부(PDN) 상의 하부 다층 배선층(44, 48, 54, 58, 59) 및 하부 비아(46, 50, 52, 56)와 연결되는 외부 연결 단자(60)를 형성하여 집적 회로 반도체 소자(110)를 완성한다.
도 18은 본 발명의 기술적 사상의 일 실시예들에 따른 집적 회로 반도체 소자를 포함하는 반도체 칩의 구성을 보여주는 블록도이다.
구체적으로, 반도체 칩(200)은 로직 영역(202), SRAM 영역(204) 및 입출력 영역(206)을 포함할 수 있다. 로직 영역(202)은 로직 셀 영역(202)을 포함할 수 있다. SRAM 영역(204)은 SRAM 셀 영역(205) 및 SRAM 주변 회로 영역(208)을 포함할 수 있다. 로직 셀 영역(203)에는 제1 트랜지스터(210)가 배치되고, SRAM 셀 영역(205)에는 제2 트랜지스터(212)가 배치될수 있다. SRAM 주변 회로 영역(208)에는 제3 트랜지스터(214)가 형성될 수 있고, 입출력 영역(206)에는 제4 트랜지스터(216)가 배치될 수 있다.
반도체 칩(200)은 본 발명의 일 실시예에 따른 집적 회로 반도체 소자(100, 110, 120, 130, 140, 150, 160)를 포함할 수 있다. 일부 실시예에서, 제1 트랜지스터(210), 제2 트랜지스터(212). 제3 트랜지스터(214) 및 제4 트랜지스터(216)는 앞서 설명한 핀펫(또는 핀형 트랜지스터)을 포함할 수 있다.
도 19는 본 발명의 기술적 사상의 일 실시예들에 따른 집적 회로 반도체 소자를 포함하는 반도체 칩의 구성을 보여주는 블록도이다.
구체적으로, 반도체 칩(250)은 로직 영역(252)을 포함할 수 있다. 로직 영역(252)은 로직 셀 영역(254) 및 입출력 영역(256)을 포함할 수 있다. 로직 셀 영역(254)에는 제1 트랜지스터(258) 및 제2 트랜지스터(260)가 배치될 수 있다. 제1 트랜지스터(258) 및 제2 트랜지스터(260)는 도전형이 다른 트랜지스터일 수 있다. 입출력 영역(256)에는 제3 트랜지스터(262)가 배치될수 있다.
반도체 칩(250)은 본 발명의 일 실시예에 따른 집적 회로 반도체 소자(100, 110, 120, 130, 140, 150, 160)를 포함할 수 있다. 일부 실시예에서, 제1 트랜지스터(258) 및 제2 트랜지스터(260), 제3 트랜지스터(262)는 앞서 설명한 핀펫(핀형 트랜지스터)일 수 있다.
도 20은 본 발명의 기술적 사상의 일 실시예들에 따른 집적 회로 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
구체적으로, 전자 장치(300)는 시스템 온 칩(310)을 포함할 수 있다. 시스템 온 칩(310)은 프로세서(Processor; 311), 임베디드 메모리(Embedded Memory; 313) 및 캐쉬 메모리(Cache Memory; 315)를 포함할 수 있다. 프로세서(311)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다. 프로세서 코어들(C1-Cn)은 본 발명의 실시예들에 따른 집적 회로 반도체 소자(100, 110, 120, 130, 140, 150, 160)를 포함할 수 있다.
전자 장치(300)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 프로세서(311)는 어플리케이션 프로세서(Application Processor)일 수 있다. 임베디드 메모리(313)는 프로세서(311)와 제1 데이터(DAT1)를 교환할 수 있다. 제1 데이터(DAT1)는 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 임베디드 메모리(313)는 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 임베디드 메모리(313)는 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 임베디드 메모리(313)는 프로세서(311)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
임베디드 메모리(313)는 SRAM일 수 있다. SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. SRAM이 시스템 온 칩(310)에 임베디드되면 작은 크기를 갖고 빠른 속도로 작동하는 전자 장치(300)가 구현될 수 있다. 나아가, SRAM이 시스템 온 칩(310)에 임베디드되면, 전자 장치(300)의 작동 전력(Active Power)의 소모량이 감소할 수 있다.
일 예로, SRAM은 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 포함할 수 있다. 캐쉬 메모리(315)는 프로세서 코어들(C1 내지 Cn)과 함께 시스템 온 칩(310) 위에 실장될 수 있다. 캐쉬 메모리(315)는 캐쉬 데이터(DATc)를 저장할 수 있다. 캐쉬 데이터(DATc)는 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 캐쉬 메모리(315)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다.
일 예로, 캐쉬 메모리(315)는 본 발명의 실시예들에 따른 집적 회로 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 캐쉬 메모리(315)가 이용되는 경우 프로세서(311)가 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 캐쉬 메모리(315)가 이용되는 경우, 전자 장치(300)의 작동 속도가 빨라질 수 있다. 이해를 돕기 위해, 캐쉬 메모리(315)는 프로세서(311)와 별개의 구성 요소로 도시되었다. 그러나, 캐쉬 메모리(315)는 프로세서(311)에 포함되도록 구성될 수 있다.
도 21은 본 발명의 기술적 사상의 일 실시예들에 따른 SRAM 셀의 등가 회로도이다.
구체적으로, SRAM 셀은 본 발명의 실시예들에 따른 집적 회로 반도체 소자(100, 110, 120, 130, 140, 150, 160)를 통해 구현될 수 있다. 일 예로, SRAM 셀은 앞서 도 20에서 설명한 임베디드 메모리(313) 및/또는 캐쉬 메모리(315)에 적용될 수 있다.
SRAM 셀은 제1 풀업 트랜지스터(PU1, first pull-up transistor), 제1 풀다운 트랜지스터(PD1, first pull-down transistor), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제1 액세스 트랜지스터(PA1, first access transistor) 및 제2 액세스 트랜지스터(PA2)를 포함할 수 있다.
제1 및 제2 풀업 트랜지스터들(PU1, PU2)은 P형 모스 트랜지스터들인 반면에 제1 및 제2 풀다운 트랜지스터들(PD1, PD2)과 제1 및 제2 액세스 트랜지스터들(PA1, PA2)은 N형 모스 트랜지스터들일 수 있다.
제1 풀-업 트랜지스터(PU1) 및 제1 풀-다운 트랜지스터(PD1)는 제1 인버터(first inverter)를 구성할 수 있다. 제1 풀업 및 제1 풀다운 트랜지스터들(PU1, PD1)의 서로 연결된 게이트 전극들(게이트들)은 제1 인버터의 입력단에 해당할 수 있으며, 제1 노드(N1)는 제1 인버터의 출력단에 해당할 수 있다.
제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)는 제2 인버터를 구성할 수 있다. 제2 풀업 및 제2 풀-다운 트랜지스터들(PU2, PD2)의 서로 연결된 게이트 전극들(게이트들)은 제2 인버터의 입력단에 해당할 수 있으며, 제2 노드(N2)는 제2 인버터의 출력단에 해당할 수 있다.
제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 제1 풀업 및 제1 풀다운 트랜지스터들(PU1, PD1)의 게이트 전극들이 제2 노드(N2)에 전기적으로 연결될 수 있고, 제2 풀업 및 제2 풀다운 트랜지스터들(PU2, PD2)의 게이트들이 제1 노드(N1)에 전기적으로 연결될 수 있다.
제1 액세스 트랜지스터(PA1)의 제1 소오스/드레인은 제1 노드(N1)에 연결될 수 있고, 제1 액세스 트랜지스터(PA1)의 제2 소오스/드레인은 제1 비트 라인(BL1, first bit line)에 연결될 수 있다. 제2 액세스 트랜지스터(PA2)의 제1 소오스/드레인은 제2 노드(N2)에 연결될 수 있고, 제2 액세스 트랜지스터(PA2)의 제2 소오스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다.
제1 및 제2 액세스 트랜지스터들(PA1, PA2)의 게이트 전극들은 워드 라인(WL, word line)에 전기적으로 접속될 수 있다. 이에 따라, 본 발명의 실시예들에 따른 집적 회로 반도체 소자(100, 110, 120, 130, 140, 150, 160)를 이용하여 SRAM 셀을 구현할 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적 회로 반도체 소자, 10: 기판, 12: 레일 관통 비아, 13: 액티브 핀, 14: 열 전달 관통 비아, 17a, 17b: 매립형 레일, 20, 22, 23: 국부 배선, 24: 셀 비아, 28: 열 전달 라인, 26, 30, 34: 상부 다층 배선층, 32, 36: 상부 비아, 40: 더미 기판, 44, 48, 54, 58, 59: 하부 다층 배선층, 46, 50, 52, 56: 하부 비아, 60: 외부 연결 단자

Claims (20)

  1. 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 기판;
    상기 제1 면 및 상기 제2 면 사이를 관통하는 레일 관통 비아;
    상기 제1 면 상에 배치되고, 상기 레일 관통 비아와 연결된 매립형 레일, 국부 배선, 및 상기 국부 배선과 연결된 셀 비아 및 상기 국부 배선과 연결된 트랜지스터를 포함하는 셀부;
    상기 셀부 상에 배치되고, 상기 국부 배선과 상기 셀 비아를 통해 연결된 상부 다층 배선층을 포함하는 신호 배선부;
    상기 셀부 및 상기 신호 배선부의 내부에 상기 상부 다층 배선층과 연결된 열 전달 라인;
    상기 신호 배선부 상에 배치된 더미 기판;
    상기 신호 배선부과 상기 더미 기판 사이에 상기 신호 배선부와 상기 더미 기판을 본딩하는 본딩부;
    상기 제2 면의 하부에 배치되고, 상기 레일 관통 비아와 연결된 하부 다층 배선층을 포함하는 파워 전달 네트워크부; 및
    상기 파워 전달 네트워크부의 하부에 배치되고, 상기 하부 다층 배선층과 연결된 외부 연결 단자를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  2. 제1항에 있어서, 상기 제1 면은 상기 기판의 전면이고, 상기 제2 면은 상기 기판의 후면인 것을 특징으로 하는 집적 회로 반도체 소자.
  3. 제1항에 있어서, 상기 매립형 레일은 파워 레일, 접지 레일 및 신호 레일중 어느 하나인 것을 특징으로 하는 집적 회로 반도체 소자.
  4. 제1항에 있어서, 상기 매립형 레일의 폭은 상기 레일 관통 비아의 폭보다 큰 것을 특징으로 하는 집적 회로 반도체 소자.
  5. 제1항에 있어서, 상기 트랜지스터는 핀펫이고, 상기 국부 배선은 상기 핀펫을 구성하는 액티브 핀의 상부 일부를 둘러싸게 형성되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  6. 제1항에 있어서, 상기 본딩부는 상기 신호 배선부 상에 상기 상부 다층 배선층과 연결된 제1 본딩 패드와 상기 더미 기판의 하면에 형성되고 상기 제1 본딩 패드와 본딩된 제2 본딩 패드를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  7. 제1항에 있어서, 상기 본딩부는 상기 신호 배선부의 상기 상부 다층 배선층과 연결된 단일 본딩 패드를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  8. 제7항에 있어서, 상기 신호 배선부로부터 상기 더미 기판 방향으로 상기 열 전달 라인, 상기 상부 다층 배선층 및 상기 본딩 패드가 모두 연결된 열 전달 경로를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  9. 제1항에 있어서, 상기 기판의 상기 제1 면 및 상기 제2 면 사이를 관통하는 열 전달 관통 비아를 더 포함하되, 상기 열 전달 관통 비아는 상기 열 전달 라인 및 상기 하부 다층 배선층과 연결되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  10. 제9항에 있어서, 상기 본딩부는 상기 신호 배선부 상에 위치하고 상기 열 전달 라인 및 상기 상부 다층 배선층과 연결된 제1 본딩 패드와 상기 더미 기판의 하면에 형성되고 상기 제1 본딩 패드와 본딩된 제2 본딩 패드를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  11. 제9항에 있어서, 상기 본딩부는 상기 신호 배선부 상에 위치하고 상기 열 전달 라인 및 상기 상부 다층 배선층과 연결된 단일 본딩 패드를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  12. 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖는 기판;
    상기 제1 면 및 상기 제2 면 사이를 관통하는 레일 관통 비아;
    상기 레일 관통 비아와 떨어져서 상기 제1 면 및 제2 면을 관통하는 열 전달 관통 비아;
    상기 제1 면의 상부에 배치되고, 상기 레일 관통 비아와 연결된 매립형 레일, 상기 국부 배선, 상기 국부 배선과 연결된 셀 비아, 및 상기 국부 배선과 연결된 트랜지스터를 포함하는 셀부;
    상기 셀부 상에 배치되고 상기 국부 배선과 상기 셀 비아를 통해 연결된 상부 다층 배선층 및 상기 상부 다층 배선층을 서로 연결하는 상부 비아를 포함하는 신호 배선부;
    상기 셀부 및 신호 배선부의 내부에 상기 열 전달 관통 비아 및 상부 다층 배선층과 연결된 열 전달 라인;
    상기 신호 배선부 상에 배치된 더미 기판;
    상기 신호 배선부과 상기 더미 기판 사이에 상기 신호 배선부와 상기 더미 기판을 본딩하고, 상기 상부 비아와 연결된 본딩 패드를 포함하는 본딩부;
    상기 제2 면의 하부에 배치되고, 상기 레인 관통 비아와 연결된 하부 다층 배선층과 상기 하부 다층 배선층을 서로 연결하는 하부 비아를 포함하는 파워 전달 네트워크부; 및
    상기 파워 전달 네트워크부의 하부에 배치되고, 상기 하부 다층 배선층과 연결된 외부 연결 단자를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  13. 제12항에 있어서, 상기 본딩 패드는,
    상기 신호 배선부 상에 배치되고, 상기 상부 비아와 연결된 제1 본딩 패드, 및 상기 더미 기판의 하부에 배치되고 상기 제1 본딩 패드와 접합된 제2 본딩 패드를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  14. 제12항에 있어서, 상기 본딩 패드는, 상기 신호 배선부 상에 배치되고 상기 비아와 연결된 단일 본딩 패드를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  15. 제12항에 있어서, 상기 제1 면은 상기 기판의 전면이고, 상기 제2 면은 상기 기판의 후면인 것을 특징으로 하는 집적 회로 반도체 소자.
  16. 제12항에 있어서, 상기 외부 연결 단자로부터 상기 더미 기판 방향으로 상기 하부 다층 배선층, 상기 하부 비아, 상기 열 전달 관통 비아, 상기 열 전달 라인, 상기 상부 다층 배선층, 상기 상부 비아 및 상기 본딩 패드가 모두 연결된 열 전달 경로를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  17. 제12항에 있어서, 상기 매립형 레일은 파워 레일, 접지 레일 및 신호 레일중 어느 하나이고, 상기 매립형 레일은 상기 기판 상에서 제1 방향으로 연장되어 배치되고, 상기 국부 배선은 상기 기판 상에서 상기 제1 방향과 수직한 제2 방향으로 연장되어 배치된 것을 특징으로 하는 집적 회로 반도체 소자.
  18. 제1 면 및 상기 제1 면과 대향하는 제2 면을 갖되, 상기 제1 면은 전면이고 상기 제2 면은 후면인 기판;
    상기 제1 면 및 상기 제2 면 사이를 관통하는 레일 관통 비아;
    상기 제1 면의 상부에 배치되고, 상기 레일 관통 비아와 연결된 매립형 레일, 상기 국부 배선, 상기 국부 배선과 연결된 셀 비아, 및 상기 국부 배선과 연결된 트랜지스터를 포함하는 셀부;
    상기 셀부 상에 배치되고 상기 국부 배선과 상기 셀 비아를 통해 연결된 상부 다층 배선층 및 상기 상부 다층 배선층을 서로 연결하는 상부 비아를 포함하는 신호 배선부;
    상기 신호 배선부 상에 배치된 더미 기판;
    상기 신호 배선부과 상기 더미 기판 사이에 상기 신호 배선부와 상기 더미 기판을 본딩하고, 상기 상부 비아와 연결된 본딩 패드를 포함하는 본딩부;
    상기 제2 면의 하부에 배치되고, 상기 레인 관통 비아와 연결된 하부 다층 배선층과 상기 하부 다층 배선층을 서로 연결하는 하부 비아를 포함하는 파워 전달 네트워크부; 및
    상기 파워 전달 네트워크부의 하부에 배치되고, 상기 하부 다층 배선층과 연결된 외부 연결 단자를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  19. 제18항에 있어서, 상기 본딩 패드는,
    상기 신호 배선부 상에 배치되고, 상기 상부 비아와 연결된 제1 본딩 패드, 및 상기 더미 기판의 하부에 배치되고 상기 제1 본딩 패드와 접합된 제2 본딩 패드를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
  20. 제18항에 있어서, 상기 본딩 패드는, 상기 신호 배선부 상에 배치되고 상기 비아와 연결된 단일 본딩 패드를 포함하는 것을 특징으로 하는 집적 회로 반도체 소자.
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