JP4036764B2 - チップ・オン・チップ・モジュール構造 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、一般には半導体チップ設計に関し、詳細には、マイクロプロセッサおよびそれに付随するメモリなどの超大規模集積回路（ＶＬＳＩ）回路を内蔵した半導体チップのチップ・オン・チップ・パッケージの配電方法に関する。
【０００２】
【従来の技術】
チップ・オン・チップ・モジュール技術は、相互接続距離を短縮し、信号伝播速度を高速化することによって、システム密度の向上と動作周波数の向上を促進してきた。しかし、これらの向上や、チップ上の集積回路自体の集積密度の向上によって、一般にパッケージングの単位体積あたりの消費電力と発熱量が増大している。したがって、チップ・オン・チップ・モジュール、特に、超大規模集積（ＶＬＳＩ）回路を内蔵したモジュールでは、放熱が問題あるいは設計限界となることがある。
【０００３】
パフォーマンスの向上、消費電力の低減、およびチップの製造およびパッケージング・コストの低減を達成する必要から、半導体産業ではマルチチップ・パッケージがますます普及しつつある。図１に示すパッケージのように、コントロールド・コラプス・チップ・コネクション（Controlled Collapse Chip Connection：Ｃ４）相互接続（ＤＣＳＣ４）を使用したデュアル・チップ・スタック・パッケージは、何千ものチップ間接続を設ける手段となると同時に、１０Ｗ未満のスタックの十分な冷却も比較的低コストで行うことができる。
【０００４】
図１は、チップ・オン・チップ・パッケージ１（たとえばＣ４相互接続（ＤＣＳＣ４）パッケージを使用したデュアル・チップ・スタック・パッケージなど）の断面図である。チップ・オン・チップ・パッケージ１は、インターナショナル・ビジネス・マシーンズ・コーポレーションに共通譲渡されたバーティン（Bertin）等の米国特許第５９７７６４０号「HIghly Integrated Chip-on-Chip Packaging」の図６に開示されている関連技術のチップ・オン・チップ・モジュール１０を含む。共通譲渡されたバーティン等の米国特許第５９７７６４０号、出願番号第０９／１０５３８２号「Micro-flexTechnology in Semiconductor Packages」およびフェレンス（Ference）等の米国特許第６２２５６９９号「Chip-on-ChipInterconnections of Varied Characteristics」は、参照により本明細書に組み込まれる。
【０００５】
チップ・オン・チップ・モジュール１０は、マスタ・チップ３０とスレーブ・チップ４０とを含む。マスタ・チップ３０は、アクティブ側３１と裏側３２とを有する。スレーブ・チップ４０は、アクティブ側４１と裏側４２とを有する。マスタ・チップ３０のアクティブ側３１のパッド３５にはワイヤボンド２８が接続され、パッケージ基板７２の上面７３に接続されている。パッケージ基板７２の下面７４は、チップ・オン・チップ・パッケージ１を構造体またはデバイス（たとえばパッケージングの異なる階層）に接続するためのはんだボール７６に結合されている。マスタ・チップ３０の裏側３２とパッケージ基板７２の上面７３の間の接着剤７１によって、チップ・オン・チップ・モジュール１０がパッケージ基板７２に機械的に接続されている。樹脂ダム６６とカプセル材６４が、チップ（すなわちマスタ・チップ３０とスレーブ・チップ４０）を保護し、ワイヤボンド２８とチップ・オン・チップ・パッケージ１に耐久性を与える。金属蓋６２によって、チップ・オン・チップ・パッケージ１を、コンパクトにし、耐久性を持たせ、熱的に強化することができる。金属蓋６２は、チップ・オン・チップ・モジュール１０から放出された熱を拡散させる熱拡散材として機能することができる。接着剤７１と、金属蓋６２とスレーブ・チップ４０の裏側４２との間の接着剤とは、誘電性の組成を有することができる。
【０００６】
図２は、図１のチップ・オン・チップ・モジュール１０の断面図である（カプセル材６４は図示せず）。チップ・オン・チップ・モジュール１０は、関連技術により製作されたマスタ・チップ３０とスレーブ・チップ４０とを備える。（小さい方の）スレーブ・チップはシリコン・オン・インシュレータ（ＳＯＩ）技術で製作されており、バルクＣＭＯＳ技術で製作された（大きい方の）マスタ・チップ３０に（対面）接着されたものとして図示され、大きい方の（マスタ）チップ３０の縁部領域には、（ワイヤボンド２７および２９を介した）チップ・オン・チップ・モジュール１０の外部ＧＮＤおよびＶＤＤ供給接続がある。（たとえばマスタ・チップ３０上の）バルクＣＭＯＳ技術では、トランジスタはバルク半導体基板（たとえばバルク半導体基板３３）のアクティブ面３４に直接形成される。ＳＯＩチップ（たとえばスレーブ・チップ４０）では、トランジスタは半導体材料（たとえばシリコン）から成る半導体層４３上に形成され、この半導体層４３はバルク半導体基板４８（たとえばシリコン）上に形成された絶縁層４６（たとえばＳｉＯｘやＡｌ２Ｏ３）上に形成される。関連技術のＳＯＩチップでは、デバイス４７の動作を妨害するような静電気が絶縁層４６の両側に蓄積するのを防止する目的で、基板接点を絶縁層４６を貫通して設けて、バルク半導体基板４８と半導体層４３との間、またはバルク半導体基板４８と１つの電源プレーンとの間、あるいはその両方で電子を伝導させることができる。
【０００７】
チップ・オン・チップ・モジュール１０に電力供給するのに必要な電流（Ｉ）の一部は、小さい方のチップ（すなわちスレーブ・チップ４０）のアクティブ側４１のデバイス（たとえばＣＭＯＳトランジスタ、インバータなど）を動作させるために、小さい方のチップ（すなわちスレーブ・チップ４０）に配電される。チップ上のデバイス３７および４７（たとえば半導体デバイス、インバータ）には電源電圧ＶＤＤの全電流（Ｉ）が、従来の方式、たとえば、バック・エンド・オブ・ライン（ＢＥＯＬ）層、たとえばそれぞれマスタ・チップ３０およびスレーブ・チップ４０のＢＥＯＬ層５９および５２の、金属化層に形成された電源プレーン（たとえば５４、５５、５６、５７）を介して供給される。たとえば、小さい方のチップ（すなわちスレーブ・チップ４０）のアクティブ側４１のデバイス４７に供給される電流Ｉｄｓは、配線２９から大きい方のチップ（すなわちマスタ・チップ３０）の縁部を通り、マスタ・チップ３０のＢＥＯＬ層５９のＶＤＤ電源プレーン５４を通り、マスタ・チップ３０をスレーブ・チップ４０に接続する相互接続５０（たとえば１つまたは複数のはんだボール）を通った後、小さい方のチップ（すなわちスレーブ・チップ４０）のＢＥＯＬ層５２のＶＤＤ電源プレーン５６を通り、小さい方のチップ（すなわちスレーブ・チップ４０）の各デバイス（たとえばインバータなどのデバイス４７）を通り、小さい方のチップ（すなわちスレーブ・チップ４０）のＢＥＯＬ層５２の接地（ＧＮＤ）電源プレーン５７を通って、マスタ・チップ３０とスレーブ・チップ４０との間の相互接続５０（たとえばはんだボール）を介して、マスタ・チップ３０のＢＥＯＬ層５９の接地（ＧＮＤ）電源プレーン５６を通って接地線２７を通って電源電圧ＶＤＤまで配電される。
【０００８】
ＶＤＤ電源プレーン５４および５６、ＧＮＤ電源プレーン５５および５７は、特にスレーブ・チップ４０では、インピーダンス（たとえば抵抗）による損失を受けて、相互接続５０（たとえば一連のＣ４接続）および配線２９と、マスタ・チップ３０の電源プレーンを流れなければならない電流Ｉの部分にまで下がることに留意されたい。スレーブ・チップ４０との相互接続５０がマスタ・チップ３０の中央領域においてアクセス点を妨害し、電源プレーンの連続性を妨げるために、マスタ・チップ３０の電源プレーンとチップ・オン・チップ・モジュール１０のマスタ・チップ３０のアクティブ面３４上のデバイス（たとえばデバイス３７）との接続が、セラミック・シングル・チップ・パッケージにおける単一Ｃ４チップほどよくないことが、当業者ならわかるであろう。
【０００９】
マイクロプロセッサ・チップ技術の向上の結果、１ＧＨｚを超える周波数で稼働する一億個以上のトランジスタを含む半導体チップが製造されるようになり、必要ＲＡＭメモリ帯域幅が増大している。マイクロプロセッサとメモリを含むチップなど、２つのきわめてパフォーマンスの高いチップが合わさって１００ワット程度の電力を消費し、そのエネルギーを熱として放出することがある。これは、関連技術のＤＣＳＣ４設計の配電および放熱能力を超える可能性がある。プロセッサ、ワークステーション、グラフィクス・エンジン、音声認識システム、ネットワーク接続ゲーム・コンソールなど、コンパクト・モジュールの今後の応用分野では、プロセッサ・チップとメモリ・チップとの間できわめて高い帯域幅の接続を必要とし、１００Ｗを優に超える電力を消費すると考えられる。図２に示すＤＣＳＣ４モジュールでは、このような応用分野のＶＬＳＩチップに安定した低インピーダンス電力を供給するには不十分であり、そのような構成要素の十分な冷却を行えない可能性がある。十分な有効電力を配電するとともに副生成熱を放出させるという問題は、上記の高電力機器でＤＣＳＣ４パッケージングを最大限に活用することができるようにするために解決しなければならない問題である。
【００１０】
現在のほとんどのチップ設計では、電源プレーンは基本的に、各チップのバック・エンド・オブ・ライン（ＢＥＯＬ）金属化／配線層内に構築された２つの配線メッシュ網である。この２つの配線メッシュ網は、各チップのアクティブ側（たとえば３１および４１）のすべてのデバイス（たとえばトランジスタ）および回路に接地(ＧＮＤ)接続および電圧（ＶＤＤ）を供給する。パッケージ基板（たとえばパッケージ基板７２）にワイヤボンドされたチップ（たとえばマスタ・チップ３０）の場合、これらの電源プレーンを、マスタ・チップ３０のアクティブ側３１の比較的少数の冗長ワイヤ・ボンド・パッド（たとえば図１のパッド３５）に接続することができ、これはパッケージング後に、パッケージの１つまたは複数の導線に接続することができる。
【００１１】
【発明が解決しようとする課題】
高パフォーマンス、高出力チップ設計では、ワイヤボンド・パッケージ内の電源プレーンの抵抗によって、多大な「バウンス」が発生し、それによって回路が正常に動作することができなくなることがある。これは、一般に基板とチップとの間にはるかに多くの電源接続が使用可能で、チップ面全体にわたってより均一に分散し、したがって電源インピーダンスがより低い、Ｃ４パッケージに設計が移行する主な理由である。しかし、パフォーマンスのきわめて高いチップ群（たとえばマイクロプロセッサ−メモリ・モジュール）がＤＣＳＣ４パッケージに移行すると、チップ・オン・チップ・パッケージ１の外部のすべての接続をマスタ・チップ３０の周縁部からとらなければならなくなるため、低インピーダンス電源の可用性が再び問題になる。
【００１２】
したがって、当業界では、上記の問題を解決することができるチップ配電設計が必要である。
【００１３】
【課題を解決するための手段】
本発明の第一の態様は、チップ・オン・チップ・モジュール構造であって、第１の半導体チップの第２の側が電源電圧ＶＤＤに電気的に結合されるように適合化された、第１の半導体チップの第１の側にある第１の配線層と第１の半導体チップの第２の側にある第１の導電性基板とを含む第１の半導体チップと、第２の半導体チップの第２の側が接地電圧ＧＮＤに電気的に結合されるように適合化された、第２の半導体チップの第１の側にある第２の配線層と第２の半導体チップの第２の側にある第２の導電性基板とを含む第２の半導体チップとを含み、第１の半導体チップの第１の側が第２の半導体チップの第１の側に電気的に結合され、第１の半導体チップと第２の半導体チップが電源電圧ＶＤＤと接地電圧ＧＮＤとから電力を受け取るように適合化された、チップ・オン・チップ・モジュール構造を提供する。
【００１４】
本発明の第二の態様は、チップ・オン・チップ・モジュール構造を形成する方法であって、第１の半導体チップの第２の側が電源電圧ＶＤＤに電気的に結合されるように適合化された、第１の半導体チップの第１の側にある第１の配線層と第１の半導体チップの第２の側にある第１の導電性基板とを含む第１の半導体チップを設けるステップと、第２の半導体チップの第２の側が接地電圧ＧＮＤに電気的に結合されるように適合化された、第２の半導体チップの第１の側にある第２の配線層と第２の半導体チップの第２の側にある第２の導電性基板とを含む第２の半導体チップを設けるステップと、第１の半導体チップと第２の半導体チップが電源電圧ＶＤＤと接地電圧ＧＮＤとから電力を受け取るように適合化され、第１の半導体チップの第１の側を第２の半導体チップの第１の側に電気的に結合するステップとを含む、チップ・オン・チップ・モジュール構造を形成する方法を提供する。
【００１５】
本発明のチップ・オン・チップ・モジュールは、関連技術の限界を克服する。たとえば、本発明は、相互接続密度を向上させ、放熱率を高め、消費電力を低減し、チップ・オン・チップ・モジュールへのより効率的な配電を容易にする。
【００１６】
【発明の実施の形態】
図３は、本発明の実施形態による、セミコンダクタ・オン・インシュレータ（Semiconductor-on-insulator：ＳＣＯＩ）チップ２４０と、ＳＣＯＩチップ２４０のバルク半導体基板１４８の表面２４２に配置された（導電層２６２で形成された）外部電源プレーンの断面図である。導電層２６２は、導電性かつ熱伝導性とすることができる。バルク半導体基板１４８の表面２４２は、ＳＣＯＩチップ２４０の裏側でもある。バルク半導体基板１４８は、図３ではＳＣＯＩチップ２４０の裏側にあるように図示されている。ＳＣＯＩチップ２４０は、シリコン・オン・インシュレータ（ＳＯＩ）チップ、または他のセミコンダクタ・オン・インシュレータ・チップで構成することができる。ＳＣＯＩチップ２４０は、プレーナ下層バルク半導体基板１４８と、プレーナ中間絶縁層２４６（たとえば絶縁誘電層）と、浅いトレンチ分離（ＳＴＩ）２４３によって分離された半導体層１４３の半導体基板材料から成る複数の「島」を含むアクティブ層とを有する。ＳＣＯＩチップ２４０は、（バルク半導体基板１４８の内面２４９上にある）複数の低インピーダンス接点２４８とバック・エンド・オブ・ライン（ＢＥＯＬ）配線層２５９（たとえば接地（ＧＮＤ）電源プレーン２５７）との間に延在する複数の電流伝導ビア（ＰＣＶ）（すなわちＰＣＶ１４５、２４５、．．．）を含む。複数のＰＣＶ（すなわちＰＣＶ１４５、２４５、．．．）は、ＳＣＯＩチップ２４０または他のチップ（図５参照）あるいはその両方、または１つのチップまたは各チップの１つまたは複数の部分に供給する必要がある全電流（Ｉ１）を伝導することができる。図３に示すように、ＳＣＯＩチップ２４０の裏側２４２に供給される電流（Ｉ１）の一部を使用して、ＳＣＯＩチップ２４０の反対側のアクティブ側２４１に形成された複数の半導体デバイス（たとえばＣＭＯＳインバータに代表されるデバイス２４７）に電力供給することができる。ＢＥＯＬ配線層２５９は、図３ではＳＣＯＩチップ２４０のアクティブ側２４１にあるものとして図示されている。導電層２６２から成る外部電源プレーンは、電源（ＶＤＤ）に電気的に接続され、バルク半導体基板１４８を電流１６０が通ることによって、ＢＥＯＬ配線層２５９内の内部電源プレーン（たとえばＶＤＤ電源プレーン２５６）に結合される。
【００１７】
導電層２６２から成る外部電源プレーンは、ＳＣＯＩチップ２４０の裏側２４２に配置されており、ＳＣＯＩチップ２４０のアクティブ側２４４にあるデバイス２４７（たとえば半導体デバイス）に（バルク半導体基板１４８を介して）電気的に接続された金属層（たとえば図１の金属蓋６２）を含むことができる。導電層２６２は、ＳＣＯＩチップ２４０の裏側２４２と電気的に接触し、共形に物理的に接触している。したがって、導電層２６２とＳＣＯＩチップ２４０の裏側２４２との間に配置される接着剤は、誘電性組成物ではなく熱伝導性および導電性組成物とすることができる。
【００１８】
電流伝導ビアＰＣＶ（すなわちＰＣＶ１４５、２４５、．．．）は、低インピーダンス接点２４８から絶縁／誘電層または領域（たとえば絶縁層２４６およびＳＴＩ２４３）または半導体層１４３の半導体材料あるいはその両方を通って、ＢＥＯＬ配線層２５９内の他の導線まで、またはＢＥＯＬ配線層２５９を通過してＳＣＯＩチップ２４０のアクティブ側２４１の外面まで延びている。バルク半導体基板１４８を十分にドーピングし、（たとえばプロセス技法によって）低インピーダンス接点２４８を設ければ、当該ＳＣＯＩチップ２４０の動作のための電源電圧（たとえばＶＤＤ）との相互接続２５０は不要になる。「十分にドーピングされた」とは、ＶＤＤおよびＧＮＤ接続を考慮して、（バルク半導体基板１４８内の電流１６０として表された）電流（Ｉ１）を、ＳＣＯＩチップ２４０の裏側２４２からＳＣＯＩチップ２４０のアクティブ側２４１まで伝えるのに十分にドーピングされていることを意味する。電源電圧ＶＤＤとＢＥＯＬ配線層２５９内のＶＤＤ電源プレーン２５６との接続は、ＳＣＯＩチップ２４０の裏側２４２をＶＤＤに接触させることによって行うことができる。
【００１９】
図３に示すように、（導電層２６２から成る）外部電源プレーンを使用して電源電圧ＶＤＤの電流（Ｉ１）を供給することによって、ＳＣＯＩチップ２４０に同じ電力を供給するのに従来必要であった外部相互接続２５０が不要になる。たとえば、図５のように隣接フリップ・チップにＶＤＤを供給するために必要な場合を除き、ＶＤＤ用のＣ４コネクタが不要になる。他の様々な実施形態では、バルク半導体基板１４８に電気的に結合された（導電層２６２から成る）外部電源プレーンを、ＳＣＯＩチップ２４０の論理Ｈｉｇｈ電圧（ＶＤＤ）または論理Ｌｏｗ電圧（ＧＮＤ）のいずれかの電源プレーンに電気的に結合することができる。
【００２０】
電流伝導ビアＰＣＶ（すなわちＰＣＶ１４５、２４５、．．．）は、当業者に周知の任意のプロセスによって、ＳＴＩ２４３の誘電材料（たとえばＰＣＶ２４５）または半導体の「島」を貫通して延びるように構成することができる（たとえばＰＣＶ１４５は、半導体デバイス、インバータなどのデバイス２４７を含み、ＳＴＩ２４３によって境界を画された半導体層１４３のバルク半導体材料を貫通することができる）。電流伝導ビアＰＣＶ（すなわちＰＣＶ１４５、２４５、．．．）は、反応性イオン・エッチング（ＲＩＥ）、穿孔などを行った後に導電材料（たとえばＴｉＮやＷなどの金属または合金）を充填し、その後で必要に応じてアニールするなど、周知の機械的技法または化学的技法またはリソグラフ技法あるいはこれらの組合せによって形成することができる。
【００２１】
図４は、本発明の実施形態による、バルク半導体チップ３３０のバルク半導体基板３３３の表面３２０に配置されたバルク半導体チップ３３０と（導電層３６２から成る）外部電源プレーンの断面図である。導電層３６２は、導電性かつ熱伝導性である。バルク半導体基板３３３の表面３２０は、バルク半導体チップ３３０の裏側でもある。図４では、バルク半導体基板３３３はバルク半導体チップ３３０の裏側にあるものとして図示されている。バルク半導体チップ３３０は、図のような内部配電構造を有する。バルク半導体チップ３３０は、プレーナ・バルク半導体基板３３３を含む。バルク半導体基板３３３は、バルク半導体チップ３３０のアクティブ側３１０にアクティブ面３４０を有する。アクティブ側３１０のアクティブ面３４０には、支持デバイスが組み込まれている。バルク半導体チップ３３０は、アクティブ面３４０上に複数の低インピーダンス接点３４８を含む。バルク半導体チップ３３０は、電源プレーン（すなわちＢＥＯＬ配線層３５９のＧＮＤ電源プレーン３５５）と複数の低インピーダンス接点３４８との間に延びる複数の電流伝導ビアＰＣＶ（すなわちＰＣＶ３４５）も含む。この複数のＰＣＶ（すなわちＰＣＶ３４５）は、バルク半導体チップ３３０または他のチップ（図５参照）あるいはその両方、またはバルク半導体チップ３３０または他のチップあるいはその両方の１つまたは複数の部分に供給する必要がある全電流（Ｉ２）を伝導することができる。
【００２２】
図４に示すように、バルク半導体チップ３３０の裏側３２０に供給される電流（Ｉ２）の一部を使用して、バルク半導体チップ３３０のアクティブ側３１０上に形成されたデバイス３７０（たとえばＣＭＯＳインバータ、インバータ、インダクタやキャパシタなどの受動デバイスなどに代表される半導体）に電力供給することができる。図４では、ＢＥＯＬ配線層３５９は、バルク半導体チップ３３０のアクティブ側３１０上にあるものとして図示されている。導電層３６２から成る外部電源プレーンは、バルク半導体基板３３３から内部電源プレーン（たとえばＢＥＯＬ配線層３５９内のＶＤＤ電源プレーン３５４）に電流３６０が通ることによって電源電圧（たとえばＶＤＤ）またはＧＮＤに電気的に結合される。
【００２３】
バルク半導体チップ３３０の裏側３２０に配置された導電層３６２から成る外部電源プレーンは、（バルク半導体基板３３３を介して）バルク半導体チップ３３０のアクティブ面３４０上のデバイス３７０に電気的に結合された金属層（たとえば図１の金属蓋６２などの金属蓋）を含むことができる。導電層３６２は、バルク半導体チップ３３０の裏側３２０と電気的に接触し、共形に物理的に接触している。したがって、バルク半導体チップ３３０の導電層３６２と裏側３２０との間にある接着剤は、誘電性組成物ではなく熱伝導性および導電性の組成物とすることができる。
【００２４】
電流導電ビアＰＣＶ（すなわちＰＣＶ３４５）は、低インピーダンス接点３４８からバルク半導体チップ３３０のＢＥＯＬ配線層３５９を通り電源プレーン（たとえばＶＤＤ電源プレーン３５４）まで、またはＢＥＯＬ配線層３５９内の他の導電体まで、またはＢＥＯＬ配線層３５９を貫通してバルク半導体チップ３３０のアクティブ面３１０の外面まで、あるいはこれらのすべてにまで延びている。バルク半導体基板３３３が十分にドーピングされ、（たとえばプロセス技法により）低インピーダンス接点３４８を設けた場合、電源（たとえばＶＤＤ）との相互接続２５０（たとえばＣ４はんだボール）は、バルク半導体チップ３３０の動作にとって不要である。十分にドーピングされたとは、ＶＤＤおよびＧＮＤ接続を考慮して、（バルク半導体基板３３３内の電流３６０として表された）電流（Ｉ２）が、バルク半導体チップ３３０の裏側３２０からバルク半導体チップ３３０のアクティブ側３１０まで伝導するのに十分にドーピングされた、という意味である。接地（ＧＮＤ）電圧からバルク半導体チップ３３０のＢＥＯＬ配線層３５９のＧＮＤ電源プレーン３５５への接続は、バルク半導体チップ３３０の裏側３２０をＧＮＤに接触させることによって行うことができる。
【００２５】
図４に示すように、（導電層３６２から成る）外部電源プレーンを使用して接地（ＧＮＤ）電圧の電流（Ｉ２）を供給することにより、バルク半導体チップ３３０内に同じ電力を供給するのに従来必要であった外部相互接続２５０が不要になる。たとえば、図５に示すように隣接フリップ・チップにＶＤＤを供給するために必要な場合を除き、ＶＤＤ用のＣ４コネクタが不要になる。他の様々な実施形態では、バルク半導体基板３３３に電気的に接続された（導電層３６２から成る）外部電源プレーンは、バルク半導体チップ３３０の論理Ｈｉｇｈ電圧（ＶＤＤ）または論理Ｌｏｗ電圧（ＧＮＤ）電源プレーンのいずれかに電気的に結合することができる。電流伝導ビアＰＣＶ（すなわちＰＣＶ３４５）は、当業者に周知のプロセスによって形成することができる。
【００２６】
図５は、図４のバルク半導体チップ３３０を図３のＳＣＯＩチップ２４０に装着するフリップ・チップ装着によって形成されたチップ・オン・チップ・モジュール４１０の断面図である。モジュール４１０は、ＳＣＯＩチップ２４０上のデバイス（たとえば半導体デバイス２４７）とバルク半導体チップ３３０上のデバイス（たとえばデバイス３７０）とを相互接続する複数の相互接続２５０（たとえばＣ４はんだボール）を含む。相互接続２５０の間の空間３５２に樹脂ダム（たとえば図１の樹脂ダム６６を参照）と誘電カプセル材（たとえば図１のカプセル材６４を参照）を充填して、チップ３３０および２４０を保護し、チップ・オン・チップ・モジュール４１０に耐久性をもたせることができる。
【００２７】
ＳＣＯＩチップ２４０の裏側２４２の導電層２６２は、チップ・オン・チップ・モジュール４１０を電源電圧（たとえばＶＤＤまたはＧＮＤ）に電気的に接触させる金属蓋とすることができ、バルク半導体基板１４８の金属と、チップ３３０および２４０内の１つまたは複数の電源プレーンとに電気的に接触している。導電層２６２は、導電層２６２がＳＣＯＩチップ２４０内に発生した熱を放散させる熱拡散器として機能することができるようにする熱伝導性金属（たとえば導電性かつ熱伝導性の金属）を含むことができる。導電層２６２とＳＣＯＩチップ２４０の裏側２４２との間の接着剤は、導電性かつ熱伝導性の組成物を含むものとすることができる。
【００２８】
バルク半導体チップ３３０の裏側３２０の導電層３６２、チップ・オン・チップ・モジュール４１０を電源電圧（たとえばＶＤＤまたはＧＮＤ）に電気的に接触させる金属蓋とすることができ、バルク半導体基板３３３の金属と、チップ３３０および２４０内の１つまたは複数の電源プレーンとに電気的に接触している。導電層３６２は、導電層３６２がバルク半導体チップ３３０内に発生した熱を放散させる熱拡散器として機能することができるようにする熱伝導性金属（たとえば導電性かつ熱伝導性の金属）を含むことができる。導電層３６２とバルク半導体チップ３３０の裏側３２０との間の接着剤は、導電性かつ熱伝導性の組成物を含むことができる。
【００２９】
モジュール４１０内の電力を（半導体デバイス２４７などの内部デバイスの動作のために）ＳＣＯＩチップ２４０に供給するのに必要な電流（Ｉ）の一部または全部を、それぞれチップ２４０および３３０のバルク半導体基板２４８または３３３あるいはその両方に通すことができる。図３および図４のバルク半導体基板１４８および３３３内の電流１６０および３６０を参照されたい。半導体デバイス２４７は、たとえばＣＭＯＳトランジスタ、インバータなどを含むことができる。全電流（Ｉ）を、それぞれＳＣＯＩチップ２４０およびバルク半導体チップ３３０のＢＥＯＬ配線層２５９および３５９内の金属化層に形成された電源プレーン（たとえばＶＤＤ電源プレーン３５４、ＧＮＤ電源プレーン３５５、ＶＤＤ電源プレーン２５６、ＧＮＤ電源プレーン２５７）を通して配電することができる。電流（Ｉ）の第一の部分（たとえばＩ１）を使用してＳＣＯＩチップ２４０上のデバイス（たとえば半導体デバイス２４７）に電力供給すると同時に、電流（Ｉ）の第２の部分（たとえばＩ２）を使用してバルク半導体チップ３３０上のデバイス（たとえばデバイス３７０）に電力供給し、Ｉ＝Ｉ１＋Ｉ２となるようにすることができる。
【００３０】
デバイス３７０は、ＣＭＯＳインバータ、インバータ、インダクタやキャパシタなどの受動電子デバイスに代表される半導体とすることができる。バルク半導体チップ３３０が含む電子デバイスが受動電子デバイスのみである場合、本明細書ではそのバルク半導体チップ３３０を「受動デバイス半導体チップ」と呼ぶ。受動電子デバイスではない電子デバイスを含まない場合を除けば、本発明は、本発明に関するバルク半導体チップ３３０の特徴（たとえばＰＣＶ３４５）をすべて含む。
【００３１】
他の実施形態では、モジュール内のバルク半導体チップ３３０は、第１の電圧と第２の電圧の２種類の動作電圧を有する。第１の電圧は、バルク半導体チップ３３０の「コア」に関連づけられた「コア」電圧である。第２の電圧は、コア電圧より高く、たとえばバルク半導体チップ３３０の周縁部にあるインタフェース回路の駆動などに使用される。バルク半導体チップ３３０の「コア」内の電源プレーンには、本明細書に開示の方式でモジュールのチップの基板を介して電流を供給することができると同時に、バルク半導体チップ３３０の他の電源プレーンにはバルク半導体チップ３３０のアクティブ側３１０上の接点を介して従来の方式（たとえばワイヤボンドを介して）で電流を供給することができる。
【００３２】
他の実施形態では、ＳＣＯＩチップ２４０およびバルク半導体チップ３３０内を伝導される電流Ｉ、またはその一部Ｉｓを使用して、電流ＩまたはＩｓがＳＣＯＩチップ２４０のデバイスを順に流れ、その後、バルク半導体チップ３３０のデバイスを流れるように、ＳＣＯＩチップ２４０およびバルク半導体チップ３３０上のデバイス（たとえば半導体デバイス２４７および３７０）に電力供給することができる。このような代替実施形態では、上記デバイスの動作電圧の合計にほぼ等しい電源電圧（たとえば、図５のチップ２４０および３３０内の半導体デバイス２４７および３７０にそれぞれ付随するＶＤＤ＋ＶＤＤ）が、ＳＣＯＩチップ２４０の裏側２４２の導電層２６２に接続されると同時に、接地（ＧＮＤ）電圧をバルク半導体チップ３３０の裏側３２０の導電層３６２に接続されることになる。このような代替実施形態では、各チップ上のデバイスの入力と出力の間の、光学的アイソレーションなどの電気（たとえば電圧）分離が必要になる場合がある。このような代替実施形態では、各チップと並列に電気的に接続された１つまたは複数の電圧レギュレータまたは電流バイパス回路あるいはその両方があれば有利であろう。このようにして、チップ上のデバイス（またはそのサブセット）を第１の電圧で動作させると同時に、第２のチップ上のデバイス（またはそのサブセット）を第２の電圧（第１の電圧と等しくなくてもよい）で動作させることができ、それによってチップ・オン・チップ・モジュール４１０に供給する電源電圧が一つのみで済む。
【００３３】
図５には、チップ・オン・チップ・モジュール４１０がバルク半導体チップ３３０にはんだ付け式に結合されたＳＣＯＩチップ２４０を有するものとして図示されているが、図５の様々な変形態様も本発明の範囲内に含まれる。
【００３４】
図５の第１の変形態様では、バルク半導体チップ３３０を第２のＳＣＯＩチップに置き換えて、第２のＳＣＯＩチップ（たとえば、ＳＣＯＩチップ２４０用の導電ビアを含む本明細書に記載のものと同じ特性を有するＳＣＯＩチップ）にはんだ付け式に結合された第１のＳＣＯＩチップ（たとえばＳＣＯＩチップ２４０）を含むチップ・オン・チップ・モジュールを形成することができる。第１および第２のＳＣＯＩチップのいずれか一方または両方をＳＯＩチップとすることもできる。
【００３５】
図５の第２の変形態様では、ＳＣＯＩチップ２４０を第２のバルク半導体チップで置き換えて、第２のバルク半導体チップ（たとえばバルク半導体チップ３３０用の導電ビアを含む本明細書に記載のものと同じ特性を有するバルク半導体チップ）にはんだ付け式に結合された第１のバルク半導体チップ（たとえばバルク半導体チップ３３０）を含むチップ・オン・チップ・モジュールを形成することができる。第１および第２のバルク半導体チップのバルク半導体基板は、ＶＤＤおよびＧＮＤ接続を考慮して、基板が十分に導通するように反対の極性のドーピングを施さなければならない。具体的には、第１のバルク半導体チップ（たとえばバルク半導体チップ３３０）がＧＮＤに結合され、第２のバルク半導体チップがＶＤＤに結合された状態で、第１のバルク半導体チップのバルク半導体基板にはｐ型ドーピングが施され、第２のバルク半導体チップのバルク半導体基板はｎ型ドーピングが施される。
【００３６】
図５の第３の変形態様では、ＳＣＯＩチップ２４０を第１の受動デバイス半導体チップと置き換えて、バルク半導体チップ３３０にはんだ付け式に結合された第１の受動デバイス半導体チップを含むチップ・オン・チップ・モジュールを形成することもできる。第１の受動デバイス半導体チップの裏側はＶＤＤに電気的に結合され、バルク半導体チップ３３０の裏側３２０はＧＮＤに電気的に結合されているため、第１の受動デバイス半導体チップのバルク半導体基板は、ｎ型ドーピングを含み、バルク半導体チップ３３０のバルク半導体基板３３３はｐ型ドーピングを含む。あるいは、逆に、第１の受動デバイス半導体チップの裏側がＧＮＤに電気的に結合され、バルク半導体チップ３３０の裏側３２０がＶＤＤに電気的に結合されている場合、第１の受動デバイス半導体チップのバルク半導体基板はｐ型ドーピングを含み、バルク半導体チップ３３０のバルク半導体基板３３３はｎ型ドーピングを含むことになる。
【００３７】
図５の第４の変形態様は、図５の第３の変形態様から導き出されたもので、バルク半導体チップ３３０を第２の受動デバイス半導体チップに置き換えて、第２の受動デバイス半導体チップにはんだ付け式に結合された第１の受動デバイス半導体チップを含むチップ・オン・チップ・モジュールを形成する。第１の受動デバイス半導体チップの裏側がＶＤＤに電気的に結合され、第２の受動デバイス半導体チップの裏側がＧＮＤに結合されているため、第１の受動デバイス半導体チップのバルク半導体基板は、ｎ型ドーピングを含み、第２の受動デバイス半導体チップのバルク半導体基板はｐ型ドーピングを含む。
【００３８】
図５の第５の変形態様では、バルク半導体チップ３３０を受動デバイス半導体チップに置き換えて、受動デバイス半導体チップにはんだ付け式に結合されたＳＣＯＩチップ２４０を含むチップ・オン・チップ・モジュールを形成する。受動デバイス半導体チップの裏側がＧＮＤに結合されているため、受動デバイス半導体チップのバルク半導体基板はｐ型ドーピングを含む。あるいは、逆に、受動デバイス半導体チップの裏側をＶＤＤに電気的に結合した場合は、受動デバイス半導体チップのバルク半導体基板はｎ型ドーピングを含むことになる。
【００３９】
図５は、上述のようにチップ・オン・チップ・モジュール４１０がＶＤＤとＧＮＤとに結合された、チップ・オン・チップ・モジュール４１０とＶＤＤとＧＮＤとを含むチップ・オン・チップ・モジュール構造とみなすこともできる。
【００４０】
本発明について、特定の実施形態を参照しながら示し、説明したが、当業者なら、本発明の主旨および範囲から逸脱することなく、形態、材料、および詳細における上記およびその他の変更および変形態様も可能であることがわかるであろう。したがって、本発明の真の範囲および内容を判断するには、特許請求の範囲を精査すべきである。
【００４１】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４２】
（１）第１の半導体チップの第２の側が電源電圧ＶＤＤに電気的に結合されるように適合化された、第１の半導体チップの第１の側にある第１の配線層と第１の半導体チップの第２の側にある第１の導電性基板とを含む第１の半導体チップと、
第２の半導体チップの第２の側が接地電圧ＧＮＤに電気的に結合されるように適合化された、第２の半導体チップの第１の側にある第２の配線層と第２の半導体チップの第２の側にある第２の導電性基板とを含む第２の半導体チップとを含み、
前記第１の半導体チップの前記第１の側が前記第２の半導体チップの前記第１の側に電気的に結合され、前記第１の半導体チップと前記第２の半導体チップが前記電源電圧ＶＤＤと前記接地電圧ＧＮＤとから電力を受け取るように適合化された、チップ・オン・チップ・モジュール構造。
（２）第１の導電層が前記第１の半導体チップの前記第２の側に配置され、前記電源電圧ＶＤＤに電気的に結合されるように適合化され、
第２の導電層が前記第２の半導体チップの前記第２の側に配置され、前記接地電圧ＧＮＤに電気的に結合されるように適合化された、上記（１）に記載のチップ・オン・チップ・モジュール構造。
（３）前記第１の導電層が、前記第１の半導体チップ内で発生した熱を放熱するのに十分な熱伝導性を有し、前記第２の導電層が前記第２の半導体チップ内で発生した熱を放熱するのに十分な熱伝導性を有する、上記（２）に記載のチップ・オン・チップ・モジュール構造。
（４）前記第１の半導体チップがセミコンダクタ・オン・インシュレータ（semiconductor-on-insulator：ＳＣＯＩ）チップであり、前記第２の半導体チップがバルク半導体チップである、上記（１）に記載のチップ・オン・チップ・モジュール構造。
（５）前記第１の半導体チップが第１のＳＣＯＩチップで、第１の電気デバイスが第１の半導体デバイスであり、前記第２の半導体チップが第２のＳＣＯＩチップで、第２の電気デバイスが第２の半導体デバイスである、上記（１）に記載のチップ・オン・チップ・モジュール構造。
（６）前記第１の半導体チップが第１のバルク半導体チップであり、前記第２の半導体チップが第２のバルク半導体チップである、上記（１）に記載のチップ・オン・チップ・モジュール構造。
（７）前記第１の半導体チップが受動デバイス半導体チップであり、前記第２の半導体チップが、ＳＣＯＩチップとバルク半導体チップとから成るグループから選択された、上記（１）に記載のチップ・オン・チップ・モジュール構造。
（８）前記第１の半導体チップが、ＳＣＯＩチップとバルク半導体チップとから成るグループから選択され、前記第２の半導体チップが受動デバイス半導体チップである、上記（１）に記載のチップ・オン・チップ・モジュール構造。
（９）前記第１の半導体チップが、第１の導電ビアと第１の電気デバイスとをさらに含み、前記第１の配線層が第１のバック・エンド・オブ・ライン（ＢＥＯＬ）配線層であり、前記第１の導電基板が、前記第１の半導体チップの前記第２の側と前記第１の導電ビアとの間で第１の電流を伝導するのに十分にドーピングされた第１のバルク半導体基板であり、前記第１の導電ビアが前記第１のバルク半導体基板を前記第１のＢＥＯＬ配線層に電気的に結合し、前記第１のＢＥＯＬ配線層が前記第１の電気デバイス内に前記第１の電流の一部を伝導するように適合化され、
前記第２の半導体チップが第２の導電ビアと第２の電気デバイスとをさらに含み、前記第２の配線層が第２のバック・エンド・オブ・ライン（ＢＥＯＬ）配線層であり、前記第２の導電性基板が、前記第２の半導体チップの前記第２の側と前記第２の導電ビアとの間で第２の電流を伝導するのに十分にドーピングされた第２のバルク半導体基板であり、前記第２の導電ビアが前記第２のバルク半導体基板を前記第２のＢＥＯＬ配線層に電気的に結合し、前記第２のＢＥＯＬ配線層が前記第２の電気デバイス内に前記第２の電流の一部を伝導するように適合化された、上記（１）に記載のチップ・オン・チップ・モジュール構造。
（１０）第１の導電層が前記第１の半導体チップの前記第２の側に配置され、前記電源電圧ＶＤＤに電気的に結合され、
第２の導電層が前記第２の半導体チップの前記第２の側に配置され、前記接地電圧ＧＮＤに電気的に結合され、
ＶＤＤからＧＮＤへの電圧降下が前記第１の電流および前記第２の電流を発生させ、
前記第１のＢＥＯＬ配線層が前記第１の電流の前記一部を前記第１の電気デバイス内に伝導し、
前記第２のＢＥＯＬ配線層が前記第２の電流の前記部分を前記第２の電気デバイス内に伝導する、上記（９）に記載のチップ・オン・チップ・モジュール構造。
（１１）第１の半導体チップの第２の側が電源電圧ＶＤＤに電気的に結合されるように適合化された、第１の半導体チップの第１の側にある第１の配線層と第１の半導体チップの第２の側にある第１の導電性基板とを含む第１の半導体チップを設けるステップと、
第２の半導体チップの第２の側が接地電圧ＧＮＤに電気的に結合されるように適合化された、第２の半導体チップの第１の側にある第２の配線層と第２の半導体チップの第２の側にある第２の導電性基板とを含む第２の半導体チップを設けるステップと、
前記第１の半導体チップと前記第２の半導体チップが前記電源電圧ＶＤＤと前記接地電圧ＧＮＤとから電力を受け取るように適合化され、前記第１の半導体チップの前記第１の側を前記第２の半導体チップの前記第１の側に電気的に結合するステップとを含む、チップ・オン・チップ・モジュール構造を形成する方法。
（１２）前記第１の導電層が前記電源電圧ＶＤＤに電気的に結合されるように適合化された、前記第１の半導体チップの前記第２の側に第１の導電層を配置するステップと、
前記第２の導電層が前記接地電圧ＧＮＤに電気的に結合されるように適合化された、前記第２の半導体チップの前記第２の側に第２の導電層を配置するステップとをさらに含む、上記（１１）に記載の方法。
（１３）前記第１の導電層が、前記第１の半導体チップ内に発生した熱を放熱するのに十分な熱伝導性を有し、前記第２の導電層が前記第２の半導体チップ内に発生した熱を放熱するのに十分な熱伝導性を有する、上記（１２）に記載の方法。
（１４）前記第１の半導体チップがセミコンダクタ・オン・インシュレータ（ＳＣＯＩ）チップであり、前記第２の半導体チップがバルク半導体チップである、上記（１１）に記載の方法。
（１５）前記第１の半導体チップが第１のＳＣＯＩチップで、前記第１の電気デバイスが第１の半導体装置であり、前記第２の半導体チップが第２のＳＣＯＩチップであり、前記第２の電気デバイスが第２の半導体デバイスである、上記（１１）に記載の方法。
（１６）前記第１の半導体チップが第１のバルク半導体チップであり、前記第２の半導体チップが第２のバルク半導体チップである、上記（１１）に記載の方法。
（１７）前記第１の半導体チップが受動デバイス半導体チップであり、前記第２の半導体チップが、ＳＣＯＩチップとバルク半導体チップとから成るグループから選択された、上記（１１）に記載の方法。
（１８）前記第１の半導体チップが、ＳＣＯＩチップとバルク半導体チップとから成るグループから選択され、前記第２の半導体チップが受動デバイス半導体チップである、上記（１１）に記載の方法。
（１９）前記第１の半導体チップが第１の導電ビアと第１の電気デバイスとをさらに含み、前記第１の配線層が第１のバック・エンド・オブ・ライン（ＢＥＯＬ）配線層であり、前記第１の導電性基板が、前記第１の半導体チップの前記第２の側と前記第１の導電ビアとの間で第１の電流を伝導するのに十分にドーピングされた第１のバルク半導体基板であり、前記第１の導電ビアが前記第１のバルク半導体基板を前記第１のＢＥＯＬ配線層に電気的に結合し、前記第１のＢＥＯＬ配線層が前記第１の電気デバイス内に前記第１の電流の一部を伝導するよう適合化され、
前記第２の半導体チップが、第２の導電ビアと第２の電気デバイスとをさらに含み、前記第２の配線層が第２のバック・エンド・オブ・ライン（ＢＥＯＬ）配線層であり、前記第２の導電性基板が、前記第２の半導体チップの前記第２の側と前記第２の導電ビアとの間で第２の電流を伝導するのに十分にドーピングされた第２のバルク半導体基板であり、前記第２の導電ビアが前記第２のバルク半導体基板を前記第２のＢＥＯＬ配線層に電気的に結合し、前記第２のＢＥＯＬ配線層が前記第２の電気デバイス内に前記第２の電流の一部を伝導するように適合化された、上記（１１）に記載の方法。
（２０）前記電源電圧ＶＤＤに電気的に結合されるように適合化された第１の導電層を前記第１の半導体チップの前記第２の側に配置するステップと、
前記接地電圧ＧＮＤに電気的に結合されるように適合化された、第２の導電層を前記第２の半導体チップの前記第２の側に配置するステップと、
ＶＤＤからＧＮＤへの電圧降下によって前記第１の電流と前記第２の電流とを発生させるステップと、
前記第１のＢＥＯＬ配線層によって前記第１の電流の一部を前記第１の電気デバイス内に伝導するステップと、
前記第２のＢＥＯＬ配線層によって前記第２の電流の一部を前記第２の電気デバイス内に伝導するステップとをさらに含む、上記（１９）に記載の方法。
【図面の簡単な説明】
【図１】関連技術による、チップ・オン・チップ・モジュールを含むチップ・オン・チップ・パッケージを示す断面図である。
【図２】図１のチップ・オン・チップ・モジュールの詳細断面図である。
【図３】本発明の実施形態による、電源プレーンがＳＣＯＩチップを介してＳＣＯＩチップのアクティブ側の半導体デバイスに電気的に結合されるようにＳＣＯＩチップの裏側に配置された電源プレーンを有するセミコンダクタ・オン・インシュレータ（ＳＣＯＩ）チップを示す断面図である。
【図４】本発明の実施形態による、電源プレーンがバルク半導体チップを介してバルク半導体チップのアクティブ側の半導体デバイスに電気的に接続されるようにバルク半導体チップの裏側に配置された電源プレーンを有するバルク半導体チップを示す断面図である。
【図５】図４のバルク半導体チップを図３のＳＣＯＩチップにフリップ・チップ装着することによって形成されたチップ・オン・チップ・モジュールを示す断面図である。
【符号の説明】
１４３ 半導体層
１４５、２４５ 電流伝導ビア
１４８ バルク半導体基板
１６０、３６０ 電流
２４０ ＳＣＯＩチップ
２４１、２４４、３１０ アクティブ面
２４２ 裏側
２４３ 浅いトレンチ分離
２４６ プレーナ絶縁層
２４７、３７０ デバイス
２４８ 低インピーダンス接点
２５０ 相互接続
２５６、３５４ ＶＤＤ電源プレーン
２５７、３５５ ＧＮＤ電源プレーン
２５９ ＢＥＯＬ配線層
２６２ 導電層
３１０ アクティブ面
３３０ バルク半導体チップ
３２０ バルク半導体表面
３３３ バルク半導体基板
３４５ 電流伝導ビア
３４８ 低インピーダンス接点
３５９ ＢＥＯＬ配線層
３６２ 導電層

Claims (8)

  1. 第１の導電性基板の第１の側の表面に絶縁層、第１の半導体層及び第１の配線層が順次形成され、第１の導電性基板の第２の側の表面に電源電圧ＶＤＤに電気的に結合される第１の導電層が形成された第１の半導体チップであって、第１の導電層は熱伝導性を有しており、かつ絶縁層及び第１の半導体層を貫通して形成された第１の導電ビアを介して第１の配線層に電気的に結合された、第１の半導体チップと、
    第２の導電性基板の第１の側の表面に第２の配線層が形成され、第２の導電性基板の第２の側の表面に接地電圧ＧＮＤに電気的に結合される第２の導電層が形成された第２の半導体チップであって、第２の導電層は熱伝導性を有しており、かつ第２の導電ビアを介して第２の配線層に電気的に結合された、第２の半導体チップと、
    第１の半導体チップの第１の側と第２の半導体チップの第１の側を電気的に結合する接続構造とを有し、この接続構造により第１の半導体チップの第１の配線層と第２の半導体チップの第２の配線層は電気的に結合され、
    第１の半導体チップと第２の半導体チップが電源電圧ＶＤＤと接地電圧ＧＮＤとから電力を受け取るように適合化された、チップ・オン・チップ・モジュール構造。
  2. 前記第１および第２の半導体チップの少なくとも一方が、セミコンダクタ・オン・インシュレータ（semiconductor-on-insulator：ＳＣＯＩ）チップである、請求項１に記載のチップ・オン・チップ・モジュール構造。
  3. 前記第１の導電性基板は、さらに、前記第１の導電層と前記絶縁層の間に、第１の電流を伝導するのに十分にドーピングされた領域を有する、請求項１に記載のチップ・オン・チップ・モジュール構造。
  4. 前記第２の導電性基板は、さらに、前記第２の導電層と前記第２の導電ビアとの間で第２の電流を伝導するのに十分にドーピングされた領域を有する、請求項１または３に記載のチップ・オン・チップ・モジュール構造。
  5. 前記接続構造は、前記第１の半導体チップの第１の側の表面に設けられた電極部と、前記第２の半導体チップの第１の側の表面に設けられた電極部を相互に結合する、はんだボールからなる、請求項１に記載のチップ・オン・チップ・モジュール構造。
  6. 前記第１の配線層、前記第１の導電層、前記第２の配線層、および前記第２の導電層は、互いに略平行なプレーンを有する、請求項１に記載のチップ・オン・チップ・モジュール構造。
  7. 前記第１の半導体チップが、第１の電気デバイスをさらに含み、前記第１の配線層が第１のバック・エンド・オブ・ライン（ＢＥＯＬ）配線層であり、前記第１の導電性基板が、前記第１の半導体チップの前記第２の側と前記第１の導電ビアとの間で第１の電流を伝導するのに十分にドーピングされた第１のバルク半導体基板であり、前記第１の導電ビアが前記第１のバルク半導体基板を前記第１のＢＥＯＬ配線層に電気的に結合し、前記第１のＢＥＯＬ配線層が前記第１の電気デバイス内に前記第１の電流の一部を伝導するように適合化され、
    前記第２の半導体チップが第２の電気デバイスをさらに含み、前記第２の配線層が第２のバック・エンド・オブ・ライン（ＢＥＯＬ）配線層であり、前記第２の導電性基板が、前記第２の半導体チップの前記第２の側と前記第２の導電ビアとの間で第２の電流を伝導するのに十分にドーピングされた第２のバルク半導体基板であり、前記第２の導電ビアが前記第２のバルク半導体基板を前記第２のＢＥＯＬ配線層に電気的に結合し、前記第２のＢＥＯＬ配線層が前記第２の電気デバイス内に前記第２の電流の一部を伝導するように適合化された、請求項１に記載のチップ・オン・チップ・モジュール構造。
  8. 前記電源電圧ＶＤＤから前記接地電圧ＧＮＤへの電圧降下が前記第１の電流および前記第２の電流を発生させ、
    前記第１のＢＥＯＬ配線層が前記第１の電流の前記一部を前記第１の電気デバイス内に伝導し、
    前記第２のＢＥＯＬ配線層が前記第２の電流の前記部分を前記第２の電気デバイス内に伝導する、請求項７に記載のチップ・オン・チップ・モジュール構造。
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