KR100688554B1 - 파워 디커플링 커패시터를 포함하는 반도체 메모리 소자 - Google Patents

파워 디커플링 커패시터를 포함하는 반도체 메모리 소자 Download PDF

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Abstract

자기정렬 콘택과 동시에 주변회로 영역에 형성된 하부 도전층을 파워 디커플링 커패시터의 한 쪽 전극에 연결시키는 구성을 채용한 반도체 메모리 소자에 관하여 개시한다. 셀 어레이 영역에 있는 자기정렬 콘택층과 동일 레벨상에서 동일 물질로 주변회로 영역에 형성된 도전층을 이용하여 주변회로 영역에 있는 복수의 커패시터중 선택되는 적어도 일부 커패시터를 그 하부 전극의 하부에서 각각 병렬로 연결시킨다. 상기 도전층을 상부 배선층에 연결시킴으로써 싱글 스테이지 셀 타입 디커플링 커패시터를 구현할 수 있다. 또한, 주변회로 영역에 있는 복수의 디커플링 커패시터가 상기 도전층에 의해 상호 직렬 연결됨으로써 2 스테이지 셀 타입 디커플링 커패시터를 구현할 수 있다.
디커플링 커패시터, 자기정렬 콘택, 싱글 스테이지 셀 타입, 정전용량

Description

파워 디커플링 커패시터를 포함하는 반도체 메모리 소자 {Semiconductor memory device having power decoupling capacitor}
도 1은 종래 기술의 일 예에 따른 반도체 메모리 소자의 요부 구성을 보여주는 단면도이다.
도 2는 도 1의 반도체 메모리 소자의 디커플링 커패시터의 등가 회로도이다.
도 3은 종래 기술의 다른 예에 따른 반도체 메모리 소자의 요부 구성을 보여주는 단면도이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 5는 도 4의 파워 디커플링 커패시터의 등가 회로도이다.
도 6은 도 4의 VI - VI'선 단면의 요부 구성을 보여주는 개략적인 단면도이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 8은 본 발명의 제3 실시예에 따른 반도체 메모리 소자의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 9는 본 발명의 제4 실시예에 따른 반도체 메모리 소자의 요부 구성을 개 략적으로 도시한 레이아웃이다.
도 10은 본 발명의 제5 실시예에 따른 반도체 메모리 소자의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 11은 본 발명의 제6 실시예에 따른 반도체 메모리 소자의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 12는 도 11의 파워 디커플링 커패시터의 등가 회로도이다.
도 13은 도 11의 XII - XII'선 단면의 요부 구성을 보여주는 개략적인 단면도이다.
도 14는 본 발명의 제7 실시예에 따른 반도체 메모리 소자의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 15는 본 발명의 제8 실시예에 따른 반도체 메모리 소자의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 16은 본 발명의 제9 실시예에 따른 반도체 메모리 소자의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 17은 본 발명의 제10 실시예에 따른 반도체 메모리 소자의 요부 구성을 개략적으로 도시한 레이아웃이다.
<도면의 주요 부분에 대한 부호의 설명>
400A, 400B, 400C, 400D, 400E: 반도체 메모리 소자, 402: 커패시터, 404: 하부 전극, 405: 유전막, 406: 상부 전극, 410: 커패시터 어레이, 422, 422a: 배선 콘택, 424, 424a: 상부 배선층, 430: 하부 도전층, 430a: 자기정렬 콘택층, 430E: 하부 도전층, 430E-1: 제1 바 패턴, 430E-2: 제2 바 패턴, 440, 440a: 베리드 콘택층, 440B, 440C, 440D, 440E: 베리드 콘택층, 440D-1: 제1 바 패턴, 440D-2: 제2 바 패턴, 440E-1: 제1 바 패턴, 440E-2: 제2 바 패턴, 450, 450a: 비트라인 도전층, 452, 452a: 다이렉트 콘택, 460: 반도체 기판, 464: 게이트 전극, 466: 절연 스페이서, 470: 셀 커패시터, 473: 소스/드레인 영역, 500A, 500B, 500C, 500D, 500E: 반도체 메모리 소자.
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 주변회로 영역에 형성된 파워 디커플링 커패시터(power decoupling capacitor)를 구비하는 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자, 예를 들면 DRAM (dynamic random access memory)의 집적도가 증가함에 따라 반도체 메모리 소자의 저장 용량 증가에 대한 요구와 더불어 동작 속도의 증가에 대한 요구가 커지고 있다. 일반적으로 반도체 메모리 소자의 집적도가 증가하면 이에 비례하여 동작 회로의 수도 증가되며, 읽기(read) 동작 및 쓰기(writing) 동작시에는 전원 전압(VDD) 및 접지 전압(VSS)에 순간적으로 심한 요동 잡음 (fluctuation noise)이 생기게 된다. 이를 해결하기 위하여, 통상적으로 반도체 메모리 소자에서는 전원 전압(VDD) 및 접지 전압(VSS)과 같은 동작 전원들 사 이에 존재하는 노이즈를 필터링하기 위하여 파워 디커플링 커패시터를 형성한다.
지금까지, 반도체 메모리 소자에서 디커플링 커패시터를 형성하기 위하여 메모리 셀 어레이 영역에 형성되는 커패시터와 동일한 구조를 이용하여 주변 회로 영역에 큰 용량의 디커플링 커패시터를 형성하려는 노력이 행해져 왔다. 특히, 메모리 셀 어레이 영역에서 비트 라인 위에 커패시터가 형성되는 COB (capacitor over bit line) 형의 스토리지 노드를 채용하면서 셀 커패시터와 파워 디커플링 커패시터를 동시에 형성하는 기술이 제안되어 왔다.
도 1은 종래 기술의 일 예에 따른 반도체 메모리 소자(100)의 요부 구성을 보여주는 단면도이다.
도 1을 참조하면, 종래의 반도체 메모리 소자(100)는 셀 커패시터(102)가 형성되어 있는 셀 어레이 영역(A)과 디커플링 커패시터(104)가 형성되어 있는 주변 회로 영역(B)을 포함한다. 여기서, 상기 셀 커패시터(102)의 스토리지 전극(135a)과, 상기 디커플링 커패시터(104)의 스토리지 전극(135b)은 각각 버퍼층(131a, 131b) 위에 형성된다. 상기 버퍼층(131a, 131b)은 각각의 스토리지 전극(135a, 135b)을 베리드 콘택(burried contact)(130a, 130b)과 전기적으로 연결시키기 위하여 형성된 것이다. 셀 어레이 영역(A)에서는 스토리지 전극(135a)과 베리드 콘택(130a)이 상기 버퍼층(131a)에 의해 소정의 얼라인 마진 (align margin)을 가지고 상호 전기적으로 접속 가능하게 된다.
셀 어레이 영역(A)에서, 상기 베리드 콘택(130a)은 층간 절연막(127)을 관통하여 형성되고, 상기 셀 어레이 영역(A) 및 주변 회로 영역(B)에서 상기 스토리지 전극(135a, 135b)은 몰드 산화막(mold oxide)(132a, 132b) 위에 형성된다. 또한, 셀 어레이 영역(A)의 베리드 콘택(130a)은 게이트 전극층(120a) 및 그 측벽 스페이서(122)에 의해 자기정렬되는 자기정렬 콘택 패드 (self-align contact pad)(125)를 통해 반도체 기판(105)의 활성 영역, 보다 구체적으로는 소자분리 영역(110)에 의해 한정되는 활성 영역에 형성되어 있는 소스/드레인 영역(도시 생략)에 전기적으로 연결된다. 상기 게이트 전극층(120a)의 상면은 캡핑층(124a)으로 덮여 있다.
주변 회로 영역(B)에서, 상기 베리드 콘택(130b)은 캡핑막(124b)의 바로 위에 형성된다. 반도체 기판(105) 상에는 게이트 절연막(106b), 게이트 전극층(120b), 캡핑층(124b) 및 베리드 콘택(130b)이 순차 적층되어 있다. 그리고, 복수의 디커플링 커패시터(104)를 직렬 연결시키기 위한 연결선으로서 상기 베리드 콘택(130b) 위에 적층된 버퍼층(131b)을 사용하고 있다. 그리고, 상기 디커플링 커패시터(104)의 플레이트 전극(137)은 메탈 콘택(139)을 통해 금속 배선층(140)에 연결된다.
도 1에 도시된 반도체 메모리 소자에서 주변회로 영역(B)에 형성된 디커플링 커패시터의 등가 회로도를 개략적으로 나타내면 도 2에 도시한 바와 같다.
그러나, 최근 개발되고 있는 보다 고집적화된 반도체 메모리 소자에서는 셀 어레이 영역(A)에서 버퍼층(131a)을 생략하는 구조가 도입되고 있다. 이에 따라, 주변 회로 영역(B)에서도 버퍼층(131b)을 생략하고 디커플링 커패시터(104)를 베리드 콘택(130b)에 직접 연결하는 구조가 제안되었다.
도 3은 종래 기술의 다른 예에 따른 반도체 메모리 소자(200)의 요부 구성을 보여주는 단면도이다. 도 3의 예는 도 2의 예에서 주변 회로 영역(B)에 버퍼층(131b)이 생략됨으로써 디커플링 커패시터(104)를 베리드 콘택(130b)에 직접 연결하는 구조를 채용한 것을 제외하고 도 1의 구성과 대체로 동일하다. 따라서, 도 3의 예에 있어서 도 1의 예와 동일하거나 대응되는 구성 요소는 동일한 참조 부호를 사용하고, 그에 대한 상세한 설명은 생략한다.
도 3의 예에 따른 반도체 메모리 소자(200)에서는 주변 회로 영역(B)에서 복수의 디커플링 커패시터(104)를 직렬 연결시키기 위한 연결선으로서 베리드 콘택(130b)을 이용한다.
그러나, 도 3에 예시한 바와 같이 베리드 콘택(130b)을 디커플링 커패시터(104)를 직렬 연결선으로 이용하는 경우에는 상기 베리드 콘택(130b)에서의 큰 저항 성분으로 인하여 디커플링 커패시터의 커패시턴스 저하가 초래될 수 있다.
또한, 베리드 콘택(130b)을 디커플링 커패시터(104)를 직렬 연결선으로 이용하는 경우에는 도 2에 나타낸 바와 같이 2개의 커패시터가 직렬 연결되어 있는 2 스테이지 셀 타입 (two stage cell type) 디커플링 커패시터는 구현 가능하다. 그러나, 등가 회로에서 1개의 커패시터 만으로 나타내어지는 싱글 스테이지 셀 타입 (single stage cell type) 디커플링 커패시터는 구현하기 곤란하다. 그 이유는 현재까지 적용되고 있는 공정 한계로 인하여 상기 베리드 콘택(130b)과 상기 금속 배선층(140)을 직접 연결시킬 수 있는 배선을 형성하는 것이 불가능하기 때문이다.
본 발명은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 디커 플링 커패시터의 직렬 연결을 위한 연결선에서의 저항을 효과적으로 줄일 수 있고 2 스테이지 셀 타입 디커플링 커패시터 뿐 만 아니라 싱글 스테이지 셀 타입 디커플링 커패시터도 용이하게 구현할 수 있는 반도체 메모리 소자를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 소자는 반도체 기판의 소스/드레인 영역에 직접 접해 있는 콘택층과, 상기 콘택층에 전기적으로 연결되어 있는 복수의 셀 커패시터를 구비하는 셀 어레이 영역과, 상기 반도체 기판상에서 형성된 복수의 커패시터를 각각 포함하는 복수의 커패시터 어레이로 구성되는 적어도 하나의 파워 디커플링 커패시터가 형성되어 있는 주변회로 영역을 포함한다. 상기 셀 커패시터 및 파워 디커플링 커패시터의 하부 전극을 각각 구성하는 복수의 제1 도전층이 상기 반도체 기판상에서 상호 동일 레벨상에 형성되어 있다. 상기 셀 커패시터 및 파워 디커플링 커패시터의 상부 전극을 각각 구성하는 제2 도전층이 상기 주변회로 영역에서 상기 복수의 커패시터 어레이중 적어도 일부 어레이를 각각 병렬로 연결시킨다. 상기 제2 도전층 위에는 배선층이 상기 제2 도전층에 전기적으로 연결되어 있다. 제3 도전층이 상기 셀 어레이 영역에 있는 상기 콘택층과 동일 레벨상에서 동일 물질로 상기 주변회로 영역에 형성되어 있다. 상기 제3 도전층은 상기 제1 도전층의 하부에서 상기 복수의 커패시터중 선택되는 적어도 일부 커패시터를 각각 병렬로 연결시킨다.
상기 병렬로 연결된 커패시터의 제1 전극과 상기 배선층이 상기 제3 도전층에 의하여 상호 전기적으로 연결될 수 있다.
상기 주변회로 영역에는 상호 직렬 연결된 복수의 디커플링 커패시터가 포함되어 있을 수 있으며, 이 때 상기 복수의 디커플링 커패시터는 상기 제3 도전층에 의하여 상호 직렬 연결된다.
본 발명에 따른 반도체 메모리 소자는 상기 주변회로 영역에서 상기 제1 도전층과 상기 제3 도전층과의 사이에 전기적으로 연결되어 있는 제4 도전층과, 상기 셀 어레이 영역에서 상기 자기정렬 콘택층과 상기 셀 커패시터의 하부 전극과의 사이에 전기적으로 연결되어 있는 베리드 콘택층을 더 포함할 수 있다. 상기 제4 도전층 및 베리드 콘택층은 상기 반도체 기판상에서 동일 레벨상에 동일 물질로 형성될 수 있다.
상기 주변회로 영역에서 상기 제4 도전층은 상기 제1 도전층과 상기 제3 도전층과의 사이에 형성된 복수의 콘택 플러그로 구성될 수 있으며, 이 때 상기 제4 도전층은 상기 주변회로 영역 내에서 복수의 도트(dot) 형태로 배치된다.
상기 주변회로 영역에서 상기 제4 도전층은 상기 제1 도전층의 하부에서 복수의 커패시터중 선택되는 적어도 일부 커패시터를 각각 병렬로 연결시킬 수 있다. 이를 위하여, 상기 주변회로 영역에서 상기 제4 도전층은 일렬로 배열된 복수의 커패시터를 병렬 연결시키도록 연장되어 있는 바(bar) 형태로 배치될 수 있다. 상기 바 형태로 배치된 상기 제4 도전층은 제1 방향을 따라 평행하게 연장되는 복수의 바 패턴으로 이루어질 수 있다. 또는, 상기 바 형태로 배치된 상기 제4 도전층은 제1 방향을 따라 평행하게 연장되는 복수의 제1 바 패턴과, 상기 제1 방향에 직교하는 제2 방향을 따라 평행하게 연장되는 복수의 제2 바 패턴으로 이루어질 수도 있다. 또는, 상기 제4 도전층은 상기 제1 바 패턴 및 제2 바 패턴이 상호 교차된 매쉬(mesh) 패턴으로 배치될 수도 있다.
상기 주변회로 영역에서 상기 제3 도전층은 일렬로 배열된 복수의 커패시터를 병렬 연결시키도록 연장되어 있는 바 형태로 배치될 수 있다. 상기 바 형태로 배치된 상기 제3 도전층은 제1 방향을 따라 평행하게 연장되는 복수의 바 패턴으로 이루어질 수 있다. 또는, 상기 바 형태로 배치된 상기 제3 도전층은 제1 방향을 따라 평행하게 연장되는 복수의 제1 바 패턴과, 상기 제1 방향에 직교하는 제2 방향을 따라 평행하게 연장되는 복수의 제2 바 패턴으로 이루어질 수도 있다. 또는, 상기 제3 도전층은 상기 제1 바 패턴 및 제2 바 패턴이 상호 교차된 매쉬 패턴으로 배치될 수도 있다.
또한, 상기 주변회로 영역에서 상기 제3 도전층 및 제4 도전층은 각각 일렬로 배열된 복수의 커패시터를 병렬 연결시키도록 연장되어 있는 바 형태로 배치될 수 있다. 이 때, 상기 제3 도전층 및 제4 도전층은 상호 평행하게 연장될 수도 있고, 상기 제3 도전층 및 제4 도전층이 상호 직교하도록 연장될 수도 있다.
또한, 상기 주변회로 영역에서 상기 제3 도전층은 일렬로 배열된 복수의 커패시터를 병렬 연결시키도록 연장되어 있는 바 형태로 배치되고, 상기 제4 도전층은 상기 제1 도전층과 상기 제3 도전층과의 사이에 형성된 복수의 콘택 플러그로 구성되는 복수의 도트 형태로 배치될 수 있다.
또한, 상기 주변회로 영역에서 상기 제3 도전층은 및 제4 도전층은 각각 상호 평행하게 연장된 복수의 제1 바 패턴과 상기 제1 바 패턴에 직교하도록 상호 평 행하게 연장된 복수의 제2 바 패턴이 상호 교차된 메쉬 패턴으로 배치될 수 있다.
상기 셀 어레이 영역에서 상기 반도체 기판상에 형성된 복수의 게이트 전극를 더 포함할 수 있으며, 바람직하게는, 상기 콘택층은 상기 복수의 게이트 전극중 상호 인접한 2개의 게이트 전극 사이에서 이들에 의하여 자기정렬되어 있는 자기정렬 콘택층이다.
본 발명에 의하면, 반도체 메모리 소자의 주변회로 영역에서 디커플링 커패시터의 직렬 연결을 위한 연결선에서의 저항을 효과적으로 줄일 수 있고 2 스테이지 셀 타입 디커플링 커패시터 뿐 만 아니라 싱글 스테이지 셀 타입 디커플링 커패시터도 용이하게 구현할 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 소자(400A)의 요부 구성을 개략적으로 도시한 레이아웃이다. 도 4에는 본 발명의 제1 실시예에 따른 반도체 메모리 소자(400A)의 주변회로 영역중 싱글 스테이지 셀 타입으로 형성된 파워 디커플링 커패시터(C1)가 형성된 일부 영역의 레이아웃을 도시한 것이다.
도 4를 참조하면, 상기 반도체 메모리 소자(400A)의 주변회로 영역에는 반도체 기판상에 형성된 복수의 커패시터(402)를 각각 포함하는 복수의 커패시터 어레이(410)로 구성되는 파워 디커플링 커패시터(C1)가 형성되어 있다. 도 4에는 상기 파워 디커플링 커패시터 1개가 예시되어 있으나, 상기 주변회로 영역에는 동일한 구조를 가지는 복수개의 파워 디커플링 커패시터(C1)가 형성되어 있을 수 있다.
상기 복수의 커패시터(402)는 각각 하 부 전극(404) 및 상부 전극(406)을 포함한다. 상기 상부 전극(406)은 상기 복수의 커패시터 어레이(410)중 적어도 일부 어레이(410)를 각각 병렬로 연결시키도록 형성되어 있다.
상기 상부 전극(406)은 배선 콘택(422)을 통해 그 위에 형성된 상부 배선층(424)에 전기적으로 연결되어 있다.
상기 하부 전극(404)의 하부에는 상기 복수의 커패시터(402)중 선택되는 적어도 일부 커패시터(402)를 각각 병렬로 연결시키기 위한 하부 도전층(430)이 형성되어 있다. 상기 하부 도전층(430)은 상기 반도체 기판의 상면에 직접 접하도록 형성된 도전층이다. 상기 하부 전극(404)과 상기 하부 도전층(430)과의 사이에는 베리드 콘택층(440)이 전기적으로 연결되어 있다.
도 4에서, 상기 하부 도전층(430)은 하나의 커패시터 어레이(410)에서 일렬로 배열된 복수의 커패시터(402)를 병렬로 연결시키도록 바(bar) 형태로 연장되어 있는 것으로 도시되어 있다. 그리고, 상기 베리드 콘택층(440)은 상기 하부 전극(404)과 상기 하부 도전층(430)과의 사이에 형성된 복수의 콘택 플러그로 구성되어, 주변회로 영역 내에서 복수의 도트(dot) 형태로 배치되어 있는 것으로 도시되어 있다. 그러나, 본 발명에 따른 반도체 메모리 소자에서는 상기 하부 도전층(430) 및 베리드 콘택층(440)의 배치 구성이 도 4에 예시된 것에 한정되는 것은 아니며, 본 발명의 범위 내에서 다양한 배치 설계가 가능하다. 이에 대한 보다 구체 적인 예에 대하여는 후술한다.
상기 복수의 커패시터(402)를 병렬로 연결시키는 상기 하부 도전층(430)은 상기 상부 배선층 (424)에 전기적으로 연결되어 있다. 도 4에는 상기 하부 도전층(430)이 다이렉트 콘택(452)을 통해 비트라인 도전층(450)에 연결되고, 다시 배선 콘택(422)을 통해 상부 배선층(424)에 연결되어 있는 것으로 도시되어 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 범위 내에서 상기 하부 도전층(430)을 상기 상부 배선층 (424)에 전기적으로 연결시키기 위하여 다양한 방법을 구현할 수 있음은 당 업자이면 잘 알 수 있을 것이다.
도 5는 도 4에 예시된 파워 디커플링 커패시터(C1)의 등가 회로도이다.
도 6은 도 4의 VI - VI'선 단면의 요부 구성을 보여주는 개략적인 단면도이다. 도 6에는 주변회로 영역(B)에 형성되는 도 4의 VI - VI'선 단면의 요부 구성들과 동일 레벨상에 형성되는 셀 어레이 영역(A)에서의 요부 구성들을 함께 도시하였다.
도 6을 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 소자(400A)는 반도체 기판(460)의 소스/드레인(463) 영역에 직접 접해 있는 자기정렬 콘택층(430a)과, 베리드 콘택층(440a)을 통해 상기 자기정렬 콘택층(430a)에 전기적으로 연결되어 있는 복수의 셀 커패시터(470)를 포함한다. 상기 자기정렬 콘택층(430a)은 상기 반도체 기판(460)상에 형성된 복수의 게이트 전극(464)중 상호 인접해 있는 2개의 게이트 전극(464) 사이에서 상기 게이트 전극(464) 및 그 측벽에 형성된 절연 스페이서(466)에 의하여 자기정렬되도록 형성되어 있다.
주변회로 영역에 있는 상기 하부 도전층(430)은 상기 반도체 기판(460)상에서 셀 어레이 영역에 있는 상기 자기정렬 콘택층(430a)과 동일 레벨상에 형성된다. 상기 자기정렬 콘택층(430a) 및 하부 도전층(430)은 동시에 형성되며 따라서 상호 동일 물질로 구성될 수 있다.
주변회로 영역(B)에서 파워 디커플링 커패시터(C1)를 구성하는 하부 전극(404)과 상부 전극(406)과의 사이에는 유전막(405)이 개재되어 있다. 상기 파워 디커플링 커패시터(C1)를 구성하는 하부 전극(404) 및 상부 전극(406)은 각각 셀 어레이 영역(A)의 셀 커패시터(470)를 구성하는 하부 전극(404a) 및 상부 전극(406a)과 동시에 형성된다. 따라서, 상기 하부 전극(404) 및 하부 전극(404a), 그리고 상기 상부 전극(406) 및 상부 전극(406a)은 각각 반도체 기판(460)상에서 상호 동일 레벨에 형성되고 동일 물질로 구성될 수 있다.
그리고, 주변회로 영역(B)에서 상기 하부 도전층(430)과 상기 하부 전극(404)과의 사이에 전기적으로 연결되어 있는 베리드 콘택층(440)은 반도체 기판(460)상에서 셀 어레이 영역(A)의 베리드 콘택층(440a)과 동일 레벨에 형성되며, 따라서 이들은 상호 동일 물질로 구성될 수 있다.
마찬가지로, 상기 주변회로 영역(B)에서 상기 배선 콘택(422), 상부 배선층(424), 비트라인 도전층(450), 및 다이렉트 콘택(452)은 반도체 기판(460)상에서 각각 셀 어레이 영역(A)의 배선 콘택(422a), 상부 배선층(424a), 비트라인 도전층 (450a), 및 다이렉트 콘택(452a)과 동일 레벨에 형성되며, 따라서 이들은 각각 대응되는 구성끼리 상호 동일한 물질로 이루어질 수 있다. 도 4에는 도시되어 있지 않으나, 도 6에 도시한 바와 같이, 상기 파워 디커플링 커패시터(C1)를 구성하는 상부 전극(406)은 배선 콘택(422)을 통해 상부 배선층(424)에 전기적으로 연결되어 있다.
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 소자(400B)의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 7의 예에서는 베리드 콘택층(440B)이 일렬로 배열된 복수의 커패시터(402)를 병렬 연결시키도록 연장되어 있는 바 형태로 배치되어 있는 것을 제외하고, 도 4에서 예시한 본 발명의 제1 실시예에 따른 반도체 메모리 소자(400A)의 구성과 동일하다. 도 7에 있어서 도 4에서와 동일한 참조부호는 동일 부재를 나타내며, 따라서 본 예에서는 이들에 대한 상세한 설명은 생략한다.
도 7의 반도체 메모리 소자(400B)에 있어서, 상기 베리드 콘택층(440B)은 상기 하부 도전층(430) 연장 방향과 동일한 방향으로 평행하게 연장되어 있는 복수의 바 패턴으로 이루어져 있다.
도 8은 본 발명의 제3 실시예에 따른 반도체 메모리 소자(400C)의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 8의 예에서는 베리드 콘택층(440C)이 도 7에 예시된 반도체 메모리 소자(440B)의 경우와 마찬가지로 일렬로 배열된 복수의 커패시터(402)를 병렬 연결시키 도록 연장되어 있는 바 형태로 배치되어 있다. 단, 상기 베리드 콘택층(440C)은 상기 하부 도전층(430) 연장 방향에 직교하는 방향으로 평행하게 연장되어 있는 복수의 바 패턴으로 이루어져 있다. 그 외 다른 구성은 도 4에서 예시한 본 발명의 제1 실시예에 따른 반도체 메모리 소자(400A)의 구성과 동일하다. 도 8에 있어서 도 4에서와 동일한 참조부호는 동일 부재를 나타내며, 따라서 본 예에서는 이들에 대한 상세한 설명은 생략한다.
도 9는 본 발명의 제4 실시예에 따른 반도체 메모리 소자(400D)의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 9의 예에서는 베리드 콘택층(440D)이 일렬로 배열된 복수의 커패시터(402)를 병렬 연결시키도록 상기 하부 도전층(430)의 연장 방향을 따라 평행하게 연장되는 복수의 제1 바 패턴(440D-1)과, 일렬로 배열된 복수의 커패시터(402)를 병렬 연결시키도록 상기 하부 도전층(430)의 연장 방향에 직교하는 방향을 따라 평행하게 연장되는 복수의 제2 바 패턴(440D-2)으로 이루어진다. 상기 복수의 제1 바 패턴(440D-1) 및 복수의 제2 바 패턴(440D-2)이 상호 교차되어 메쉬(mesh) 패턴으로 배치된다. 그 외 다른 구성은 도 4에서 예시한 본 발명의 제1 실시예에 따른 반도체 메모리 소자(400A)의 구성과 동일하다. 도 9에 있어서 도 4에서와 동일한 참조부호는 동일 부재를 나타내며, 따라서 본 예에서는 이들에 대한 상세한 설명은 생략한다.
도 10은 본 발명의 제5 실시예에 따른 반도체 메모리 소자(400E)의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 10의 예에서는 베리드 콘택층(440E)이 도 9에 도시된 베리드 콘택층(440D)과 마찬가지로 상호 교차되어 메쉬 패턴을 구성하는 복수의 제1 바 패턴(440E-1) 및 복수의 제2 바 패턴(440E-2)으로 이루어진다. 또한, 하부 도전층(430E)이 상기 베리드 콘택층(440E)의 복수의 제1 바 패턴(440E-1) 및 복수의 제2 바 패턴(440E-2)에 각각 평행하게 연장되는 복수의 제1 바 패턴(430E-1) 및 복수의 제2 바 패턴(430E-2)으로 이루어진다. 상기 하부 도전층(430E)의 복수의 제1 바 패턴(430E-1) 및 복수의 제2 바 패턴(430E-2)은 상호 교차되어 메쉬 패턴을 구성한다. 그 외 다른 구성은 도 4에서 예시한 본 발명의 제1 실시예에 따른 반도체 메모리 소자(400A)의 구성과 동일하다. 도 10에 있어서 도 4에서와 동일한 참조부호는 동일 부재를 나타내며, 따라서 본 예에서는 이들에 대한 상세한 설명은 생략한다.
도 11은 본 발명의 제6 실시예에 따른 반도체 메모리 소자(500A)의 요부 구성을 개략적으로 도시한 레이아웃이다. 도 11에는 본 발명의 제6 실시예에 따른 반도체 메모리 소자(500A)의 주변회로 영역중 2개의 커패시터(C1, C2)가 직렬로 연결된 2 스테이지 셀 타입 (two stage cell type)의 파워 디커플링 커패시터가 형성된 일부 영역의 레이아웃을 도시한 것이다.
도 11에 있어서, 상호 직렬 연결된 2개의 커패시터(C1, C2)가 하부 도전층(430)에 의해 상호 직렬 연결되어 있는 것을 제외하고, 상기 커패시터(C1, C2)는 각각 도 4를 참조하여 설명한 바와 동일한 구성을 가진다.
도 12는 도 11에 예시된 바와 같이 2개의 커패시터(C1, C2)가 직렬 연결되어 있는 파워 디커플링 커패시터의 등가 회로도이다.
도 13은 도 11의 XIII - XIII'선 단면의 요부 구성을 보여주는 개략적인 단면도이다. 도 13에는 주변회로 영역(B)에 형성되는 도 11의 XIII - XIII'선 단면의 요부 구성들과 동일 레벨상에 형성되는 셀 어레이 영역(A)에서의 요부 구성들을 함께 도시하였다.
도 13에서, 2개의 커패시터(C1, C2)가 하부 도전층(430)에 의해 직렬 연결되어 있다. 상기 하부 도전층(430)은 상기 반도체 기판(460)상에서 셀 어레이 영역(A)에 있는 상기 자기정렬 콘택층(430a)과 동일 레벨상에 형성된다. 상기 자기정렬 콘택층(430a) 및 하부 도전층(430)은 동시에 형성되며 따라서 상호 동일 물질로 구성될 수 있다. 또한, 도 11에는 도시되어 있지 않으나, 도 13에 도시한 바와 같이, 각각의 커패시터(C1, C2)를 구성하는 상부 전극(406)은 배선 콘택(422)을 통해 상부 배선층(424)에 전기적으로 연결되어 있다. 도 13의 다른 구성은 도 6을 참조하여 설명한 바와 대체로 유사하다. 도 13에 있어서 도 4 및 도 11에서와 동일한 참조부호는 동일 부재를 나타내며, 따라서 본 예에서는 이들에 대한 상세한 설명은 생략한다.
도 14는 본 발명의 제7 실시예에 따른 반도체 메모리 소자(500B)의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 14의 예에서는 2개의 커패시터(C1, C2)가 하부 도전층(430)에 의해 직렬 연결되어 있으며, 각각의 커패시터(C1, C2)에 대한 상세한 구성은 도 7을 참조하여 설명한 바와 대체로 유사하다. 도 14에 있어서 도 7 및 도 11에서와 동일한 참조부호는 동일 부재를 나타내며, 따라서 본 예에서는 이들에 대한 상세한 설명은 생략한다.
도 15는 본 발명의 제8 실시예에 따른 반도체 메모리 소자(500C)의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 15의 예에서는 2개의 커패시터(C1, C2)가 하부 도전층(430)에 의해 직렬 연결되어 있으며, 각각의 커패시터(C1, C2)에 대한 상세한 구성은 도 8을 참조하여 설명한 바와 대체로 유사하다. 도 15에 있어서 도 8 및 도 11에서와 동일한 참조부호는 동일 부재를 나타내며, 따라서 본 예에서는 이들에 대한 상세한 설명은 생략한다.
도 16은 본 발명의 제9 실시예에 따른 반도체 메모리 소자(500D)의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 16의 예에서는 2개의 커패시터(C1, C2)가 하부 도전층(430)에 의해 직렬 연결되어 있으며, 각각의 커패시터(C1, C2)에 대한 상세한 구성은 도 9를 참조하여 설명한 바와 대체로 유사하다. 도 16에 있어서 도 9 및 도 11에서와 동일한 참조부호는 동일 부재를 나타내며, 따라서 본 예에서는 이들에 대한 상세한 설명은 생략한다.
도 17은 본 발명의 제10 실시예에 따른 반도체 메모리 소자(500E)의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 17의 예에서는 2개의 커패시터(C1, C2)가 하부 도전층(430E)에 의해 직렬 연결되어 있으며, 각각의 커패시터(C1, C2)에 대한 상세한 구성은 도 10을 참조하여 설명한 바와 대체로 유사하다. 도 17에 있어서 도 10 및 도 11에서와 동일한 참조부호는 동일 부재를 나타내며, 따라서 본 예에서는 이들에 대한 상세한 설명은 생략한다.
본 발명에 따른 반도체 메모리 소자는 주변회로 영역에 복수의 커패시터로 구성되는 파워 디커플링 커패시터가 형성되어 있다. 상기 복수의 커패시터의 하부에서 이들을 병렬로 연결시키는 하부 도전층은 셀 어레이 영역에서 게이트 전극에 의하여 자기정렬되는 콘택과 동시에 형성되는 도전층이다. 상기 파워 디커플링 커패시터가 상호 직렬 연결된 복수의 커패시터로 구성되는 경우, 상기 커패시터간의 직렬 연결은 상기 하부 도전층에 의하여 가능하게 된다.
본 발명은 셀 어레이 영역에서 셀 커패시터의 하부 전극과 셀 트랜지스터와의 사이에서 이들을 연결시키는 콘택들, 즉 베리드 콘택 (buried contact)과 자기정렬 콘택 (self-align contact) 사이에 버퍼층과 같은 별도의 연결층이 없는 경우에 상기 자기정렬 콘택과 동시에 주변회로 영역에 형성된 하부 도전층을 파워 디커플링 커패시터의 한 쪽 전극에 연결시키는 구성을 채용한다. 셀 어레이 영역에서 필요한 다이렉트 콘택, 비트 라인, 및 메탈 콘택과 같은 배선 콘택을 형성하는 단계를 이용하여 주변 회로 영역에서 상기 하부 도전층을 상부 배선층에 전기적으로 연결시키는 배선을 형성하는 것이 가능하며, 따라서 싱글 스테이지 셀 타입 파워 디커플링 커패시터의 구현이 가능하다.
본 발명에 따르면, 2 스테이지 셀 타입 파워 디커플링 커패시터를 형성하는 경우 셀 어레이 영역에서의 자기정렬 콘택 형성과 동시에 형성된 하부 도전층을 직렬 연결용 배선으로 이용함으로써, 종래 기술에서 발생되었던 정전용량의 감소 현상을 효과적으로 줄일 수 있으며, 상기 하부 도전층, 또는 상기 하부 도전층과 커패시터 하부 전극과의 사이에 존재하는 베리드 콘택의 배치 구조를 적절히 선택함으로써 한정된 면적 내에서 정전용량을 극대화시킬 수 있다. 또한, 본 발명에 따른 반도체 메모리 소자에서 디커플링 커패시터를 싱글 스테이지 셀 타입으로 구현함으로써 접지 전위와 전위 차이가 크지 않은 VBB (core bulk bias level) 레벨, 또는 VBB2 (negative wordline 인가 전압) 레벨 등에도 쉽게 적용할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (20)

  1. 반도체 기판의 소스/드레인 영역에 직접 접해 있는 콘택층과, 상기 콘택층에 전기적으로 연결되어 있는 복수의 셀 커패시터를 구비하는 셀 어레이 영역과,
    상기 반도체 기판상에서 형성된 복수의 커패시터를 각각 포함하는 복수의 커패시터 어레이로 구성되는 적어도 하나의 파워 디커플링 커패시터가 형성되어 있는 주변회로 영역과,
    상기 셀 커패시터 및 파워 디커플링 커패시터의 하부 전극을 각각 구성하고, 상기 반도체 기판상에서 상호 동일 레벨상에 형성되어 있는 복수의 제1 도전층과,
    상기 셀 커패시터 및 파워 디커플링 커패시터의 상부 전극을 각각 구성하고, 상기 주변회로 영역에서 상기 복수의 커패시터 어레이중 적어도 일부 어레이를 각각 병렬로 연결시키는 제2 도전층과,
    상기 제2 도전층 위에서 상기 제2 도전층에 전기적으로 연결된 배선층과,
    상기 셀 어레이 영역에 있는 상기 콘택층과 동일 레벨상에서 동일 물질로 상기 주변회로 영역에 형성되어 있고, 상기 제1 도전층의 하부에서 상기 복수의 커패시터중 선택되는 적어도 일부 커패시터를 각각 병렬로 연결시키는 제3 도전층을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 병렬로 연결된 커패시터의 제1 전극과 상기 배선층은 상기 제3 도전층 에 의하여 상호 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 주변회로 영역에는 상호 직렬 연결된 복수의 디커플링 커패시터가 포함되어 있고,
    상기 복수의 디커플링 커패시터는 상기 제3 도전층에 의하여 상호 직렬 연결되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 주변회로 영역에서 상기 제1 도전층과 상기 제3 도전층과의 사이에 전기적으로 연결되어 있는 제4 도전층과,
    상기 셀 어레이 영역에서 상기 자기정렬 콘택층과 상기 셀 커패시터의 하부 전극과의 사이에 전기적으로 연결되어 있는 베리드 콘택층을 더 포함하고,
    상기 제4 도전층 및 베리드 콘택층은 상기 반도체 기판상에서 동일 레벨상에 동일 물질로 형성되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 주변회로 영역에서 상기 제4 도전층은 상기 제1 도전층과 상기 제3 도전층과의 사이에 형성된 복수의 콘택 플러그로 구성되고,
    상기 제4 도전층은 상기 주변회로 영역 내에서 복수의 도트(dot) 형태로 배치되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제4항에 있어서,
    상기 주변회로 영역에서 상기 제4 도전층은 상기 제1 도전층의 하부에서 복수의 커패시터중 선택되는 적어도 일부 커패시터를 각각 병렬로 연결시키는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 주변회로 영역에서 상기 제4 도전층은 일렬로 배열된 복수의 커패시터를 병렬 연결시키도록 연장되어 있는 바(bar) 형태로 배치되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 바 형태로 배치된 상기 제4 도전층은 상기 제3 도전층 연장 방향과 평행한 제1 방향, 또는 상기 제3 도전층 연장 방향에 직교하는 제2 방향 중 어느 하나의 방향을 따라 평행하게 연장되는 복수의 바 패턴으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제7항에 있어서,
    상기 바 형태로 배치된 상기 제4 도전층은 상기 제3 도전층 연장 방향과 평행한 제1 방향을 따라 평행하게 연장되는 복수의 제1 바 패턴과, 상기 제1 방향에 직교하는 제2 방향을 따라 평행하게 연장되는 복수의 제2 바 패턴으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  10. 삭제
  11. 제1항에 있어서,
    상기 주변회로 영역에서 상기 제3 도전층은 일렬로 배열된 복수의 커패시터를 병렬 연결시키도록 연장되어 있는 바 형태로 배치되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 바 형태로 배치된 상기 제3 도전층은 상호 평행하게 연장되는 복수의 바 패턴으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제11항에 있어서,
    상기 바 형태로 배치된 상기 제3 도전층은 상호 평행하게 연장되는 복수의 제1 바 패턴과, 상기 제1 바 패턴 연장 방향에 직교하는 방향을 따라 평행하게 연장되는 복수의 제2 바 패턴으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  14. 삭제
  15. 제4항에 있어서,
    상기 주변회로 영역에서 상기 제3 도전층 및 제4 도전층은 각각 일렬로 배열된 복수의 커패시터를 병렬 연결시키도록 연장되어 있는 바 형태로 배치되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  16. 제15항에 있어서,
    상기 제3 도전층 및 제4 도전층은 상호 평행하게 연장되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  17. 제15항에 있어서,
    상기 제3 도전층 및 제4 도전층이 상호 직교하도록 연장되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  18. 제4항에 있어서,
    상기 주변회로 영역에서 상기 제3 도전층은 일렬로 배열된 복수의 커패시터를 병렬 연결시키도록 연장되어 있는 바 형태로 배치되어 있고, 상기 제4 도전층은 상기 제1 도전층과 상기 제3 도전층과의 사이에 형성된 복수의 콘택 플러그로 구성되는 복수의 도트 형태로 배치되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  19. 제4항에 있어서,
    상기 주변회로 영역에서 상기 제3 도전층은 및 제4 도전층은 각각 상호 평행하게 연장된 복수의 제1 바 패턴과 상기 제1 바 패턴에 직교하도록 상호 평행하게 연장된 복수의 제2 바 패턴이 상호 교차된 메쉬 패턴으로 배치되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  20. 제1항에 있어서,
    상기 셀 어레이 영역에서 상기 반도체 기판상에 형성된 복수의 게이트 전극를 더 포함하고,
    상기 콘택층은 상기 복수의 게이트 전극중 상호 인접한 2개의 게이트 전극 사이에서 이들에 의하여 자기정렬되어 있는 자기정렬 콘택층인 것을 특징으로 하는 반도체 메모리 소자.
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