KR101444381B1 - 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 및그것의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 및 그것의 제조 방법에 관한 것이다.
본 발명에 따른 반도체 메모리 장치는 트랜지스터; 상기 트랜지스터 상에 위치하는 제 1 도체; 및 상기 제 1 도체 상에 위치하는 제 2 도체 및 제 3 도체를 포함하고, 상기 제 1 도체와 상기 제 2 도체 사이, 그리고 상기 제 1 도체와 상기 제 3 도체 사이에는 유전체가 위치하며, 상기 제 2 도체에는 제 1 전압이 인가되고, 상기 제 3 도체에는 제 2 전압이 인가된다.
본 발명에 따른 반도체 메모리 장치는 주변 회로 영역 내의 사용되지 않던 트랜지스터를 파워 디커플링 커패시터로 사용한다. 따라서, 파워 디커플링 커패시터를 위한 추가 영역이 요구되지 않는다. 본 발명에 따르면 반도체 메모리 장치의 집적도 및 신뢰성이 향상된다.

Description

파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 및 그것의 제조 방법{SEMICONDUCTOR MEMORY DEVICE INCLUDING POWER DECOUPLING CAPACITOR AND PROCESSING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 파워 디커플링 커패시터를 포함하는 반도체 메모리 장치 및 그것의 제조 방법에 관한 것이다.
데이터를 저장하기 위해 반도체 메모리 장치가 사용된다. 반도체 메모리 장치는 커패시터를 포함한다. 커패시터는 다양한 용도로 사용될 수 있다. 먼저, 커패시터는 전하를 저장할 수 있다. 저장된 전하의 유무에 따라 데이터가 구별될 수 있다. 예를 들어, 디램(DRAM) 셀은 트랜지스터와 커패시터로 구성된다. 디램 셀의 커패시터에는 전하의 형태로 데이터가 저장된다. 그런데, 커패시터에 저장된 전하는 오랜 기간 동안 유지되어야 한다. 따라서, 커패시터의 전기 용량(capacitance)이 클수록 유리하다. 또한, 커패시터는 잡음 제거를 위해 사용될 수 있다. 예를 들어, 커패시터는 전원 단자에 연결되어 전원 전압의 급격한 변화를 완충시킬 수 있다. 이때 커패시터는 일종의 로우 패스 필터(low pass filter)로서 동작한다. 커패시터 가 로우 패스 필터로 사용되는 경우에도 커패시터의 전기 용량이 클수록 유리하다.
커패시터는 두 개의 도체 사이에 유전체가 개재된 구조를 갖는다. 커패시터의 전기 용량은 도체의 면적에 비례하고, 도체 사이의 거리에 반비례한다. 그런데 반도체 메모리 장치의 고집적화에 따라 커패시터의 면적이 감소한다. 커패시터 면적의 감소는 전기 용량의 감소를 야기하므로 필요한 전기 용량 확보에 어려움이 생길 수 있다.
본 발명의 목적은 주변 회로 영역의 트랜지스터를 전원 전압의 급격한 변화를 방지하기 위한 파워 디커플링 커패시터(power decoupling capacitor)로 사용함으로써 반도체 메모리 장치의 집적도 및 신뢰성을 향상시키는 데 있다.
본 발명에 따른 반도체 메모리 장치는 트랜지스터; 상기 트랜지스터 상에 위치하는 제 1 도체; 및 상기 제 1 도체 상에 위치하는 제 2 도체 및 제 3 도체를 포함하고, 상기 제 1 도체와 상기 제 2 도체 사이, 그리고 상기 제 1 도체와 상기 제 3 도체 사이에는 유전체가 위치하며, 상기 제 2 도체에는 제 1 전압이 인가되고, 상기 제 3 도체에는 제 2 전압이 인가된다.
실시 예로서, 상기 트랜지스터는 기판 내의 n-형 웰 영역에 형성되고, 상기 트랜지스터는 p-형 트랜지스터이다. 상기 웰 영역은 주변 회로 영역 내에 형성된다. 상기 트랜지스터의 게이트에는 접지 전압(VSS)이 인가되고, 드레인 및 소오스에는 전원 전압(VDD)이 인가된다. 상기 트랜지스터는 상기 전원 전압(VDD)의 변동을 억제한다. 상기 트랜지스터의 게이트 전압과 상기 제 1 도체 전압의 차이는 상기 전원 전압보다 작다.
다른 실시 예로서, 상기 제 1 전압은 백 바이어스 전압(VBB)이고, 상기 제 2 전압은 접지 전압(VSS)이다. 상기 제 1 도체, 상기 제 2 도체, 및 상기 제 1 도체와 상기 제 2 도체 사이에 형성된 유전체는 제 1 커패시터를 구성하고, 상기 제 1 도체, 상기 제 3 도체, 및 상기 제 1 도체와 상기 제 3 도체 사이에 형성된 유전체는 제 2 커패시터를 구성한다. 상기 제 1 커패시터의 전기 용량과 상기 제 2 커패시터의 전기 용량은 동일하다.
다른 실시 예로서, 상기 트랜지스터는 p-형 기판 내에 형성되고, 상기 트랜지스터는 n-형 트랜지스터이다. 상기 트랜지스터는 주변 회로 영역 내에 형성된다. 상기 트랜지스터의 게이트에는 접지 전압(VSS)이 인가되고, 드레인 및 소오스에는 전원 전압(VDD)이 인가된다. 상기 트랜지스터는 상기 전원 전압(VDD)의 변동을 억제한다. 상기 트랜지스터의 게이트 전압과 상기 제 1 도체 전압의 차이는 상기 전원 전압(VDD)보다 작다.
본 발명에 따른 반도체 메모리 장치의 제조 방법은 반도체 기판에 웰 구조를 형성하고; 상기 웰 영역 내에 트랜지스터를 형성하고; 상기 트랜지스터 상부에 제 1 도체를 형성하고; 상기 제 1 도체 상부에 유전체를 형성하고; 상기 유전체 상부에 제 2 도체 및 제 3 도체를 형성한다.
실시 예로서, 상기 웰은 n-형 웰이고, 상기 트랜지스터는 p-형 트랜지스터이 다. 상기 트랜지스터의 게이트에는 접지 전압(VSS)이 인가되고, 드레인 및 소오스에는 전원 전압(VDD)이 인가된다. 상기 웰 영역은 주변 회로 영역 내에 형성된다.
본 발명에 따른 반도체 메모리 장치는 주변 회로 영역 내의 사용되지 않던 트랜지스터를 파워 디커플링 커패시터로 사용한다. 따라서, 파워 디커플링 커패시터를 위한 추가 영역이 요구되지 않는다. 본 발명에 따르면 반도체 메모리 장치의 집적도 및 신뢰성이 향상된다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 다이내믹 랜덤 액세스 메모리(DRAM) 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 용도에 따라 수정되거나 변경될 수 있다.
도 1은 파워 디커플링 커패시터들을 보여주는 도면이다. 반도체 메모리 장치 의 동작을 위해 여러 가지 전압들이 사용될 수 있다. 이러한 전압들은 다양한 원인에 의해 급격하게 변할 수 있다. 그런데 이러한 전압들의 급격한 변화는 반도체 메모리 장치의 오동작을 유발시킬 수 있다. 따라서, 전압의 급격한 변화를 막아 안정적인 전압을 공급할 것이 요구된다.
도 1(a)에 도시된 바와 같이, 전원 노이즈를 감소시키기 위해 전원 전압(VDD)과 접지 사이에 커패시터가 연결될 수 있다. 이러한 커패시터는 흔히 파워 디커플링(decoupling) 커패시터라고 불린다. 파워 디커플링 커패시터는 전원 전압(VDD)의 급격한 변화를 방지한다. 전원 전압(VDD)의 급격한 변화가 방지됨에 따라 반도체 메모리 장치의 오동작이 방지될 수 있다.
도 1(b)는 PMOS 트랜지스터가 파워 디커플링 커패시터로 사용되는 경우를 보여주는 도면이다. PMOS 트랜지스터는 파워 디커플링 커패시터의 용도로 사용될 수 있다. 도면을 참조하면, PMOS 트랜지스터의 게이트는 접지(VSS) 단자에 연결되고, 드레인 및 소오스는 전원(VDD) 단자에 연결된다. 또한, 도 1(c)에 도시된 바와 같이, 파워 디커플링 커패시터는 NMOS 트랜지스터를 이용하여 구현될 수도 있다. NMOS 트랜지스터의 게이트는 전원 단자(VDD)에 연결되고, 드레인 및 소오스는 접지(VSS)에 연결된다.
그런데 파워 디커플링 커패시터를 반도체 메모리 장치 내에 추가하는 것은 집적도의 저하를 초래한다. 파워 디커플링 커패시터를 형성하기 위한 추가의 영역이 요구되기 때문이다. 본 발명에 따르면, 주변 회로 영역 내의 트랜지스터가 파워 디커플링 커패시터의 용도로 사용된다. 주변 회로 영역은 메모리 셀 어레이를 제외 한 영역을 의미한다. 결국, 반도체 메모리 장치의 집적도가 향상될 수 있다.
도 2는 본 발명에 따른 반도체 메모리 장치를 보여주는 도면이다. 도 2를 참조하면 본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이(110), 행 디코더(120), 행 어드레스 버퍼(130), 감지 증폭기(140), 열 디코더(150), 열 어드레스 버퍼(160), 그리고 입출력 버퍼(170)를 포함한다.
메모리 셀 어레이(110)는, 비록 도면에는 도시되지 않았지만, 행들(또는 워드 라인들)과 열들(또는 비트 라인들)로 배열된 메모리 셀들을 구비한다. 각 메모리 셀은 하나의 트랜지스터와 하나의 커패시터로 구성될 수 있다. 트랜지스터의 게이트는 워드 라인에 연결되고, 드레인은 비트 라인에 연결되고, 소오스는 커패시터의 일단에 연결된다. 커패시터의 타단은 접지 단자에 연결된다. 트랜지스터는 워드 라인 전압에 따라 일종의 스위치로서 동작한다. 트랜지스터가 턴 온되면 비트 라인이 커패시터에 연결될 것이다. 커패시터에는 전하의 형태로 데이터가 저장된다. 하지만, 본 발명의 범위는 이에 한정되지 않는다. 각 메모리 셀의 구조가 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
행 어드레스 버퍼(130)는 외부(예를 들면, 호스트)로부터 제공되는 행 어드레스(row address)를 임시로 저장하기 위한 회로이다. 행 디코더(120)는 행 어드레스 버퍼(130)로부터 출력되는 행 어드레스 신호에 응답하여 메모리 셀 어레이(110)의 워드 라인들 중 적어도 하나를 활성화시킨다.
열 어드레스 버퍼(160)는 외부(예를 들면, 호스트)로부터 제공되는 열 어드레스(column address)를 임시로 저장하기 위한 회로이다. 열 디코더(150)는 열 어 드레스 버퍼(160)로부터 출력되는 열 어드레스 신호에 응답하여 메모리 셀 어레이(110)의 비트 라인을 선택한다. 감지 증폭기(140)는 메모리 셀 어레이(110) 내의 선택된 비트 라인을 통해 데이터를 감지 및 래치(latch)한다. 입출력 회로(170)는 감지 증폭기(140)에 의해서 감지/래치된 데이터를 입력받고, 입력된 데이터를 외부로 출력한다.
본 발명에 있어서 메모리 셀 어레이(110)는 코어 영역(core area)을 구성한다. 메모리 셀 어레이(110)는 반도체 메모리 장치의 대부분을 차지하는 핵심 영역이기 때문이다. 메모리 셀 어레이(110)를 제외한 그 밖의 구성들은 주변 회로 영역(peripheral circuit area)을 구성한다. 주변 회로는 메모리 셀 어레이(110)에 데이터가 저장되도록 또는 메모리 셀 어레이(110)에 저장된 데이터를 감지하도록 하는 회로이다.
도 3은 도 2에 도시된 반도체 메모리 장치의 단면을 보여주는 도면이다. DRAM 장치에 있어서, 하나의 메모리 셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 반도체 메모리 장치의 집적도를 향상시키기 위해서는 트랜지스터 및 커패시터를 미세화해야 한다. 그런데 미세화 공정에 의해 트랜지스터의 게이트 길이가 짧아진다. 짧아진 게이트 길이는 트랜지스터의 성능(예를 들면, 동작 속도)을 향상시킨다. 반면에, 커패시터의 전기 용량(capacitance)은 면적 축소에 따라 감소한다. 각종 잡음에 의한 데이터 에러를 방지하고, 리프레시 간격(refresh interval)을 유지하기 위해 전기 용량은 일정 값 이상(예를 들어, 약 25fF)일 필요가 있다.
따라서, 단위 면적당 전기 용량을 증대시키는 기술이 불가결하게 된다. 이에 대한 해결책 중 하나는 커패시터의 전극을 입체화시키는 것이다. 예를 들어, 스택(stacked) 커패시터 구조, 트렌치(trench) 커패시터 구조, 그리고 조면화(rugged) 전극 등의 기술이 개발되어 DRAM의 생산에 사용되어 왔다. 또 하나는, 커패시터를 구성하는 유전체의 비유전율(dielectric constant,ε)을 증가시키는 것이다.
본 발명에 따른 커패시터는 전기 용량을 향상시키기 위해 원통형 구조를 갖는다. 원통형 구조에 의해 커패시터 전극의 면적이 증가한다. 증가한 면적은 커패시터의 전기 용량을 증가시킨다. 단, 본 발명의 범위는 이에 한정되지 않는다. 커패시터는 다양한 형태로 제조될 수 있음이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다.
도 3을 참조하면, 반도체 메모리 장치는 코어 영역(core area)과 주변 회로 영역(peripheral area)으로 구분된다. 상술한 바와 같이 코어 영역은 복수의 메모리 셀을 포함한다. 주변 회로 영역은 메모리 셀 어레이를 제외한 회로들을 포함한다. 코어 영역 내의 트랜지스터는 P-타입 기판(210)상에 형성된다. 트랜지스터의 드레인(211)은 도전성 플러그(212)에 의해 비트 라인(BL)에 연결된다. 트랜지스터의 소오스(213)는 도전성 플러그(214)에 의해 원통형 커패시터의 하부 전극(215)에 연결된다. 커패시터의 하부 전극(215) 상에 유전체(216)가 형성되고, 유전체(216) 상에 도전성 물질(217)이 형성된다. 커패시터의 상부 전극(218)은 도전성 물질에 w접지 전압을 인가하기 위해 형성된다.
본 발명에 있어서, 주변 회로 영역 내의 트랜지스터는 n-웰 영역(221) 상에 형성된다. 주변 회로는 데이터를 저장하지 않기 때문에 트랜지스터의 소오스(222)는 커패시터의 하부 전극(225)에 연결되지 않는다. 또한, 트랜지스터의 드레인(223)은 비트 라인에 연결되지 않는다. 트랜지스터의 게이트(224) 상에는 커패시터 하부 전극(225)이 형성된다. 커패시터의 하부 전극(225)의 표면에는 유전체(226)가 형성되고, 유전체(226) 상에 도전성 물질(227)이 형성된다. 커패시터의 제 1 상부 전극(228)은 도전성 물질(227)에 백 바이어스 전압(VBB)을 인가하기 위해 형성된다. 커패시터의 제 2 상부 전극(229)은 도전성 물질(227)에 접지 전압(VSS)을 인가하기 위해 형성된다.
상술한 바와 같이, 커패시터는 반도체 집적 회로, 특히 아날로그 회로 제조를 위한 기본적인 수동 소자 중의 하나이다. 특히, 커패시터는 동력 공급 회로 및 DRAM과 같은 아날로그 회로에서 뿐 아니라 액정 표시 장치(LCD) 픽셀에서 저장 커패시터로서 사용된다. 커패시터 면적의 증가는 집적 회로의 비용을 증가시킨다. 따라서, 커패시터가 적은 영역을 점유하면서 큰 전기 용량을 갖는 것이 바람직하다.
트랜지스터의 게이트 절연막은 얇고, 균일한 두께를 가지며, 결함 또는 불순물이 없으며, 그리고 그것의 두께에 불구하고 높은 내전압을 갖는다. 따라서, 트랜지스터의 게이트 절연막은 커패시터의 절연체로 적합하다. 커패시터 및 트랜지스터 모두를 갖는 집적 회로의 경우에, 트랜지스터의 활성층 및 게이트 전극 사이에 형성된 MOS 커패시턴스(게이트 커패시턴스)가 종종 하나의 커패시터로서 사용된다. MOS 커패시턴스를 사용하는 커패시터(이하, "MOS 커패시터"라 함)는 그것의 절연체 로서 전술한 우수한 특성을 갖는 게이트 절연막을 사용할 수 있고, 그것은 제조 단계의 증가 없이도 트랜지스터와 함께 동시에 형성될 수 있다.
그러나, MOS 커패시터는 그것의 활성층에서 채널이 형성된 후에만 커패시터로서 기능한다. 따라서, MOS 커패시터를 트랜지스터로서 사용하기 위해서는 게이트 전극과 소스 영역 사이의 전압이 트랜지스터의 도전성에 따라서 제어될 필요가 있다. 예를 들어, N-타입 트랜지스터의 게이트에 인가되는 전압은 임계 전압보다 높아야 하고, P-타입 트랜지스터의 게이트에 인가되는 전압은 임계 전압보다 낮아야 한다.
다시 도 3을 참조하면, 본 발명에 따른 실시 예에 있어서, 주변 회로 영역은 p-형 트랜지스터를 포함한다. 트랜지스터의 게이트(224)는 접지 단자(VSS)에 연결되고, 드레인(222), 소오스(223) 및 n-웰 영역(221)은 전원(VDD) 단자에 연결된다. 따라서, 본 발명에 따르면 주변 회로 영역의 트랜지스터가 파워 디커플링 커패시터로 사용될 수 있다. 트랜지스터는 전원 전압의 급격한 변화를 방지할 수 있다. 따라서, 추가의 커패시터를 위한 영역이 필요하지 않게 되어 반도체 메모리 장치의 집적도가 향상된다.
도 4는 도 3에 도시된 주변 회로 영역의 등가 회로도이다. 도 4를 참조하면, 커패시터(310)의 일단에는 백 바이어스 전압(VBB)이 인가되고, 커패시터(320)의 일단에는 접지 전압(VSS)이 인가된다. 백 바이어스 전압(VBB)은 음 전위(negative voltage)를 갖는다. 반도체 메모리 장치의 저 전력화에 따라 접지 전위(VSS)보다 낮은 전위의 백 바이어스 전압(VBB)이 사용될 수 있다. 커패시터들(310, 320)은 백 바이어스 전압(VBB)의 급격한 변화를 억제하는 파워 디커플링 커패시터로 동작한다.
커패시터들(310, 320) 하부에 형성되는 트랜지스터(330)는 전원 전압(VDD)의 변동을 억제하는 파워 디커플링 커패시터로 사용된다. 파워 디커플링 커패시터로 사용되기 위해서 트랜지스터(330)의 게이트는 접지 단자에 연결되고, 드레인, 소오스 및 n-웰 영역은 전원 단자(VDD)에 인가된다.
그런데 커패시터들(310, 320)의 중간 노드 전압(Va)과 트랜지스터(330)의 게이트 전압(Vb)의 차이가 전원 전압(VDD)보다 높은 경우, 트랜지스터 파괴 등의 문제가 발생할 수 있다. 이는 반도체 메모리 장치의 신뢰성을 저하시킨다. 본 발명에 있어서, 커패시터들(310, 320)의 타단들은 서로 연결된다. 커패시터들(310, 320)의 전기 용량이 같다고 가정할 때, 커패시터들(310, 320) 사이의 중간 노드 전압(Va)은 전하 분배 법칙에 따라 VBB/2가 된다. 또한, 상술한 바와 같이, 트랜지스터(330)의 게이트 전압은 접지 단자(VSS)에 연결된다. 따라서, 중간 노드 전압(Va)과 트랜지스터의 게이트 전압(Vb)의 차이는 VBB/2가 된다. 이 전압 차는 전원 전압보다 낮기 때문에(VBB/2 < VDD) 신뢰성 문제가 발생되지 않는다.
본 발명에 있어서, 커패시터들(310, 320)은 백 바이어스 전압(VBB)의 변동을 억제하기 위한 파워 디커플링 커패시터로 동작한다. 또한, 트랜지스터(330)는 전원 전압(VDD)의 변동을 억제하기 위한 파워 디커플링 커패시터로 동작한다. 이는 본 발명에 따른 트랜지스터(330)가 p-형 트랜지스터로 형성되기 때문에 가능해진다. 따라서, 반도체 메모리 장치의 집적도 향상이 가능해진다. 기존의 반도체 메모리 장치의 경우, n-타입 트랜지스터의 드레인, 소오스, 및 게이트 모두에 접지 전압(VSS)이 인가되었기 때문에 트랜지스터가 파워 디커플링 커패시터로 사용될 수 없었다. 이는 후술될 도면을 참조하여 자세히 설명될 것이다.
도 5는 트랜지스터가 파워 디커플링 커패시터로 사용되는 경우의 문제점을 보여주는 도면이다. 도 5를 참조하면, 반도체 메모리 장치는 코어 영역(core area)과 주변 회로 영역(peripheral area)으로 구분된다. 코어 영역(core area)은 도 3에 도시된 것과 동일하다. 따라서, 설명의 간결화를 위해 코어 영역에 대한 설명은 생략된다.
주변 회로 영역 내의 트랜지스터는 p-타입 기판상에 형성된다. 주변 회로는 데이터를 저장하지 않기 때문에 트랜지스터의 소오스(422)가 커패시터의 하부 전극(425)에 연결되지 않는다. 또한, 트랜지스터의 드레인(423)은 비트 라인(BL)에 연결되지 않는다. 트랜지스터의 게이트(424) 상부에는 커패시터 하부 전극(425)이 형성된다. 커패시터 하부 전극(425)의 표면에는 유전체(426)가 형성되고, 유전체(426) 상에 도전성 물질(427)이 형성된다. 상부 전극들(428, 429)은 도전성 물질(427)에 전압을 인가하기 위해 형성된다.
도 5의 주변 회로 영역 내에 형성된 트랜지스터는 n-형 트랜지스터이다. 따라서, 트랜지스터를 파워 디커플링 커패시터로 사용하기 위해 게이트(424)는 전원 전압(VDD)에 연결되고, 드레인(422), 소오스(423), 및 기판(410)에는 접지 전압(VSS)이 인가된다. 그런데 커패시터의 하부 전극(425) 전압과 트랜지스터의 게이트(424) 전압의 차이가 전원 전압(VDD) 이상인 경우, 트랜지스터 파괴 등의 신뢰성 문제가 생길 수 있다. 이하, 도 6을 참조하여 전압 차에 의한 문제점이 자세히 설명될 것이다.
도 6은 도 5에 도시된 주변 회로 영역의 등가 회로도이다. 도 6을 참조하면, 커패시터(510)의 일단에는 백 바이어스 전압(VBB)이 인가되고, 커패시터(520)의 일단에는 접지 전압(VSS)이 인가된다. 즉, 커패시터들(510, 520)은 백 바이어스 전압(VBB)의 변동을 억제하는 파워 디커플링 커패시터로 동작한다. 또한, 트랜지스터(530)의 게이트에는 전원 전압(VDD)이 인가되고, 트랜지스터(530)의 드레인, 소오스 및 n-웰 영역에는 접지 전압(VSS)이 인가된다. 즉, 트랜지스터는 전원 전압의 변동을 억제하는 파워 디커플링 커패시터로 사용된다.
그런데 커패시터들(510, 520)의 전기 용량이 같다고 가정할 때, 커패시터들(510, 520) 사이의 중간 노드 전압(Va)은 전하 분배 법칙에 따라 VBB/2가 된다. 따라서, 중간 노드 전압(510, 520)과 트랜지스터의 게이트 전압(Vb)의 차이는 VDD+(VBB/2)가 된다. 이 전압 차는 전원 전압보다 크기 때문에(VDD+(VBB/2) > VDD) 트랜지스터 파괴 등의 신뢰성 문제가 발생될 수 있다. 따라서, 종래의 주변 회로 영역 내의 n-형 트랜지스터(530)는 파워 커플링 커패시터로 사용될 수 없었다.
도 7은 트랜지스터를 파워 디커플링 커패시터로 사용하지 않는 경우의 바이어스 조건을 보여주는 도면이다. 코어 영역은 도 3의 경우와 동일하기 때문에 설명의 간결화를 위해 이에 대한 자세한 설명은 생략된다. 도 7을 참조하면, 주변 회로 영역 내의 트랜지스터의 게이트(624), 드레인(622), 소오스(623), 및 기판(610)에는 접지 전압(VSS)이 인가된다. 따라서, 트랜지스터는 파워 디커플링 커패시터로 사용될 수 없다. 즉, 커패시터들(628, 629)은 백 바이어스 전압(VBB)을 위한 파워 디커플링 커패시터로 동작하는 반면, 트랜지스터는 파워 디커플링 커패시터로 동작하지 않는다. 따라서, 전원 전압(VDD)을 위한 파워 디커플링 커패시터를 형성하기 위한 공간이 요구된다. 결국, 반도체 메모리 장치의 집적도가 저하된다.
상술한 바와 같이 본 발명에 있어서, 주변 회로 영역 내의 트랜지스터는 기판 내의 n-웰 영역 상에 형성된다. 즉, 주변 회로 영역의 트랜지스터는 p-타입 트랜지스터로 형성된다. 따라서, 커패시터와 트랜지스터 사이의 전압 차를 작게 유지하면서 커패시터와 트랜지스터 모두를 파워 디커플링 커패시터로 사용하는 것이 가능해진다.
도 8은 본 발명에 따른 반도체 메모리 장치의 다른 실시 예를 보여주는 도면이다. 도 8을 참조하면, 반도체 메모리 장치는 코어 영역(core area)과 주변 회로 영역(peripheral area)으로 구분된다. 코어 영역은 도 3에 도시된 것과 동일하다. 따라서, 설명의 간결화를 위해 코어 영역에 대한 설명은 생략된다.
주변 회로 영역의 트랜지스터는 p-타입 기판(710)상에 형성되어 있다. 즉, 트랜지스터는 n-타입 트랜지스터로 형성된다. 주변 회로는 데이터를 저장하지 않기 때문에 트랜지스터의 소오스(722)가 커패시터의 하부 전극(725)에 연결되지 않는다. 또한, 트랜지스터의 드레인(723)은 비트 라인(BL)에 연결되지 않는다. 트랜지스터의 게이트(724) 상부에는 커패시터 하부 전극(725)이 형성된다. 하부 전극(725)의 표면에는 유전체(726)가 형성되고, 유전체(726) 상에 도전성 물질(727)이 형성된다. 상부 전극들(728, 729)은 도전성 물질(727)에 전압 인가를 위해 형성 된다.
도 9는 도 8에 도시된 주변 회로 영역의 등가 회로도이다. 도 9를 참조하면, 커패시터(810)의 일단에는 백 바이어스 전압(VBB)이 인가되고, 커패시터(820)의 일단에는 접지 전압(VSS)이 인가된다. 즉, 커패시터들(810, 820)은 백 바이어스 전압(VBB)의 변동을 억제하는 파워 디커플링 커패시터로 동작한다. 또한, 트랜지스터(830)의 게이트에는 접지 전압(VSS)이 인가되고, 트랜지스터(830)의 드레인, 소오스에는 전원 전압(VDD)이 인가된다. 즉, 트랜지스터(830)는 전원 전압의 변동을 억제하는 파워 디커플링 커패시터로 사용된다.
또한, 커패시터들(810, 820)의 전기 용량이 같다고 가정할 때, 커패시터들(810, 820) 사이의 중간 노드 전압(Va)은 전하 분배 법칙에 따라 VBB/2가 된다. 상술한 바와 같이 트랜지스터(830)의 게이트에는 접지 전압(VSS)이 인가된다. 따라서, 중간 노드 전압(Va)과 트랜지스터의 게이트 전압(Vb)의 차이는 VBB/2가 된다. 이 전압 차는 전원 전압보다 낮기 때문에(VBB/2 < VDD) 신뢰성 문제가 발생되지 않는다.
결국, 상부 커패시터들(810, 820)은 백 바이어스 전압(VBB)을 위한 파워 디커플링 커패시터로 동작하고, 트랜지스터(830)는 전원 전압(VDD)을 위한 파워 디커플링 커패시터로 동작한다. 따라서, 파워 디커플링 커패시터를 형성하기 위한 추가 공간이 요구되지 않는다. 결국, 반도체 메모리 장치의 집적도 및 신뢰성이 향상된다.
도 10은 본 발명에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략 적으로 보여주는 블록도이다. 도 10을 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 입력 장치들(930), 출력 장치들(940), 보조 기억 장치(950), 그리고 주 기억 장치(960)를 포함한다. 도면에서 실선은 데이터 또는 명령이 이동하는 시스템 버스(System bus)를 나타낸다.
본 발명에 따른 컴퓨팅 시스템(900)은 입력 장치들(930)(키보드, 카메라 등)을 통해 외부로부터 데이터를 입력받는다. 입력된 데이터는 사용자에 의한 명령이거나 카메라 등에 의한 영상 데이터 등의 멀티 미디어 데이터일 수 있다. 입력된 데이터는 보조 기억 장치(950) 또는 주 기억 장치(960)에 저장된다.
프로세서(910)에 의한 처리 결과는 보조 기억 장치(950) 또는 주 기억 장치(960)에 저장된다. 출력 장치들(940)은 보조 기억 장치(950) 또는 주 기억 장치(960)에 저장된 데이터를 출력한다. 출력 장치들(940)은 디지털 데이터를 인간이 감지 가능한 형태로 출력한다. 예를 들어, 출력 장치(940)는 디스플레이 또는 스피커 등을 포함한다. 주 기억 장치(950)는 디램으로 구성될 수 있다. 디램에는 본 발명에 따른 커패시터 구조가 적용될 것이다. 주 기억 장치(950)의 집적도 및 신뢰성이 향상됨에 따라 컴퓨팅 시스템(900)의 집적도 및 신뢰성도 이에 비례하여 향상될 것이다.
비록 도면에는 도시되지 않았지만 컴퓨팅 시스템(900)의 동작에 필요한 전원을 공급하기 위한 전원 공급부(Power supply)가 요구됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그리고, 컴퓨팅 시스템(900)이 휴대용 기기(mobile device)인 경우, 컴퓨팅 시스템(900)의 동작 전원을 공급하기 위한 배터 리(battery)가 추가로 요구될 것이다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 파워 디커플링 커패시터들을 보여주는 도면이다.
도 2는 본 발명에 따른 반도체 메모리 장치를 보여주는 도면이다.
도 3은 도 2에 도시된 반도체 메모리 장치의 단면을 보여주는 도면이다.
도 4는 도 3에 도시된 주변 회로 영역의 등가 회로도이다.
도 5는 트랜지스터가 파워 디커플링 커패시터로 사용되는 경우의 문제점을 보여주는 도면이다.
도 6은 도 5에 도시된 주변 회로 영역의 등가 회로도이다.
도 7은 트랜지스터를 파워 디커플링 커패시터로 사용하지 않는 경우의 바이어스 조건을 보여주는 도면이다.
도 8은 본 발명에 따른 반도체 메모리 장치의 다른 실시 예를 보여주는 도면이다.
도 9는 도 8에 도시된 주변 회로 영역의 등가 회로도이다.
도 10은 본 발명에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.

Claims (18)

  1. 코어 영역 및 주변 영역으로 분할되는 기판상에 형성된 반도체 메모리 장치에 있어서:
    상기 코어 영역 및 상기 주변 영역 위로 신장되는 커패시터 구조; 그리고
    상기 주변 영역에 형성된 N-웰 영역을 포함하고,
    상기 커패시터 구조의 각 부분은 상기 코어 영역에서 메모리 셀 커패시터들로 기능하고, 그리고 상기 주변 영역에서 제 1 및 제 2 커패시터들로 기능하고,
    상기 제 1 및 제 2 커패시터들의 조합은 제 1 파워 디커플링 커패시터로 기능하고, 상기 주변 영역에 형성된 트랜지스터는 제 2 파워 디커플링 커패시터로 기능하고, 그리고 상기 트랜지스터는 상기 N 웰 영역에 형성되는 P-타입 트랜지스터이고,
    상기 P-타입 트랜지스터의 게이트에 접지 전압이 인가되고, 상기 P-타입 트랜지스터의 드레인 및 소오스에 전원 전압이 인가되어, 상기 제 2 파워 디커플링 커패시터는 상기 전원 전압의 변동을 억제하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 커패시터의 제 1 측면에 백 바이어스 전압이 인가되고,
    상기 제 2 커패시터의 제 1 측면에 접지 전압이 인가되고,
    상기 제 1 및 제 2 커패시터들의 제 2 측면들 각각은 공통 전압 노드에 연결되어, 상기 제 1 파워 디커플링 커패시터가 상기 백 바이어스 전압의 변동을 억제하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 P 타입 트랜지스터의 게이트 전압 및 상기 공통 전압 노드의 전압 사이의 차이는 상기 전원 전압보다 적은 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 커패시터들은 동일한 전기 용량을 갖는 반도체 메모리 장치.
  5. 코어 영역 및 주변 영역으로 분할되는 기판상에 형성된 반도체 메모리 장치에 있어서:
    상기 코어 영역 및 상기 주변 영역 위로 신장되는 커패시터 구조를 포함하고,
    상기 커패시터 구조의 각 부분은 상기 코어 영역에서 메모리 셀 커패시터들로 기능하고, 그리고 상기 주변 영역에서 제 1 및 제 2 커패시터들로 기능하고,
    상기 제 1 및 제 2 커패시터들의 조합은 제 1 파워 디커플링 커패시터로 기능하고, 상기 주변 영역에 형성된 트랜지스터는 제 2 파워 디커플링 커패시터로 기능하고,
    상기 기판은 P-타입이고, 상기 트랜지스터는 상기 기판에 형성되는 N-타입 트랜지스터인 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 N-타입 트랜지스터의 게이트에 접지 전압이 인가되고, 상기 N-타입 트랜지스터의 드레인 및 소오스에 전원 전압이 인가되어, 상기 제 2 파워 디커플링 커패시터는 상기 전원 전압의 변동을 억제하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 커패시터의 제 1 측면에 백 바이어스 전압이 인가되고,
    상기 제 2 커패시터의 제 1 측면에 접지 전압이 인가되고, 그리고
    상기 제 1 및 제 2 커패시터들의 제 2 측면들 각각은 공통 전압 노드에 연결되어, 상기 제 1 파워 디커플링 커패시터는 상기 백 바이어스 전압의 변동을 억제하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 N-타입 트랜지스터의 게이트 전압과 상기 공통 전압 노드의 전압 사이의 차이는 상기 전원 전압보다 적은 반도체 메모리 장치.
  9. 제 5 항에 있어서,
    상기 제 1 및 제 2 커패시터들은 동일한 전기 용량을 갖는 반도체 메모리 장치.
  10. 기판의 주변 영역의 트랜지스터 위로 형성되는 제 1 및 제 2 커패시터들; 그리고
    상기 주변 영역에 형성되는 N-웰 영역을 포함하고,
    상기 트랜지스터는 상기 N-웰 영역에 형성되는 P-타입 트랜지스터이고,
    상기 제 1 및 제 2 커패시터들의 조합은 제 1 파워 디커플링 커패시터로 기능하고, 상기 트랜지스터는 제 2 파워 디커플링 커패시터로 기능하고, 그리고
    상기 P-타입 트랜지스터의 게이트에 접지 전압이 인가되고 드레인 및 소오스에 전원 전압이 인가되어, 상기 제 2 파워 디커플링 커패시터는 상기 전원 전압의 변동을 억제하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 커패시터의 제 1 측면에 백 바이어스 전압이 인가되고,
    상기 제 2 커패시터의 제 1 측면에 접지 전압이 인가되고,
    상기 제 1 및 제 2 커패시터들의 제 2 단들 각각은 공통 전압 노드에 연결되어, 상기 제 1 파워 디커플링 커패시터는 상기 백 바이어스 전압의 변동을 억제하는 반도체 메모리 장치.
  12. 반도체 메모리 장치를 제조하는 제조 방법에 있어서:
    P-타입 기판의 주변 영역에 N-웰을 형성하는 단계;
    상기 N-웰에 P-타입 트랜지스터를 형성하는 단계;
    상기 주변 영역의 상기 트랜지스터의 위로 제 1 및 제 2 커패시터들을 형성하는 단계;
    상기 P-타입 트랜지스터의 게이트를 접지 전압에 연결하고, 상기 P-타입 트랜지스터의 드레인 및 소오스를 전원 전압에 연결하는 단계를 포함하고,
    상기 P-타입 트랜지스터는 상기 전원 전압의 디커플링 커패시터로 기능하는 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 커패시터의 제 1 측면을 백 바이어스 전압에 연결하는 단계;
    상기 제 2 커패시터의 제 1 측면을 접지 전압에 연결하는 단계; 그리고
    상기 제 1 및 제 2 커패시터들의 제 2 측면들 각각을 공통 전압 노드에 연결하는 단계를 포함하고,
    상기 제 1 및 제 2 커패시터들의 조합은 상기 백 바이어스 전압의 변동을 억제하는 제조 방법.
  14. 제 13 항에 있어서,
    상기 P-타입 트랜지스터의 게이트 전압 및 상기 공통 전압 노드의 전압 차이는 상기 전원 전압보다 적은 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 1 및 제 2 커패시터들은 동일한 전기 용량을 갖는 제조 방법.
  16. 삭제
  17. 삭제
  18. 삭제
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