JPH03160755A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に、任意の記憶情報
のランダムな入出力が可能な半導体記憶装置の高集積化
構造に関するものである。

〔従来の技術〕

近年、半導体記憶装置は、コンピュータなどの情報機器
の目覚ましい普及によって、その需要が急速に拡大して
いる。また、機能的には、大規模な記憶容量を有し、か
つ高速動作が可能なものが要求されている．これに伴っ
て、半導体記憶装置の高集積化、高速応答性あるいは高
信頼性に関する技術開発が進められている。

半導体記憶装置のうち、記憶情報のランダムな人出力が
可能なものにＤ　Ｒ　Ａ　Ｍ　（Ｄｙｎａｍｉｃ　Ｒａ
ｎｄｏａ＋Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）がある。

一般にＤＲＡＭは、多数の記憶情報を蓄積する記憶領域
であるメモリセルアレイと、外部との入出力に必要な周
辺回路とから構威されている．第５図は一般的なＤＲＡ
Ｍの構戒を示すブロック系統図である。第５図において
、ＤＲＡＭ５０は、記憶情報のデータ信号を蓄積するた
めのメモリセルアレイ５１と、単位記憶回路を構成する
メモリセルを選択するアドレス信号を外部から受けるた
めのロウアンド力ラムアドレスバッファ５２と、上記ア
ドレス信号を解読することによってメモリセルを指定す
るためのロウデコーダ５３およびツラムデコーダ５４と
、指定されたメモリセルに逼積された信号を増幅して読
み出すセンスリフレ・，シュアンプ５５と、データ入出
力のためのデー多インバソファ５６およびデータアウト
バノファ５７と、クロソク信号を発生するクロソクジエ
ネし一夕５８とを有する。また、第５図において、ＡＯ
〜Ａ９はアドレス入力端子である。

半導体チップ上で大きな面積を占めるメモリセルアレイ
５ｌは、単位記憶情報を蓄積するためＣメモリセルがマ
トリクス状に複数個配列されてル戒されている。第６図
は、メモリセルアレイ５１を構威するメモリセルの４ピ
ント分の等価回路を示す回路図である。図示されたメモ
リセルは、１個のＭ　Ｏ　Ｓ　（Ｍｅｔａｌ　Ｏｘｉｄ
ｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）　トランジスタとこ
れに接続された１個の容量素子とから構成されるいわゆ
る１トランジスタ１キャパシタ形のメモリセルである。

このタイプのメモリセルは構造が簡単なため、メモリセ
ルアレイの集積度を向上させることが容易であり、大容
量のＤＲＡＭに広く用いられている。

ＤＲＡＭの高集積化に伴ってメモリサイズが縮小された
場合、キャパシタ用の面積もそれに伴って縮小する。し
かしながら、記憶装置としてのＤＲＡＭの安定動作，信
頼性上の観点から、高集積化されても１ビノトのメモリ
セルに蓄える電荷量はほぼ一定に維持されなければなら
ず、そのためにはキャパシタの実効面積を何らかの方法
で増やす必要がある。従って、キャパシタの構造を三次
元化することにより、キャパシタの実効面積を増やすこ
とが試みられるようになった。例えば、第３図２第４図
は、三次元構造のキャパシタを持つメモリセルの断面図
である。キャパシタの下部電極の基板に垂直な部分の両
面をキャパシタ面積として活用できるため、実効的なキ
ャパシタ面積を増大できる構造となっている。

第３図．第４図，第６図において、■は半導体基板、２
は素子分離領域、３はゲート酸化膜、４ａ、４ｂはゲー
ト電極、５は欠番、６ａ、６ｂはｎ−拡敗層、７は欠番
、８は酸化膜、９ａ．９ｂはｎ４拡散層、１ｏは窒化膜
、１１〜１４は欠番、１５．１７は導電膜、ｌ６は誘電
膜、ｌ８は絶縁膜、１９は導電層、２０はビット線であ
る導電膜２１はＭＯＳ｝ランジスタ、２２はキャパシタ
、２３は角部である。

第３図．第４図，第６図に示すように、メモリセルは１
個のアクセストランジスタ２１と、１つのキャパシタ２
２とから構成されている。メモリセルは、半導体基板Ｌ
の表面に形成された素子分Ｈ５Ｍ域２によって、その周
囲が囲まれ、隣接するメモリセルと絶縁分離されている
。アクセストランジスタ２１は、半導体基板１表面に形
成された不純物領域６ａ，９ａおよび６ｂ，９ｂと、こ
の不純物領域６ａ，９ａと６ｂ，９ｂとの間に位置し、
薄いゲート酸化膜３を介して形成されたゲート電極４ａ
とから構或されている。キャパシタ２２は、多結晶シリ
コン等の導電材料から成る下部電極１５と上部電極１７
との間に窒化膜と酸化膜との積層膜を形成し、あるいは
タンタル酸化膜等の誘電材料から威る誘電体層ｌ６を積
層して形成しており、下部電極ｌ５はアクセストランジ
スタ２１のソースあるいはドレイン領域６ｂおよび９ｂ
に接続されている。ビット線２ｏは、絶縁膜１８から成
る眉間膜上にあり、アクセストランジスタ２ｌのソース
あるいはドレイン領域６ａ，９ａと直接あるいは導電Ｊ
ｉｉｌ９を介して接続されている。

〔発明が解決しようとする課題〕

従来のメモリセルにおいては、第３図，第４図の下部電
極１５の上部電極１７に対する断面形状はいくつかの角
部２３を有している。そして、これらの角部２３の角度
を規定していないため、角部２３の角度は前工程の加工
形状を保持したままになっており、例えば第３図に示す
ように９０度の角度、あるいは第４図に示すような角度
になっている。このメモリセルの例のように、ある導電
膜の両面をキャパシタとして用いる場合、その導電膜の
角部は９０度および９０度あるいは鈍角および鋭角とな
る。このような従来の角部においては、例えば上記した
ような三次元構造をもつキャパシタでは少なくとも１つ
以上の鋭角を持つ。そのため、その鋭角部に電界が集中
し、また、その部分に形成される誘電膜がその部分で薄
く形成されるため、耐圧等の信頼性がその部分で悪くな
るという問題があった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、耐圧等の信頼性が劣化しない角
部を有する半導体記憶装置を得ることにある。

〔課題を解決するための手段〕

このような目的を達戒するために本発明は、誘電膜を介
して下部電極と上部電極とが接している部分を９０度以
上の角度で形成するようにしたものである。

〔作用〕

本発明による半導体記憶装置においては、誘電膜を介し
て下部電極と上部電極とが接している角部の電界強度が
減少し、キャパシタの信頼性が向上する。

〔実施例〕

第１図，第２図は本発明による半導体記憶装置の一実施
例を示す断面図である。第１図，第２図の半導体記憶装
置は、角部２３の形状を除いて、第３図，第４図の半導
体記憶装置と同し構造であり、第１図，第２図において
第３図．第４図と同一部分又は相当部分には同一符号が
付してある。

第１図の半導体記憶装置においては、キャパシタ下部電
極ｌ５の角部を落としてテーパ状にすることにより、９
０度以上の角部２３のみとした。

また、第２図では、丸くなまらせた角部２３とした。こ
のようにすることにより、角部２３に電界が集中するこ
とがなくなり、耐圧等の信頼性を向上させることができ
る。

本実施例では典型的な２つの例を示したが、もちろん、
角部をもっと多角形状にしても良いし、あるいは楕円状
にするなどしても良い。

〔発明の効果〕

以上説明したように本発明は、誘電膜を介して下部電極
と上部電極とが接している部分を９０度以上の角度で形
成したことにより、角部への電界の集中を排除すること
ができるので、耐圧等に関して信頼性の高いキャパシタ
、ひいては信頼性の高い半導体記憶装置を得ることがで
きる効果がある。

【図面の簡単な説明】

第１図，第２図は本発明による半導体記憶装置の一実施
例におけるメモリセルを示す断面図、第３図，第４図は
従来の半導体記憶装置におけるメモリセルを示す断面図
、第５図は一般的な半導体記憶装置（Ｄ　Ｒ　ＡＭ）を
示すプロソク系統図、第６図はメモリセル４ビット分の
等価回路を示す回路図である。 １・・・半導体基板、２・・・素子分Ｍ領域、３・・・
ゲート酸化膜、４ａ，４ｂ・＝ゲート電極、５ａ，５ｂ
・・・ｎ一拡散層、８・・・酸化膜、９ａ，９ｂ・・・
ｎ゛拡散層、１０・・・窒化膜、１５．１７．２０・・
・導電膜、ｌ６・・・銹電膜、１８・・・絶縁膜、１９
・・・導電層、２１・・・ＭＯＳトランジスタ、２２・
・・キャパシタ、２３・・・角部。

Claims (1)

【特許請求の範囲】
1. １個のＭＯＳトランジスタと１個のキャパシタとから成
   る半導体メモリセルを有し、前記キャパシタは、前記Ｍ
   ＯＳトランジスタのソース領域に接続された下部電極と
   、この下部電極の上に形成された誘電膜と、この誘電膜
   の上に形成された上部電極とから成る半導体記憶装置に
   おいて、前記下部電極は、前記誘電膜を介して前記上部
   電極と接している部分については９０度以上の角で形成
   されていることを特徴とする半導体記憶装置。