KR890003372B1 - 다이나믹 랜덤 액세스 메모리 어레이 - Google Patents

다이나믹 랜덤 액세스 메모리 어레이 Download PDF

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Abstract

내용 없음.

Description

다이나믹 랜덤 액세스 메모리 어레이
제1도는 종래의 디램 메모리 어레이의 회로도.
제2도는 본 발명에 따른 디램 칩의 블럭도.
제3도는 본 발명에 따른 메모리 어레이의 회로도.
제4도는 제3도의 메모리 어레이의 평면 레이아웃 도면.
본 발명은 다이나믹 랜덤 액세스 메모리(이하 디램이라 칭함)어레이에 관한 것으로, 특히 디램에 있어서 비트라인의 어레이에 관한 것이다.
최근 디램의 제조는 고용량을 갖는 메모리 제조에 각 반도체 기업은 주력하고 있고 이 분야에 괄목할만한 발전이 이루어져 왔다. 특히 1메가 디램의 연구 제작이 완성되어 대량생산이 되고 있는 단계에 이르렀다.
그러나 이와같은 고용량 메모리 장치로 갈수록 많은 기술적 문제가 개재하게 된다. 특히 작은 칩의 면적내에 고용량의 을 제조해야 하는 관계상 의 크기는 물론 메모리 이 접속되는 비트라인의 간격 또한 점점 근접하게 되며 메모리 어레이와 주변회로 또한 근접하게 되었다.
상기와 같은 주변회로와 비트라인의 근접으로 인한 반도체 메모리 장치의 근접효과(Fringing effect)는 비트라인의 불균형으로 동작 마아진에 심각한 영향을 준다.
특히 디램과 같은 전하분배(Charge Sharing)에 의한 데이터 센싱에 있어서 비트라인의 불균형은 데이터 감지에 오동작을 줄 수 있는 중요한 문제가 발생하게 된다.
또한 주변회로에 발생되는 소수 캐리어가 메모리의 스토리지 캐패시터로 유입하면서 기억된 정보신호를 잃어버리는 현상이 메모리 어레이의 주변에서 일어나게 된다.
제1도는 종래의 디램 메모리 어레이를 나타낸 도면으로서 공지의 센스증폭기(10)와 이 센스증폭기를 각각 접속된 비트라인(또는 열라인) BLo,
Figure kpo00001
-BLi,
Figure kpo00002
이 있으며 워드라인 WLo-WLi를 구비하고 상기 비트라인과 워드라인 사이에 메모리(11)이 접속되어 있다. 또한 메모리은 1트랜지스터 메모리로서 하나의 트랜지스터와 하나의 스토리지 케패시터로 구성되어 있다.
비트라인 다수의 메모리이 접속된 긴 도체층이므로 이 비트라인 고유의 반도체 기판과의 캐패시턴스를 갖고 있다.
또한 각 비트라인은 인접하는 비트라인과 근접효과에 의한 캐패시턴스를 갖게된다. 예를들어 제1도의 메모리 중 최외각 모서리의 비트라인 BLo와
Figure kpo00003
를 제외한 비트라인
Figure kpo00004
내지 BLi는 각각 전술한 비트라인 자신의 캐패시터 CB와 도면 표시의 인접한 비트라인과의 상호 캐패시턴스 Cf를 갖게된다.
따라서 상기 비트라인
Figure kpo00005
내지 BLi 각각의 비트라인과의 합성 캐패시턴스는 CB+2Cf가 된다. 그러나 메모리 외각의 모서리에 있는 비트라인 BLo와
Figure kpo00006
는 상기 비트라인과 근접한 비트라인이 한개밖에 없으므로 상기 각 비트라인 BLo와
Figure kpo00007
의 합성 매패시턴스는 CB+Cf로 된다.
상기와 같은 상항하에서 비트라인 BLo와
Figure kpo00008
, BLi과
Figure kpo00009
간의 충전전하 차이에 의해 센싱을 하는 센스증폭기(10)로써는 최외각 모서리의 센스증폭기에서 문제가 발생하게 된다. 즉 최외각 비트라인 BLo와
Figure kpo00010
각각의 합성 캐패시턴스는 C...+Cf이며 비트라인
Figure kpo00011
와 BLi의 합성 캐패시턴스는 CB+2Cf이므로 상기 비트라인 BLo와
Figure kpo00012
, BLi와
Figure kpo00013
상의 충전전하를 가지고 센싱을 해야하는 최외각의 센스증폭기는 상기 비트라인간의 불균형으로 인해 데이터의 구별을 못하게 되는 결과를 초래한다. 이는 센스증폭기(10)가 쌍안정의 플립플롭(Bistable flip-flop)으로 구성되어 있다는 사실에 의해 용이하게 이해할 수 있을 것이다.
그러나 상기 모서리의 센스증폭기를 제외한 내부의 센스증폭기들은 각 비트라인들의 합성 캐패시턴스 같이 CB+2Cf로 균형을 이루고 있으므로 데이터 센싱에 실패하지를 않게 된다.
실제로 최근의 디램 제품들은 TTL과의 호환성 문제로 전원공급전압 Vcc를 5볼트 단일전원으로 사용하고 있는 비트라인의 동작도 5볼트로 센스증폭기(10)에 의해 프리차아지하여 액티브 사이클에서 워드라인 WLo-WLi의 어드레스 지정에 의한 메모리의 선택으로 상기 메모리 내의 스토리지 캐패시턴스와의 전하분배에 의한 비트라인상으 전압차이를 센싱하게 되어 있다.
이와같은 낮은 전압에서 동작하는 디램은 센스증폭기(10)의 성농도 고성능의 센스증폭기를 사용하여 비트라인간의 전압차이가 수밀리 볼트일때도 센싱동작을 하여 메모리내에 저장된 정보를 읽어내게 되어있다. 따라서 고밀도의 디램으로 갈수록 비트라인들간의 간격이 좁아져서 상기 캐패시턴스 Cf의 값이 커지는 것을 고려할때 상기 합성 캐패시턴스값의 불균형에 의한 모서리 비트라인의 메모리들이 정상동작을 못하게 되는 심각한 문제가 발생한다. 따라서 본 발명의 목적은 근접효과에 의한 모서리 비트라인의 메모리의 비정상 동작을 방지할 수 있는 메 어레이를 제공함에 있다.
본 발명의 다른 목적은 메모리 어레이외부의 주변회로에서 메모리로 유입되는 소수 캐리어에 의한 저장정보의 상실을 방지할 수 있는 메모리 어레이를 제공함에 있다.
이하 본 발명을 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 디램의 하나의 칩을 나타낸 도면이다.
칩(1)은 1메가 메모리 용량의 디램 칩으로써 256K씩 4개의 블럭으로 나눈 각 256K의 메모리 어레이 블럭 2a-2d가 있게되며 상기 각 블럭의 모서리에는 더미비트라인(3)이 각각 있게 된다. 또한 각 블럭에는 512×1024행(또는 워드라인)과 열라인(또는 버트라인)이 있고 이 행과 열라인은 각각 행디코우더(6) 및 센스증폭기(4)와 접속이 되고 또한 상기 열라인은 열디코우더(5)와 접속이 되어있다. 따라서 각 메모리셀 어레이 블럭은 각각 512개의 센스증폭기를 갖고 비트라인과 접속이 되어있다.
또한 상기 메모리 어레이의 외부 클럭(7)에는 상기 메모리 어레이(2a-2d)와 센스증폭기(4)와 행 및 열디코우더(6)(5)를 구동하기 위한 클럭발생기 어드레스버퍼 입출력 버퍼등의 주변회로가 구성되게 한다. 또한 상기 더미 버트라인(3)은 상기 센스증폭기(4)와 접속되어 있지 않다.
상기 더미 비트라인(3)은 반도체 기판과 접속되어 접지될 수도 있으며 소정의 바이어스 전압이 인가될 수 있음을 유의하여야 한다.
제3도는 본 발명에 따른 디램 메모리 어레이의 회로도를 나타낸 도면이다.
통상의 센스증폭기(10)에는 비트라인(40)이 접속되어 있고 메모리(11)은 접힘 비트라인 방식으로 워드라인(50)과의 사이에 교대로 접속되어 있다. 또한 상기의 통상의 메모리 어레이에 본 발명에 따른 더미 비트라인(3)이 상기 메모리 어레이의 외각 모서리에 배치되어 있으며 센스증폭기(10)와 접속되어 있지 않다. 또한 상기 더미비트라인(3)과 워드라인(50)에는 메모리이 접힘비트라인 방식과 같이 접속이 되어 있다. 또한 상기 메모리(11)은 1트랜지스터 메모리로서 하나의 모오스 트랜지스터(30)와 스토리지 캐패시터스(31)로 구성되어 있는 통상의 메모리이다. 상기 모오스 트랜지스터(30)의 소오스(34)는 비트라인(40)또는 더미 비트라인(3)에 접속이 되어있고 드레인(33)은 게이티트 캐패시턴스로된 스토리지 캐패시턴스(31)와 이온주입 또는 반전층에 의해 반도체기판 표면에 형성된 전극(35)이 접속되어 있다. 또한 상기 스토리지 캐패시턴스(31)의 타저극(36)은 제2폴리 실리콘으로 접속되어 반도체기판과 접지되거나 전원공급압 Vcc가 인가될 수도 있다.
따라서 상기 드레인(33)과 접속되는 스토리지 캐패시턴스(31)의 반도체 영역은 상기 제2폴리실리콘 하부의 유전체 절연막 하부의 반도체 기판 표면 영역으로써 이 영역은 상기 반도체 기판영역과 반대도전형의 이온주입층이 형성되어 있을수도 있고 상기 전극(36)으로 인가되는 전원공급전압 Vcc에 의해 반전층이 될 수도 있음은 잘 알려져 있는 사실이다.
한편 상기 메모리(1)내의 모오스 트랜지스터(30)의 게이트는 폴리실리콘 게이트로 되어 워드라인(50)과 접속이 되어있다.
따라서 더미 비트라인(3)은 제외한 내부 비트라인(40)은 모두 반도체 기판과의 사이에서 자신의 기생 캐패시턴스 CB와 근접한 하나의 비트라인과의 근접효과에 의한 기생 캐패시턴스 Cf와의 합성 캐패시턴스 CB+2Cf의 값을 모두 갖게 된다. 따라서 더미 비트라인(3)과 근접한 비트라인도 종래와 같은 캐패시턴스 값의 불균형이 일어나지 않게 되며 모서리 센스 증폭기의 동작도 정상동작을 할 수 있게 된다.
여기서 메모리 어레이의 모서리에 배치된 더미 비트라인(3)과 메모리은 통상의 비트라인(40)과 메모리(11)과 동일하게 제조되며 칫수 또한 동일함을 유의해야 한다.
제4도는 제3도의 메모리 어레이의 회로도를 반도체 기판상에 실시한 평면레이 아웃의 일부분의 일실시예를 나타낸 도면이며 본 발명의 사상을 벗어나지 않는 범위에서 다수의 평면 레이아웃이 있을 수 있음은 이 분야의 통상의 지식을 가진자가 용이하게 이해할 수 있을 것이다.
또한 도면중 참조번호는 제3도의 참조번호와 동일함을 유의하여야 한다.
메모리 어레이의 모서리의 더미 비트라인(3)과 비트라인(40)은 금속도체층으로 되어 있으며 개구(60)를 통해 P형 반도체 기판 표면에 고농도 N형이 형성된 반도체 영역(100)과 접속이 되어 있다.
또한 제1폴리 실리콘으로 된 워드라인(50)은 상기 비트라인(40)과 절연층을 개재하여 절연이 되고 모오스 트랜지스터(30)의 게이트를 형성한다.
따라서 제4도의 모오스 트랜지스터 영역(30)의 상기 비트라인(40)의 하부에는 게이트 절연막이 있고 이 절연막 하부는 상기 모오스 트랜지스터(30)의 채널 영역이 되는 반도체 기판표면이 된다. 또한 반도체 기판 표면 N형 반도체 영역의 되며 영역(35)는 스토리지 캐패시터(31)의 한 전극으로서 상기 드레인과 접속되는 영역이 된다. 또한 상기 반도체영역(34)는 상기 트랜지스터(30)의 소오스 영역으로써 개구(60)를 통해 비트라인(40) 또는 더미 비트라인(3)과 접속되어 있다.
한편 상기 영역(35)의 상부에는 스토리지 캐패시터(31)의 유전체 절연막이 형성되어 있고 이 절연막의 상부에는 도시하지 않은 제2폴리 실리콘을 통해 반도체 기판과 접속이 되어 있다.
따라서 워드라인(50)은 도시하지 않은 행 디코우더와 접속이 되며 비트라인(40)은 센스증폭기(10) 및 도시하지 않은 열 디코우더와 접속이 된다.
더미 비트라인(3)은 반도체 기판과 접속되어 있고 상기 센스증폭기(10)와는 접속이 되어있지 않다. 따라서 상기 더미 비트라인(3)에 접속된 메모리은 정보의 기억과 저장을 하지 않게 된다.
한편 상기 더미 비트라인(3)은 소정의 바이어스의 전압이 인가될 수도 있다. 이와같은 경우 상기 바이어스 전압은 개구(60)을 통해 N형 반도체 영역(100) 하부의 P형 반도체 기판영역과의 계면에서 공핍층을 형성하게 되고 상기 메모리 어레이의 외부회로에서 발생된 소수 캐리어(이 경우는 전자)를 수집하게 되며 상기 소수 캐리어에 의한 모서리 메모리 어레이의 소토리지 캐패시터(31)에 기억된 정보의 상실을 방지하게 된다.
전술한 바와같이 본 발명은 통상의 메모리 어레이의 모서리에 여분의 비트라인을 설치함으로써 센스증폭기에 접속되는 비트라인의 전압 충전 불균형을 방지할 수 있을 뿐만 아니라 외부회로에서 발생되는 소수 캐리어에 의한 메모리의 난조를 방지할 수 있는 이점을 갖게 된다.

Claims (3)

  1. 열 디코우더와 접속되는 비트라인(40)과, 행디코우더와 접속되는 워드라인(50)과, 상기 비트라인과 워드라인 사이에 접속이 되며 정보를 기억하는 메모리셀(11)과, 상기 행 디코우더와 열디코우더의 어드레스 지정에 의해 상기 메모리셀(11)에 기억된 정보를 감지하는 센스증폭기(10)를 구비하는 디램의 메모리쎌 어레이에 있어서, 상기 메모리셀 어레이의 외각 모서리에 설치되며 상기 센스증폭기(10)와는 접속이 되지않는 별도의 더미 비트라인(3)을 가짐을 특징으로 하는 메모리셀 어레이.
  2. 제1항에 있어서, 상기 더미 비트라인(3)이 반도체 기판과 접속되어 접지되어 접지됨을 특징으로 하는 메모리셀 어레이.
  3. 제1항에 있어서, 상기 더미 비트라인(3)에 소정의 바이어스 전압이 공급됨을 특징으로 하는 메모리셀 어레이.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2534700B2 (ja) * 1987-04-02 1996-09-18 日本電気株式会社 半導体記憶装置
JPH0261889A (ja) * 1988-08-25 1990-03-01 Nec Corp 半導体メモリ
JP2650377B2 (ja) * 1988-12-13 1997-09-03 富士通株式会社 半導体集積回路
KR100223890B1 (ko) * 1996-12-31 1999-10-15 구본준 반도체 메모리 소자 및 그의 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58111183A (ja) * 1981-12-25 1983-07-02 Hitachi Ltd ダイナミツクｒａｍ集積回路装置
JPH0760858B2 (ja) * 1984-10-26 1995-06-28 三菱電機株式会社 半導体メモリ装置
JPS61194771A (ja) * 1985-02-25 1986-08-29 Hitachi Ltd 半導体記憶装置
JPH0666442B2 (ja) * 1985-03-08 1994-08-24 三菱電機株式会社 半導体メモリ装置

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Publication number Publication date
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JPS63155493A (ja) 1988-06-28
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SG7491G (en) 1991-04-05
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