JPS5826830B2 - 集積回路メモリ・アレイ - Google Patents
集積回路メモリ・アレイInfo
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- JPS5826830B2 JPS5826830B2 JP55142522A JP14252280A JPS5826830B2 JP S5826830 B2 JPS5826830 B2 JP S5826830B2 JP 55142522 A JP55142522 A JP 55142522A JP 14252280 A JP14252280 A JP 14252280A JP S5826830 B2 JPS5826830 B2 JP S5826830B2
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Classifications
-
- G—PHYSICS
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- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
-
- G—PHYSICS
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は複数のメモリ・セルを有する集積回路メモリ・
アレイに関し、更に詳細にいえば、ワード線導体及びビ
ット線導体の両方を半導体基体表面上に設けるようにし
た高密度の1デバイスFETメモリ・セル・アレイに関
する。
アレイに関し、更に詳細にいえば、ワード線導体及びビ
ット線導体の両方を半導体基体表面上に設けるようにし
た高密度の1デバイスFETメモリ・セル・アレイに関
する。
本発明の主目的は所定長のビット線に沿って配置できる
メモリ・セルの数を実質的に2倍にするメモリ・アレイ
を提供することである。
メモリ・セルの数を実質的に2倍にするメモリ・アレイ
を提供することである。
他の目的は高密度実装されたPETメモリ・アレイにお
ける転送比(記憶キャパシタンス/ビット線キャパシタ
ンス比)を改善することである。
ける転送比(記憶キャパシタンス/ビット線キャパシタ
ンス比)を改善することである。
他の目的はビット線の間隔がセンス・アンプのスペース
の要件によって制限されないような改良されたメモリ・
アレイをつくることである。
の要件によって制限されないような改良されたメモリ・
アレイをつくることである。
更にもう1つの目的は1デバイスFETメモリ・セルの
記憶キャパシタのプレート電極のための連続した導電面
を有するメモリ・アレイをつくることである。
記憶キャパシタのプレート電極のための連続した導電面
を有するメモリ・アレイをつくることである。
1デバイスFETメモリ・セルを用いた集積回路メモリ
・アレイは広く知られており、また主として集積半導体
回路の製造技術の点で種々の改良が行なわれてきた。
・アレイは広く知られており、また主として集積半導体
回路の製造技術の点で種々の改良が行なわれてきた。
このような半導体集積回路製造技術の1つは自己整合シ
リコン・ゲート・プロセスを用いるものである。
リコン・ゲート・プロセスを用いるものである。
このFETプロセスでは、ソース領域及びドレイン領域
の形成の前にシリコン・ゲート領域(通常はポリシリコ
ン)が形成される。
の形成の前にシリコン・ゲート領域(通常はポリシリコ
ン)が形成される。
ソース領域及びドレイン領域は拡散工程及びイオン注入
工程の両方によって形成されることが知られているが、
ゲートがマスクとして使用されるため、ソース領域及び
ドレイン領域はゲート領域と自己整合する。
工程の両方によって形成されることが知られているが、
ゲートがマスクとして使用されるため、ソース領域及び
ドレイン領域はゲート領域と自己整合する。
このシリコン・ゲート技術はダブル・ポリシリコン(D
PS)及びトリプル・ポリシリコン(TPS)等のよう
な複数のポリシリコン導体層を用いる半導体集積回路に
も利用されている。
PS)及びトリプル・ポリシリコン(TPS)等のよう
な複数のポリシリコン導体層を用いる半導体集積回路に
も利用されている。
シリコン・ゲート技術では、ドープされた細長いN十領
域によってビット線を形成するのが通常の実施であり、
この同じ領域は1デバイスFETメモリ・セルのドレイ
ン領域又はソース領域としても用いられる。
域によってビット線を形成するのが通常の実施であり、
この同じ領域は1デバイスFETメモリ・セルのドレイ
ン領域又はソース領域としても用いられる。
FETではドレイン領域及びソース領域は交換可能であ
り、印加バイアス電圧に依存する。
り、印加バイアス電圧に依存する。
このようなドープされたビット線の長さに沿った分布キ
ャパシタンスは比較的太きい。
ャパシタンスは比較的太きい。
ビット線に接続されたセンス・アンプ入力における信号
強度は転送比(メモリ・セル・キャパシタンス/ビット
線キャパシタンス比)の関数であるから、大きなビット
線キャパシタンスはセンス・アンプへの有効な入力信号
を減少させる傾向を有する。
強度は転送比(メモリ・セル・キャパシタンス/ビット
線キャパシタンス比)の関数であるから、大きなビット
線キャパシタンスはセンス・アンプへの有効な入力信号
を減少させる傾向を有する。
メモリ・セルの記憶キャパシタの寸法を増大させれば転
送比を改善できるが、この場合は、記憶キャパシタの占
めるスペースが大きくなり、メモリ・セル密度が低くな
るため好ましくない。
送比を改善できるが、この場合は、記憶キャパシタの占
めるスペースが大きくなり、メモリ・セル密度が低くな
るため好ましくない。
更に、ドープされたビット線は有限の抵抗を有し、記憶
キャパシタを含む種々のキャパシタンスと一緒になって
、記憶キャパシタへの又はそこからのパルスの立上り時
間に影響を与える。
キャパシタを含む種々のキャパシタンスと一緒になって
、記憶キャパシタへの又はそこからのパルスの立上り時
間に影響を与える。
従って、大きな記憶キャパシタはメモリ・セルを低速に
する。
する。
半導体基体表面上に形成された例えばアルミニウムのよ
うな金属のビット線はドープされたビット線に比べては
るかに小さな抵抗を有する。
うな金属のビット線はドープされたビット線に比べては
るかに小さな抵抗を有する。
更に、このようなアルミニウム・ビット線と他の導電線
及び回路素子との間の誘電体分離はビット線キャパシタ
ンスを実質的に減少させ、対応して転送比を改善させる
働きを有する。
及び回路素子との間の誘電体分離はビット線キャパシタ
ンスを実質的に減少させ、対応して転送比を改善させる
働きを有する。
このため、例えばIEEE Journal of
Solid 5tate C1rcuits 5
C−11)October 1976、pp、585
−590゜”A High−8peed 16K B
it NMO8Random Access Me
mory”という題名の文献に記載されているように、
金属ビット線を利用したメモリ・アレイが提案された。
Solid 5tate C1rcuits 5
C−11)October 1976、pp、585
−590゜”A High−8peed 16K B
it NMO8Random Access Me
mory”という題名の文献に記載されているように、
金属ビット線を利用したメモリ・アレイが提案された。
このメモリ・アレイは金属ビット線の利点を有するが、
半導体集積回路の点でいくつかの欠点を有する。
半導体集積回路の点でいくつかの欠点を有する。
例えば、ビット線はビット線に沿ったビット数の割に過
剰に長いものとなる。
剰に長いものとなる。
そのため、スペースが浪費されるだけでなく、ビット線
と例えば二酸化シリコンのような誘電体によってこのビ
ット線から分離されるポリシリコンとの間に過剰なキャ
パシタンスが生じる。
と例えば二酸化シリコンのような誘電体によってこのビ
ット線から分離されるポリシリコンとの間に過剰なキャ
パシタンスが生じる。
このような従来の金属ビット線構成の1つの重大な欠点
はビット線ピッチ(1つのビット線のスペース)が小さ
すぎて、ビット線の端にセンス・アンプを適正に配置す
ることができないことである。
はビット線ピッチ(1つのビット線のスペース)が小さ
すぎて、ビット線の端にセンス・アンプを適正に配置す
ることができないことである。
従ってセンス・アンプを適正に収容配置するためにはビ
ット線間の間隔を拡げねばならず、一層アレイの実装密
度が低下する。
ット線間の間隔を拡げねばならず、一層アレイの実装密
度が低下する。
次に図面を参照して説明する。
第1図は1デバイスFETメモリ・アレイの一部を例示
した回路図である。
した回路図である。
第1図には12個のメモリ・セルしか示されていないが
、実際には1つの半導体チップ上にもつと多数のメモリ
・セルが設けられる。
、実際には1つの半導体チップ上にもつと多数のメモリ
・セルが設けられる。
メモリ・セルの列はビット線BLI〜BLNに接続され
、メモリ・セルの行はワード線WL1〜WL4に接続さ
れる。
、メモリ・セルの行はワード線WL1〜WL4に接続さ
れる。
例えばビット線BL1とワード線WL1の交差位置のメ
モリ・セルはFET T10及びこれに接続されたキ
ャパシタC10を有する。
モリ・セルはFET T10及びこれに接続されたキ
ャパシタC10を有する。
ビット線BL1はドープされた領域N1(後述するよう
に、これはFETのソース領域又はドレイン領域である
)に接続される。
に、これはFETのソース領域又はドレイン領域である
)に接続される。
キャパシタC10の一方のプレートはFET T10
に接続され、他方のプレートはアレイの他のキャパシタ
と共通にプレート領域PRに接続される。
に接続され、他方のプレートはアレイの他のキャパシタ
と共通にプレート領域PRに接続される。
ビット線BLIはT12、T14、T18にも接続され
ている。
ている。
FET T12はキャパシタC12と共にメモリ・セ
ルを形成し、FETT14はキャパシタC14と共に、
FET T18はキャパシタC18と共に夫々メモリ・
セルを形成する。
ルを形成し、FETT14はキャパシタC14と共に、
FET T18はキャパシタC18と共に夫々メモリ・
セルを形成する。
FET T12、T14は後述するように共通のビッ
ト線コンタクト及びドープ領域N2を有する。
ト線コンタクト及びドープ領域N2を有する。
同様にFET TIOは前段のセルのトランジスタ(
図示せず)とドープ領域N1を共有し、他のトランジス
タも同様である。
図示せず)とドープ領域N1を共有し、他のトランジス
タも同様である。
ビット線BL2に沿ったメモリ・セルはFETT2O〜
T28及びキャパシタC20〜C28によって形成され
、ビット線BLNに沿ったメモリ・セルはFET T
30〜T38及びキャパシタC30〜C38によって形
成されている。
T28及びキャパシタC20〜C28によって形成され
、ビット線BLNに沿ったメモリ・セルはFET T
30〜T38及びキャパシタC30〜C38によって形
成されている。
すべてのキャパシタの1つのプレートはプレート領域P
Rに接続されている。
Rに接続されている。
ワード線WL1〜WL4は関連するセル行のFETのゲ
ート領域に接続される。
ート領域に接続される。
即ち、ワード線WLIはゲート領域010〜G30に、
ワード線WL2はゲート領域G12〜G32に、ワード
線WL3はゲート領域014〜G34に、ワード線WL
4はゲート領域018〜G38に接続される。
ワード線WL2はゲート領域G12〜G32に、ワード
線WL3はゲート領域014〜G34に、ワード線WL
4はゲート領域018〜G38に接続される。
第2図はメモリ・アレイを従来の技術に従って集積回路
型で製造したときのアレイ上面図を示している。
型で製造したときのアレイ上面図を示している。
第1図のものと対応する素子は対応する参照番号で示さ
れている。
れている。
ビット線BL1は左から右へ先ずキャパシタC12の上
を通り、次にワード線WL2(これはゲート領域G12
を覆っている)の上を通り、次にドープされた領域N2
と接触してビット線コンタクト領域を形成している。
を通り、次にワード線WL2(これはゲート領域G12
を覆っている)の上を通り、次にドープされた領域N2
と接触してビット線コンタクト領域を形成している。
ドープ領域N2はFET T14及びキャパシタC1
4を含む次のメモリ・セルによって共有される。
4を含む次のメモリ・セルによって共有される。
ビット線BL1は次にワード線WL3(これはゲート領
域14を覆っている)の上を通り、次にキャパシタC1
4の上を通っている。
域14を覆っている)の上を通り、次にキャパシタC1
4の上を通っている。
ビット線BLIは同様にキャパシタC18、ワード線W
L4を通り、ドープ領域N3と接触してビット線コンタ
クト領域を形成している。
L4を通り、ドープ領域N3と接触してビット線コンタ
クト領域を形成している。
ドープ領域N3はT18、C18のメモリ・セル及び次
の隣接するメモリ・セルによって共有される。
の隣接するメモリ・セルによって共有される。
ビット線BL2も同様に延びている。
ワード線WL2〜WL6は互いに平行に且つビット線と
直角に延びている。
直角に延びている。
ワード線WL2はゲート領域G12、G22と接触し、
キャパシタC12とドープ領域N2との間及びキャパシ
タC22とドープ領域N2’との間の2進博報の転送(
電荷の転送)を可能とする。
キャパシタC12とドープ領域N2との間及びキャパシ
タC22とドープ領域N2’との間の2進博報の転送(
電荷の転送)を可能とする。
同様にワード線WL3はゲート領域G14、G24と接
触し、WL4はゲート領域G18、G28と接触し、ワ
ード線WL5、WL6は夫々の関連するゲート領域と接
触している。
触し、WL4はゲート領域G18、G28と接触し、ワ
ード線WL5、WL6は夫々の関連するゲート領域と接
触している。
第2図の構成はいくつかの問題点を含む。
先ず第1に、ワード線WL2の左縁からワード線WL6
の左縁までの長さしは4ワ一ド行の幅に相当するが、ワ
ード行の数の割には大きなスペースを必要とする。
の左縁までの長さしは4ワ一ド行の幅に相当するが、ワ
ード行の数の割には大きなスペースを必要とする。
従って半導体基体領域が効果的に利用されないだけでな
く、ビット線も不当に長くなり、ビット線キャパシタン
スを増大させる。
く、ビット線も不当に長くなり、ビット線キャパシタン
スを増大させる。
更に、ビット線はメモリ・セルにデータを書込み且つそ
こからデータを読取るために用いられるビット/センス
線であり、ビット線の小さな電圧変動を検出するのに用
いられるセンス・アンプは各ビット線の端にできるだけ
近接して配置されるが、このようなセンス・アンプ回路
は凸型的には第2図に例示されているビット線スペース
Sよりも幅広いスペースを必要とするため、センス・ア
ンプ回路を収容するためには実際にはビット線間の間隔
をもつと拡げる必用がある。
こからデータを読取るために用いられるビット/センス
線であり、ビット線の小さな電圧変動を検出するのに用
いられるセンス・アンプは各ビット線の端にできるだけ
近接して配置されるが、このようなセンス・アンプ回路
は凸型的には第2図に例示されているビット線スペース
Sよりも幅広いスペースを必要とするため、センス・ア
ンプ回路を収容するためには実際にはビット線間の間隔
をもつと拡げる必用がある。
従って半導体領域がますます浪費されることになる。
第3図は本発明に従ってつくられたメモリ・アレイの一
部を示している。
部を示している。
線幅は第2図と同様に示されている。
また、対応する素子は対応する参照番号で示されている
。
。
明らかなように、第3図において4ワ一ド行に必要とさ
れるスペースLは第2図において必要とされるスペース
Lの約半分であり、従って所与の長さのビット線では2
倍の数のメモリ・セルを収容できる。
れるスペースLは第2図において必要とされるスペース
Lの約半分であり、従って所与の長さのビット線では2
倍の数のメモリ・セルを収容できる。
逆に言えば、同じ数のメモリ・セルであれば半分の長さ
のビット線に収容できる。
のビット線に収容できる。
ビット線の長さが半分になれば、小さな記憶キャパシタ
を用いても同じ転送比を維持することができ、またメモ
リ・セルのスペースを減じることができる。
を用いても同じ転送比を維持することができ、またメモ
リ・セルのスペースを減じることができる。
1つのビット線によって必要とされるスペースSは第3
図の場合の方が第2図よりも大きくなるが、第3図のビ
ット線スペースSはセンス・アンプに必要とされるピッ
チにほぼ対応するため、ビット線間の間隔をセンス・ア
ンプに合わせて付加的に拡大する必要がない。
図の場合の方が第2図よりも大きくなるが、第3図のビ
ット線スペースSはセンス・アンプに必要とされるピッ
チにほぼ対応するため、ビット線間の間隔をセンス・ア
ンプに合わせて付加的に拡大する必要がない。
ワード線は第2図とは違ってほぼ等間隔で配置されてい
る。
る。
メモリ・セルの列は第1及び第2の平行な線A、 Hに
沿って延びている点に注目されたい。
沿って延びている点に注目されたい。
ビット線BLIは中心線Cに関して上下にジグザグ状に
進み、ドープ領域N2〜N5と関連するビット線コンタ
クト領域に1おいて各メモリ・セルに接続されている。
進み、ドープ領域N2〜N5と関連するビット線コンタ
クト領域に1おいて各メモリ・セルに接続されている。
ビット線BL1はワード線WL1(これはゲート領域G
10を覆っている)、ワード線WL2(これはゲート領
域G12を覆っている)を通ってドープ領域N2と接触
している。
10を覆っている)、ワード線WL2(これはゲート領
域G12を覆っている)を通ってドープ領域N2と接触
している。
ビット線BLIは更にワード線3.4を通って延び、ド
ープ領域N3と接触している。
ープ領域N3と接触している。
次にワード線5.6を通ってドープ領域N4と接触し、
ワード線7.8を通つてドープ領域N5と接触している
。
ワード線7.8を通つてドープ領域N5と接触している
。
ワード線WL1は、上から下へ見てゆくと、ゲート領域
GIOとビット線BL1との間を通り、次にキャパシタ
C12を通って延びている。
GIOとビット線BL1との間を通り、次にキャパシタ
C12を通って延びている。
ワード線WL2はキャパシタC10を通り、次にビット
線BLIとゲート領域G12との間を通って延びている
。
線BLIとゲート領域G12との間を通って延びている
。
ワード線WL3はキャパシタC18を通り、次にビット
線BL1とゲート領域G14との間を通って延び、ワー
ド線WL4はビット線BL1とゲート領域018との間
を通り、次にキャパシタC14を通って延びている。
線BL1とゲート領域G14との間を通って延び、ワー
ド線WL4はビット線BL1とゲート領域018との間
を通り、次にキャパシタC14を通って延びている。
各ワード線はセルの記憶領域(記憶キャパシタ)及びゲ
ート領域を交互に通って延びる。
ート領域を交互に通って延びる。
第4図及び第5図は本発明の原理を利用したメモリ・ア
レイの良好な実施例の上面図及び断面図を示している。
レイの良好な実施例の上面図及び断面図を示している。
対応する素子は対応する参照番号で示されている。
ワード線WL1は記憶キャパシタC12及びFETのゲ
ート領域G10を通って延びている。
ート領域G10を通って延びている。
ワード線WL2はゲート領域G12及び記憶キャパシタ
C10を通って延びている。
C10を通って延びている。
ワード線WL3はゲート領域G14及び記憶キャパシタ
C18を通って延びている。
C18を通って延びている。
ワード線WL4は記憶キャパシタC14及びゲート領域
018を通って延びている。
018を通って延びている。
ビット線BL1はドープ領域N1と接触し、次にワード
線WLI、WL2の上を通ってドープ領域N2と接触し
、次にワード線WL3、WL4の上を通ってドープ領域
N3と接触している。
線WLI、WL2の上を通ってドープ領域N2と接触し
、次にワード線WL3、WL4の上を通ってドープ領域
N3と接触している。
従ってFET TIO及びキャパシタC10を有する
メモリ・セルとFET T18及びキャパシタC18
を有するメモリ・セル線Bに沿って配置され、FET
T12及びキャパシタC12を有するメモリ・セルとF
ET T14及びキャパシタC14を有するメモリ・
セルは線A(切断線5−5と一致している)に沿って配
置されている。
メモリ・セルとFET T18及びキャパシタC18
を有するメモリ・セル線Bに沿って配置され、FET
T12及びキャパシタC12を有するメモリ・セルとF
ET T14及びキャパシタC14を有するメモリ・
セルは線A(切断線5−5と一致している)に沿って配
置されている。
ビット線BL1は中心線Cに関して上下にジグザグ状に
進むように示されているが、熱論これは1つの例示にす
ぎず、例えばドープ領域N1〜N3と接触を行なうタブ
部分を有するビット線を中心線Cに沿って形成しても同
じ機能を得ることができる。
進むように示されているが、熱論これは1つの例示にす
ぎず、例えばドープ領域N1〜N3と接触を行なうタブ
部分を有するビット線を中心線Cに沿って形成しても同
じ機能を得ることができる。
換言すれば、第1及び第2の平行な線ABに沿って配置
されたメモリ・セルと接触を行なうように延びた部分を
ビット線が有するならば、本発明の有利な特徴を得るこ
とができる。
されたメモリ・セルと接触を行なうように延びた部分を
ビット線が有するならば、本発明の有利な特徴を得るこ
とができる。
ビット線キャパシタンスが増大するが、ビット線の上下
の縁が平行になるような広幅のビット線を形成すること
もできる。
の縁が平行になるような広幅のビット線を形成すること
もできる。
第4図及び第5図のメモリ・アレイはダブル・ポリシリ
コン自己整合ゲ゛−ト・プロセスによってつくられる。
コン自己整合ゲ゛−ト・プロセスによってつくられる。
先ず基板10は半埋込みフィールド酸化物領域14.1
8の間の領域を窒化シリコン又は他の物質でマスクされ
る。
8の間の領域を窒化シリコン又は他の物質でマスクされ
る。
典型的には、薄いSiO2層の上に5i3N4層を形成
しその上にS・t02.層を付着した複合層が用いられ
る。
しその上にS・t02.層を付着した複合層が用いられ
る。
酸化物領域14.18の形成期間にP型イオン注入領域
12.16が基体深く駆動される。
12.16が基体深く駆動される。
この製造プロセスでは、アレイの残りの部分及び支持回
路、典型的にはクロック発生器、アドレス・バッファ、
デコーダ、センス・アンプ回路及びう゛ゼチを含む支持
回路、も同時に形成される。
路、典型的にはクロック発生器、アドレス・バッファ、
デコーダ、センス・アンプ回路及びう゛ゼチを含む支持
回路、も同時に形成される。
次に、キャパシタCl2sC14の形成が望まれる領域
の薄い酸化物層15.19上に及びフィールド酸化物領
域14.18上にポリシリコンのプレート領域PRが形
成される。
の薄い酸化物層15.19上に及びフィールド酸化物領
域14.18上にポリシリコンのプレート領域PRが形
成される。
この横取の1つの重要な面はビット線コンタクト領域の
所を除く全領域にプレート領域が形成されることである
。
所を除く全領域にプレート領域が形成されることである
。
勿論プレート領域は本発明の実施に際しては連続的な面
でなくてもよい。
でなくてもよい。
次に、プレート領域PR上にS i02のような適当な
絶縁層が形成されたのち、第2のポリシリコン層によっ
てワード線WL1〜WL4が形成される。
絶縁層が形成されたのち、第2のポリシリコン層によっ
てワード線WL1〜WL4が形成される。
この時点で、拡散又はイオン注入によって基体10にN
型不純物を導入することによってドープ領域N2が形成
される。
型不純物を導入することによってドープ領域N2が形成
される。
このドープ領域はワード線WL2、WL3の間に自己整
合している。
合している。
ワード線WL2、WL3は薄い酸化物層15.19によ
ってP型チャネル領域から分離され、ゲート領域G12
、G14を形成する。
ってP型チャネル領域から分離され、ゲート領域G12
、G14を形成する。
トランジスタTL2、T14は1つのドープ領域N2を
共有し、その他に拡散又はイオン注入工程は不要である
。
共有し、その他に拡散又はイオン注入工程は不要である
。
プレート領域PRに8.5V程度の一定のバイアスが印
加されるとプレート領域の下にN型キャリアが集められ
、FETの第2の電極及びキャパシタの第2のプレート
がつくられる。
加されるとプレート領域の下にN型キャリアが集められ
、FETの第2の電極及びキャパシタの第2のプレート
がつくられる。
この例では付加的な拡散又はイオン注入工程は不要であ
るが、スレショルドの調整を行なうためにイオン注入を
行なったり、あるいは夫々ドープ領域によってFETの
ソース領域及びドレイン領域を形成する1デバイス・メ
モリ・セルを用いることも知られており、本発明におい
てこれからの技術を用いることもできる。
るが、スレショルドの調整を行なうためにイオン注入を
行なったり、あるいは夫々ドープ領域によってFETの
ソース領域及びドレイン領域を形成する1デバイス・メ
モリ・セルを用いることも知られており、本発明におい
てこれからの技術を用いることもできる。
また、プレート領域PRの下の絶縁層とワード線ゲート
電極の下の絶縁層の厚さを異ならせることも知られてい
る。
電極の下の絶縁層の厚さを異ならせることも知られてい
る。
ドープ領域N2が形成され、ワード線領域及びドープ領
域上にS + 02のような絶縁層17(第5図ではワ
ード線の下の絶縁層及びワード線の上の絶縁層が参照番
号17でまとめて示されている)が形成されたのち、ド
ープ領域N2の絶縁層にコンタクト孔があけられ、アル
ミニウムのような金属が付着されてビット線BL1が形
成される。
域上にS + 02のような絶縁層17(第5図ではワ
ード線の下の絶縁層及びワード線の上の絶縁層が参照番
号17でまとめて示されている)が形成されたのち、ド
ープ領域N2の絶縁層にコンタクト孔があけられ、アル
ミニウムのような金属が付着されてビット線BL1が形
成される。
ビット線BL1はドープ領域N2と接触してビット線コ
ンタクト領域を形成する。
ンタクト領域を形成する。
金属線とN+ドープ領域との間にオーミック・コンタク
トを与えるための技術として従来から種々の金属化技術
が知られているから詳細な説明は省略する。
トを与えるための技術として従来から種々の金属化技術
が知られているから詳細な説明は省略する。
ワード線は高度にドープしたポリシリコンによって形成
されるが、このようなポリシリコンのシート抵抗は所望
の値よりも高い。
されるが、このようなポリシリコンのシート抵抗は所望
の値よりも高い。
これはワード線信号の立上りを劣化させるだけでなく、
選択されないワード線を低レベルにクランプするのに用
いられるワード線りランプ回路の有効性を制限し、ワー
ド線の雑音免疫性を悪化させる。
選択されないワード線を低レベルにクランプするのに用
いられるワード線りランプ回路の有効性を制限し、ワー
ド線の雑音免疫性を悪化させる。
この問題を解決するため、ワード線と平行に走る第2レ
ベルの金属導体22〜28が設けられる。
ベルの金属導体22〜28が設けられる。
この金属導体は例えばアルミニウムによって形成され、
絶縁層20によってビット線から絶縁されている。
絶縁層20によってビット線から絶縁されている。
導体22〜28はワード線WL1〜WL4の上にワード
線対応に設けられており、周期的パターンで、例えば6
4番目のセル毎にポリシリコン・ワード線WL1〜WL
4に接続される。
線対応に設けられており、周期的パターンで、例えば6
4番目のセル毎にポリシリコン・ワード線WL1〜WL
4に接続される。
これによればワード線時定数を130 ns から2
nsに減じることができる。
nsに減じることができる。
代替的には、更に低いシート抵抗を有する例えばポリシ
リサイドのような他の物質あるいは金属でワード線をつ
くることもでき、この場合は第2レベルの金属導体の使
用をなくすことができよう。
リサイドのような他の物質あるいは金属でワード線をつ
くることもでき、この場合は第2レベルの金属導体の使
用をなくすことができよう。
第6図は第5図の線5−5における断面図であり、ワー
ド線WL1とアルミニウム導体22の相互接続を示して
いる。
ド線WL1とアルミニウム導体22の相互接続を示して
いる。
対応する素子は対応する参照番号で示されている。
アルミニウム導体24はこの位置ではワード線WL2に
接続されない。
接続されない。
この種のメモリ・セルを有するメモリ・アレイの動作は
周知である。
周知である。
キャパシタのプレート領域PRは通常一定電位例えば8
.5vに保たれる。
.5vに保たれる。
選択されたワード線は例えばO,OVから8.5vに上
昇される。
昇される。
これによりこのワード線に沿ったすべてのFETがオン
になり、キャパシタをビット線に電気的に接続する。
になり、キャパシタをビット線に電気的に接続する。
読取り時は、選択されたビット線の電圧レベルが感知さ
れ、情報はワード線に沿ったすべてのセルに書き戻され
る。
れ、情報はワード線に沿ったすべてのセルに書き戻され
る。
これは破壊的読取りとして知られている。
書込み時は、キャパシタを2進O又は2進1のレベルに
充電するようにビット線が高論理レベル又は低論理レベ
ルにされる。
充電するようにビット線が高論理レベル又は低論理レベ
ルにされる。
電荷情報は減衰するから周期的にリフレッシュされる必
要がある。
要がある。
本発明は上述の実施例に特定されるものでないことは理
解されよう。
解されよう。
例えば第7図は第4図に対する変形であり、対応する素
子は対応する参照番号で示されているが、第7図ではN
型ドープ預域N21〜N24が付加されている。
子は対応する参照番号で示されているが、第7図ではN
型ドープ預域N21〜N24が付加されている。
これらの領域は他のN型ドープ領域と同時に形成される
が、これらの付加領域はソース領域及びドレイン領域の
両方を有する普通のFETを形成するものである。
が、これらの付加領域はソース領域及びドレイン領域の
両方を有する普通のFETを形成するものである。
拡散又はイオン注入によるこれらのドープ領域21〜2
4を記憶キャパシタ領域まで延長させれば、N型キャリ
アを集めてキャパシタの第2のプレートをつくるように
プレート領域PRを正バイアスする必要がなくなる。
4を記憶キャパシタ領域まで延長させれば、N型キャリ
アを集めてキャパシタの第2のプレートをつくるように
プレート領域PRを正バイアスする必要がなくなる。
ビット線コンタクトの形成を工夫することによって本発
明のメモリ・アレイの密度を付加的に改善することがで
きる。
明のメモリ・アレイの密度を付加的に改善することがで
きる。
既に述べたように、各メモリ・セルはドープ領域(ソー
ス又はドレイン)例えば第5図のドープ領域N2に対す
るビット線コンタクトを有する。
ス又はドレイン)例えば第5図のドープ領域N2に対す
るビット線コンタクトを有する。
良好なビット線材料はアルミニウム(シリコン中におけ
るP型不純物)を含むが、他の材料の場合もP型シリコ
ン基体と電気的に接触しないようにビット線コンタクト
領域をドープ領域N2に整合させる必要がある。
るP型不純物)を含むが、他の材料の場合もP型シリコ
ン基体と電気的に接触しないようにビット線コンタクト
領域をドープ領域N2に整合させる必要がある。
そのためドープ領域はビット線コンタクト領域がドープ
領域内に納まりそしてビット線コンタクト領域のまわり
にドープ領域が残されるように十分に大きく形成される
必要がある。
領域内に納まりそしてビット線コンタクト領域のまわり
にドープ領域が残されるように十分に大きく形成される
必要がある。
しかしリンのような第2のN型不純物をドープ領域にお
けるコンタクト孔に与えN型ドープ領域を横方向に拡げ
るようにすれば、コンタクト領域の整合はそれほど厳密
にする必要がなくなり、ドープ領域も小さくできる。
けるコンタクト孔に与えN型ドープ領域を横方向に拡げ
るようにすれば、コンタクト領域の整合はそれほど厳密
にする必要がなくなり、ドープ領域も小さくできる。
第1図は1デバイスFETメモリ・セル・アレイの回路
図、第2図は従来のメモリ・ア イの時的な上面図、第
3図は本発明によるメモリ・アレイの概略的な上面図、
第4図は本発明によるメモリ・アレイの一部分の詳細な
上面図、第5図は第4図の線5−5に沿った断面を示す
図、第6図は第5図の線6−6に沿った断面を示す図、
第7図は別の実施例を示す図である。 WLl、WL2・・・・・・ワード線、BLl、BL2
・・・・・・ビット線、T10、T12・・・・・・F
ET、C10、C12・・・・・・″記憶キャパシタ、
G10、G12・・・・・・ゲート領域、N1、N2・
・・・・・ドープ領域。
図、第2図は従来のメモリ・ア イの時的な上面図、第
3図は本発明によるメモリ・アレイの概略的な上面図、
第4図は本発明によるメモリ・アレイの一部分の詳細な
上面図、第5図は第4図の線5−5に沿った断面を示す
図、第6図は第5図の線6−6に沿った断面を示す図、
第7図は別の実施例を示す図である。 WLl、WL2・・・・・・ワード線、BLl、BL2
・・・・・・ビット線、T10、T12・・・・・・F
ET、C10、C12・・・・・・″記憶キャパシタ、
G10、G12・・・・・・ゲート領域、N1、N2・
・・・・・ドープ領域。
Claims (1)
- 【特許請求の範囲】 1 夫々記憶領域、前記記憶領域への及びそこからの記
憶情報の転送を制御するためのゲート領域及びビット線
コンタクト領域を有するほぼ行列状に配列された複数の
メモリ・セルと、複数のワード線と、複数のビット線と
を有し、前記メモリ・セルは隣接する2つのメモリ・セ
ル列の各々の列のメモリ・セルの記憶領域が他方の列の
メモリ・セルのゲート領域と行方向においてほぼ整列す
るように配置され、各ワード線は隣接する2つのメモリ
・セル列の一方の列のメモリ・セルの記憶領域及び他方
の列のメモリ・セルのゲート領域を通るように行方向に
延び、各ビット線は隣接する2つのメモリ・セル列毎に
列方向に延び且つビット線コンタクト領域においてこれ
らの2つのメモリ・セル列のメモリ・セルに接続されて
いることを特徴とする集積回路メモリ・アレイ。 2 前記各ビット線コンタクト領域がメモリ・セル列に
沿った隣接する2つのメモリ・セルによって共有されて
いることを特徴とする特許請求の範囲第1項に記載の集
積回路メモリ・アレイ。 3 前記ワード線がほぼ等間隔で延びていることを特徴
とする特許請求の範囲第1項に記載の集積回路メモリ・
アレイ。 4 前記ワード線がポリシリコンで形成され且つ絶縁層
を介して各ワード線上に設けられた金属導体に接続され
ていることを特徴とする特許請求の範囲第1項に記載の
集積回路メモリ・アレイ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US106641 | 1979-12-26 | ||
US06/106,641 US4319342A (en) | 1979-12-26 | 1979-12-26 | One device field effect transistor (FET) AC stable random access memory (RAM) array |
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---|---|
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JPS5826830B2 true JPS5826830B2 (ja) | 1983-06-06 |
Family
ID=22312496
Family Applications (1)
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JP55142522A Expired JPS5826830B2 (ja) | 1979-12-26 | 1980-10-14 | 集積回路メモリ・アレイ |
Country Status (8)
Country | Link |
---|---|
US (1) | US4319342A (ja) |
EP (1) | EP0031490B1 (ja) |
JP (1) | JPS5826830B2 (ja) |
AU (1) | AU537761B2 (ja) |
BR (1) | BR8008519A (ja) |
CA (1) | CA1163714A (ja) |
DE (1) | DE3072030D1 (ja) |
ES (1) | ES8202178A1 (ja) |
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- 1980-10-14 JP JP55142522A patent/JPS5826830B2/ja not_active Expired
- 1980-10-29 CA CA000363544A patent/CA1163714A/en not_active Expired
- 1980-11-05 AU AU64102/80A patent/AU537761B2/en not_active Ceased
- 1980-12-04 EP EP80107618A patent/EP0031490B1/en not_active Expired
- 1980-12-04 DE DE8080107618T patent/DE3072030D1/de not_active Expired
- 1980-12-23 BR BR8008519A patent/BR8008519A/pt not_active IP Right Cessation
- 1980-12-24 ES ES498133A patent/ES8202178A1/es not_active Expired
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Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
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ES498133A0 (es) | 1982-01-01 |
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