JPS594159A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS594159A JPS594159A JP57115042A JP11504282A JPS594159A JP S594159 A JPS594159 A JP S594159A JP 57115042 A JP57115042 A JP 57115042A JP 11504282 A JP11504282 A JP 11504282A JP S594159 A JPS594159 A JP S594159A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- layer
- polysilicon
- wiring
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はフォールディトビット線方式を用いた半導体
集積回路に関するものである。
集積回路に関するものである。
ＭＯ８型集積回路を用いたメモリ装置の技術開発は日増
しに高まり、ダイナミック型では２５６にビット、スタ
ティック型では６４にビットの開発が進んでいる。この
メモリ技術開発は微細化技術による効果が非常に大きい
が、回路およびデバイス技術も重要であり、特にメモリ
セルの配置やセンスアンプ回路が重要である。従来のダ
イナミックメモリにおけるメモリセルとセンスアンプ回
路の一般的な構成はオープンビット線方式が採用されて
いる。このオープンビット線方式は２層ポリシリコン技
術によってほぼ確立した技術であると考えてよい。
しに高まり、ダイナミック型では２５６にビット、スタ
ティック型では６４にビットの開発が進んでいる。この
メモリ技術開発は微細化技術による効果が非常に大きい
が、回路およびデバイス技術も重要であり、特にメモリ
セルの配置やセンスアンプ回路が重要である。従来のダ
イナミックメモリにおけるメモリセルとセンスアンプ回
路の一般的な構成はオープンビット線方式が採用されて
いる。このオープンビット線方式は２層ポリシリコン技
術によってほぼ確立した技術であると考えてよい。
一方、最近ダイナミックメモリにおけるメモリセルとセ
ンスアンプ回路の構成としてフォールディトビット線方
式が広く使用されている。このフォールディトビット線
方式はその１ビツトのメモリセルの面積が一定であれば
オープンビット線に比べてメモリセル容量部の面積が大
きく採れ、しかもソフトエラーやダイナミックセンスア
ンプの動作マージンを広げることができると考えられて
いるが、ビット線にはｋｌ配線を用い、ワード線にはポ
リシリコンまたはモリブデンシリサイドを用いるため、
ワード線の抵抗が非常に大きくなり、ワード線の遅延が
大きくなり、ソフトエラー（特にビット線で発生するモ
ード）や読み出し時のノイズに弱くなる。すなわち、第
１図はフォルディトビット線方式の２５６にダイナミッ
クＲＡＭのレイアウト例を示す平面図である。同図にお
いて、（１）はメモリアレイ、（２）はセンスアンプ、
（３）はロウデコーダ、（４）はカラムデコーダである
。この場合、１つのメモリセルアレイ（１）が３２にビ
ットを有し、１つのブロックのワード線（ＷＬ ）は２
５６本、ビット線（Ｂ Ｌ ）は２５６本となっている
。そして、ロウデコーダ（３）で選択された１本のワー
ド線はロウデコーダ（３）より遠方に伸びる。そして、
そのメモリセル（１）では第２図に示すように、ワード
線（ＷＬＩ）〜（ＷＬ４）にポリシリコンまたはモリブ
デンシリサイドを用い、ビット線（ＢＬＩ）〜（ＢＬ８
）にＡｌ配線を用いている。そして、ワード線（ＷＬ）
にポリシリコンを用いた場合にはプロセス上２０ツ名が
限界があり、線幅の細いポリシリコンの場合には更に大
きくなり、３０ｇ／口程度になると考えられる。また、
モリブデンシリサイドを用いても、抵抗はたかだか数Ω
／口であり、ポリシリコンに比べて１桁下がる程度であ
る。一方、ワード線の負荷は大きく、直接メモリセルの
ゲートや、一層ポリシリコン上を配線として通すため、
大きな容量となる。例えばゲート部ではｔｏｘ＝３００
λ、一層ポリシリコン上では１５００λ〜２０００ 、
Ａの酸化膜となり、ワード線当り５〜７ＰＦになる。ま
た、ワード線の抵抗値は１５にΩ程度となり、時定数と
して７５ ｎ５ｅｃ程度となる。一方、モリブデンシリ
サイドを使った場合でも７．５ｎｓｅｃ程度は必り、オ
ープンビット線方式でワード線にＡｌを１史った場合（
Ａｌのシート抵抗は０．０５１７口）に比べると非常に
大きくなる。この様子を第１図におけるＮ点とＢ点につ
いてシミュレーションの結果を第３図に示す。この図に
おいて、Ａ点に対応するワード線遅延曲線をＬＡで示し
、Ｂ点に対応するワード線遅延曲線をＬＢで示す。この
ように、ロウデコーダの最遠点ではワード線の立ち上が
りが非常に遅くなり、メモリセルからビット線に読み出
される電荷量が非常に小さくなると考えられるので、ワ
ード線が十分に立ち上がってからセンスアンプ回路を動
作させなければならない。
ンスアンプ回路の構成としてフォールディトビット線方
式が広く使用されている。このフォールディトビット線
方式はその１ビツトのメモリセルの面積が一定であれば
オープンビット線に比べてメモリセル容量部の面積が大
きく採れ、しかもソフトエラーやダイナミックセンスア
ンプの動作マージンを広げることができると考えられて
いるが、ビット線にはｋｌ配線を用い、ワード線にはポ
リシリコンまたはモリブデンシリサイドを用いるため、
ワード線の抵抗が非常に大きくなり、ワード線の遅延が
大きくなり、ソフトエラー（特にビット線で発生するモ
ード）や読み出し時のノイズに弱くなる。すなわち、第
１図はフォルディトビット線方式の２５６にダイナミッ
クＲＡＭのレイアウト例を示す平面図である。同図にお
いて、（１）はメモリアレイ、（２）はセンスアンプ、
（３）はロウデコーダ、（４）はカラムデコーダである
。この場合、１つのメモリセルアレイ（１）が３２にビ
ットを有し、１つのブロックのワード線（ＷＬ ）は２
５６本、ビット線（Ｂ Ｌ ）は２５６本となっている
。そして、ロウデコーダ（３）で選択された１本のワー
ド線はロウデコーダ（３）より遠方に伸びる。そして、
そのメモリセル（１）では第２図に示すように、ワード
線（ＷＬＩ）〜（ＷＬ４）にポリシリコンまたはモリブ
デンシリサイドを用い、ビット線（ＢＬＩ）〜（ＢＬ８
）にＡｌ配線を用いている。そして、ワード線（ＷＬ）
にポリシリコンを用いた場合にはプロセス上２０ツ名が
限界があり、線幅の細いポリシリコンの場合には更に大
きくなり、３０ｇ／口程度になると考えられる。また、
モリブデンシリサイドを用いても、抵抗はたかだか数Ω
／口であり、ポリシリコンに比べて１桁下がる程度であ
る。一方、ワード線の負荷は大きく、直接メモリセルの
ゲートや、一層ポリシリコン上を配線として通すため、
大きな容量となる。例えばゲート部ではｔｏｘ＝３００
λ、一層ポリシリコン上では１５００λ〜２０００ 、
Ａの酸化膜となり、ワード線当り５〜７ＰＦになる。ま
た、ワード線の抵抗値は１５にΩ程度となり、時定数と
して７５ ｎ５ｅｃ程度となる。一方、モリブデンシリ
サイドを使った場合でも７．５ｎｓｅｃ程度は必り、オ
ープンビット線方式でワード線にＡｌを１史った場合（
Ａｌのシート抵抗は０．０５１７口）に比べると非常に
大きくなる。この様子を第１図におけるＮ点とＢ点につ
いてシミュレーションの結果を第３図に示す。この図に
おいて、Ａ点に対応するワード線遅延曲線をＬＡで示し
、Ｂ点に対応するワード線遅延曲線をＬＢで示す。この
ように、ロウデコーダの最遠点ではワード線の立ち上が
りが非常に遅くなり、メモリセルからビット線に読み出
される電荷量が非常に小さくなると考えられるので、ワ
ード線が十分に立ち上がってからセンスアンプ回路を動
作させなければならない。
このように、従来の半導体集積回路、例えばフォ−ルデ
ィトピット線方式のダイナミックＲ，ＡＭではワード線
の立ち上がりからセンス回路を動作させるまでの時間が
長くなり、アクセス時間が遅くなる。しかも、ビット線
が７０−ティング状態を保持しなければならない時間が
増すので、ソフトエラーに対して強くすることができな
い欠点がめった。
ィトピット線方式のダイナミックＲ，ＡＭではワード線
の立ち上がりからセンス回路を動作させるまでの時間が
長くなり、アクセス時間が遅くなる。しかも、ビット線
が７０−ティング状態を保持しなければならない時間が
増すので、ソフトエラーに対して強くすることができな
い欠点がめった。
したがって、この発明の目的はフォールディトビット線
方式におけるワード線の遅延を小さくし”Ｃ１メモリセ
ルから読み出される電荷量を短時間にビット線に伝達す
ることにより、ソフトエラーに対して強くすると共に動
作マージンの大きい半導体集積回路を提供するものであ
る。
方式におけるワード線の遅延を小さくし”Ｃ１メモリセ
ルから読み出される電荷量を短時間にビット線に伝達す
ることにより、ソフトエラーに対して強くすると共に動
作マージンの大きい半導体集積回路を提供するものであ
る。
このような目的を達成するため、この発明はポリシリコ
ンあるいはモリブデンシリサイドなどによりワード線で
おる第２の配線層に平行に、アルミニウムの第３の配線
層を設け、この第２の配線層とこの第３の配線層とをコ
ンタクトにより任意の箇所で短絡するものでおり、以下
実施例を用いて詳細に説明する。
ンあるいはモリブデンシリサイドなどによりワード線で
おる第２の配線層に平行に、アルミニウムの第３の配線
層を設け、この第２の配線層とこの第３の配線層とをコ
ンタクトにより任意の箇所で短絡するものでおり、以下
実施例を用いて詳細に説明する。
第４図はこの発明に係る半導体集積回路の一実施例をメ
モリセルアレイに実施した平面図であり、そのＯ−Ｄ断
面を第５図に示す。同図において、（５）は半導体基板
、（６）は８０Ｐ酸化膜、（７）はメモリセルを構成す
る容量用の薄い酸化膜、（８）およびＯＩはポリシリコ
ン（またはモリブデンシリサイド）、（９）はこのポリ
シリコン（またはモリブデンシリサイド）（８）とＯｎ
とを分離する酸化膜、Ｑｌ）はＡｌ配線のビット線（Ｂ
Ｔ、）とポリシリコン（またはモリブデンシリサイド）
（８）とを分離する酸化膜、０りは分離を行なうだめの
酸化膜、０３はＡｌ配線、αくはポリシリコン（または
モリブデンシリサイド）（ＩＩとＡｌ配線ａ３とを短絡
するコンタクトでおり、ワード線（ＷＬ）の途中に何点
か設ける。
モリセルアレイに実施した平面図であり、そのＯ−Ｄ断
面を第５図に示す。同図において、（５）は半導体基板
、（６）は８０Ｐ酸化膜、（７）はメモリセルを構成す
る容量用の薄い酸化膜、（８）およびＯＩはポリシリコ
ン（またはモリブデンシリサイド）、（９）はこのポリ
シリコン（またはモリブデンシリサイド）（８）とＯｎ
とを分離する酸化膜、Ｑｌ）はＡｌ配線のビット線（Ｂ
Ｔ、）とポリシリコン（またはモリブデンシリサイド）
（８）とを分離する酸化膜、０りは分離を行なうだめの
酸化膜、０３はＡｌ配線、αくはポリシリコン（または
モリブデンシリサイド）（ＩＩとＡｌ配線ａ３とを短絡
するコンタクトでおり、ワード線（ＷＬ）の途中に何点
か設ける。
なお、ビット線（ＢＬｔ）〜（ＢＬ６ ）はＡｌ配線で
形成され、ワード線（ＷＬ、）〜（ＷＬ４）はポリシリ
コン（またはモリブデンシリサイド）ＱｌとＡＪ配線Ｑ
壕から形成される。
形成され、ワード線（ＷＬ、）〜（ＷＬ４）はポリシリ
コン（またはモリブデンシリサイド）ＱｌとＡＪ配線Ｑ
壕から形成される。
このように構成した半導体集積回路ではコンタクトα荀
によりポリシリコン（またはモリブデンシリサイド）（
ＩＩとＡｌ配線（Ｉ騰とが短絡されるので、このコンタ
クト０荀の数が多ければワード線（ＷＬ）の抵抗はＡｌ
配線の抵抗となる。いいかえれば、ワード線（ＷＬ）と
してポリシリコン（またはモリブデンシリサイド）を使
用する目的がメモリセルのパストランジスタを構成する
ことにあるので、他の低融点の低抵抗材料に置き換える
ことは不可能であるから、ポリシリコン（またはモリブ
デンシリザ・ｆド）に重ねてＡｌを配線し、等価的にポ
リシリコン（またはモリブデンシリサイド）の抵抗を下
げることになる。
によりポリシリコン（またはモリブデンシリサイド）（
ＩＩとＡｌ配線（Ｉ騰とが短絡されるので、このコンタ
クト０荀の数が多ければワード線（ＷＬ）の抵抗はＡｌ
配線の抵抗となる。いいかえれば、ワード線（ＷＬ）と
してポリシリコン（またはモリブデンシリサイド）を使
用する目的がメモリセルのパストランジスタを構成する
ことにあるので、他の低融点の低抵抗材料に置き換える
ことは不可能であるから、ポリシリコン（またはモリブ
デンシリザ・ｆド）に重ねてＡｌを配線し、等価的にポ
リシリコン（またはモリブデンシリサイド）の抵抗を下
げることになる。
次に、同一のワード線（ＷＬ）に−例として３点のコン
タクＨ４）を設けた場合のワード線（’ＷＩ、）の遅延
のシミュレーション結果を第６図に示す。３点のコンタ
ク）（＋４）の位置はロウデコーダに１番近い位置、最
遠方点、およびその中間点である。この場合、第１図の
Ａ点に対応するワード線遅延曲線をＴ、０で示し、Ｂ点
に対応するワード線遅延曲線をＬＤで示す。この第３図
かられかるように、ワード線（ＷＬ）の立ち上がりは十
分早く、メモリセルから読み出される電荷量を短時間に
ビット線に伝達することができる。
タクＨ４）を設けた場合のワード線（’ＷＩ、）の遅延
のシミュレーション結果を第６図に示す。３点のコンタ
ク）（＋４）の位置はロウデコーダに１番近い位置、最
遠方点、およびその中間点である。この場合、第１図の
Ａ点に対応するワード線遅延曲線をＴ、０で示し、Ｂ点
に対応するワード線遅延曲線をＬＤで示す。この第３図
かられかるように、ワード線（ＷＬ）の立ち上がりは十
分早く、メモリセルから読み出される電荷量を短時間に
ビット線に伝達することができる。
なお、コンタクト０荀の数を増すと、チップ中に占める
コンタクトの面積が大きくなるため、適当な数に設定す
ることもちろんである。また、下層のＡｌ配線をビット
線、上層のＭ配線をワー ド線としたが、これを逆にし
てもよいことはもちろんである。また、ダイナミックＭ
Ｏ８Ｒ，ＡＭについて説明したが、スタテックＭＯＳ
ｌ（ＡＭについても同様にできることはもちろんである
。
コンタクトの面積が大きくなるため、適当な数に設定す
ることもちろんである。また、下層のＡｌ配線をビット
線、上層のＭ配線をワー ド線としたが、これを逆にし
てもよいことはもちろんである。また、ダイナミックＭ
Ｏ８Ｒ，ＡＭについて説明したが、スタテックＭＯＳ
ｌ（ＡＭについても同様にできることはもちろんである
。
以上詳細に説明したように、この発明に係る半導体集積
回路によればフォールディトビット線方式を用いた半導
体記憶装置においてもソフトエラーに対して強くなり、
動作マージンが大きくなり、しかも高速に読み出すこと
ができるなどの効果がある。
回路によればフォールディトビット線方式を用いた半導
体記憶装置においてもソフトエラーに対して強くなり、
動作マージンが大きくなり、しかも高速に読み出すこと
ができるなどの効果がある。
第１図は従来の７オ一ルデイドピツト線方式の２５６に
ダイナミックＲＡＭのレイアウト例を示す平面図、第２
図は第１図のワード線とビット線との関係を示す平面図
、第３図は第１図におけるワード線遅延曲線を示す図、
第４図はこの発明に係る半導体集積回路の一実施例をメ
モリセルアレイに実施した平面図、第５図は第４図のＯ
−Ｄ断面を示す図、第６図は第４図におけるワード線遅
延曲線を示す図である。 （１）・・・・メモリアレイ、（２）・・・・センスア
ンプ、（３）・・・・ロウデコーダ、（４）・・・・カ
ラムレコーダ、（５）・・・・半導体基板、（６）・・
・・ＳＯＰ酸化膜、（力・・・・薄い酸化膜、（８）お
よびＯｎ・・・・ポリシリコン（またはモリブデンシリ
サイド）、（９）、Ｑｌ）およびα擾・・・・酸化膜、
０３・・・・ＡＪ配線、θ荀・・・・コンタクト。 なお、図中、同一符号は同一または相当部分を示す。 代 理 人 葛 野 信 −第１＠ 第２図 ＢＬＩ ８Ｌ？ ＢＬ３ ＢＬ４ ＢＬ５
ＢＬ６ ８Ｌ７ ８Ｌ８ＬＩ ＷＬ２ Ｌ３ 第３図 す＋ｎ５ｅｃ） 第４図 第５図 第６図 ０ ５ １０ １５ ２０ ２５ ３０３５ｔｔｎ
ｓｅｃ） 手続補正群（自発） 特許庁長官殿 １、事件の表示 特願昭 ５７−１１５０４２号
２、発明の名称 半導体集積回路 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６ 補正の内容 明細書第７頁第８行の「低融点」を「高融点」と補正す
る。 以 上
ダイナミックＲＡＭのレイアウト例を示す平面図、第２
図は第１図のワード線とビット線との関係を示す平面図
、第３図は第１図におけるワード線遅延曲線を示す図、
第４図はこの発明に係る半導体集積回路の一実施例をメ
モリセルアレイに実施した平面図、第５図は第４図のＯ
−Ｄ断面を示す図、第６図は第４図におけるワード線遅
延曲線を示す図である。 （１）・・・・メモリアレイ、（２）・・・・センスア
ンプ、（３）・・・・ロウデコーダ、（４）・・・・カ
ラムレコーダ、（５）・・・・半導体基板、（６）・・
・・ＳＯＰ酸化膜、（力・・・・薄い酸化膜、（８）お
よびＯｎ・・・・ポリシリコン（またはモリブデンシリ
サイド）、（９）、Ｑｌ）およびα擾・・・・酸化膜、
０３・・・・ＡＪ配線、θ荀・・・・コンタクト。 なお、図中、同一符号は同一または相当部分を示す。 代 理 人 葛 野 信 −第１＠ 第２図 ＢＬＩ ８Ｌ？ ＢＬ３ ＢＬ４ ＢＬ５
ＢＬ６ ８Ｌ７ ８Ｌ８ＬＩ ＷＬ２ Ｌ３ 第３図 す＋ｎ５ｅｃ） 第４図 第５図 第６図 ０ ５ １０ １５ ２０ ２５ ３０３５ｔｔｎ
ｓｅｃ） 手続補正群（自発） 特許庁長官殿 １、事件の表示 特願昭 ５７−１１５０４２号
２、発明の名称 半導体集積回路 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６ 補正の内容 明細書第７頁第８行の「低融点」を「高融点」と補正す
る。 以 上
Claims (1)
- 第１の配線層のビット線をアルミニウムで配線し、第２
の配線層のワード線をポリシリコンあるいはモリブデン
シリサイドなどにより配線して構成したフォールディト
ビット線方式の半導体集積回路において、前記第２の配
線層に平行に、アルミニウムの第３の配線層を設け、こ
の第２の配線層と第３の配線層とをコンタクトにより任
意の箇所で短絡することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115042A JPS594159A (ja) | 1982-06-30 | 1982-06-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115042A JPS594159A (ja) | 1982-06-30 | 1982-06-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594159A true JPS594159A (ja) | 1984-01-10 |
Family
ID=14652747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115042A Pending JPS594159A (ja) | 1982-06-30 | 1982-06-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594159A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6146059A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体集積回路装置 |
| JPH03101152A (ja) * | 1989-09-13 | 1991-04-25 | Toshiba Micro Electron Kk | 半導体メモリ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570060A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5694769A (en) * | 1979-12-26 | 1981-07-31 | Ibm | Integrated circuit memory array |
| JPS56161668A (en) * | 1980-05-16 | 1981-12-12 | Hitachi Ltd | Semiconductor device |
-
1982
- 1982-06-30 JP JP57115042A patent/JPS594159A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570060A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5694769A (en) * | 1979-12-26 | 1981-07-31 | Ibm | Integrated circuit memory array |
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| JPH03101152A (ja) * | 1989-09-13 | 1991-04-25 | Toshiba Micro Electron Kk | 半導体メモリ |
| US5698872A (en) * | 1989-09-13 | 1997-12-16 | Kabushiki Kaisha Toshiba | Semiconductor memory wherein metallic interconnection layer is applied with the same potential as word line and is connected to word line in regions other than memory cells |
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