JPS634671A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS634671A JPS634671A JP61146898A JP14689886A JPS634671A JP S634671 A JPS634671 A JP S634671A JP 61146898 A JP61146898 A JP 61146898A JP 14689886 A JP14689886 A JP 14689886A JP S634671 A JPS634671 A JP S634671A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にメモリセルのレイ
アウト面積の低減とアクセス時間の短縮を図ったＤＲＡ
Ｍ （ダイナミックＲＡＭ）に関するものである。
アウト面積の低減とアクセス時間の短縮を図ったＤＲＡ
Ｍ （ダイナミックＲＡＭ）に関するものである。
改善されたＤＲＡＭとして、第１６凹面体素子コンファ
レンス予稿集（Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ
ｏｆｔｈｅ １６ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ
５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓａｎｄ Ｍ
ａｔｅｒｉａｌｓ、Ｋｏｂｅ、１９８４．）ｐｐ、２６
５−２６８にｒＴＩＴ Ｅ （Ｔｒａｎｓｖｅｒｓｅ
Ｉｎｊｅｃｔｅｄ Ｔｗｏ Ｅｌｅｃｔｒｏｄｅ） Ｒ
ＡＭ」が提案されている。
レンス予稿集（Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ
ｏｆｔｈｅ １６ｔｈ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ
５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓａｎｄ Ｍ
ａｔｅｒｉａｌｓ、Ｋｏｂｅ、１９８４．）ｐｐ、２６
５−２６８にｒＴＩＴ Ｅ （Ｔｒａｎｓｖｅｒｓｅ
Ｉｎｊｅｃｔｅｄ Ｔｗｏ Ｅｌｅｃｔｒｏｄｅ） Ｒ
ＡＭ」が提案されている。
このメモリセルは、第４図に等節回路を示すように夫々
１つのバルクセンストランジスタＴ８とＳＯＩポリシリ
コントランジスタＴ、及びキャパシタＣ１とで構成して
おり、これに読出し、書込みの各ワード線Ｗ＊ 、 Ｗ
ｓｖ及びビット線Ｂ＊、Ｂｗを接続した構成となってい
る。
１つのバルクセンストランジスタＴ８とＳＯＩポリシリ
コントランジスタＴ、及びキャパシタＣ１とで構成して
おり、これに読出し、書込みの各ワード線Ｗ＊ 、 Ｗ
ｓｖ及びビット線Ｂ＊、Ｂｗを接続した構成となってい
る。
そして、このメモリセルでは、読出しワード線ＷＲ及び
書込みワード線Ｗ。に印加する電圧をコントロールする
ことにより、情報書込み時には書込みビット線Ｂ。を通
してキャパシタＣ１に電荷を蓄積し、この電荷に基づい
てバルクセンストランジスタＴｍを通しての電流を読出
しビット線Ｂ８で検出することにより情報の読出しを行
うことができる。
書込みワード線Ｗ。に印加する電圧をコントロールする
ことにより、情報書込み時には書込みビット線Ｂ。を通
してキャパシタＣ１に電荷を蓄積し、この電荷に基づい
てバルクセンストランジスタＴｍを通しての電流を読出
しビット線Ｂ８で検出することにより情報の読出しを行
うことができる。
また、このメモリセルの平面レイアウト図は、第５図の
通りであり、キャパシタＣＩをバルクセンストランジス
タＴＩの上側に配置可能とすることにより、キャパシタ
ＣＩの専有面積を低減してセル面積の低減を実現できる
。
通りであり、キャパシタＣＩをバルクセンストランジス
タＴＩの上側に配置可能とすることにより、キャパシタ
ＣＩの専有面積を低減してセル面積の低減を実現できる
。
〔発明が解決しようとする問題点〕
上述したメモリセル構造では、読出しビット線Ｂ１と、
書込みビット線Ｂ。とを夫々個別に配設しており、しか
も書込みピント線Ｂ１はアルミニウム配線で構成し、読
出しビット線Ｂ職はバルクセンストランジスタＴ、の不
純物層で構成している。
書込みビット線Ｂ。とを夫々個別に配設しており、しか
も書込みピント線Ｂ１はアルミニウム配線で構成し、読
出しビット線Ｂ職はバルクセンストランジスタＴ、の不
純物層で構成している。
このため、各ビット線Ｂ。、Ｂえを夫々レイアウトする
必要があり、しかもこれらビット線の占める面積が比較
的に大きいことから、メモリセルの平面レイアウトを低
減する上で不利になるという問題がある。
必要があり、しかもこれらビット線の占める面積が比較
的に大きいことから、メモリセルの平面レイアウトを低
減する上で不利になるという問題がある。
また、読出しピント線Ｂえを不純物層で構成しているた
めに、配線容量が大きくなり、メモリアクセス時間を短
縮する上で不利になるという問題もある。
めに、配線容量が大きくなり、メモリアクセス時間を短
縮する上で不利になるという問題もある。
本発明の目的は、平面レイアウト面積を低減するととも
に、メモリアクセス時間の短縮を図ることのできる半導
体記憶装置を提供することにある。
に、メモリアクセス時間の短縮を図ることのできる半導
体記憶装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、読出し、書込みの各ビット線を共通配線で形
成した構成としている。
成した構成としている。
特に、各ビット線の共通配線には低抵抗のアルミニウム
配線を用いている。
配線を用いている。
上記した手段によれば、読出し、書込みの各ビット線を
共通配線で構成するためには１本の配線を配設するのみ
でよく、平面レイアウトを低減する上で有利になるとと
もに、共通配線を低抵抗に構成できるのでアクセス時間
を短縮する上で有利になる。
共通配線で構成するためには１本の配線を配設するのみ
でよく、平面レイアウトを低減する上で有利になるとと
もに、共通配線を低抵抗に構成できるのでアクセス時間
を短縮する上で有利になる。
第１図は本発明の一実施例の半導体記憶装置の平面レイ
アウト図、第２図はその■■線に沿う断面図である。
アウト図、第２図はその■■線に沿う断面図である。
図において、Ｐ型シリコン基板１には夫々シリコン酸化
膜からなるフィールド絶縁膜２．ゲート絶縁膜３を形成
し、この上にポリシリコン膜４を形成している。このポ
リシリコン膜４は前記ゲート絶縁膜３上の部分をゲート
電極５として構成し、シリコン基板１に形成したＮ型不
純物層６ａ、６ｂとでＭＯ５構造のＮチャネルバルクセ
ンストランジスタＴ、を構成している。また、このポリ
シリコン膜４の他の部分はフィールド絶縁膜２上におい
て、その上の眉間絶縁膜７及びポリシリコン膜４と略直
角方向に破膜したポリシリコン配線８とでＳｔ、（シリ
コン・オン・インシュレータ）型のＭＯＳトランジスタ
、換言すればポリシリコントランジスタＴｐを構成して
いる。この場合、ポリシリコン配線８はＳＩＯ型トラン
ジスタのゲート電極として作用し、かつこれを書込みワ
ード線Ｗ８として構成している。
膜からなるフィールド絶縁膜２．ゲート絶縁膜３を形成
し、この上にポリシリコン膜４を形成している。このポ
リシリコン膜４は前記ゲート絶縁膜３上の部分をゲート
電極５として構成し、シリコン基板１に形成したＮ型不
純物層６ａ、６ｂとでＭＯ５構造のＮチャネルバルクセ
ンストランジスタＴ、を構成している。また、このポリ
シリコン膜４の他の部分はフィールド絶縁膜２上におい
て、その上の眉間絶縁膜７及びポリシリコン膜４と略直
角方向に破膜したポリシリコン配線８とでＳｔ、（シリ
コン・オン・インシュレータ）型のＭＯＳトランジスタ
、換言すればポリシリコントランジスタＴｐを構成して
いる。この場合、ポリシリコン配線８はＳＩＯ型トラン
ジスタのゲート電極として作用し、かつこれを書込みワ
ード線Ｗ８として構成している。
そして、前記ポリシリコン膜４のゲート電極５上には読
出しワード線Ｗ１をポリシリコン配線９で形成し、これ
でゲート電極５とポリシリコン配線９とでキャパシタＣ
Ｉを構成してゲート電極５を電荷の蓄積電極として構成
している。更に層間絶縁膜１０を介した上層にはポリシ
リコン膜４と平行にアルミニウム配線１１を延設し、こ
れをスルーホール１２を介して前記ポリシリコン膜４に
接続することにより書込みビット線Ｂ。を形成している
。このアルミニウム配線１１はまたスルーホール１３を
介して前記Ｎ型不純物層５ａ、５ｂの一方６ａにも接続
しており、これで読出しビット線Ｂｉとしても構成され
るようにしている。なお、Ｎ型不純物層５ａ、５ｂの他
方６ｂは■。。に接続している。
出しワード線Ｗ１をポリシリコン配線９で形成し、これ
でゲート電極５とポリシリコン配線９とでキャパシタＣ
Ｉを構成してゲート電極５を電荷の蓄積電極として構成
している。更に層間絶縁膜１０を介した上層にはポリシ
リコン膜４と平行にアルミニウム配線１１を延設し、こ
れをスルーホール１２を介して前記ポリシリコン膜４に
接続することにより書込みビット線Ｂ。を形成している
。このアルミニウム配線１１はまたスルーホール１３を
介して前記Ｎ型不純物層５ａ、５ｂの一方６ａにも接続
しており、これで読出しビット線Ｂｉとしても構成され
るようにしている。なお、Ｎ型不純物層５ａ、５ｂの他
方６ｂは■。。に接続している。
以上の構成のメモリセルの等価回路を第３図に示す。こ
の回路においても明らかなように、本発明のメモリセル
では書込み、読出しの各ビット線Ｂｗ、Ｂ＋ｔは共通配
線により互いに接続された状態にある。
の回路においても明らかなように、本発明のメモリセル
では書込み、読出しの各ビット線Ｂｗ、Ｂ＋ｔは共通配
線により互いに接続された状態にある。
次に、メモリセルにおける情報の書込み動作及び読出し
動作を説明する。
動作を説明する。
（書込み動作）
読出しワード線Ｗ、及び書込みワード線Ｗ。の両方を“
Ｈ”状態とする。これにより、バルクセンストランジス
タＴ、及びポリシリコントランジスタＴＰが夫々オン状
態となる。このとき、アルミニウム配線１１．つまり書
込みピント線Ｂ。の情報はポリシリコントランジスタＴ
、を通してポリシリコン膜４の一部の電荷蓄積電極とし
てのゲート電極５にいたる、そして、最初に書込みワー
ド線Ｗ８を“Ｌ”状態とし、ついで読出しワード線Ｗ、
を“Ｌ”状態とすることにより、電荷蓄積電極には電荷
が蓄積され、情報の書込みが完了される。この蓄積電荷
の電圧は書込みビット線Ｂ、４が“Ｈ″の場合とＬ”の
場合のいずれにおいてもバルクセンストランジスタのし
きい値電圧よりも低いものとされるが、“Ｈ″の場合に
おける電荷の電圧は“Ｌ”における電圧に比較して大き
いものとされる。この後、バルクセンストランジスタＴ
■及びポリシリコントランジスタＴ、はいずれもオフ状
態とされる。
Ｈ”状態とする。これにより、バルクセンストランジス
タＴ、及びポリシリコントランジスタＴＰが夫々オン状
態となる。このとき、アルミニウム配線１１．つまり書
込みピント線Ｂ。の情報はポリシリコントランジスタＴ
、を通してポリシリコン膜４の一部の電荷蓄積電極とし
てのゲート電極５にいたる、そして、最初に書込みワー
ド線Ｗ８を“Ｌ”状態とし、ついで読出しワード線Ｗ、
を“Ｌ”状態とすることにより、電荷蓄積電極には電荷
が蓄積され、情報の書込みが完了される。この蓄積電荷
の電圧は書込みビット線Ｂ、４が“Ｈ″の場合とＬ”の
場合のいずれにおいてもバルクセンストランジスタのし
きい値電圧よりも低いものとされるが、“Ｈ″の場合に
おける電荷の電圧は“Ｌ”における電圧に比較して大き
いものとされる。この後、バルクセンストランジスタＴ
■及びポリシリコントランジスタＴ、はいずれもオフ状
態とされる。
（読出し動作）
読出しワードＮＩＡＷ、Ｉのみ“Ｈ”状態とする。これ
により、情報“Ｈ”が書込まれていたセルでは、キャパ
シタＣ８を通して電荷蓄積電極、つまりゲート電極５の
電位がバルクセンストランジスタＴ。
により、情報“Ｈ”が書込まれていたセルでは、キャパ
シタＣ８を通して電荷蓄積電極、つまりゲート電極５の
電位がバルクセンストランジスタＴ。
のしきい値電圧よりも大きくなり、このトランジスタＴ
８がオン状態とされる。−方、情報“Ｌ”のセルでは、
ゲート電極５の電位がしきい値電圧まで大きくならずバ
ルクセンストランジスタＴ。
８がオン状態とされる。−方、情報“Ｌ”のセルでは、
ゲート電極５の電位がしきい値電圧まで大きくならずバ
ルクセンストランジスタＴ。
はオフのままである。この両者における電流の相違を検
出することにより情報の読出しを行うことができる。
出することにより情報の読出しを行うことができる。
したがって、このメモリセルの構成では、書込みビット
線Ｂ。と続出しビット線ＢＩＩとをアルミニウム配線１
１で共通な構成にしても、情報の書込み、読出しに何等
の不具合が生じることはない。
線Ｂ。と続出しビット線ＢＩＩとをアルミニウム配線１
１で共通な構成にしても、情報の書込み、読出しに何等
の不具合が生じることはない。
また、これにより書込み及び読出しの２本のビット線を
個別に延設する必要はなく、平面レイアウトの点で有利
になる。
個別に延設する必要はなく、平面レイアウトの点で有利
になる。
また、このメモリセルの構成では、読出しビット線Ｂ、
をバルクセンストランジスタＴ、の不純物層で構成する
ことなく、書込みビット線Ｂ、と共通のアルミニウム配
線１１で構成しているので、容量を低減して情報のアク
セス時間、特に読出し時間の短縮を図り、高速化を達成
できる。
をバルクセンストランジスタＴ、の不純物層で構成する
ことなく、書込みビット線Ｂ、と共通のアルミニウム配
線１１で構成しているので、容量を低減して情報のアク
セス時間、特に読出し時間の短縮を図り、高速化を達成
できる。
上記実施例によれば次の効果を得ることができる。
（１）書込みビット線と読出しビット線とをアルミニウ
ム配線で共通に構成しているので、書込み及び読出しの
２本のピッ）Ｘを個別に延設する必要はなく、平面レイ
アウト面積を低減し、メモリセルの微細化、高集積化を
図ることができる。
ム配線で共通に構成しているので、書込み及び読出しの
２本のピッ）Ｘを個別に延設する必要はなく、平面レイ
アウト面積を低減し、メモリセルの微細化、高集積化を
図ることができる。
（２）書込みビット線と読出しビット線とをアルミニウ
ム配線で共通に構成しているので、特に読出しビット線
を不純物層で構成する必要はなく、読出しビット線にお
ける容量を低減して情報アクセス時間を短縮化し、メモ
リセルの高速動作を実現できる。
ム配線で共通に構成しているので、特に読出しビット線
を不純物層で構成する必要はなく、読出しビット線にお
ける容量を低減して情報アクセス時間を短縮化し、メモ
リセルの高速動作を実現できる。
（３）書込みピント線と読出しビット線とを共通配線と
した回路に構成しているので、回路の単純化及びその設
計の容易化を達成できる。
した回路に構成しているので、回路の単純化及びその設
計の容易化を達成できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば、平面レイアウトは適宜に変更が可能であり、
また書込み、読出しの各ワード線をシリサイドやポリサ
イド構造に構成することができる。
また書込み、読出しの各ワード線をシリサイドやポリサ
イド構造に構成することができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるメモリセル単体の構
造に適用した場合について説明したが、それに限定され
るものではなく、この種のメモリセルを含む１チツプマ
イコン等のＩＣやＬＳＩにも同様に適用できる。
をその背景となった利用分野であるメモリセル単体の構
造に適用した場合について説明したが、それに限定され
るものではなく、この種のメモリセルを含む１チツプマ
イコン等のＩＣやＬＳＩにも同様に適用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、書込みビット線と読出しビット線とを共通な
配線で構成しているので、書込み及び読出しの２本のビ
ット線を個別に延設する必要はなく、平面レイアウト面
積を低減し、メモリセルの微細化、高集積化を図ること
ができるとともに、特に読出しビット線を不純物層で構
成する必要はなく、読出しビット線における容量を低減
して情報アクセス時間を短縮化し、メモリセルの高速動
作を実現できる。
配線で構成しているので、書込み及び読出しの２本のビ
ット線を個別に延設する必要はなく、平面レイアウト面
積を低減し、メモリセルの微細化、高集積化を図ること
ができるとともに、特に読出しビット線を不純物層で構
成する必要はなく、読出しビット線における容量を低減
して情報アクセス時間を短縮化し、メモリセルの高速動
作を実現できる。
第１図は本発明の一実施例の平面レイアウト図、第２図
は第１図のａｎ線に沿う断面図、第３図は等価回路図、 第４図は従来構造の等価回路図、 第５図は従来構造の平面レイアウト図である。 １・・・シリコン基板、２・・・フィールド絶縁膜、３
・・・ゲート絶縁膜、４・・・ポリシリコン膜、５・・
・ゲート電極（電荷蓄積電極）、６ａ、６ｂ・・・不純
物層、７・・・層間絶縁膜、８・・・ポリシリコン配線
（書込みワード線う、９・・・ポリシリコン配線（読出
しワード線）、１０・・・層間絶縁膜、１１・・・アル
ミニウム配￥ＩＡ（書込み、読出しビット線）、１２．
１３・・・スルーホール、ＴＩ・・・バルクセンストラ
ンジスタ、ＴＰ・・・ポリシリコントランジスタ、Ｗｏ
・・・書込みワード線、Ｗつ・・・読出しワード線、Ｂ
、・・・書込みビット線、Ｂ１１・・・読出しビット線
、Ｃ３・・・キャパ第 １ 図 第 ２ 図 第 ３ 図
は第１図のａｎ線に沿う断面図、第３図は等価回路図、 第４図は従来構造の等価回路図、 第５図は従来構造の平面レイアウト図である。 １・・・シリコン基板、２・・・フィールド絶縁膜、３
・・・ゲート絶縁膜、４・・・ポリシリコン膜、５・・
・ゲート電極（電荷蓄積電極）、６ａ、６ｂ・・・不純
物層、７・・・層間絶縁膜、８・・・ポリシリコン配線
（書込みワード線う、９・・・ポリシリコン配線（読出
しワード線）、１０・・・層間絶縁膜、１１・・・アル
ミニウム配￥ＩＡ（書込み、読出しビット線）、１２．
１３・・・スルーホール、ＴＩ・・・バルクセンストラ
ンジスタ、ＴＰ・・・ポリシリコントランジスタ、Ｗｏ
・・・書込みワード線、Ｗつ・・・読出しワード線、Ｂ
、・・・書込みビット線、Ｂ１１・・・読出しビット線
、Ｃ３・・・キャパ第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、バルクセンストランジスタと、ＳＯＩ型のポリシリ
コントランジスタと、前記バルクセンストランジスタの
ゲート電極に接続したキャパシタとで構成したメモリセ
ルを有する半導体記憶装置において、前記バルクセンス
トランジスタの一方の不純物層に接続する読出しビット
線と、前記ポリシリコントランジスタのポリシリコン膜
に接続する書込みビット線を共通配線で構成したことを
特徴とする半導体記憶装置。 ２、読出しビット線と書込みビット線との共通配線を金
属配線で構成してなる特許請求の範囲第１項記載の半導
体記憶装置。 ３、ポリシリコントランジスタのポリシリコン層の一部
をバルクセンストランジスタのゲート電極として構成し
、この上に絶縁膜を介して読出しワード線を形成してキ
ャパシタを構成してなる特許請求の範囲第１項記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146898A JPS634671A (ja) | 1986-06-25 | 1986-06-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146898A JPS634671A (ja) | 1986-06-25 | 1986-06-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS634671A true JPS634671A (ja) | 1988-01-09 |
Family
ID=15418065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61146898A Pending JPS634671A (ja) | 1986-06-25 | 1986-06-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS634671A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000021092A1 (en) * | 1998-10-02 | 2000-04-13 | Hitachi, Ltd. | Semiconductor device |
| JP2002269976A (ja) * | 2001-03-09 | 2002-09-20 | Hitachi Ltd | 半導体記憶装置 |
| US6700826B2 (en) | 2001-02-20 | 2004-03-02 | Hitachi, Ltd. | Semiconductor apparatus |
| JP2012256399A (ja) * | 2010-08-06 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の駆動方法 |
-
1986
- 1986-06-25 JP JP61146898A patent/JPS634671A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000021092A1 (en) * | 1998-10-02 | 2000-04-13 | Hitachi, Ltd. | Semiconductor device |
| US6700826B2 (en) | 2001-02-20 | 2004-03-02 | Hitachi, Ltd. | Semiconductor apparatus |
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